KR101517679B1 - 임베딩된 ｍｏｓ 버랙터를 갖는 ｆｉｎｆｅｔ 및 그 제조 방법 - Google Patents

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Abstract

본 발명개시의 실시예들은 반도체 디바이스, FinFET 디바이스, 및 FinFET 디바이스 형성 방법이다. 실시예는 기판 위에 있는 제1 FinFET을 포함하는 반도체 디바이스이며, 제1 FinFET은 제1 세트의 반도체 핀들을 포함한다. 반도체 디바이스는 기판 위에 있는 제1 FinFET을 위한 제1 바디 콘택트를 더 포함하고, 제1 바디 콘택트는 제2 반도체 핀들의 세트를 포함하며, 제1 바디 콘택트는 제1 FinFET에 횡측으로 인접해 있다.

Description

임베딩된 ＭＯＳ 버랙터를 갖는 ＦＩＮＦＥＴ 및 그 제조 방법{FINFET WITH EMBEDDED MOS VARACTOR AND METHOD OF MAKING SAME}
본 발명은 임베딩된 ＭＯＳ 버랙터를 갖는 ＦＩＮＦＥＴ 및 그 제조 방법에 관한 것이다.
트랜지스터는 오늘날의 집적 회로의 중요한 컴포넌트이다. 점점 빨라지는 속도의 요건을 충족시키기 위해, 트랜지스터의 구동 전류는 점점 커질 필요가 있다. 트랜지스터들의 구동 전류는 트랜지스터의 게이트 폭에 비례하기 때문에, 보다 큰 폭을 갖는 트랜지스터가 선호된다. 하지만, 게이트 폭의 증가는 반도체 디바이스의 크기를 감소시키기 위한 요건들과 충돌한다. 따라서, 핀 전계 효과 트랜지스터(Fin field-effect transistor; FinFET)가 개발되었다.
최신의 회로들에서, 집적 회로의 동작 주파수는 수 백 메가헤르쯔(MHz) 내지 수 기가헤르쯔(GHz)이다. 이러한 회로들에서, 클록 신호들의 상승 시간은 매우 짧으므로, 공급 라인에서의 전압 요동들은 매우 클 수 있다. 회로에 전력을 공급하는 전력 공급 라인에서의 희망하지 않은 전압 요동들은 회로의 내부 신호들에 노이즈를 야기시키고 노이즈 마진(margin)을 저하시킬 수 있다. 노이즈 마진의 저하는 회로 신뢰성을 감소시키거나 또는 심지어 회로 오작동을 야기시킬 수 있다.
전력 공급 라인들에서의 전압 요동들의 크기를 감소시키기 위해, 필터링 또는 디커플링 캐패시터들이 이용될 수 있다. 디커플링 캐패시터들은 공급 전압에서의 순시적 강하를 방지할 것이 필요할 때 회로들에 추가적으로 전류를 제공하는 전하 저장소들로서 역할을 한다.
디커플링 캐패시터를 다른 회로들과 병합시키려는 시도로, 디커플링 캐패시터는 칩상에 배치되었다. 온 칩(on-chip) 디커플링 캐패시터를 이용하는 한가지 시도는 박막 평면형 캐패시터를 활용한다. 하지만, 이러한 캐패시터들은 일반적으로 커다란 면적을 필요로 하기 때문에 캐패시터들이 충분히 큰 캐패시턴스를 갖도록 설계하고 제조하기가 어렵다.
실시예는 기판 위에 제1 FinFET을 포함하는 반도체 디바이스이며, 제1 FinFET은 제1 세트의 반도체 핀들을 포함한다. 반도체 디바이스는 기판 위의 제1 FinFET을 위한 제1 바디 콘택트를 더 포함하고, 제1 바디 콘택트는 제2 세트의 반도체 핀들을 포함하며, 제1 바디 콘택트는 제1 FinFET에 횡측으로 인접해 있다.
또다른 실시예는 기판 위에 제1 FinFET을 포함하는 FinFET 디바이스이며, 제1 FinFET은 제1 복수의 핀들과 상기 제1 복수의 핀들 위의 적어도 두 개의 활성 게이트들을 포함한다. FinFET 디바이스는 기판 위의 제1 FinFET을 위한 제1 바디 콘택트를 더 포함하고, 제1 바디 콘택트는 제2 복수의 핀들과 상기 제2 복수의 핀들 위의 적어도 두 개의 활성 게이트들을 포함한다.
또다른 실시예는 FinFET 디바이스를 형성하는 방법이며, 본 방법은 제1 FinFET을 형성하는 단계를 포함하며, 상기 제1 FinFET 형성 단계는 기판 위에 제1 복수의 핀들을 형성하는 단계, 제1 복수의 핀들 위에 적어도 두 개의 활성 게이트들을 형성하는 단계, 및 제1 복수의 핀들에서 적어도 두 개의 소스 영역들과 적어도 두 개의 드레인 영역들을 형성하는 단계를 포함한다. 본 방법은 제1 FinFET을 위한 제1 바디 콘택트를 형성하는 단계를 더 포함하며, 상기 제1 바디 콘택트 형성 단계는 기판 위에 제2 복수의 핀들을 형성하는 단계, 제2 복수의 핀들 위에 적어도 두 개의 더미 게이트들을 형성하는 단계, 및 제2 복수의 핀들에서 적어도 두 개의 바디 콘택트 영역들을 형성하는 단계를 포함한다.
바디 콘택트 핀들(26) 위에서 더미 게이트들(36)을 활성 게이트들(46)로 교체시켜서 임베딩된 MOS 버랙터들(50)을 형성함으로써, FinFET 디바이스(100)의 비용은 감소되는데 그 이유는 활성 게이트들(46)을 위한 물질은 예컨대 디커플링 캐패시터들로서 활용될 수 있기 때문이다. 추가적으로, FinFET 디바이스(100)의 총 면적은 바디 콘택트 핀들(26) 위의 게이트들 및 바디 콘택트 핀들(26)의 기존 구조물 내로 필요한 캐패시터들을 임베딩시킴으로써 감소될 수 있다.
본 실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 5b는 실시예에 따른 FinFET 디바이스 구조물의 제조에서의 다양한 스테이지들을 단면도와 평면도로 도시한다.
도 6a와 도 6b는 도 5a에서 도시된 FinFET 디바이스의 PMOS 구성과 NMOS 구성의 개략도를 각각 도시한다.
도 7은 또다른 실시예에 따른 임베딩된 버랙터를 갖는 FinFET 디바이스를 평면도로 도시한다.
도 8a와 도 8b는 도 7에서 도시된 FinFET 디바이스의 PMOS 구성과 NMOS 구성의 개략도를 각각 도시한다.
이제부터, 첨부된 도면들에서 도시된 실시예들을 자세하게 언급할 것이다. 가능하다면, 동일하거나 유사한 부분들을 가리키기 위해 도면들과 설명에 걸쳐서 동일한 참조 번호들을 이용한다. 도면들에서, 형상과 두께는 명확성과 편의성을 위해 과장될 수 있다. 이 설명은 특히 본 발명개시에 따른 방법 및 장치의 일부를 형성하는 엘리먼트들, 또는 이와 보다 직접적으로 협동하는 엘리먼트들에 관련될 것이다. 구체적으로 도시되거나 설명되지 않은 엘리먼트들은 본 발명분야의 당업자에게 잘 알려진 다양한 형태들을 취할 수 있다는 것을 이해해야 한다. 본 발명개시를 파악한 후에는 많은 대안구성들 및 변형예들이 본 발명분야의 당업자에게 자명해질 것이다.
본 명세서에 걸쳐서 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 해당 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에서 다양한 위치들에 걸친 어구들 "하나의 실시예에서" 또는 "실시예에서"의 출현들은 모두 반드시 동일한 실시예를 언급하는 것은 아니다. 더 나아가, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 아래의 도면들은 실척도로 작도된 것은 아니며; 오히려, 이 도면들은 단지 예시용이라는 것을 이해해야 한다.
실시예들을 특정 환경, 즉 바디 콘택트를 갖는 FinFET 디바이스와 관련하여 설명할 것이다. 하지만, 임베딩된 버랙터를 갖는 FinFET 구조물을 갖는 다른 디바이스들에 다른 실시예들이 또한 적용될 수 있다.
도 1은 중간 공정 스테이지에서의 FinFET 디바이스(100)의 단면도를 도시한다. FinFET 디바이스(100)는 반도체 기판(20) 상에 반도체층(22)을 포함한다. 반도체 기판(20)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다층화된 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
반도체 기판(20)은 능동 디바이스(명료성을 위해 도 1에서는 도시되지 않는다)를 포함할 수 있다. 본 발명분야의 당업자는 FinFET 디바이스(100)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 캐패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 디바이스들이 이용될 수 있다는 것을 알 것이다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다. 능동 디바이스와 수동 디바이스에는 활성 FinFET들(28)이 전기적으로 결합될 수 있다. 도면들에서는 오직 반도체 기판(20)의 일부분만이 도시되는데, 이것은 예시적인 실시예들을 완전히 설명하는데 충분할 것이다.
반도체층(22)은 실리콘, 게르마늄, 실리콘 게르마늄 등과 같은 반도체 물질로 형성될 수 있다. 실시예에서, 반도체층(22)은 실리콘이다. 그런 후 p형 또는 n형 불순물들을 반도체층(22) 내에 도입시키기 위해 반도체층(22)은 주입 공정을 통해 도핑될 수 있다.
도 2a와 도 2b에서는, 반도체층(22)의 활성 핀들(24) 및 바디 콘택트 핀들(26)로의 패턴화가 도시된다. 도 2a는 FinFET 디바이스(100)의 평면도이며, 도 2b는 도 2a에서의 라인(2B)을 따른 단면도이다. 핀 패턴화 공정은 실리콘 산화물 또는 포토레지스트와 같은 마스크 물질(미도시됨)을 반도체층(22) 위에 퇴적시킴으로써 달성될 수 있다. 그런 후 마스크 물질은 패턴화되고 반도체층(22)은 패턴에 따라 에칭된다. 결과적인 구조물은 반도체층(22)에서 형성된 복수의 활성 핀들(24) 및 바디 콘택트 핀들(26)을 포함한다. 복수의 활성 핀들(24) 및 바디 콘택트 핀들(26)의 각각의 핀들은 반도체 기판(20)의 윗면에 실질적으로 직각인 측벽을 갖는다. 몇몇의 실시예들에서, 반도체층(22)은 특정한 깊이로 에칭되는데, 이것은 활성 핀들(24) 및 바디 콘택트 핀들(26)이 일정한 높이로 형성된다는 것을 의미하며, 활성 핀들(24)은 약 10㎚ 내지 약 500㎚의 높이(h2)를 갖고, 바디 콘택트 핀들(26)은 약 10㎚ 내지 약 500㎚의 높이(h1)를 갖는다. 하나의 특정한 실시예에서, 활성 핀들(24)은 약 110㎚의 높이(h2)로 형성되며, 바디 콘택트 핀들(26)은 약 110㎚의 높이(h1)로 형성된다. 활성 핀들(24)은 약 5㎚ 내지 약 50㎚의 폭(w2)을 가질 수 있고, 바디 콘택트 핀들(26)은 약 5㎚ 내지 약 50㎚의 폭(w1)을 가질 수 있다. 도 3a에서 도시된 바와 같이, 활성 핀들(24)은 약 0.01㎛ 내지 약 10㎛의 길이(L1)를 가질 수 있고, 바디 콘택트 핀들(26)은 약 0.1㎛ 내지 약 10㎛의 길이(L1)를 가질 수 있다. 대안적인 실시예에서, 활성 핀들(24)과 바디 콘택트 핀들(26)은 반도체 기판(20) 맨 위의 패턴화된 층에서 형성되어 있는 트렌치들 또는 개구들 내에서 반도체 기판(20)의 윗면으로부터 에피택셜방식으로 성장될 수 있다. 본 공정은 본 발명분야에서 알려진 것이므로, 자세한 설명은 여기서 반복하지 않는다.
활성 핀들(24)은 형성될 FinFET들(28)을 위한 핀 구조물로서 역할을 하고, 바디 콘택트 핀들(26)은 바디 콘택트들(30)을 위한 핀 구조물로서 역할을 한다. 각각의 FinFET(28)은 단일 활성 핀(24)에서부터 FinFET 디바이스(100)를 위해 필요한 만큼의 많은 수의 활성 핀(24)들까지 포함할 수 있다. 도 1 내지 도 5b는 비제한적인 예시적 실시예로서 네 개의 활성 핀(24)들을 각각 갖는 두 개의 FinFET들(28)의 형성을 도시한다. 마찬가지로, 바디 콘택트들(30)은 도 2a 내지 도 5b에서 도시된 세 개의 바디 콘택트 핀들(26)과는 달리, 단일 바디 콘택트 핀(26)에서부터 FinFET 디바이스(100)를 위해 필요한 만큼의 많은 수의 바디 콘택트 핀들(26)까지 포함할 수 있다.
이제 도 3a와 도 3b를 참조하면, 유전체층(32)이 FinFET 디바이스(100) 상에 블랭킷 퇴적(blanket deposite)된다. 유전체층(32)은 실리콘 산화물, 실리콘 질화물, 탄소도핑된 산화물과 같은 로우 k(low-k) 유전체, 탄소도핑된 다공성 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 이들의 조합 등과 같은 하나 이상의 적절한 유전체 물질들로 이루어질 수 있다. 유전체층(32)은 화학적 기상 증착(chemical vapor deposition; CVD) 또는 스핀 온 글래스 공정과 같은 공정을 통해 퇴적될 수 있지만, 임의의 수용가능한 공정이 이용될 수 있다.
도 4a와 도 4b는 본 제조 공정에서의 다음 단계를 도시하며, 여기서는 유전체층(32)이 활성 핀들(24)의 최상단 레벨과 바디 콘택트 핀들(26)의 최상단 레벨 아래로 시닝(thin)된다. 유전체층(32)은 다양한 방법들로 시닝 백(thin back)될 수 있다. 일 실시예에서, 이것은 다단계 공정이며, 그 첫번째 단계는 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)을 수반하며, 여기서 유전체층(32)은 반응을 일으켜서, 이 후 연마재를 이용하여 연마되어 제거된다. 이 공정은 활성 핀들(24) 및 바디 콘택트 핀들(26)의 최상단들이 노출될 때 까지 계속될 수 있다. 활성 핀들(24) 및 바디 콘택트 핀들(26)의 최상단들 아래까지의 유전체층(32)의 시닝의 다음 단계는 다양한 방법들로 수행될 수 있다. 그 한가지 방법은 적절한 시간 동안의 희석 플루오린화수소산(diluted hydrofluoric acid; DHF) 처리 또는 기상 플루오린화수소산(vapor hydrofluoric acid; VHF) 처리에 의한 것이다. 또다른 실시예에서, CMP 공정 단계는 건너뛸 수 있고 유전체층(32)은 활성 핀들(24) 및 바디 콘택트 핀들(26)을 제거하지 않고서 선택적으로 시닝 백(thinned back)될 수 있다. 이러한 선택적 시닝은 상술한 DHF 처리 또는 VHF 처리에 의해 수행될 수 있다.
도 5a와 도 5b는 활성 핀들(24) 위의 활성 게이트들(38)의 형성과, 활성 핀들(24)과 바디 콘택트 핀들(26)의 말단부들 위의 더미 게이트들(34)의 형성과, 바디 콘택트 핀들(26) 위의 더미 게이트들(36)의 형성을 도시한다. 더미 게이트들(34, 36)의 폭과 길이는 활성 게이트들(38)과는 상이할 수 있거나(도 5a 참조), 더미 게이트들(34, 36)은 활성 게이트들(38)과 동일한 폭과 길이를 가질 수 있다. 활성 게이트들(38) 및 더미 게이트들(34, 36)은 게이트 유전체층(미도시됨), 게이트 전극(미도시됨), 및 게이트 스페이서들(미도시됨)을 포함할 수 있다. 게이트 유전체층은 열 산화, CVD, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 본 발명분야에서 이용되는 공지된 임의의 다른 방법들에 의해 형성될 수 있다. 다른 실시예들에서, 게이트 유전체층은 예컨대 3.9보다 큰 고유전상수(k 값)를 갖는 유전체 물질을 포함한다. 이러한 물질들에는 HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등과 같은 금속 산화물, 산화질화물, 실리콘 질화물, 또는 이들의 조합 및 이들의 다중층들이 포함될 수 있다.
게이트 전극층은 게이트 유전체층 위에 형성될 수 있다. 게이트 전극층은 도전성 물질을 포함할 수 있으며, 이것은 다결정 실리콘(폴리-Si), 다결정 실리콘 게르마늄(폴리-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함한 그룹으로부터 선택될 수 있다. 게이트 전극층은 CVD, 스퍼터 퇴적에 의해 퇴적되거나, 또는 도전성 물질들을 퇴적하기 위해 본 발명분야에서 이용되는 공지된 다른 기술들에 의해 퇴적될 수 있다. 게이트 전극층의 윗면은 보통 비평면형 윗면을 가지며, 이것은 게이트 전극층 또는 게이트 에칭의 패턴화 이전에 평탄화될 수 있다. 이 때 게이트 전극층 내로 이온이 도입되거나 또는 도입되지 않을 수 있다. 이온은 예컨대 이온 주입 기술들에 의해 도입될 수 있다. 활성 게이트들(38)과 더미 게이트들(34, 36)을 형성하기 위해 게이트 전극층과 게이트 유전체층이 패턴화될 수 있다. 게이트 패턴화 공정은 게이트 전극층 위에 실리콘 산화물 또는 포토레지스트와 같은 마스크 물질(미도시됨)을 퇴적시킴으로써 달성될 수 있다. 그런 후 마스크 물질은 패턴화되고 게이트 전극층은 패턴에 따라 에칭된다.
활성 게이트들(38)과 더미 게이트들(34, 36)의 형성 이후, 소스 영역들(40)과 드레인 영역들(42)이 활성 핀들(24) 상에 형성될 수 있다. 적절한 도펀트들을 주입하여 활성 핀(24)들에서의 도펀트들을 보완하기 위해 주입 공정을 수행함으로써 소스 영역들(40)과 드레인 영역들(42)이 도핑될 수 있다. 또다른 실시예에서, 소스 영역들(40)과 드레인 영역들(42)은 활성 핀(24)들에서 리세스들(미도시됨)을 형성하고 이 리세스들에서 물질들을 에피택셜방식으로 성장시킴으로써 형성될 수 있다. 소스 영역들(40)과 드레인 영역들(42)은 위에서 논의된 주입 방법을 통해서, 또는 물질이 성장될 때 인 시츄 도핑(in-situ doping)에 의해 도핑될 수 있다. 활성 핀들(24)과 바디 콘택트 핀들(26)의 말단부들 위의 더미 게이트들(34)은 바디 콘택트들(44) 뿐만이 아니라 소스 영역들(40)과 드레인 영역들(42)의 에피택셜 성장을 제어하기 위해 이용될 수 있다. 실시예에서, 연속적인 금속층이 소스 영역들(40) 각각에서의 네 개의 활성 핀들(24) 위에 위치하여 각각의 FinFET(28)에서 세 개의 소스 영역들(40)을 형성할 수 있다. 또한, 연속적인 금속층이 드레인 영역들(42) 각각에서의 네 개의 활성 핀들(24) 위에 위치하여 각각의 FinFET(28)에서 두 개의 드레인 영역들을 형성할 수 있다.
도 5a와 도 5b에서 도시된 실시예에서, FinFET들(28)은 PMOS 또는 NMOS 구성으로 구성될 수 있다. PMOS 구성에서, 활성 핀들(24)은 n형 도펀트들로 도핑될 수 있고, 바디 콘택트 핀들(26)은 n형 도펀트들로 도핑될 수 있고, 소스 영역들(40)과 드레인 영역들(42)은 p형 도펀트들로 도핑될 수 있고, 바디 콘택트들(44)은 n형 도펀트들로 도핑될 수 있다. NMOS 구성에서, 활성 핀들(24)은 p형 도펀트들로 도핑될 수 있고, 바디 콘택트 핀들(26)은 p형 도펀트들로 도핑될 수 있고, 소스 영역들(40)과 드레인 영역들(42)은 n형 도펀트들로 도핑될 수 있고, 바디 콘택트들(44)은 p형 도펀트들로 도핑될 수 있다.
게이트 스페이서들이 활성 게이트들(38)과 더미 게이트들(34, 36)의 양측면들 상에 형성될 수 있다. 게이트 스페이서들(미도시됨)은 일반적으로 이전에 형성된 구조물 상에 스페이서 층(미도시됨)을 블랭킷 퇴적(blanket depositing)시킴으로써 형성된다. 스페이서층은 SiN, 산화질화물, SiC, SiON, 산화물 등을 포함할 수 있으며, 스페이서층은 이러한 층을 형성하기 위해 이용된 방법들, 예컨대 CVD, 플라즈마 인핸스드 CVD, 스퍼터, 및 본 발명분야에서 공지된 다른 방법들에 의해 형성될 수 있다. 그런 후 구조물의 수평면들로부터 스페이서층을 제거하기 위해 게이트 스페이서들은 바람직하게는 이방성 에칭에 의해 패턴화된다.
또다른 실시예에서, 소스 영역들(40)과 드레인 영역들(42)은 경도핑된(lightly doped) 영역과 중도핑된(heavily doped) 영역을 포함할 수 있다. 이 실시예에서, 게이트 스페이서들이 형성되기 전에, 소스 영역들(40)과 드레인 영역들(42)은 경도핑될 수 있다. 게이트 스페이서들이 형성된 후, 소스 영역들(40)과 드레인 영역들(42)은 중도핑될 수 있다. 이것은 경도핑된 영역들과 중도핑된 영역들을 형성한다. 경도핑 영역들은 주로 게이트 스페이서들 아래에 있는 반면에, 중도핑 영역들은 활성 핀들(24)을 따라 게이트 스페이서들의 외부에 있다.
도 6a와 도 6b는 도 5a와 도 5b에서 도시된 FinFET들(28)을 위한 PMOS 구성과 NMOS 구성 각각에 대한 회로도 기호들을 도시한다. 이 회로도 기호들 모두는 게이트 단자에 연결된 활성 게이트(38), 소스 단자에 연결된 소스 영역(40), 드레인 단자에 연결된 드레인 영역(42), 및 바디 단자에 연결된 바디 콘택트(44)를 도시한다.
도 7은 FinFET 디바이스(100)의 또다른 실시예를 도시하는데, 여기서 바디 콘택트 핀들(26)은 바디 콘택트 핀들(26) 위에 형성된 활성 게이트들(46)을 갖는다. 활성 게이트들(46)의 폭과 길이는 활성 게이트들(38)과는 상이할 수 있거나, 활성 게이트들(46)은 활성 게이트들(38)과 동일한 폭과 길이를 가질 수 있다(도 7 참조). 바디 콘택트 핀들(26) 위의 활성 게이트들(46)은 디커플링 캐패시터로서 역할을 할 수 있는 임베딩된 MOS 버랙터(50)를 형성할 수 있다. 임베딩된 MOS 버랙터(50)가 디커플링 캐패시터로서 역할을 하도록 구성된 실시예에서, 활성 게이트들(46)은 바이어스 노드에 연결될 수 있고, 바이어스 노드는 임베딩된 MOS 버랙터(50)의 캐패시턴스를 변화시킬 수 있다. 추가적으로, 임베딩된 MOS 버랙터(50)의 NMOS 구성에서, 활성 게이트들(46)은 디커플링 캐패시터로서 역할을 하도록 접지 노드에 연결될 수 있다. 임베딩된 MOS 버랙터(50)의 PMOS 구성에서, 활성 게이트들(46)은 디커플링 캐패시터로서 역할을 하도록 파워 노드에 연결될 수 있다.
도 7에서 도시된 실시예에서, FinFET들(28) 및 임베딩된 MOS 버랙터들(50)은 각각 PMOS 구성 또는 NMOS 구성으로 구성될 수 있다. FinFET들(28)이 PMOS이며 임베딩된 MOS 버랙터들(50)이 NMOS인 실시예에서, 활성 핀들(24)은 n형 도펀트들로 도핑될 수 있고, 바디 콘택트 핀들(26)은 n형 도펀트들로 도핑될 수 있고, 소스 영역들(40)과 드레인 영역들(42)은 p형 도펀트들로 도핑될 수 있고, 바디 콘택트들(48)은 n형 도펀트들로 도핑될 수 있다. FinFET들(28)이 NMOS이며 임베딩된 MOS 버랙터들(50)이 PMOS인 또다른 실시예에서, 활성 핀들(24)은 p형 도펀트들로 도핑될 수 있고, 바디 콘택트 핀들(26)은 p형 도펀트들로 도핑될 수 있고, 소스 영역들(40)과 드레인 영역들(42)은 n형 도펀트들로 도핑될 수 있고, 바디 콘택트들(44)은 p형 도펀트들로 도핑될 수 있다.
도 8a와 도 8b는 도 7에서 도시된 FinFET들(28) 및 임베딩된 MOS 버랙터들(50)을 위한 PMOS 구성과 NMOS 구성에 대한 회로도 기호들을 도시한다. 도 8a에서, FinFET(28)은 PMOS이고 임베딩된 MOS 버랙터(50)는 NMOS이다. 도 8b에서, FinFET(28)은 NMOS이고 임베딩된 MOS 버랙터(50)는 PMOS이다. 이 회로도 기호들 모두는 FinFET들(28)의 게이트 단자에 연결된 활성 게이트(38), FinFET들(28)의 소스 단자에 연결된 소스 영역(40), FinFET들(28)의 드레인 단자에 연결된 드레인 영역(42), 및 FinFET들(28)의 바디 단자에 연결된 바디 콘택트(48)를 도시한다. FinFET들(28)이 PMOS이고 임베딩된 MOS 버랙터(50)가 NMOS인 실시예(도 8a 참조)에서, 활성 게이트들(46)은 디커플링 캐패시터를 형성하도록 접지 노드 또는 바이어스 노드에 연결될 수 있다. FinFET들(28)이 NMOS이고 임베딩된 MOS 버랙터(50)가 PMOS인 또다른 실시예(도 8b 참조)에서, 활성 게이트들(46)은 디커플링 캐패시터를 형성하도록 파워 노드 또는 바이어스 노드에 연결될 수 있다.
바디 콘택트 핀들(26) 위에서 더미 게이트들(36)을 활성 게이트들(46)로 교체시켜서 임베딩된 MOS 버랙터들(50)을 형성함으로써, FinFET 디바이스(100)의 비용은 감소되는데 그 이유는 활성 게이트들(46)을 위한 물질은 예컨대 디커플링 캐패시터들로서 활용될 수 있기 때문이다. 추가적으로, FinFET 디바이스(100)의 총 면적은 바디 콘택트 핀들(26) 위의 게이트들 및 바디 콘택트 핀들(26)의 기존 구조물 내로 필요한 캐패시터들을 임베딩시킴으로써 감소될 수 있다.
본 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 발명개시의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서에서 설명된 물질, 수단, 방법, 및 단계의 공정, 머신, 제조, 조성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위에 있는 제1 FinFET - 상기 제1 FinFET은 제1 세트의 반도체 핀들을 포함함 - ; 및
    상기 기판 위에 있는 상기 제1 FinFET을 위한 제1 바디 콘택트 - 상기 제1 바디 콘택트는 제2 세트의 반도체 핀들을 포함하며, 상기 제1 바디 콘택트는 상기 제1 FinFET에 횡측으로 인접함 - 를 포함하고,
    상기 제1 FinFET은, 상기 제1 세트의 반도체 핀들 위에 있으며 제1 폭과 제1 길이를 갖는 적어도 하나의 활성 게이트와, 상기 제1 세트의 반도체 핀들 위에 있는 적어도 하나의 더미 게이트를 더 포함하며,
    상기 제1 바디 콘택트는 상기 제2 세트의 반도체 핀들 위에 있으며 제2 폭과 제2 길이를 갖는 적어도 하나의 더미 게이트를 더 포함하는 것인, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 FinFET은 적어도 두 개의 소스 영역들과 적어도 두 개의 드레인 영역들을 더 포함하며, 상기 소스 영역들과 상기 드레인 영역들은 활성 게이트에 의해 분리되어 있는 것인, 반도체 디바이스.
  4. 반도체 디바이스에 있어서,
    기판 위에 있는 제1 FinFET - 상기 제1 FinFET은 제1 세트의 반도체 핀들을 포함함 - ;
    상기 기판 위에 있는 상기 제1 FinFET을 위한 제1 바디 콘택트 - 상기 제1 바디 콘택트는 제2 세트의 반도체 핀들을 포함하며, 상기 제1 바디 콘택트는 상기 제1 FinFET에 횡측으로 인접함 - ;
    상기 기판 위에 있는 제2 FinFET - 상기 제2 FinFET은 제3 세트의 반도체 핀들을 포함하고, 상기 제2 FinFET은 상기 제1 바디 콘택트와 대향하는 방향으로 상기 제1 FinFET에 횡측으로 인접함 - ; 및
    상기 기판 위에 있는 상기 제2 FinFET을 위한 제2 바디 콘택트 - 상기 제2 바디 콘택트는 제4 세트의 반도체 핀들을 포함하며, 상기 제2 바디 콘택트는 상기 제1 FinFET와 대향하는 방향으로 상기 제2 FinFET에 횡측으로 인접함 - 을 포함하는 반도체 디바이스.
  5. FinFET 디바이스에 있어서,
    기판 위에 있는 제1 FinFET과,
    상기 기판 위에 있는 상기 제1 FinFET을 위한 제1 바디 콘택트를 포함하고,
    상기 제1 FinFET은,
    제1 복수의 핀들;
    상기 제1 복수의 핀들 위에 있으며 제1 폭과 제1 길이를 갖는 적어도 두 개의 활성 게이트들; 및
    상기 제1 복수의 핀들 위의 적어도 하나의 더미 게이트를 포함하고,
    상기 제1 바디 콘택트는,
    제2 복수의 핀들;
    상기 제2 복수의 핀들 위에 있는 적어도 두 개의 활성 게이트들; 및
    상기 제2 복수의 핀들 위에 있으며 제2 폭과 제2 길이를 갖는 적어도 하나의 더미 게이트를 포함하는 것인, FinFET 디바이스.
  6. FinFET 디바이스에 있어서,
    기판 위에 있는 제1 FinFET;
    상기 기판 위에 있는 상기 제1 FinFET을 위한 제1 바디 콘택트;
    상기 기판 위에 있는 제2 FinFET; 및
    상기 기판 위에 있는 상기 제2 FinFET을 위한 제2 바디 콘택트를 포함하고,
    상기 제1 FinFET은,
    제1 복수의 핀들; 및
    상기 제1 복수의 핀들 위에 있는 적어도 두 개의 활성 게이트들을 포함하고,
    상기 제1 바디 콘택트는,
    제2 복수의 핀들; 및
    상기 제2 복수의 핀들 위에 있는 적어도 두 개의 활성 게이트들을 포함하며,
    상기 제2 FinFET은,
    제3 복수의 핀들; 및
    상기 제3 복수의 핀들 위에 있는 적어도 두 개의 활성 게이트들을 포함하고,
    상기 제2 바디 콘택트는,
    제4 복수의 핀들; 및
    상기 제4 복수의 핀들 위에 있는 적어도 두 개의 활성 게이트들을 포함하며,
    상기 제1 복수의 핀들, 상기 제2 복수의 핀들, 상기 제3 복수의 핀들, 및 상기 제4 복수의 핀들은 서로 평행하게 있는 것인, FinFET 디바이스.
  7. FinFET 디바이스를 형성하는 방법에 있어서,
    제1 FinFET을 형성하는 단계와,
    상기 제1 FinFET을 위한 제1 바디 콘택트를 형성하는 단계를 포함하고,
    상기 제1 FinFET 형성 단계는,
    기판 위에 제1 복수의 핀들을 형성하는 단계;
    상기 제1 복수의 핀들 위에 적어도 두 개의 활성 게이트들을 형성하는 단계; 및
    상기 제1 복수의 핀들에서 적어도 두 개의 소스 영역들과 적어도 두 개의 드레인 영역들을 형성하는 단계를 포함하고,
    상기 제1 바디 콘택트 형성 단계는,
    상기 기판 위에 제2 복수의 핀들을 형성하는 단계;
    상기 제2 복수의 핀들 위에 적어도 두 개의 더미 게이트들을 형성하는 단계; 및
    상기 제2 복수의 핀들에서 적어도 두 개의 바디 콘택트 영역들을 형성하는 단계를 포함하는 것인, FinFET 디바이스 형성 방법.
  8. 제7항에 있어서, 상기 제2 복수의 핀들 위에 적어도 두 개의 활성 게이트들을 형성하는 것을 포함하는 제1 MOS 버랙터 형성 단계를 더 포함하는, FinFET 디바이스 형성 방법.
  9. 제8항에 있어서, 상기 제2 복수의 핀들 위에 있는 상기 적어도 두 개의 활성 게이트들을 바이어스 노드에 전기적으로 결합시키는 것을 포함하는 디커플링 캐패시터 형성 단계를 더 포함하는, FinFET 디바이스 형성 방법.
  10. 제7항에 있어서,
    제2 FinFET을 형성하는 단계와,
    상기 제2 FinFET을 위한 제2 바디 콘택트를 형성하는 단계를 더 포함하고,
    상기 제2 FinFET 형성 단계는,
    상기 기판 위에 제3 복수의 핀들을 형성하는 단계;
    상기 제3 복수의 핀들 위에 적어도 두 개의 활성 게이트들을 형성하는 단계; 및
    상기 제3 복수의 핀들에서 적어도 두 개의 소스 영역들과 적어도 두 개의 드레인 영역들을 형성하는 단계를 포함하고,
    상기 제2 바디 콘택트 형성 단계는,
    상기 기판 위에 제4 복수의 핀들을 형성하는 단계;
    상기 제4 복수의 핀들 위에 적어도 두 개의 더미 게이트들을 형성하는 단계; 및
    상기 제4 복수의 핀들에서 적어도 두 개의 바디 콘택트 영역들을 형성하는 단계를 포함하는 것인, FinFET 디바이스 형성 방법.
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