TWI412086B - 用於絕緣層上覆半導體溝渠裝置之自我對準體接點及其製造方法 - Google Patents
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Description
本發明大致係有關一種半導體電晶體結構及製造此半導體電晶體結構的方法。更明確地說，本發明係有關一種用於絕緣層上覆接觸主體半導體層(SOI)之垂直金氧化矽場效電晶體(垂直MOSFE)及製造此SOI垂直MOSFETs的方法。
因為一垂直MOSFET的通道長度與最小微影特徵尺寸無關，因此形成在SOI上的垂直MOSFETs可容許元件呎吋持續被放大。但是，沒有接觸主體的垂直MOSFETs的浮點(井)會造成不欲求的電荷推積在接觸主體中，導致訊號洩露、雙極導電和驟回(snapback)。用以形成接觸主體的電流結構和方法，需要將用以界定主體接點的光微影光罩精密地對準，同時非常耗時且昂貴。因此，需要一種用於一接觸主體SOI垂直MOSFET的結構，及較不昂貴且較不費時之用以製造該接觸主體SOI垂直MOSFET的方法。
本發明一方面提供一種用以形成一接點的方法，包含：在一基材之一頂表面上形成型心組(set of mandrels)，該型心組中的每一型心係配置在一多邊形的一不同角落上並延伸超過該基材之頂表面，在該型心組中的型心數目等於該多邊形的角落數目；在該型心組中的每一型心的多個側邊上形成多個側邊間隔物，每一對相鄰型心的多個側邊間隔物彼此合併並形成一連續壁，用以界定出該多邊形一內部區域中的一開口，該基材之一部份會暴露在該開口中；在該開口中的該基材上蝕刻出一接觸溝渠；並以一導電材料來填充該接觸溝渠以形成該接點。
本發明第二方面是提供一種用以形成一動態存取記憶體的方法，包含：在一絕緣層上覆半導體基材上形成一墊層，該基材包括一埋設的絕緣層，其可將該基材分隔成一上方半導體層(介於該埋設的絕緣層之一頂表面與該基材之頂表面間)與一下方半導體層；形成一組元件溝渠，每一元件溝渠係從該墊層之一頂表面開始延伸，穿過該上方半導體層，穿過該埋設的絕緣層並進入該下方半導體層；在該些元件溝渠的多數側壁上形成一介電層，並以一導電性第一充填材料來填充該些元件溝渠至一低於該埋設的絕緣層頂表面的高度以形成一溝渠電容；形成一埋設的導電帶圍繞該埋設的絕緣層中每一該些元件溝渠並在與該埋設帶相鄰的該上方半導體層中形成多個源極或汲極；形成一第一絕緣帽蓋層覆蓋在該第一充填材料上；在該第一充填材料上方之該些元件溝渠的該些側壁上形成一閘極介電質；以一導電性第二充填材料來填充該些元件溝渠以形成一垂直閘極；移除該墊層以暴露出該些型心包含延伸超過該基材頂表面之該些垂直閘極的該些區域；在該些型心之該些側壁上形成多數側壁間隔物，該些側壁間隔物彼此合併並形成一連續環圍繞該基材之一區域；在該基材未被該些側壁間隔物所覆蓋的該區域中蝕刻出一接觸溝渠穿過該上方半導體層、該埋設的絕緣層並進入該下方半導體層；以一導電性第三充填材料來填充該接觸溝渠並凹陷該第三充填材料至低於該基材頂表面但高於該埋設的絕緣層之頂表面的高度；在該接觸溝渠中形成一第二絕緣帽蓋層覆蓋在該第三充填材料上並形成一導電性帽蓋層覆蓋在該第二絕緣帽蓋層上；及移除該些側壁間隔物並形成多個源極或汲極在該上方半導體層中，圍繞與該上方半導體層頂表面相鄰的該些元件溝渠。
本發明第三方面係提供一種電子元件，包含：一絕緣層上覆半導體層基材，該基材包括一埋設的絕緣層將該基材分隔成一上方半導體層(介於該埋設的絕緣層之一頂表面與該基材之頂表面間)與一下方半導體層；至少三個垂直場效電晶體(FETs)，該三個垂直場效電晶體中的每一個均具有一主體(形成在該上方半導體層中)、一閘極(自該基材頂表面處延伸進入該上方半導體層中)、一第一源極/汲極(環繞該閘極而形成並與該上方半導體層之頂表面相鄰)及一第二源極/汲極(環繞該閘極而形成並與該埋設的絕緣層相鄰)；及一埋設的主體接點，形成在該基材中介於該至少三垂直FETs之間，該主體接點可自我對齊該至少三垂直FETs之所有閘極，該主體接點在該埋設的絕緣層上方及下方延伸，並電性連接該上方半導體層至該下方半導體層。
為了說明和主張本發明，「自我對準(self－aligned)」一詞定義為相對於半導體元件的其他結構來尋找並形成一半導體元件之一結構，其係藉由使用目前半導體結構來界定出該自我對齊結構的邊與平行(即，水平)程度，而非以一光微影光罩的邊來界定。
為了說明和主張本發明，「四邊形菱形圖樣(a four-sided diamond pattern)」一詞定義為一具有四個相等或不相等側邊的圖形，其形成兩個內部且互相對立的鈍角及兩個內部且相對立的銳角。
為了說明和主張本發明，「多邊形」一詞界定出成為一多邊形狀，其至少三邊的長度可能會或不會全部相等。
用來製造上述結構的結構與方法可被用來製造一主體接點到一陣列的垂直MOSFETs上，本發明實施例將以記憶體陣列來闡述，該記憶體陣列包括一陣列的記憶體元件，配置成一般重複性的圖樣。每一記憶體元件包括一垂直的N型通道場效電晶體(垂直NFET)及一儲存節點。每一儲存節點是一溝渠電容。該記憶體陣列被製造成一SOI基材且本發明實施例提供一自我對準主體接點至該垂直NFETs之P型井用的方法與結構。
此外，雖然在此提供由矽上覆氧化矽上覆矽(silicon-on-silicon oxide-on-silicon)所組成之SOI基材的詳細說明，但任一矽層均可由其他習知半導體材料來取代且氧化層可由其他習知的絕緣層來取代。同樣的，各種聚矽層可為其他習知的半導體或導電性材料來取代。
第1~6圖及第7A圖示出依據本發明實施例在形成一主體接點到一DRAM儲存胞之垂直NFET之前，用以製造該DRAM儲存胞的截面示圖。在第1圖中，一SOI基材100包含一下方矽層105、一埋設的氧化物層(BOX)110在該矽基材頂表面，以及一上方矽層115在該BOX表面。上方矽層115為有摻質的P型且將作為該垂直NFET之P型井。形成在矽層105上方部份且與BOX層110相鄰的是P型矽層120。形成在上方矽層115頂部的是包含二氧化矽的氧化物墊層125，且形成在該氧化物墊層上方的是氮化物墊層130。在一實施例中，係利用離子佈植方式來形成該P型矽層120。在一實施例中，係利用將上方矽層115之頂表面加以熱氧化來形成該氧化物墊層125，且利用低壓化學氣相沉積(LPCVD)氮化矽來形成該氮化物墊層130。在一實施例中，上方矽層115的厚度在約25 nm到約1000 nm間，BOX層110的厚度在約10 nm到約500 nm間，P型矽層120的厚度在約25 nm到約100 nm間，氧化物墊層125的厚度在約2 nm到約10 nm間，氮化物墊層130的厚度在約100 nm到約2000 nm間。
在第2圖中，從氮化物墊層130頂部開始蝕刻一溝渠135，穿過氧化物墊層125、上方矽層115，穿過BOX層110並穿過P型矽層120，且一選擇性沉積的同形擴散阻障層140形成在該溝渠的多數側壁與底部上。在一實施例中，係利用光微影製程(使用一選擇性施加的硬遮罩)及反應性離子蝕刻(RIE)製程來形成溝渠135。在一實施例中，該同形擴散阻障層140係由氮化矽以LPCVD法來形成。
在第3圖中，將溝渠135延伸進入下方矽層105到P型矽層120以下，同時一併除去第2圖中溝渠底部的擴散阻障層。利用氣相摻雜法來形成N－型埋設板145。在一實施例中，溝渠135的完整深度在約3微米至約10微米間。在一實施例中，N-型埋設板145的N-型摻質濃度在約1018
原子/cm3
至1020
原子/cm3
間。N-型埋設板145將形成溝渠電容的第一板。
在第4圖中，將擴散阻障層140(參見第3圖)移除並在溝渠135的側壁與底部上形成一同形節點介電層150。在一實施例中，以LPCVD沉積氮化矽來形成厚度在約25Å至約60Å間的節點介電層150，接著選擇性地進行(可有可無)熱氧化處理。之後，形成多數導電節點155。在一實施例中，導電節點155係以如下方式形成：以LPCVD沉積含有N-型摻質的聚矽來填充溝渠135，並選擇性地施行一化學機械研磨(CMP)來將該含有N-型摻質的聚矽平坦化至氮化物墊層130頂表面，接著實施一凹陷RIE來使該含有N-型摻質的聚矽凹陷到上方矽層115以下，但仍在該BOX層110中。節點介電層150成為該溝渠電容的介電層且導電節點155成為該溝渠電容的第二板。
在第5圖中，從溝渠135將節點介電層150移除，其中該節點介電質並未被聚矽節點155所保護且形成在BOX層110邊緣上的多個凹陷160也並未被節點介電層150所保護。在一實施例中，利用混有乙二醇之氫氟酸(濕蝕刻劑)以濕蝕刻法移除節點介電層150。在一實施例中，該些凹陷160係以氫氟酸利用濕蝕刻法而形成的。
在第6圖中，以N-型聚矽來填充該些凹陷160(參照第5圖)而形成埋設的帶區165。在一實施例中，利用LPCVD沉積一厚度之N-型聚矽藉以充分填充該些凹陷160(參照第5圖)並以濕蝕刻法移除過量的帶區材料，而形成該埋設的帶區165。接著，形成介電帽蓋層170。介電帽蓋層170在BOX層110與上方矽層115兩者之界面的上方及下方延伸。在一實施例中，介電帽蓋層170為以高密度電漿(HDP)製程所形成的二氧化矽層。HDP在水平面上的沉積速率遠大於其沿著垂直表面(如，該些溝渠135的多數側壁)的沉積速率。之後，從該些溝渠135的多數側壁上將介電材料移除，留下介電帽蓋層170。
在第7A圖中，在該些溝渠135的多數側壁上以及介電帽蓋層170的暴露表面上形成閘極介電層175。接著，形成一N－型聚矽閘極180，以填充溝渠135中剩餘的部份。在一實施例中，以原子層沉積(ALD)或熱氧化來形成該閘極介電層175，且其厚度在約2 nm至約20 nm間。在一實施例中，以如下方式來形成聚矽閘極180：利用LPCVD法沉積N－型聚矽來填充該些溝渠135，接著選擇性地實施一CMP處埋，將該N－型聚矽平坦化至與氮化物墊層130頂表面相同高度。藉由在製程的各個熱處埋期間，將摻雜原子自該些埋設的帶區往外擴散進入矽層，而在上方矽層115中形成多個源極185與該些埋設的帶區165相鄰。閘極180構成該些垂直NFETs的閘極且源極185構成該些垂直NFETs的源極。
介電帽蓋層170可將聚矽閘極180與聚矽節點155彼此電性隔絕。該些埋設的帶區165係與該些聚矽節點155和該些源極185間有直接的物埋性和電性接觸。
第7B圖繪示出沿著第7A圖中的7A－7A線所取的上視圖。在第7B圖中，繪示出4個DRAM胞中4個NFETs之閘極的佈局平面圖。第7B圖並未示出閘極介電層175。4個DRAM胞分別位在四邊形菱形圖樣的四個等邊上。一般需要將最左邊3個胞往左移動兩個胞的位置、將最右邊3個胞往右移動兩個胞的位置、將最上面3個胞往上移動兩個胞的位置，以及將最下面3個胞往下移動兩個胞的位置，而可重複此4個DRAM胞的組來形成一更大的DRAM陣列。
第8A、9A、10A、11A、12A、13A、14A、15A及16A圖為依據本發明實施例製造該儲存胞DRAM的垂直NFET的主體接點的截面示圖，且第8B、9B、10B、11B、12B、13B、14B、15B及16B圖為分別沿著第8A、9A、10A、11A、12A、13A、14A、15A及16A圖上的8A－8A、9A－9A、10A－10A、11A－11A、12A－12A、13A－13A、14A－14A、15A－15A及16A－16A線所取的上視圖。
在第8A圖中，以RIE處埋將聚矽閘極180上方部份以及閘極介電層175(選擇性地)加以移除，並在所創造出來的凹陷區域形成一蝕刻終止層190。所挑選的蝕刻終止層190，較佳係選擇對所述與第9A圖相關之蝕刻處埋具有高度耐性。在一實施例中，該蝕刻終止層190包含SiCOH(又稱為甲基摻雜氧化矽、SiOx
(CH3)y
、SiCx
Oy
Hy
及Black DiamondTM
，美商應用材料公司(Santa clara,CA)出品)。在一實施例中，該蝕刻終止層190係利用以下方式形成：旋塗SiCOH、硬化、接著施以CMP使氮化物墊層130與蝕刻終止層190兩者共面。
在第9A圖中，將氮化物墊層130(參見第8A圖)移除，並留下部份的聚矽閘極180，其個別的蝕刻終止層190分別在氧化物墊層125上方延伸。在一實施例中，使用濕式或電漿蝕刻選擇性地蝕刻氮化矽(而非二氧化矽)來移除氮化物墊層130(參見第8A圖)。具有個別蝕刻終止層190分別在氧化物墊層125上方延伸的聚矽閘極180部份將被作為型心，用來形成如上述之可自我對準的主體接點。
在第10A圖中，於該型心(形成在具有個別蝕刻終止層190分別在氧化物墊層125上方延伸的聚矽閘極180之多個部份上)的側壁上形成數個側壁間隔物195。該些側壁間隔物195的寬度D1係沿著氧化物墊層125的表面量取。在一實施例中，該些側壁間隔物195係利用：LPCVD同形沉積氮化矽，接著以RIE選擇性蝕刻氮化矽(而非二氧化矽)來形成的。
在第10B圖中，在任一對相鄰型心間的最短距離為D2。D1的選擇係可使得2倍D1會遠大於D2(2D1>D2)，使得該些側壁間隔物195能在任一對相鄰型心間的最短距離處合併而形成一單一、一體成型結構。兩相對立型心間的距離D3，必須可使得一間隔物197的最短寬度D4可由該些合併的間隔物195來界定。D3＝D4－2XD1。
在第11A及11B圖中，在介於多個側壁間隔物195之間的開口197中形成一溝渠200。該溝渠200延伸穿過樣化物墊層125、上方矽層115、及BOX層110並進入，但未貫穿P型矽層120。在一實施例中，係利用RIE或是組合使用濕蝕刻與RIE一起來形成該溝渠200。
在第12A圖中，在溝渠200的多數側壁上形成一選擇性沉積的薄側壁間隔物205，並以聚矽層210來填充溝渠200。在一實施例中，該聚矽層210為硼摻雜的P型層，且該側壁間隔物205(其為硼的阻障層)包含氮化矽或碳化矽，厚度約為5~20。間隔物205必須足夠薄使得載子可通過該間隔物。可利用任何適當的技術來沉積間隔物205，例如熱氮化、LPCVD或ALD。在一實施例中，該聚矽層210係摻雜有銦，在此情況下，就不須要側壁間隔物205。
在第13A圖中，從溝渠200移除聚矽層210的上部份(參見第12A圖)和該選擇性沉積的側壁間隔物205，以形成一埋設的主體接點215。此埋設的主體接點215可經由間隔物195而自我對齊閘極180，並延伸越過BOX層110而進入上方矽層115且延伸到BOX層下方進入P型矽層120，將上方矽層115電連接至P型矽層120。一連接到P型矽層120的單一接點(未示出)將使得可接觸每一NFETs的P－型井115。在一實施例中，以RIE或組合使用濕蝕刻與RIE而將該聚矽層210上部份和該選擇性沉積的側壁間隔物205加以移除。之後，在該埋設的主體接點215頂部形成一絕緣帽蓋層220，並在該絕緣帽蓋層220頂部形成聚矽帶225。該絕緣帽蓋層220並未延伸至基材100的頂部。在一實施例中，該絕緣帽蓋層220乃是一種高密度電漿氧化物，其係先被沉積之後再以濕蝕刻回蝕，因而暴露出絕緣帽蓋層上之溝渠200中的上方矽層115。在一實施例中，聚矽帶225係從該暴露出來的上方矽層115的側壁上同形成長。聚矽帶225可以是有摻質的N－型(如所繪示)或可以是原生內含的(intrinsic)。
在第14A圖中，在一實施例中，以電漿蝕刻、濕蝕刻或電漿與濕蝕刻兩者的組合，來移除間隔物215、蝕刻終止層195和氧化物墊層125(參見第13A圖)。
在第15A圖中，在暴露的上方矽層115(及聚矽帽蓋層)中執行N－型離子佈植，而在上方矽層115上方形成N－型汲極230。汲極230為該NFETs的汲極。之後，在該汲極230與聚矽帶225頂部形成一絕緣層235。在一實施例中，該絕緣層235為HDP氧化物。接著，實施CMP，使得閘極180與絕緣層235的頂部彼此共面。
在第16A圖中，字線240會接觸閘極180且在絕緣層235的頂部形成一傳遞字線245(a passing wordline)。第16B圖示出該字線240與傳遞字線245之一可能的佈局。
第16C圖為依據本發明實施方案穿過一DRAM字線的截面示圖。在第16C圖中，字線240/245包括一聚矽層250、一鎢/氮化鎢層255在聚矽層上方、一氮化矽帽蓋層260在該鎢/氮化鎢層255上方且氮化矽間隔物265在字線側壁上。
第17A圖為形成一字元線接點的截面示圖，且第17B圖為依據本發明實施方式而沿著第17A圖中區段線17A－17A所取的頂示圖。在第17A圖中，於絕緣層235、字線240和傳遞字線245的頂部形成一硼磷矽酸鹽玻璃(BPSG)層270。該BPSG層270可作為一內連絕緣層與一污染物吸附層。一溝渠被蝕刻穿過該BPSG層270與絕緣層235到達汲極230和聚矽帽蓋層225，之後，在一例中，以有摻質的聚矽或諸如鎢之類的金屬來填充，而形成一字元線接點275。字元線接點275係可於至少一水平方向自我對齊字線240/245與該些汲極230之一。
雖然以上說明且繪示了四邊形菱形圖樣的四個型心結構，但也可使用如第18A、18B、18C及18D圖中的其他圖樣。在第18A圖中，3個型心190/195分別配置在一等邊三角形的多個點上。在第18B圖中，4個型心190/195分別配置在一正方形的多個角落上。在第18C圖中，5個型心190/195分別配置在一五角形的多個角落上。在第18A、18B、18C及18D圖中，多個間隔物195係彼此重疊並界定出一將被蝕刻以形成一溝渠200的區域，在該溝渠中可形成一能自我對齊基材的接點。可使用任一種多邊形且該多邊形的側邊彼此並不需要等長，其長度上的不同可由該些型心的水平尺寸差異來補償。
第19圖為電路示意圖，其示出第17A及17B圖的實體結構與一DRAM電路間的差異。在第19圖中，一單一字元線係由兩相鄰的DRAM胞280A與280B共用。可看到DRAM胞280A與280B共用一共同字元線275和一共同埋設的主體接點215。
須知在此所示的本發明實施例之元件區域係被摻雜一特定摻質，以供一特定元件形式(例如，垂直NFET)所用。在此所揭示的元件僅供舉例，非為本發明之限制。習知技術者應能埋解如何在不悖離本發明範疇下，以一垂直P型場效電晶體(垂直PFET)來替換垂直NFET，或以P型摻質來替換N-型摻質。
因此，本發明實施例提供一種可供接觸體SOI垂直MOSFET使用之結構，以及製造此接觸體SOI垂直MOSFET的方法。
本發明之實施例的描述已揭示如上以用於瞭解本發明。應瞭解本發明不限制於本文所述特定的實施例，而習知技藝人士應知在不悖離本發明精神範疇下，仍可對本發明技術作多種改良、重置和替換。因而這些在本發明的精神與範圍內之改良與修飾仍應被視為涵蓋在附隨之申請專利範圍中。
100‧‧‧SOI基材
105‧‧‧下方矽層
110‧‧‧埋設的氧化物(BOX)層
115‧‧‧上方矽層
120‧‧‧P型矽層
125‧‧‧氧化物墊層
130‧‧‧氮化物墊層
135‧‧‧溝渠
140‧‧‧桐形擴散阻障層
145‧‧‧N-型埋設板
150‧‧‧同形節點介電層
155‧‧‧導電節點
160‧‧‧凹陷
165‧‧‧埋設的帶區
170‧‧‧介電帽蓋層
180‧‧‧N-型聚矽閘極
185‧‧‧源極
190‧‧‧蝕刻終止層
195‧‧‧側壁間隔物
197‧‧‧開口
195‧‧‧側壁間隔物
197‧‧‧開口
200‧‧‧溝渠
205‧‧‧薄側壁間隔物
215‧‧‧埋設的主體接點
220‧‧‧絕緣帽蓋層
230‧‧‧汲極
235‧‧‧絕緣層
240‧‧‧字線
245‧‧‧傳遞字線
270‧‧‧硼磷矽酸鹽玻璃層
275‧‧‧字元線接點
280A‧‧‧DRAM胞
280B‧‧‧DRAM胞
本發明的技術特徵係闡述於附加的申請專利範圍中。然而，當與隨附的圖式一同理解時，藉由參考上述說明性實施例的實施方式，將最完整瞭解本發明，其中：第1~6及7A圖示出依據本發明實施例在形成一主體接點到一DRAM儲存胞之垂直NFET之前，用以製造該DRAM儲存胞的截面示圖；第7B圖為沿著第7A圖該區段線7A-7A所取之上視圖；第8A、9A、10A、11A、12A、13A、14A、15A及16A圖為依據本發明實施例製造該儲存胞DRAM的垂直NFET的主體接點的截面示圖，且第8B、9B、10B、11B、12B、13B、14B、15B及16B圖為分別沿著第8A、9A、10A、11A、12A、13A、14A、15A及16A圖上的8A-8A、9A-9A、
10A-10A、11A-11A、12A-12A、13A-13A、14A-14A、15A-15A及16A-16A線所取的上視圖；第16C圖為依據本發明實施例穿過一DRAM字線的截面示圖；第17A圖為形成一字元線接點的截面示圖，且第17B圖為依據本發明實施例而沿著第17A圖的區段線17A-17A所取的頂示圖；第18A、18B、18C及18D圖示出依據本發明實施例之額外的型心佈局；及第19圖示出第17A及17B圖的實體結構與一DRAM電路間關係之電路示意圖。
100．．．SOI基材
105．．．下方矽層
110．．．埋設的氧化物(BOX)層
115．．．上方矽層
120．．．P型矽層
125．．．氧化物墊層
130．．．氮化物墊層
135．．．溝渠
140．．．桐形擴散阻障層
145．．．N－型埋設板
150．．．同形節點介電層
155．．．導電節點
160．．．凹陷
165．．．埋設的帶區
170．．．介電帽蓋層
180．．．N－型聚矽閘極
185．．．源極
190．．．蝕刻終止層
195．．．側壁間隔物
197．．．開口
Claims (30)
- 一種形成一接點的方法，包含：在一基材之一頂表面上形成型心組(set of mandrels)，該型心組中的每一型心係配置在一多邊形的一不同角落上並延伸超過該基材之頂表面，在該型心組中的型心數目等於該多邊形的角落數目；在該型心組中的每一型心的多個側邊上形成多個側邊間隔物，每一對相鄰型心的多個側邊間隔物彼此合併並形成一連續壁，用以界定出該多邊形一內部區域中的一開口，該基材之一部份會暴露在該開口中；在該開口中的該基材上蝕刻出一接觸溝渠；及以一導電材料來填充該接觸溝渠以形成該接點。
- 如申請專利範圍第1項所述之方法，更包括：移除該些側壁間隔物。
- 如申請專利範圍第1項所述之方法，更包括：凹陷該導電材料至低於該基材之頂表面，並在該接觸溝渠中形成一絕緣層於該導電材料上。
- 如申請專利範圍第1項所述之方法，其中該基材為矽基材且包括一埋設的氧化物層，將該基材分隔成為一上方矽層(位在該埋設的氧化物層頂部)及一下方矽層(位在該埋設的氧化物層下方)。
- 如申請專利範圍第4項所述之方法，其中在該開口中的該基材上蝕刻出接觸溝渠的步驟包括：蝕刻該接觸溝渠使穿過該上方矽層和該埋設的氧化物層並進入該下方矽層中。
- 如申請專利範圍第4項所述之方法，更包括：形成一N-型通道場效電晶體(NFET)或一P-型通道場效電晶體(PFET)在該上方矽層質中，該接點可電連接該NFET之一主體(a body)或該PFET之一主體至該下方矽層。
- 如申請專利範圍第4項所述之方法，更包括：形成一元件溝渠在該基材中；及形成一垂直NFET或一垂直PFET在該元件溝渠中，形成該垂直NFET或垂直PFET之一第一源極或汲極並鄰接該上方矽層中之該埋設的氧化物層之頂表面，並形成該NFET或PFET之一第二源極或汲極並鄰接該上方矽層中之該基材之頂表面。
- 如申請專利範圍第4項所述之方法，更包括：形成一元件溝渠在該基材中；形成一溝渠電容並形成一垂直NFET或一垂直PFET之一閘極在該元件溝渠中，該閘極與該溝渠電容被形成在該元件溝渠中的一介電帽蓋層加以電性及實體分隔，該閘極係從該介電帽蓋層開始延伸穿過該上方矽層且該溝渠電容可延伸進入該基材之該下方矽層；及 形成該垂直NFET或該垂直PFET之一第一源極或汲極並鄰接該上方矽層中之該埋設的氧化物層之該頂表面，且形成該NFET或PFET之一第二源極或汲極並鄰接該上方矽層中之該基材之該頂表面。
- 如申請專利範圍第8項所述之方法，更包括：形成一埋設的導電帶在介於該垂直NFET或該垂直PFET之一第一源極或汲極和該溝渠電容之一板間，該板係形成在該元件溝渠內。
- 如申請專利範圍第1項所述之方法，其中該型心組中的每一型心包含一垂直N-型通道場效電晶體之一閘極或一P-型通道場效電晶體之一閘極，形成在該基材內之一元件溝渠中。
- 如申請專利範圍第1項所述之方法，其中從與側壁垂直處量起之該些側壁間隔物的厚度(沿著該些型心之該基材之該頂表面)係大於在一彼此相隔最遠的型心對之間的最小距離之一半。
- 一種用以形成一動態存取記憶胞的方法，包含：在一絕緣層上覆一半導體之基材的一頂表面上形成一墊層，該基材包括一埋設的絕緣層，可將該基材分隔成為一上方半導體層(位在該埋設的絕緣層之一頂表面與該基材頂表面間)及一下方半導體層； 形成一組元件溝渠，每一元件溝渠從該墊層之一頂表面開始延伸，穿過該上方半導體層，穿過該埋設的絕緣層並進入該下方半導體層；形成一介電層在該些元件溝渠的多數側壁上並以一導電第一充填材料來填充該些元件溝渠至一低於該埋設的絕緣層之一頂表面的高度，以形成一溝渠電容；形成一埋設的導電帶圍繞該埋設的絕緣層中每一該些元件溝渠並在與該埋設帶相鄰的該上方半導體層中形成多個源極或汲極；形成一第一絕緣帽蓋層覆蓋在該第一充填材料上；形成一閘極介電質在該些元件溝渠的該些側壁上，位於該第一充填材料上方；以一導電性第二充填材料來填充該些元件溝渠以形成多個垂直閘極；移除該墊層以暴露出型心，該些型心包含在該基材頂表面上方延伸之該些垂直閘極的多數區域；在該些型心之該些側壁上形成多數側壁間隔物，該些側壁間隔物彼此合併並形成一連續環圍繞該基材之一區域；在該基材未被該些側壁間隔物所覆蓋的該區域中蝕刻出一接觸溝渠穿過該上方半導體層、該埋設的絕緣層並進入該下方半導體層；以一導電性第三充填材料來填充該接觸溝渠並凹陷該第三充填材料至低於該基材頂表面但高於該埋設的絕緣層之頂表面的高度；在該接觸溝渠中形成一第二絕緣帽蓋層覆蓋在該第三 充填材料上並形成一導電性帽蓋層覆蓋在該第二絕緣帽蓋層上；及移除該些側壁間隔物並形成多個源極或汲極在該上方半導體層中，圍繞與該上方半導體層頂表面相鄰的該些元件溝渠。
- 如申請專利範圍第12項所述之方法，更包括：形成多個擴散區域圍繞該些元件溝渠底部，藉以形成該些溝渠電容之多個擴散板。
- 如申請專利範圍第12項所述之方法，更包含：在形成該些側壁間隔物之前，在該些元件溝渠中該些垂直閘極頂部形成一保護性帽蓋層；及在該些側壁間隔物被移除之前或之後，立即移除該保護性帽蓋層。
- 如申請專利範圍第12項所述之方法，其中該組元件溝渠中的每一元件溝渠係配置在一多邊形的不同角落上。
- 如申請專利範圍第12項所述之方法，更包含；在以該第三充填材料填充該接觸溝渠之前，形成一間隔物在該接觸溝渠的多數側壁上，該間隔物容許多數載子可通過其中。
- 如申請專利範圍第16項所述之方法，更包含； 在形成該第二絕緣帽蓋層之前，移除該接觸溝渠之該些側壁之上方區域未受該第三充填材料保護之該間隔物。
- 如申請專利範圍第12項所述之方法，更包含；在該基材一頂表面上形成一頂絕緣層，並使該些垂直閘極之多數頂表面與該絕緣層之一頂表面彼此共面。
- 如申請專利範圍第18項所述之方法，更包含；在該頂絕緣層之一頂表面上形成一字線，該字線可電性及實體接觸該些垂直閘極中至少一閘極。
- 如申請專利範圍第19項所述之方法，更包含：形成一導電性接點至該上方半導體層。
- 一種電子元件，包含：一絕緣層上覆半導體層之基材，該基材包括一埋設的絕緣層，可將該基材分隔成為一上方半導體層(位在該埋設的絕緣層之一頂表面與該基材頂表面間)及一下方半導體層；三或多個垂直場效電晶體(FETs)，該三或多個FETs中每一FET具有一主體形成在該上方半導體層中，一閘極自該基材之該頂表面處延伸出來，一第一源極/汲極環繞該閘極而形成並鄰接該上方半導體層該頂表面，及一第二源極/汲極環繞該閘極而形成並鄰接該埋設的絕緣層；及一主體接點，形成在該基材介於該至少三個垂直FETs之間，該主體接點可自我對齊該至少三個垂直FETs之全 部該些閘極，該主體接點在該埋設的絕緣層上方及下方延伸並電連接該上方半導體層至該下方半導體層。
- 如申請專利範圍第21項所述之電子元件，其中該三或多個垂直FETs為垂直的NFETs。
- 如申請專利範圍第21項所述之電子元件，其中該三或多個閘極係配置在一多邊形的多個角落上。
- 如申請專利範圍第21項所述之電子元件，更包含：至少三個對應的溝渠電容，形成在該下方半導體層中並在該些垂直FETs下方對齊，每一該些溝渠電容包含一導電性第一板，其被一介電層所環繞，且該介電層係為一導電性第二板所環繞；及多個埋設的帶，形成在該埋設的絕緣層中並電性連接相對應垂直FETs之該第二源極/汲極至該些溝渠電容之該些相對應的第一板。
- 如申請專利範圍第24項所述之電子元件，更包含：一字元線接點，到該至少三個垂直FETs之至少一閘極的該第一源極/汲極；及一字元線，其實體且電性接觸該至少三個垂直FETs之至少一閘極。
- 如申請專利範圍第24項所述之電子元件，更包含： 一介電帽蓋層在該埋設的主體接點之一頂部，該介電帽蓋層從該埋設的主體接點之一頂表面伸出，朝向但未到達該基材之該頂表面；及一導電帶，形成在該上方半導體層中位於該介電帽蓋層頂部且可電連接該至少三個FETs中不同垂直FETs之兩個第一源極/汲極，該些源極/汲極自該基材該頂表面伸出，並較該導電帶更深入該上方半導體層。
- 如申請專利範圍第21項所述之電子元件，更包含：穿過該上方半導體層的一接觸溝渠及位在該接觸溝渠的多數側壁上之一間隔物。
- 如申請專利範圍第27項所述之電子元件，其中該間隔物為氮化矽或碳化矽，且厚度在約5~20Å間。
- 如申請專利範圍第24項所述之電子元件，其中該至少三個垂直FETs包括四個垂直FETs，配置在一四邊菱形的多個角落上。
- 如申請專利範圍第24項所述之電子元件，其中該第一與第二源極/汲極、該些埋設的帶、該些導電帶與該些第一板係N-型摻雜且該上方半導體層與該主體接點為P-型摻雜。
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