TWI755855B - 動態隨機存取記憶單元與其相關的製造方法 - Google Patents

Abstract

動態隨機存取記憶單元包含一電晶體、一凹槽、一隔離層以及一電容。該凹槽形成於一矽表面下。該隔離層設置於該凹槽內，其中該隔離層包含一第一部分與一第二部分，該第一部分覆蓋該凹槽的一第一側壁且由該凹槽的一底部表面向上延伸，以及該第二部分覆蓋該底部表面。該電容耦接於該電晶體，其中該電容由該隔離層的第二部分向上延伸至高於該矽表面的一預定位置。

Description

動態隨機存取記憶單元與其相關的製造方法

本發明是有關於一種動態隨機存取記憶單元與其相關的製造方法，尤指一種具有平行自我對準的三端的電晶體和低漏電流的電容的動態隨機存取記憶單元與其相關的製造方法。

為了製造一微電子系統，一邏輯(或系統單晶片(System on Chip,SOC))功能和一記憶體(例如靜態隨機存取記憶體(Static Random Access Memory,SRAM)、動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)、反及閘快閃記憶體/反或閘快閃記憶體等)功能需要互相結合以在一單矽裸晶片上或離散晶片的組合上完成有效率的執行。該微電子系統面臨的最艱難挑戰之一在於如何在邏輯電路和動態隨機存取記憶體之間傳送巨量的資料。也就是說，該邏輯電路和該動態隨機存取記憶體之間會具有一DRAM牆(DRAM Wall)，其代表該動態隨機存取記憶體提供的資料傳輸率無法跟上該邏輯電路要求的頻寬，其中一困難點在於隨著製程的進步，該邏輯電路內的電晶體的縮小比起該動態隨機存取記憶體的縮小要快上許多。例如，當該邏輯電路的電晶體每一代的製程節點由7奈米製程邁向5奈米製程時，該動態隨機存取記憶體的製程節點卻僅由20奈米製程邁向15奈米製程。因此，該微電子系統所面臨的許多問題(例如該微 電子系統會具有過多的介面、功率、散熱、以及雜訊)正急遽地增加，且缺乏對應的解決方案。

因此，需要提供一種高效的動態隨機存取記憶體單元，其可緊密且優化地同步該邏輯電路和該動態隨機存取記憶體單元。

本發明的一實施例提供一種動態隨機存取記憶單元包含一電晶體、一凹槽、一隔離層、一電容、一第二反射鏡層、二金屬電極。該凹槽形成於一矽表面下。該隔離層設置於該凹槽內，其中該隔離層包含一第一部分與一第二部分，該第一部分覆蓋該凹槽的一第一側壁且由該凹槽的一底部表面向上延伸，以及該第二部分覆蓋該底部表面。該電容耦接於該電晶體，其中該電容由該隔離層的第二部分向上延伸至高於該矽表面的一預定位置。

本發明的另一實施例中，該電晶體包含一第一導通區、一閘極、一第二導通區、一通道區。該第一導通區由該矽表面向上延伸和向下延伸。該閘極位於該矽表面上，且由一介電層向上延伸。該第二導通區由該矽表面向上延伸和向下延伸。該通道區位於該閘極下方並接觸該第一導通區和該第二導通區。該第一導通區的向上延伸方向、該閘極的向上延伸方向、和該第二導通區的向上延伸方向垂直於該矽表面。

本發明的另一實施例中，該電容包含一第一電極、一絕緣層、一第二電極。該第一電極包含一連接部分與一直立部分，其中該連接部分接觸該第 二導通區，以及該直立部分是由該隔離層的第二部分向上延伸。該絕緣層包含一第三部分和一第四部分，其中該第三部分由該隔離層的第二部分向上延伸，以及該第四部分覆蓋該隔離層的第二部分。該第二電極由該絕緣層的第四部分向上延伸。該絕緣層設置於該第一電極與該第二電極之間，以及該第一電極的直立部分的向上延伸方向、該絕緣層的第三部分的向上延伸方向、以及該第二電極的向上延伸方向垂直於該矽表面。

在本發明的另一實施例中，該動態隨機存取記憶單元另包含一覆蓋隔離層。該覆蓋隔離層位於該第一電極的直立部分與該隔離層的第一部分之間，其中該覆蓋隔離層覆蓋該第二導通區的一第一部分，以及該第一電極的連接部分覆蓋該第二導通區的一第二部分。

在本發明的另一實施例中，該絕緣層另包含一第五部分，該絕緣層的第五部分接觸該第一電極的連接部分，其中該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面不低於該閘極的上表面。

本發明的另一實施例中，該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面互相對齊。

本發明的另一實施例中，該第一導通區的上表面以及該第二導通區的上表面低於或不低於該閘極的上表面。

本發明的另一實施例中，該第一導通區的上表面以及該第二導通區的上表面互相對齊。

本發明的另一實施例中，該第一導通區的上表面高於該矽表面，以及該第一導通區由該矽表面向下延伸至一第一隔離層。

本發明的另一實施例中，該第一導通區包含一下方部分和一上方部分，其中該上方部分垂直堆疊於該下方部分之上，以及該下方部分接觸該通道區以及該第一隔離層。

本發明的另一實施例中，該第二導通區的上表面高於該矽表面，以及該第二導通區由該隔離層的第一部分向上延伸至該第二導通區的上表面。

本發明的另一實施例中，該第二導通區包含一下方部分和一上方部分，其中該上方部分垂直堆疊於該下方部分之上，以及該下方部分接觸該通道區以及該隔離層的第一部分。

本發明的另一實施例中，該第一導通區的形狀或尺寸與該第二導通區的形狀或尺寸不同。

本發明的另一實施例中，該動態隨機存取記憶單元另包含一間隔 層。該一間隔層位於該矽表面上且覆蓋該閘極的至少二側壁，其中該第一導通區和該第二導通區接觸該間隔層。

本發明的另一實施例中，該動態隨機存取記憶單元另包含一覆蓋隔離層。該覆蓋隔離層衍生自該第二導通區的下方部分和該隔離層的第一部分。

本發明的另一實施例中，該覆蓋隔離層包含氧化材料，該隔離層包含氧化材料，以及該第二導通區包含矽材料。

本發明的另一實施例提供一種動態隨機存取記憶單元的製造方法。該製造方法包含在一矽表面上形成一第一閘極和一第二閘極；形成一第一間隔層以覆蓋該第一閘極的側壁，以及形成一第二間隔層以覆蓋該第二閘極的側壁，其中該第一間隔層和該第二間隔層是設置於該矽表面上；在該第一間隔層和該第二間隔層之間形成一凹槽以暴露該矽表面下的矽邊緣；以及根據暴露的矽邊緣，利用選擇性外延增長方法以形成一第一導通區。

本發明的另一實施例中，該動態隨機存取記憶單元的製造方法另包含在形成該第一導通區之前，在該凹槽內形成一隔離層，其中該隔離層的上表面低於該矽表面。

本發明的另一實施例中，該第一導通區由該隔離層向上延伸並接觸該第一間隔層和該第二間隔層。

本發明的另一實施例中，該動態隨機存取記憶單元的製造方法另包含在該矽表面下形成另一凹槽；在該另一凹槽內形成一隔離層，其中該隔離層包含一第一部分與一第二部分，該第一部分覆蓋該另一凹槽的一第一側壁，以及該第二部分覆蓋該另一凹槽的一底部表面；以及形成一電容，其中該電容由該隔離層的第二部分向上延伸至高於該矽表面的一預定位置。

本發明的另一實施例提供一種動態隨機存取記憶單元的製造方法，其中該動態隨機存取記憶單元包含一電晶體。該製造方法包含在一矽表面下形成一凹槽；在該凹槽中形成一隔離層，其中該隔離層包含一第一部分和一第二部分，該第一部分覆蓋該凹槽的一第一側壁，以及該第二部分覆蓋該凹槽的一底部表面；以及在該凹槽中的部份形成一電容，其中該電容包含一第一電極，包含一連接部分以及一直立部分，其中該連接部分接觸該電晶體，以及該直立部分由該隔離層的第二部分向上延伸；一絕源層，包含一第三部分以及一第四部分，其中該第三部分由該隔離層的第二部分向上延伸，以及該第四部分覆蓋該隔離層的第二部分；以及一第二電極，由該絕緣層的第四部分向上延伸。

本發明的另一實施例中，該動態隨機存取記憶單元的製造方法在形成該電容前，該製造方法另包含在該隔離層的第一部分之上形成一第二導通區，其中該隔離層的第一部分的上表面低於該矽表面，以及該第二導通區由該隔離層的第一部分向上延伸至高於該矽表面的一預定區域。

本發明的另一實施例提供一種動態隨機存取記憶單元包含一第一凹 槽和一第二凹槽、一隔離層、一電容、一電晶體。該第一凹槽和該第二凹槽形成於一矽表面下。該隔離層設置於該第二凹槽內，其中該隔離層包含一第一部分與一第二部分，該第一部分覆蓋該第二凹槽的一第一側壁，以及該第二部分覆蓋該第二凹槽的一底部表面。該電容部分形成於該第二凹槽內且由該隔離層的第二部分向上延伸。該電晶體，包含一汲極，由一第一隔離層向上延伸，其中該第一隔離層設置於該第一凹槽內；一閘極，位於該矽表面上且由一介電層向上延伸；一源極，部分地形成於該第二凹槽內且由該隔離層的第一部分向上延伸；以及一通道區，位於該閘極下且接觸該汲極與該源極；其中該汲極的上表面、該源極的上表面以及該電容的上表面高於該矽表面。

本發明的另一實施例中，該汲極的上表面、該源極的上表面以及該電容的上表面高於該閘極的上表面。

本發明的另一實施例中，該第一隔離層的上表面和該隔離層的第一部分低於該矽表面。

本發明的另一實施例中，該電晶體與相鄰於該動態隨機存取記憶單元的一第二電晶體共用該汲極。

本發明的另一實施例中，該電容包含一第一電極，包含一連接部分和一直立部分，其中該連接部分接觸該源極，以及該直立部分由該隔離層的第二部分向上延伸；一絕緣層，包含一第三部分、一第四部分、和一第五部分， 其中該第三部分由該隔離層的第二部分向上延伸，該第四部分覆蓋該隔離層的第二部分，以及該第五部分接觸該第一電極的連接部分；以及一第二電極，由該絕緣層的第四部分向上延伸；其中該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面不低於該閘極的上表面。

本發明的另一實施例中，該動態隨機存取記憶單元另包含一覆蓋結構，位於該閘極上，其中該覆蓋結構的上表面對齊該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面。

本發明的另一實施例中，相鄰於該動態隨機存取記憶單元的一第二動態隨機存取記憶單元包含一第二電容，以及該第二電容和該動態隨機存取記憶單元的電容共用該第二電極。

本發明的另一實施例提供一種動態隨機存取記憶單元。該動態隨機存取記憶單元包含一第一凹槽和一第二凹槽、一隔離層、一電容、一電晶體。該第一凹槽和該第二凹槽形成於一矽表面下。該隔離層設置於該第二凹槽內。該電容部份形成於該第二凹槽內。該電晶體包含一汲極，部分形成於該第一凹槽內；一閘極，位於該矽表面上且由一介電層向上延伸；一源極，部分形成於該第二凹槽內；其中該汲極的上表面、該源極的上表面以及該電容的上表面高於該矽表面。

本發明的另一實施例中，該電容包含一第一電極，包含一連接部分 和一直立部分，其中該連接部分接觸該源極，以及該直立部分由該隔離層向上延伸；一絕緣層；以及一第二電極，由該絕緣層向上延伸；其中相鄰於該動態隨機存取記憶單元的一第二動態隨機存取記憶單元包含一第二電容，以及該第二電容和該電容共用該第二電極。

本發明的另一實施例中，該汲極或該源極包含具有矽的材料。

在本發明的另一實施例中，該動態隨機存取記憶單元另包含一間隔層。該間隔層位於該矽表面上覆蓋該閘極的至少二側壁，其中該間隔層包含一氮化層、一氧化層、一低介電常數材料、或該氮化層、該氧化層和該低介電常數材料中的各種組合。

本發明提供一種動態隨機存取記憶單元。該態隨機存取記憶單元的尺寸可以通過上述獨特的結構而被縮小，尤其是在垂直結構之間的多種自對準技術(self-alignment)下，該動態隨機存取記憶單元的尺寸可以被縮小。通過上述的範例與說明，本發明的特徵與精神將可以完整地被描述。

1、21:閘極

2、42:汲極

3:接觸面

4:相鄰電晶體

5、92:源極

6:電容

7:電極

8:絕緣層

9:共用電極

10:相鄰電容

11:導線

12、91:矽表面

13:介電層

20:第二氧化層

22:第三氧化層

22’:電介質

23:覆蓋結構

231:第四氧化層

232:第四氮化層

24:間隔層

241:第五氧化層

242:第五氮化層

31:第一凹槽

32:第一隔離層

41:矽材料層

51:第七氧化層

52:參考面

53、127:光刻膠

61:第二凹槽

71:隔離層

71’:第八氧化層

711:第一部分

712:第二部分

80、124:旋塗式玻璃層

121、123’:覆蓋隔離層

122:金屬層

123:第九氧化層

125:第九氧化層

126:第七氮化層

128:區域

129:電極

1291:直立部分

1292:連接部分

130:絕緣層

1303:第三部分

1304:第四部分

1305:第五部分

132:第二參考面

131:共用電極

133:表面

134:氧化層

Q1:電晶體

圖1A和圖1B分別是本發明的第一實施例所公開的動態隨機存取記憶單元的橫切面示意圖。

圖2A是說明利用第一製程步驟形成一閘極後的橫切面示意圖。

圖2B是說明利用蝕刻步驟移除對應一汲極的絕緣層後的橫切面示意圖。

圖3是說明在利用蝕刻步驟該汲極上生成一凹槽並在該凹槽中形成一隔離層後的橫切面示意圖。

圖4A是根據圖3說明利用形成步驟在該凹槽中的隔離層上形成一矽層後的橫切面示意圖。

圖4B是說明利用形成步驟形成垂直汲極後的示意圖。

圖5A是說明利用形成步驟形成一平坦的矽表面後的橫切面示意圖。

圖5B是說明利用光刻樣式步驟進行一電容區域的後續生成後的橫切面示意圖。

圖6A是說明利用蝕刻步驟移除該電容區域中的材料後的橫切面示意圖。

圖6B是說明利用蝕刻步驟在該電容區域中形成一凹槽後的橫切面示意圖。

圖7是說明利用形成步驟形成圍繞該電容區域的凹槽的四個側壁與底部表面的一氧化層後的橫切面示意圖。

圖8是說明利用形成步驟在該電容區域的凹槽中填充旋塗式玻璃材料至一預定高度後的橫切面示意圖。

圖9是說明利用形成步驟移除該電容區域的凹槽中暴露的氧化層後的橫切面示意圖。

圖10是說明利用形成步驟形成一垂直源極後的橫切面示意圖。

圖11是說明在移除該電容區域的凹槽中的旋塗式玻璃材料的步驟後的橫切面示意圖。

圖12A是根據本發明的一第二實施例說明利用形成步驟形成氧化層以圍繞該垂直源極和該電容區域的凹槽的四個側壁與底部表面後的橫切面示意圖。

圖12B是根據本發明的第一實施例說明利用形成步驟沈積一氮化層以圍繞該垂 直源極與該電容區域的凹槽的四個側壁與底部表面後的橫切面示意圖。

圖13A是根據圖12A的結構，說明利用蝕刻步驟以暴露該垂直源極頂部的矽區域後的橫切面示意圖。

圖13B是根據圖12B的結構，說明利用蝕刻步驟以留下氮化間隔層圍繞該電容區域的凹槽的四個側壁與底部表面後的橫切面示意圖。

圖14A是根據圖13A的結構，說明利用形成步驟在暴露的垂直源極上形成一金屬層連線的橫切面示意圖。

圖14B是根據圖13B的結構，說明利用形成步驟在暴露的垂直源極上形成一金屬層連線後的橫切面示意圖。

圖15是說明利用金屬蝕刻步驟以在該電容區域的凹槽中四個側壁上形成四個電極柱，但該四個電極柱的底部並未互相連接的橫切面示意圖。

圖16是說明利用形成步驟在該電容區域的凹槽中填充旋塗式玻璃材料後的橫切面示意圖。

圖17是說明在移除旋塗式玻璃材料的上方部分以進行共用電極後續形成的橫切面示意圖。

圖18是說明在進行更完整的蝕刻步驟以形成共用電極的橫切面後示意圖。

圖19是說明利用形成步驟移除該電容區域的凹槽中的旋塗式玻璃材料並填充高介電常數絕緣層後的橫切面示意圖。

圖20是說明利用形成步驟形成金屬互連後的橫切面示意圖。

圖21A是根據圖1A的動態隨機存取記憶單元，更詳細地說明其中的元件的橫切面示意圖。

圖21B是根據圖1B的動態隨機存取記憶單元，更詳細地說明其中的元件的橫切面 示意圖。

請參照圖1A、1B，圖1A、1B是本發明的第一實施例所公開的動態隨機存取記憶(DRAM)單元的示意圖，本發明所公開的動態隨機存取記憶單元是經由良好設計的新型矽積體電路的製造方法形成(命名為WU單元)。該WU單元包含一電晶體Q1。電晶體Q1包含一第一導通區和一第二導通區，其中後續說明將以該第一導通區為一汲極2以及該第二導通區為一源極5進行說明。電晶體Q1和一相鄰電晶體4共用汲極2，其中汲極2包含用於與位元線接觸的一接觸面3。另外，電晶體Q1另包含連接於一電容6的源極5。如圖1A、1B所示，電容6包含一電極7(也就是一第一電極)的右側部分、高介電常數(high-k)的一絕緣層8、以及一共用電極9(也就是一第二電極)，其中電極7是一儲能電極柱(storage-electrode pillar))，且電極7的右側部分和共用電極9被絕緣層8隔開。另外，如圖1A、1B所示，一相鄰電容10包含電極7的左側部分、絕緣層8、以及共用電極9，其中電極7的左側部分和共用電極9也被絕緣層8隔開，以及共用電極9被電容6和相鄰電容10共用。另外，一導線11(可以是金屬、n+摻雜的多晶矽、多晶矽化物等等)連接汲極2的接觸面3上開放的導通區。在本發明的一實施例中，汲極2是由一第一隔離層32向上延伸的垂直汲極，且第一隔離層32的上表面低於一矽表面12。另外，源極5是由一隔離層71向上延伸的垂直源極，且隔離層71的上表面低於矽表面12。另外，電晶體Q1的一閘極1是垂直閘極，以及閘極1也由一介電層13向上延伸。電極7包含由隔離層71向上延伸的垂直部分，以及共用電極9是由絕緣層8向上延伸的垂直共用電極。絕緣層8也包含由隔離層71向上延伸的垂直部分。另外，當電晶體Q1是平面電晶體時，矽表面12可以是矽基底的表面；而當電晶體Q1是鰭式場效電晶體或三閘極電晶體時，矽表面12可以是鰭式結構的上表面。

因此，閘極1、汲極2、源極5的向上延伸方向垂直於或幾乎垂直於矽表面12；電極7和絕緣層8的垂直部分的向上延伸方向也垂直於或幾乎垂直於矽表面12。另外，共用電極9的向上延伸方向也垂直於或幾乎垂直於矽表面12。而該WU單元的幾何結構(geometry)具有下列獨特的特徵：(1)垂直的汲極2；(2)垂直的閘極1(可以相容於該鰭式場效電晶體、三閘極電晶體、平面電晶體等等)；(3)垂直的源極5；(4)電極7的垂直部分連接電極7；(5)具有垂直部分的絕緣層8；以及(6)垂直的共用電極9。上述垂直的汲極2、閘極1、源極5、電極7的垂直部分、絕緣層8的垂直部分、以及共用電極9互相平行或幾乎平行。

因此，該WU單元的尺寸可以通過上述獨特的結構而被縮小，尤其該動態隨機存取記憶單元的尺寸可以在垂直結構之間的多種自對準技術(self-alignment)下被縮小，使得一單電晶體單電容單元(One-transistor One-capacitor cell,1T-1C cell)的結構可以具有非常小的形成因數(form-factor)。另外，因為該WU單元中必要的連接區域如汲極2、閘極1、源極5、和共用電極9都形成地比矽表面12高，所以該WU單元會具有更平坦的表面形貌(surface topography)而使得用於連接該必要的連接區域的互連(例如金屬導線)之間的間距(包括導線的寬度和間隔)可以更為緊湊。

以下將說明本發明的另一實施例中用於製造該WU單元的製造方法(而以下製造方法中的電晶體將以鰭式結構電晶體(例如該鰭式場效電晶體、該三閘極電晶體)作為說明，但其他種類的電晶體例如平面電晶體等也適用於本發明)。

(a)首先，在一p型矽基底(或者具有三井(triple-well)、雙井(twin-well)等結構的P型井(p-well))上方形成一第一氧化層。接著沈積一第一氮化層，以及利用一光刻方法(photolithography method)定義出對應電晶體將來的製造位置的主動區域。蝕刻該主動區域外的矽材料，並利用熱生成的第二氧化層20(或沈積的氧化材料等)以形成一淺溝槽絕緣(shallow trench isolation,STI)，其中該淺溝槽絕緣的表面比矽表面12還要低25奈米至30奈米，以及該淺溝槽絕緣的厚度可再深入該矽基底500奈米至2000奈米。接著，形成該電晶體的閘極。因此，圖2A顯示的結果將包括：一閘極21、在閘極21下方作為介電層的一第三氧化層22、位於閘極21上方的一覆蓋結構23(包括一第四氮化層232、一第四氧化層231)、以及圍繞閘極21的間隔層24(包括一第五氮化層242和一第五氧化層241)。但在本發明另一實施例中，間隔層24的材料可以是氧化材料、氮化材料、低介電常數材料(例如具有小於3的介電常數k)、或上述材料的任意組合。另外，該電晶體的阻隔區域(例如該鰭式場效電晶體或該三閘極電晶體的淺溝槽絕緣)可以通過本領域技術人員所熟知的製造方法而形成。接著，如圖2B所示，利用一光刻製程(photolithography process)和一各向異性蝕刻製程(anisotropic etching process)以移除對應的絕緣層(包括部分第三氧化層22)以形成該電晶體的汲極。

(b)使用該各向異性蝕刻製程蝕刻該主動區上暴露的矽材料以形成第一凹槽31，以及第一凹槽31的深度可以比第二氧化層20的表面(深度約為20奈米)還要深，例如該深度可以是25奈米或30奈米。接著，如圖3所示，沉積較厚的第六氧化層以形成以填充第一凹槽31，並使用一回蝕刻製程以確保部分的第六氧化層仍保留於第一凹槽31內。該部分的第六氧化層的頂部低於矽表面12，且 形成了第一隔離層32。

(c)接著，如圖4A所示，利用一選擇性外延增長方法(selective-epitaxy-growth,SEG)或一原子層沉積法(Atomic-Layer-Deposition,ALD)且將第一凹槽31的側壁上暴露的矽作為單晶晶種(single-crystalline seeds)，以在第一凹槽31中的第一隔離層32上形成一矽材料層41(例如包含矽、碳化矽或鍺化矽)。如圖4B所示，該選擇性外延增長方法或該原子層沉積法可持續生長至一定高度，並垂直地形成具有可控的摻雜濃度的汲極42，其中汲極42又可被稱為垂直分層汲極(Vertical Tiering Drain，VTD)。

(d)接著，如圖5A所示，沉積一第七氧化層51，並回蝕刻以確保形成一平坦的參考面52(對應矽表面12)。接著，如圖5B所示，進行該光刻製程以形成一光刻膠53的樣式以進行後續的電容製程。

(e)如圖6A所示，第七氧化層51中對應電容的部分被移除，同時部分的第五氮化層242以及部分的第三氧化層22也一起被移除。接著，如圖6B所示，使用該各向異性蝕刻製程以形成第二凹槽61以作為該電容的一部分。

(f)另外，移除光刻膠53並在第二凹槽61的側壁及底部形成作為隔離層71的第八氧化層71’(可以通過熱生成方法生成較薄的第八氧化層71’或通過沉積法形成較密的第八氧化層71’)，接著使用旋塗式玻璃(Spin on Glass,SOG)材料以保護第二凹槽61中的四個側壁及底部上的第八氧化層71’，並使用其他 技術以移除該旋塗式玻璃材料以形成圖7中第二凹槽61與第八氧化層71’的結構。

(g)接著，如圖8所示，沉積較厚的一旋塗式玻璃層80並使用該回蝕刻製程以使旋塗式玻璃層80填充第二凹槽61至一預定高度，且該預定高度以移除低於矽表面12。另外，利用一蝕刻製程(可以是該各向異性蝕刻製程或各向同性的蝕刻製程)移除第二凹槽61上方邊緣暴露的第八氧化層71’，但同時確保第八氧化層71’的蝕刻深度不會低於旋塗式玻璃層80的表面高度。因此，如圖9所示，第二凹槽61的上方側壁形成了暴露的矽表面91。

(h)接著，如圖10所示，使用暴露的矽表面91作為該單晶晶種區，通過具有選擇性的摻雜濃度的選擇性外延增長方法或原子層沉積法，沿著該電晶體的源極側生成垂直的源極92。源極92可以是包含矽的材料例如多晶矽、碳化矽、或鍺化矽。源極92可被稱為垂直分層源極(Vertical Tiering Source，VTS)，且可以是輕度摻雜，或者設計為各種摻雜濃度分佈以用於更複雜的需求。如果有必要，可對對應該電晶體的晶圓使用極短的時間的雷射退火(或是快速熱退火、或是其他再結晶技術)以得到具有高材料品質的高垂直擴散區域(包括經選擇性外延增長方法或原子層沉積法生成的源極92、汲極42)。圖11示出了可以從第二凹槽61中移除旋塗式玻璃材料80。另外，在本發明的另一實施例中，汲極42和源極92也可以根據圖2B、3、4A和4B中相同的製程同時生成。因此，汲極42和源極92的上表面可以對齊。

(i)接著，覆蓋一絕緣層於部分的源極92上，而暴露源極92的上方部 分。此步驟可以採用以下兩種做法：

1.一種包覆源極92與第八氧化層71’的方法是生成較薄的第九氧化層123以覆蓋源極92與第八氧化層71’(如圖12A所示)。此時，第九氧化層123可以是衍生自源極92與第八氧化層71’(或得到)的熱生成的氧化層。接著，如圖13A所示，使用該各向異性蝕刻製程以移除位於源極92上部分的第九氧化層123以暴露源極92的上方部分。接著，沉積一金屬層122使得金屬層122連接源極92暴露的上方部分，但同時通過第八氧化層71’隔離於第二凹槽61中的矽基底(如圖14A所示)。

2.或者，如圖12B所示，可以沉積具有可控厚度的一第六氮化層121以包覆源極92與第八氧化層71’。接著，如圖13B所示，使用該回蝕刻製程以留下圍繞第二凹槽61的四個側壁的第六氮化層121，並使源極92的上方部分暴露出來。另外，沉積金屬層122(或其他導電材料例如n+摻雜的多晶矽層或矽層等等)使得金屬層122連接至源極92暴露的上方部分，但同時通過第八氧化層71’隔離於第二凹槽61中的矽基底(如圖14B所示)。與圖14B相比，圖14A中的金屬層122具有較少的Z字形(zigzag)結構覆蓋源極92暴露的上表面，且在第八氧化層71’和第九氧化層123上顯得更為平順。

(j)後續圖15-圖20的說明是基於如圖14B所示的結構。使用該回蝕刻製程以移除參考面52上方的金屬層122，並移除第二凹槽61的底部表面的金屬層122，也就是說，金屬層122頂部的環形部分會被拆開，使得金屬層122僅在側壁上形成四個柱體，但該四個柱體的底部並不互相連接(如圖15所示)。接著，沉積 較厚的一旋塗式玻璃材料124(或其他合適的材料如非晶質或多晶矽等等)並回蝕刻以得到旋塗式玻璃材料124上平坦的表面(如圖16所示)。

(k)沉積一第九氧化層125與一第七氮化層126。使用一光刻方法根據形成一光刻膠127的樣式垂直切穿第二凹槽61以形成對應該電容的共用電極的區域。因為第二凹槽61較深，所以切穿第二凹槽61的製程會分為多個步驟進行(圖17僅示出旋塗式玻璃材料124的上方部分被移除)。接著，如圖18所示，進行更多的蝕刻直到完整地定義出對應該共用電極的區域128。形成區域128同時分開了源極92的環形結構與金屬層122(其中被分開的金屬層122形成一電極129)，使得電極129可以立在(尚未生成的)共用電極旁並通過旋塗式玻璃材料124與(尚未生成的)的該共用電極互相阻隔。

(l)移除旋塗式玻璃材料124並形成具有高介電常數的一絕緣層130以用於形成圍繞電極129的電容。接著藉由沉積金屬材料(或其他導電材料如n+摻雜的多晶矽、非晶矽、矽等等)以填充事先預留並用來形成一共用電極131(也就是上述步驟(k)中(尚未生成的)的該共用電極)的中央缺口，共用電極131的頂部可以對齊絕緣層130和電極129的頂部，以及一氧化層134可以另外設置於共用電極131的上方(如圖19所示)。

(m)圖20示出了第二參考面132的生成。如果汲極42的表面133是用於參考水準而形成較寬的開口時，則該電晶體的金屬互連(例如連接該動態隨機存取記憶單元的導線11)將可以更輕易地完成(因為與先前技術中需要向下鑽洞以連接第二參考面132上的導線11至矽表面12相比，本發明的表面形貌更加地平 坦)。因此，導線11可以具有較小的金屬間距以連接不同動態隨機存取記憶單元的汲極42。另外，比起先前技術，連接至閘極1和共用電極131的其他金屬導線也會遭遇更少的形貌問題。

圖21A是對應圖1A，但針對圖1A的該WU單元的元件有更多的描述。如圖21A所示，該WU單元包括耦接至該電容的不對稱的電晶體。該不對稱的電晶體包含由第一隔離層32向上延伸的汲極42。換句話說，汲極42由矽表面12下向延伸至第一隔離層32，並由矽表面12向上延伸至汲極42的上表面，其中汲極42的上表面可以高於閘極1。閘極1設置於矽表面12上，且由電介質22’向上延伸。該不對稱的電晶體的源極92由隔離層71的一第一部分711向上延伸，換句話說，源極92由矽表面12下向延伸至隔離層71的第一部分711，並由矽表面12向上延伸至源極92的上表面，其中源極92的上表面可以高於閘極1。一通道區14位於閘極1下方，並與源極92和汲極42接觸。另外，汲極42、閘極1、和源極92的向上延伸方向垂直於或幾乎垂直於矽表面12。另外，間隔層24設置於矽表面12上且覆蓋閘極1的至少二側壁，其中汲極42和源極92接觸間隔層24。當該電晶體是平面電晶體時，矽表面12可以是一矽基底的表面；而當該電晶體是鰭式場效電晶體或三閘極電晶體時，矽表面12可以是一鰭式結構的上表面。

另外，在該不對稱的電晶體中，汲極42的形狀或尺寸以及源極92的形狀或尺寸可不相同。在本發明的一實施例中，汲極42(或源極92)包含一下方部分與垂直堆疊於該下方部分上的一上方部分，其中汲極42(或源極92)的下方部分接觸通道區14。另外，源極92和汲極42的摻雜濃度分佈是可控制的。例如，源極92和汲極42的摻雜濃度分佈由下往上可以包含：(1)一輕摻雜區、一正常摻雜 區、一次重摻雜區和一重摻雜區；(2)一正常摻雜區、一輕摻雜區、一次重摻雜區和一重摻雜區；或(3)一未摻雜區、一正常摻雜區、一次重摻雜區和一重摻雜區。其中該重摻雜區的濃度高於該次重摻雜區，該次重摻雜區的濃度高於該正常摻雜區，該正常摻雜區的濃度高於該輕摻雜區，以及該輕摻雜區的濃度高於該未摻雜區。

該電容是部分形成於第二凹槽61中，且隔離層71也設置於第二凹槽61中，其中隔離層71的第一部分711覆蓋第二凹槽61的側壁，以及隔離層71的第二部分712覆蓋第二凹槽61的底部。另外，該電容由隔離層71的第二部分712向上延伸。換句話說，該電容由矽表面12向下延伸至隔離層71的第二部分712，且由矽表面12向上延伸至一第三上表面，其中該第三上表面高於閘極1。該電容包含電極129(也就是該第一電極)，其中電極129包含一連接部分1292與一直立部分1291。連接部分1292接觸源極92，以及直立部分1291由隔離層71的第二部分712向上延伸。該電容另包含絕緣層130，其中絕緣層130包含一第三部分1303和一第四部分1304。絕緣層130的第三部分1301由隔離層71的第二部分712向上延伸。絕緣層130的第四部分1304覆蓋隔離層71的第二部分712。該電容另包含共用電極131(也就是該第二電極)，其中共用電極131由絕緣層130的第四部分1304向上延伸，其中電極129的直立部分1291的向上延伸方向、絕緣層130的第三部分1303的向上延伸方向、和共用電極131的向上延伸方向垂直於或幾乎垂直於矽表面12。另外，絕緣層130的第三部分1303的上表面、電極129的連接部分1292的上表面、和共用電極131的上表面並不低於閘極1的上表面。

該動態隨機存取記憶單元另包含一覆蓋隔離層123’，其中覆蓋隔離 層123’是介於電極129的直立部分1291與隔離層71的第一部分711之間，以及覆蓋隔離層123’的上表面並不高於源極92的上表面，以使部分的源極92暴露出來。電極129的連接部分1292覆蓋了源極92暴露的部分。另外，隔離層123’的上表面的位置是可以調整的。

在該動態隨機存取記憶單元中，絕緣層130的第三部分1303的上表面、電極129的連接部分1292的上表面、與共用電極131的上表面可以互相對齊。另外，閘極1上方具有覆蓋結構23，以及覆蓋結構23的上表面對齊絕緣層130的第三部分1303的上表面、電極129的連接部分1292的上表面、與共用電極131的上表面。

圖21B是對應圖1B，但針對圖1B的該動態隨機存取記憶單元的多數元件具有更多的描述。另外，圖21A與圖21B幾乎相同，除了圖21B中的絕緣層130也包含第三部分1303、第四部分1304、和一第五部分1305。絕緣層130的第三部分1303由隔離層71的第二部分712向上延伸。絕緣層130的第四部分1304覆蓋隔離層71的第二部分712。絕緣層130的第五部分1305接觸電極129的連接部分1292。該電容另包含共用電極131，其中共用電極131由絕緣層130的第四部分1304向上延伸。另外，電極129的直立部分1291的向上延伸方向、絕緣層130的第三部分1303的向上延伸方向、和共用電極131的向上延伸方向垂直於或幾乎垂直於矽表面12。另外，絕緣層130的第五部分1305的上表面、電極129的連接部分1292的上表面、和共用電極131的上表面並不低於閘極1的上表面。

圖21B中的動態隨機存取記憶單元的覆蓋隔離層是標記為覆蓋隔離 層121，以及覆蓋隔離層121是介於電極129的直立部分1291與隔離層71的第一部分711之間，其中隔離層121的上表面低於源極92的上表面，使得部分的源極92可以暴露出來。電極129的連接部分1292覆蓋了源極92中暴露的部分，以及電極129的連接部分1292也可覆蓋隔離層121的上表面。在該動態隨機存取記憶單元中，絕緣層130的第五部分1305的上表面、電極129的連接部分1292的上表面、與共用電極131的上表面可以互相對齊。另外，閘極1上方具有覆蓋結構23，以及覆蓋結構23的上表面對齊絕緣層130的第五部分1305的上表面、電極129的連接部分1292的上表面、與共用電極131的上表面。

綜上所述，本發明所提供的動態隨機存取記憶單元的尺寸可以通過上述獨特的結構而被縮小，尤其是在垂直結構之間的多種自對準技術(self-alignment)下，該動態隨機存取記憶單元的尺寸可以被縮小。通過上述的範例與說明，本發明的特徵與精神將可以完整地被描述。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1:閘極

2:汲極

3:接觸面

4:相鄰電晶體

5:源極

7:電極

8:絕緣層

9:共用電極

11:導線

12:矽表面

13:介電層

32:第一隔離層

71:隔離層

Q1:電晶體

Claims (28)

1. 一種動態隨機存取記憶單元，包含：一電晶體，其中該電晶體的第一導通區的上表面高于一矽表面以及該第一導通區由該第一導通區的上表面向下延伸至位于該矽表面下的第一隔離層；一凹槽，形成於該矽表面下；一隔離層，設置於該凹槽內，其中該隔離層包含一第一部分與一第二部分，該第一部分覆蓋該凹槽的一第一側壁且由該凹槽的一底部表面向上延伸，以及該第二部分覆蓋該底部表面；以及一電容，耦接於該電晶體，其中該電容由該隔離層的第二部分向上延伸至高於該矽表面的一預定位置。
2. 如請求項1所述的動態隨機存取記憶單元，其中該電晶體包含：該第一導通區；一閘極，位於該矽表面上，且由一介電層向上延伸；一第二導通區，由該矽表面向上延伸和向下延伸；以及一通道區，位於該閘極下方並接觸該第一導通區和該第二導通區；其中該第一導通區的向上延伸方向、該閘極的向上延伸方向、和該第二導通區的向上延伸方向垂直於該矽表面。
3. 如請求項2所述的動態隨機存取記憶單元，其中該電容包含： 一第一電極，包含一連接部分與一直立部分，其中該連接部分接觸該第二導通區，以及該直立部分是由該隔離層的第二部分向上延伸；一絕緣層，包含一第三部分和一第四部分，其中該第三部分由該隔離層的第二部分向上延伸，以及該第四部分覆蓋該隔離層的第二部分；以及一第二電極，由該絕緣層的第四部分向上延伸；其中該絕緣層設置於該第一電極與該第二電極之間，以及該第一電極的直立部分的向上延伸方向、該絕緣層的第三部分的向上延伸方向、以及該第二電極的向上延伸方向垂直於該矽表面。
4. 如請求項3所述的動態隨機存取記憶單元，另包含：一覆蓋隔離層，位於該第一電極的直立部分與該隔離層的第一部分之間，其中該覆蓋隔離層覆蓋該第二導通區的一第一部分，以及該第一電極的連接部分覆蓋該第二導通區的一第二部分。
5. 如請求項3所述的動態隨機存取記憶單元，其中該絕緣層另包含一第五部分，該絕緣層的第五部分接觸該第一電極的連接部分，其中該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面不低於該閘極的上表面。
6. 如請求項5所述的動態隨機存取記憶單元，其中該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面互相對齊。
7. 如請求項2所述的動態隨機存取記憶單元，其中該第一導通區的上表面以及該第二導通區的上表面低於或不低於該閘極的上表面。
8. 如請求項7所述的動態隨機存取記憶單元，其中該第一導通區的上表面以及該第二導通區的上表面互相對齊。
9. 如請求項1所述的動態隨機存取記憶單元，其中該第一導通區包含一下方部分和一上方部分，其中該上方部分垂直堆疊於該下方部分之上，以及該下方部分接觸該通道區以及該第一隔離層。
10. 如請求項2所述的動態隨機存取記憶單元，其中該第二導通區的上表面高於該矽表面，以及該第二導通區由該隔離層的第一部分向上延伸至該第二導通區的上表面。
11. 如請求項10所述的動態隨機存取記憶單元，其中該第二導通區包含一下方部分和一上方部分，其中該上方部分垂直堆疊於該下方部分之上，以及該下方部分接觸該通道區以及該隔離層的第一部分。
12. 如請求項2所述的動態隨機存取記憶單元，其中該第一導通區的形狀或尺寸與該第二導通區的形狀或尺寸不同。
13. 如請求項2所述的動態隨機存取記憶單元，另包含：一間隔層，位於該矽表面上且覆蓋該閘極的至少二側壁，其中該第一導通區和該第二導通區接觸該間隔層。
14. 如請求項2所述的動態隨機存取記憶單元，另包含：一覆蓋隔離層，衍生自該第二導通區的下方部分和該隔離層的第一部分。
15. 如請求項14所述的動態隨機存取記憶單元，其中該覆蓋隔離層包含氧化材料，該隔離層包含氧化材料，以及該第二導通區包含矽材料。
16. 一種動態隨機存取記憶單元，包含：一電晶體；一凹槽，形成於一矽表面下；一隔離層，設置於該凹槽內，其中該隔離層包含一第一部分與一第二部分，該第一部分覆蓋該凹槽的一第一側壁且由該凹槽的一底部表面向上延伸，以及該第二部分覆蓋該底部表面；一電容，耦接於該電晶體，其中該電容由該隔離層的第二部分向上延伸至高於該矽表面的一預定位置；以及一覆蓋隔離層，位於該電容的第一電極的直立部分與該隔離層的第一部分之間，其中該覆蓋隔離層覆蓋該電晶體的第二導通區的一第一部分，以及該第一電極的連接部分覆蓋該第二導通區的一第二部分。
17. 一種動態隨機存取記憶單元，包含：一第一凹槽和一第二凹槽，其中該第一凹槽和該第二凹槽形成於一矽表面下；一隔離層，設置於該第二凹槽內，其中該隔離層包含一第一部分與一第二部分，該第一部分覆蓋該第二凹槽的一第一側壁，以及該第二部分覆蓋該第二凹槽的一底部表面；一電容，部分形成於該第二凹槽內且由該隔離層的第二部分向上延伸；以及一電晶體，包含：一汲極，由一第一隔離層向上延伸，其中該第一隔離層設置於該第一凹槽內；一閘極，位於該矽表面上且由一介電層向上延伸；一源極，部分地形成於該第二凹槽內且由該隔離層的第一部分向上延伸，其中該源極電連接該電容；以及一通道區，位於該閘極下且接觸該汲極與該源極；其中該汲極的上表面、該源極的上表面以及該電容的上表面高於該矽表面。
18. 如請求項17所述的動態隨機存取記憶單元，其中該汲極的上表面、該源極的上表面以及該電容的上表面高於該閘極的上表面。
19. 如請求項17所述的動態隨機存取記憶單元，其中該第一隔離層的上表面和該隔離層的第一部分低於該矽表面。
20. 如請求項17所述的動態隨機存取記憶單元，其中該電晶體與相鄰於該動態隨機存取記憶單元的一第二電晶體共用該汲極。
21. 如請求項17所述的動態隨機存取記憶單元，其中該電容包含：一第一電極，包含一連接部分和一直立部分，其中該連接部分接觸該源極，以及該直立部分由該隔離層的第二部分向上延伸；一絕緣層，包含一第三部分、一第四部分、和一第五部分，其中該第三部分由該隔離層的第二部分向上延伸，該第四部分覆蓋該隔離層的第二部分，以及該第五部分接觸該第一電極的連接部分；以及一第二電極，由該絕緣層的第四部分向上延伸；其中該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面不低於該閘極的上表面。
22. 如請求項21所述的動態隨機存取記憶單元，另包含：一覆蓋結構，位於該閘極上，其中該覆蓋結構的上表面對齊該絕緣層的第五部分的上表面、該第一電極的連接部分的上表面、以及該第二電極的上表面。
23. 如請求項21所述的動態隨機存取記憶單元，其中相鄰於該動態隨機存取記憶單元的一第二動態隨機存取記憶單元包含一第二電容，以及該第二電容和該動態隨機存取記憶單元的電容共用該第二電極。
24. 一種動態隨機存取記憶單元，包含：一第一凹槽和一第二凹槽，其中該第一凹槽和該第二凹槽形成於一矽表面下；一隔離層，設置於該第二凹槽內；一電容，部份形成於該第二凹槽內；以及一電晶體，包含：一汲極，部分形成於該第一凹槽內；一閘極，位於該矽表面上且由一介電層向上延伸；一源極，部分形成於該第二凹槽內；其中該汲極的上表面和該源極的上表面高於該矽表面，以及該電容由該隔離層垂直地向上延伸至高于該矽表面的一預定位置。
25. 如請求項24所述的動態隨機存取記憶單元，其中該電晶體與相鄰於該動態隨機存取記憶單元的一第二電晶體共用該汲極。
26. 如請求項24所述的動態隨機存取記憶單元，其中該電容包含：一第一電極，包含一連接部分和一直立部分，其中該連接部分接觸該源極，以及該直立部分由該隔離層向上延伸；一絕緣層；以及一第二電極，由該絕緣層向上延伸； 其中相鄰於該動態隨機存取記憶單元的一第二動態隨機存取記憶單元包含一第二電容，以及該第二電容和該電容共用該第二電極。
27. 如請求項24所述的動態隨機存取記憶單元，其中該汲極或該源極包含具有矽的材料。
28. 如請求項24所述的動態隨機存取記憶單元，其中另包含：一間隔層，位於該矽表面上覆蓋該閘極的至少二側壁，其中該間隔層包含一氮化層、一氧化層、一低介電常數材料、或該氮化層、該氧化層和該低介電常數材料中的各種組合。

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