CN111696987B - 动态随机存取存储单元与其相关的工艺 - Google Patents

动态随机存取存储单元与其相关的工艺 Download PDF

Info

Publication number
CN111696987B
CN111696987B CN202010176584.3A CN202010176584A CN111696987B CN 111696987 B CN111696987 B CN 111696987B CN 202010176584 A CN202010176584 A CN 202010176584A CN 111696987 B CN111696987 B CN 111696987B
Authority
CN
China
Prior art keywords
electrode
random access
access memory
dynamic random
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010176584.3A
Other languages
English (en)
Other versions
CN111696987A (zh
Inventor
卢超群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Invention Innovation And Cooperation Laboratory Co ltd
Etron Technology Inc
Original Assignee
Invention Innovation And Cooperation Laboratory Co ltd
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Invention Innovation And Cooperation Laboratory Co ltd, Etron Technology Inc filed Critical Invention Innovation And Cooperation Laboratory Co ltd
Publication of CN111696987A publication Critical patent/CN111696987A/zh
Application granted granted Critical
Publication of CN111696987B publication Critical patent/CN111696987B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET

Abstract

本发明公开了一种动态随机存取存储单元。所述动态随机存取存储单元包含一晶体管、一凹槽、一隔离层以及一电容。所述凹槽形成于一硅表面下。所述隔离层设置于所述凹槽内，其中所述隔离层包含一第一部分与一第二部分，所述第一部分覆盖所述凹槽的一第一侧壁且由所述凹槽的一底部表面向上延伸，以及所述第二部分覆盖所述底部表面。所述电容耦接于所述晶体管，其中所述电容由所述隔离层的第二部分向上延伸至高于所述硅表面的一预定位置。本发明相较于现有技术，可以提供一种高效的动态随机存取存储器单元，且可紧密且优化地同步所述动态随机存取存储单元。

Description

动态随机存取存储单元与其相关的工艺
技术领域
本发明涉及一种动态随机存取存储单元与其相关的工艺，尤其涉及一种具有平行自我对准的三端的晶体管和低漏电流的电容的动态随机存取存储单元与其相关的工艺。
背景技术
为了制造一微电子系统，一逻辑(或系统单芯片(System on Chip,SOC))功能和一存储(例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、与非门快闪存储器/或非门快闪存储器等)功能需要互相结合以在一单硅裸芯片上或离散芯片的组合上完成有率的的执行。所述微电子系统面临的最艰难挑战之一在于如何在逻辑电路和动态随机存取存储器之间传送巨量的数据。也就是说，所述逻辑电路和所述动态随机存取存储器之间会具有一DRAM墙(DRAM Wall)，代表所述动态随机存取存储器提供的数据传输率无法跟上所述逻辑电路要求的带宽。一困难点在于随着工艺的进步，所述逻辑电路内的晶体管与互连系统的微缩比起所述动态随机存取存储器的微缩要快上许多。例如，所述逻辑电路的晶体管每一代的工艺节点正由7纳米工艺迈向5纳米工艺，但同时所述动态随机存取存储器的工艺节点却缓慢许多，仅由20纳米工艺迈向15纳米工艺。因此，许多的问题(例如所述微电子系统会具有过多的接口、功率、散热、以及噪声)正急遽地增加，且缺乏对应的解决方案。
因此，需要提供一种高效的动态随机存取存储器单元，其可紧密且优化地同步所述逻辑电路和所述动态随机存取存储器单元。
发明内容
本发明创造了高效的动态随机存取存储单元，其加速并使一动态随机存取存储器在一逻辑电路与所述动态随机存取存储器数据转移路径更简易及快速，就如同遵循摩尔定律的逻辑科技中的数据转移路径。另外，本发明也减少了所述逻辑电路和所述动态随机存取存储器之间的数据转移的成本。
本发明的一实施例提供一种动态随机存取存储单元。所述动态随机存取存储单元包含由一硅表面向上延伸和向下延伸的一第一导通区；位于所述硅表面上，且由所述硅表面向上延伸的一栅极；由所述硅表面向上延伸和向下延伸的一第二导通区；位于所述栅极下方并接触所述第一导通区和所述第二导通区的一通道区；形成于一硅表面下的一凹槽；设置于所述凹槽内的一隔离层；以及耦接于所述晶体管的一电容。所述隔离层包含一第一部分与一第二部分，所述第一部分覆盖所述凹槽的一第一侧壁且由所述凹槽的一底部表面向上延伸，以及所述第二部分覆盖所述底部表面。所述电容由所述隔离层的第二部分向上延伸至高于所述硅表面的一预定位置。所述第一导通区的向上延伸方向、所述栅极的向上延伸方向、和所述第二导通区的向上延伸方向垂直于所述硅表面。
根据本发明的另一实施例，所述电容包含具有一连接部分与一直立部分的一第一电极；包含一第三部分和一第四部分的一绝缘层；和由所述绝缘层的第四部分向上延伸的一第二电极。所述连接部分接触所述第二导通区，以及所述直立部分是由所述隔离层的第二部分向上延伸。所述第三部分由所述隔离层的第二部分向上延伸，以及所述第四部分覆盖所述隔离层的第二部分。其中所述绝缘层设置于所述第一电极与所述第二电极之间，以及所述第一电极的直立部分的向上延伸方向、所述绝缘层的第三部分的向上延伸方向、以及所述第二电极的向上延伸方向垂直于所述硅表面。另外，所述动态随机存取存储单元另包含位于所述第一电极的直立部分与所述隔离层的第一部分之间的一隔离层，其中所述隔离层的上表面低于所述第二导通区的上表面，以及所述第一电极的连接部分覆盖所述隔离层的上表面。
根据本发明的另一实施例，所述绝缘层另包含接触所述第一电极的连接部分的一第五部分，其中所述绝缘层的第五部分的上表面、所述第一电极的连接部分的上表面、以及所述第二电极的上表面不低于所述栅极的上表面。另外，所述绝缘层的第五部分的上表面、所述第一电极的连接部分的上表面、以及所述第二电极的上表面对齐一水平面。
根据本发明的另一实施例，所述第一导通区的上表面以及所述第二导通区的上表面低于或不低于所述栅极的上表面。另外，所述第一导通区的上表面以及所述第二导通区的上表面对齐一水平面。
根据本发明的另一实施例，所述第一导通区的上表面高于所述硅表面，以及所述第一导通区由所述硅表面向下延伸至一第一隔离层。另外，所述第一导通区包含一下方部分和一上方部分，其中所述上方部分垂直堆叠于所述下方部分之上，以及所述下方部分接触所述通道区以及所述第一隔离层。
根据本发明的另一实施例，所述第二导通区的上表面高于所述硅表面，以及所述第二导通区由所述硅表面向下延伸至所述隔离层的第一部分。另外，所述第二导通区包含一下方部分和一上方部分，其中所述上方部分垂直堆叠于所述下方部分之上，以及所述下方部分接触所述通道区以及所述隔离层的第一部分。
根据本发明的另一实施例，所述第一导通区的形状或尺寸与所述第二导通区的形状或尺寸不同。根据本发明的另一实施例，所述动态随机存取存储单元另包含位于所述硅表面上且覆盖所述栅极的至少二侧壁的一间隔层，其中所述第一导通区和所述第二导通区接触所述间隔层。
根据本发明的另一实施例，所述动态随机存取存储单元另包含衍生自所述第二导通区的下方部分和所述隔离层的第一部分的一隔离层。另外，所述隔离层包含氧化材料，所述隔离层包含氧化材料，以及所述第二导通区包含硅材料。
附图说明
图1A和图1B分别是本发明的第一实施例所公开的动态随机存取存储单元的横截面示意图。
图2A是说明利用第一工艺步骤形成一栅极后的横截面示意图。
图2B是说明利用蚀刻步骤移除对应一漏极的绝缘层后的横截面示意图。图3是说明在利用蚀刻步骤所述漏极上生成一凹槽并在所述凹槽中形成一隔离层后的横截面示意图。
图4A是根据图3说明利用形成步骤在所述凹槽中的隔离层上形成一硅层后的横截面示意图。
图4B是说明利用形成步骤形成垂直漏极后的示意图。
图5A是说明利用形成步骤形成一平坦的硅表面后的横截面示意图。
图5B是说明利用光刻样式步骤进行一电容区域的后续生成后的横截面示意图。
图6A是说明利用蚀刻步骤移除所述电容区域中的材料后的横截面示意图。
图6B是说明利用蚀刻步骤在所述电容区域中形成一凹槽后的横截面示意图。
图7是说明利用形成步骤形成围绕所述电容区域的凹槽的四个侧壁与底部表面的一氧化层后的横截面示意图。
图8是说明利用形成步骤在所述电容区域的凹槽中填充旋涂式玻璃材料至一预定高度后的横截面示意图。
图9是说明利用形成步骤移除所述电容区域的凹槽中暴露的氧化层后的横截面示意图。
图10是说明利用形成步骤形成一垂直源极后的横截面示意图。
图11是说明在移除所述电容区域的凹槽中的旋涂式玻璃材料的步骤后的横截面示意图。
图12A是根据本发明的一第二实施例说明利用形成步骤形成氧化层以围绕所述垂直源极和所述电容区域的凹槽的四个侧壁与底部表面后的横截面示意图。
图12B是根据本发明的第一实施例说明利用形成步骤沈积一氮化层以围绕所述垂直源极与所述电容区域的凹槽的四个侧壁与底部表面后的横截面示意图。
图13A是根据图12A的结构，说明利用蚀刻步骤以暴露所述垂直源极顶部的硅区域后的横截面示意图。
图13B是根据图12B的结构，说明利用蚀刻步骤以留下氮化间隔层围绕所述电容区域的凹槽的四个侧壁与底部表面后的横截面示意图。
图14A是根据图13A的结构，说明利用形成步骤在暴露的垂直源极上形成一金属层连线的横截面示意图。
图14B是根据图13B的结构，说明利用形成步骤在暴露的垂直源极上形成一金属层连线后的横截面示意图。
图15是说明利用金属蚀刻步骤以在所述电容区域的凹槽中四个侧壁上形成四个电极柱，但所述四个电极柱的底部并未互相连接的横截面示意图。
图16是说明利用形成步骤在所述电容区域的凹槽中填充旋涂式玻璃材料后的横截面示意图。
图17是说明在移除旋涂式玻璃材料的上方部分以进行共用电极后续形成的横截面示意图。
图18是说明在进行更完整的蚀刻步骤以形成共用电极的横截面后示意图。
图19是说明利用形成步骤移除所述电容区域的凹槽中的旋涂式玻璃材料并填充高介电常数绝缘层后的横截面示意图。
图20是说明利用形成步骤形成金属互连后的横截面示意图。
图21A是根据图1A的动态随机存取存储单元，更详细地说明其中的元件的横截面示意图。
图21B是根据图1B的动态随机存取存储单元，更详细地说明其中的元件的横截面示意图。
其中，附图标记说明如下：
1、21 栅极
2、42 漏极
3 接触面
4 相邻晶体管
5、92 源极
6 电容
7 电极
8 绝缘层
9 共用电极
10 相邻电容
11 导线
12、91 硅表面
13 介电层
20 第二氧化层
22 第三氧化层
22’ 电介质
23 覆盖结构
231 第四氧化层
232 第四氮化层
24 间隔层
241 第五氧化层
242 第五氮化层
31 第一凹槽
32 第一隔离层
41 硅材料层
51 第七氧化层
52 参考面
53、127 光刻胶
61 第二凹槽
71 隔离层
71’ 第八氧化层
711 第一部分
712 第二部分
80、124 旋涂式玻璃层
121、123’ 覆盖隔离层
122 金属层
123 第九氧化层
125 第九氧化层
126 第七氮化层
128 区域
129 电极
1291 直立部分
1292 连接部分
130 绝缘层
1303 第三部分
1304 第四部分
1305 第五部分
132 第二参考面
131 共用电极
133 表面
134 氧化层
Q1 晶体管
具体实施方式
请参照图1A、1B，图1A、1B是本发明的第一实施例所公开的动态随机存取存储(DRAM)单元的示意图，本发明所公开的动态随机存取存储单元是经由良好设计的新型硅集成电路的工艺形成(命名为WU单元)。所述WU单元包含一晶体管Q1。晶体管Q1包含一第一导通区和一第二导通区，其中后续说明将以所述第一导通区为一漏极2以及所述第二导通区为一源极5进行说明。晶体管Q1和一相邻晶体管4共用漏极2，其中漏极2包含用于与位线接触的一接触面3。另外，晶体管Q1另包含连接于一电容6的源极5。如图1A、1B所示，电容6包含一电极7(也就是一第一电极)的右侧部分、高介电常数(high-k)的一绝缘层8、以及一共用电极9(也就是一第二电极)，其中电极7是一储能电极柱(storage-electrode pillar))，且电极7的右侧部分和共用电极9被绝缘层8隔开。另外，如图1A、1B所示，一相邻电容10包含电极7的左侧部分、绝缘层8、以及共用电极9，其中电极7的左侧部分和共用电极9也被绝缘层8隔开，以及共用电极9被电容6和相邻电容10共用。另外，一导线11(可以是金属、n+掺杂的多晶硅、多晶硅化物等等)连接漏极2的接触面3上开放的导通区。在本发明的一实施例中，漏极2是由一第一隔离层32向上延伸的垂直漏极，且第一隔离层32的上表面低于一硅表面12。另外，源极5是由一隔离层71向上延伸的垂直源极，且隔离层71的上表面低于硅表面12。另外，晶体管Q1的一栅极1是垂直栅极，以及栅极1也由一介电层13向上延伸。电极7包含由隔离层71向上延伸的垂直部分，以及共用电极9是由绝缘层8向上延伸的垂直共用电极。绝缘层8也包含由隔离层71向上延伸的垂直部分。另外，当晶体管Q1是平面晶体管时，硅表面12可以是硅基底的表面；而当晶体管Q1是鳍式场效晶体管或三栅极晶体管时，硅表面12可以是鳍式结构的上表面。
因此，栅极1、漏极2、源极5的向上延伸方向垂直于或几乎垂直于硅表面12；电极7和绝缘层8的垂直部分的向上延伸方向也垂直于或几乎垂直于硅表面12。另外，共用电极9的向上延伸方向也垂直于或几乎垂直于硅表面12。而所述WU单元的几何(geometry)具有下列独特的特征：(1)垂直的漏极2；(2)垂直的栅极1(可以兼容于所述鳍式场效晶体管、三栅极晶体管、平面晶体管等等)；(3)垂直的源极5；且通过(4)电极7的垂直部分连接电极7；(5)具有垂直部分的绝缘层8；以及(6)垂直的共用电极9。上述垂直的漏极2、栅极1、源极5、电极7的垂直部分、绝缘层8的垂直部分、以及共用电极9互相平行或几乎平行。
因此，所述WU单元的尺寸可以通过上述独特的结构而被压缩，尤其所述动态随机存取存储单元的尺寸可以在垂直结构之间的多种自对准技术(self-alignment)下被压缩，使得一单晶体管单电容单元(One-transistor One-capacitor cell,1T-1C cell)的结构可以具有非常小的形成因子(form-factor)。另外，因为所述WU单元中必要的连接区域如漏极2、栅极1、源极5、和共用电极9都形成地比硅表面12高，所以所述WU单元会具有更平坦的表面形貌(surface topography)而使得用于连接所述必要的连接区域的互连(例如金属导线)之间的间距(包括导线的宽度和间隔)可以更为紧凑。
以下将说明本发明的另一实施例中用于制造所述WU单元的工艺(而以下工艺中的晶体管将以鳍式结构晶体管(例如所述鳍式场效晶体管、所述三栅极晶体管)作为说明，但其他种类的晶体管例如平面晶体管等也适用于本发明)。
(a)首先，在一p型硅基底(或者具有三阱(triple-well)、双阱(twin-well)等结构的P型阱(p-well))上方形成一第一氧化层。接着沈积一第一氮化层，以及利用一光刻方法(photolithography method)定义出对应晶体管将来的制造位置的主动区域。蚀刻所述主动区域外的硅材料，并利用热生成的第二氧化层20(或沈积的氧化材料等)以形成一浅沟槽绝缘(shallow trench isolation,STI)，其中所述浅沟槽绝缘的表面比硅表面12还要低25纳米至30纳米，以及所述浅沟槽绝缘的厚度可再深入所述硅基底500纳米至2000纳米。接着，形成所述晶体管的栅极。因此，图2A示出的结果将包括：一栅极21、在栅极21下方作为介电层的一第三氧化层22、位于栅极21上方的一覆盖结构23(包括一第四氮化层232、一第四氧化层231)、以及围绕栅极21的间隔层24(包括一第五氮化层242和一第五氧化层241)。但在本发明另一实施例中，间隔层24的材料可以是氧化材料、氮化材料、低介电常数材料(例如具有小于3的介电常数k)、或上述材料的任意组合。另外，所述晶体管的阻隔区域(例如所述鳍式场效晶体管或所述三栅极晶体管的浅沟槽绝缘)可以通过本领域技术人员所公知的工艺而形成。接着，如图2B所示，利用一光刻工艺(photolithography process)和一各向异性蚀刻工艺(anisotropic etching process)以移除对应的绝缘层(包括部分第三氧化层22)以形成所述晶体管的漏极。
(b)使用所述各向异性蚀刻工艺蚀刻所述主动区上暴露的硅材料以形成第一凹槽31，以及第一凹槽31的深度可以比第二氧化层20的表面(深度约为20纳米)还要深，例如可以是25纳米或30纳米深。接着，如图3所示，沉积较厚的第六氧化层以形成以填充第一凹槽31，并使用回蚀刻技术以确保部分的第六氧化层仍保留于第一凹槽31内。所述部分的第六氧化层的顶部低于硅表面12，且形成了第一隔离层32。
(c)接着，如图4A所示，利用一选择性外延增长方法(selective-epitaxy-growth,SEG)或一原子层沉积法(Atomic-Layer-Deposition,ALD)且将第一凹槽31的侧壁上暴露的硅作为单晶晶种(single-crystalline seeds)，以在第一凹槽31中的第一隔离层32上形成一硅材料层41(例如包含硅、碳化硅或锗化硅)。如图4B所示，所述选择性外延增长方法或所述原子层沉积法可持续生长至一定高度，并垂直地形成具有可控的掺杂浓度的漏极42，其中漏极42又可被称为垂直分层漏极(Vertical Tiering Drain，VTD)。
(d)接着，如图5A所示，沉积一第七氧化层51，并回蚀刻以确保形成一平坦的参考面52(对应硅表面12)。接着，如图5B所示，进行所述光刻工艺以形成光刻胶53的样式以进行后续的电容工艺。
(e)如图6A所示，第七氧化层51中对应电容的部分被移除，同时部分的第五氮化层242以及部分的第三氧化层22也一起被移除。接着，如图6B所示，使用所述各向异性蚀刻工艺以形成第二凹槽61以作为所述电容的一部分。
(f)另外，移除光刻胶53并在第二凹槽61的侧壁及底部形成作为隔离层71的第八氧化层71’(可以通过热生成方法生成较薄的第八氧化层71’或通过沉积法形成较密的第八氧化层71’)，接着使用旋涂式玻璃(Spin on Glass,SOG)材料以保护第二凹槽61中的四个侧壁及底部上的第八氧化层71’，并使用其他技术以移除所述旋涂式玻璃材料以形成图7中第二凹槽61与第八氧化层71’的结构。
(g)接着，如图8所示，沉积较厚的一旋涂式玻璃层80并使用回蚀刻技术以使旋涂式玻璃层80填充第二凹槽61至一预定高度，且所述预定高度以移除低于硅表面12。另外，利用一蚀刻工艺(可以是所述各向异性蚀刻工艺或各向同性的蚀刻工艺)移除第二凹槽61上方边缘暴露的第八氧化层71’，但同时确保第八氧化层71’的蚀刻深度不会低于旋涂式玻璃层80的表面高度。因此，如图9所示，第二凹槽61的上方侧壁形成了暴露的硅表面91。
(h)接着，如图10所示，使用暴露的硅表面91作为所述单晶晶种区，通过具有选择性的掺杂浓度的选择性外延增长方法或原子层沉积法，沿着所述晶体管的源极侧生成垂直的源极92。源极92可以是包含硅的材料例如多晶硅、碳化硅、或锗化硅。源极92可被称为垂直分层源极(Vertical Tiering Source，VTS)，且可以是轻度掺杂，或者设计为各种掺杂浓度分布以用于更复杂的需求。如果有必要，可对对应所述晶体管的晶圆使用极短的时间的雷射退火(或是快速热退火、或是其他再结晶技术)以得到具有高材料质量的高垂直扩散区域(包括经选择性外延增长方法或原子层沉积法生成的源极92、漏极42)。图11示出了可以从第二凹槽61中移除旋涂式玻璃层80。另外，在本发明的另一实施例中，漏极42和源极92也可以根据图2B、3、4A和4B中相同的工艺同时生成。因此，漏极42和源极92的上表面可以对齐。
(i)接着，覆盖一绝缘层于部分的源极92上，而暴露源极92的上方部分。此步骤可以采用以下两种做法：
1.一种包覆源极92与第八氧化层71’的方法是生成较薄的第九氧化层123以覆盖源极92与第八氧化层71’(如图12A所示)。此时，第九氧化层123可以是衍生自源极92与第八氧化层71’(或得到)的热生成的氧化层。接着，如图13A所示，使用所述各向异性蚀刻工艺以移除位于源极92上部分的第九氧化层123以暴露源极92的上方部分。接着，沉积一金属层122使得金属层122连接源极92暴露的上方部分，但同时通过第八氧化层71’隔离于第二凹槽61中的硅基底(如图14A所示)。
2.或者，如图12B所示，可以沉积具有可控厚度的一第六氮化层以包覆源极92与第八氧化层71’。接着，如图13B所示，使用回蚀刻工艺蚀刻所述第六氮化层以留下围绕第二凹槽61的四个侧壁的覆盖隔离层121，并使源极92的上方部分暴露出来。另外，沉积金属层122(或其他导电材料例如n+掺杂的多晶硅层或硅层等等)使得金属层122连接至源极92暴露的上方部分，但同时通过第八氧化层71’隔离于第二凹槽61中的硅基底(如图14B所示)。与图14B相比，图14A中的金属层122具有较少的Z字形(zigzag)结构覆盖源极92暴露的上表面，且在第八氧化层71’和第九氧化层123上显得更为平顺。
(j)后续图15-图20的说明是基于如图14B所示的结构。使用所述回蚀刻工艺以移除参考面52上方的金属层122，并移除第二凹槽61的底部表面的金属层122，也就是说，金属层122顶部的环形部分会被拆开，使得金属层122仅在侧壁上形成四个柱体，但所述四个柱体的底部并不互相连接(如图15所示)。接着，沉积较厚的一旋涂式玻璃层124(或其他合适的材料如非晶质或多晶硅等等)并回蚀刻以得到旋涂式玻璃层124上平坦的表面(如图16所示)。
(k)沉积一第九氧化层125与一第七氮化层126。使用一光刻方法根据形成一光刻胶127的样式垂直切穿第二凹槽61以形成对应所述电容的共用电极的区域。因为第二凹槽61较深，所以切穿第二凹槽61的工艺会分为多个步骤进行(图17仅示出旋涂式玻璃层124的上方部分被移除)。接着，如图18所示，进行更多的蚀刻直到完整地定义出对应所述共用电极的区域128。形成区域128同时分开了源极92的环形结构与金属层122(其中被分开的金属层122形成一电极129)，使得电极129可以立在(尚未生成的)共用电极旁并通过旋涂式玻璃层124与(尚未生成的)的所述共用电极互相阻隔。
(l)移除旋涂式玻璃层124并形成具有高介电常数的一绝缘层130以用于形成围绕电极129的电容。接着沉积金属材料(或其他导电材料如n+掺杂的多晶硅、非晶硅、硅等等)以填充事先预留并用来形成共用电极131(也就是上述步骤(k)中(尚未生成的)的所述共用电极)的中央缺口，共用电极131的顶部可以对齐绝缘层130和电极129的顶部，以及一氧化层134可以另外设置于共用电极131的上方(如图19所示)。
(m)图20示出了第二参考面132的生成。如果漏极42的表面133是用于参考水平而形成较宽的开口时，则所述晶体管的金属互连(例如连接所述动态随机存取存储单元的导线11)将可以更轻易地完成(因为与先前技术中需要向下钻洞以连接第二参考面132上的导线11至硅表面12相比，本发明的表面形貌更加地平坦)。因此，导线11可以具有较小的金属间距以连接不同动态随机存取存储单元的漏极42。另外，比起先前技术，连接至栅极1和共用电极131的其他金属导线也会遭遇更少的形貌问题。
图21A是对应图1A，但针对图1A的所述WU单元的元件有更多的描述。如图21A所示，所述WU单元包括耦接至所述电容的不对称的晶体管。所述不对称的晶体管包含由第一隔离层32向上延伸的漏极42。换句话说，漏极42由硅表面12下向延伸至第一隔离层32，并由硅表面12向上延伸至漏极42的上表面，其中漏极42的上表面可以高于栅极1。栅极1设置于硅表面12上，且由电介质22’向上延伸。所述不对称的晶体管的源极92由隔离层71的一第一部分711向上延伸，换句话说，源极92由硅表面12下向延伸至隔离层71的第一部分711，并由硅表面12向上延伸至源极92的上表面，其中源极92的上表面可以高于栅极1。一通道区14位于栅极1下方，并与源极92和漏极42接触。另外，漏极42、栅极1、和源极92的向上延伸方向垂直于或几乎垂直于硅表面12。另外，间隔层24设置于硅表面12上且覆盖栅极1的至少二侧壁，其中漏极42和源极92接触间隔层24。当所述晶体管是平面晶体管时，硅表面12可以是一硅基底的表面；而当所述晶体管是鳍式场效晶体管或三栅极晶体管时，硅表面12可以是一鳍式结构的上表面。
另外，在所述不对称的晶体管中，漏极42的形状或尺寸以及源极92的形状或尺寸可不相同。在本发明的一实施例中，漏极42(或源极92)包含一下方部分与垂直堆叠于所述下方部分上的一上方部分，其中漏极42(或源极92)的下方部分接触通道区14。另外，源极92和漏极42的掺杂浓度分布是可控制的。例如，源极92和漏极42的掺杂浓度分布由下往上可以包含：(1)一轻掺杂区、一正常掺杂区、一次重掺杂区和一重掺杂区；(2)一正常掺杂区、一轻掺杂区、一次重掺杂区和一重掺杂区；或(3)一未掺杂区、一正常掺杂区、一次重掺杂区和一重掺杂区。其中所述重掺杂区的浓度高于所述次重掺杂区，所述次重掺杂区的浓度高于所述正常掺杂区，所述正常掺杂区的浓度高于所述轻掺杂区，以及所述轻掺杂区的浓度高于所述未掺杂区。
所述电容是部分形成于第二凹槽61中，且隔离层71也设置于第二凹槽61中，其中隔离层71的第一部分711覆盖第二凹槽61的侧壁，以及隔离层71的第二部分712覆盖第二凹槽61的底部。另外，所述电容由隔离层71的第二部分712向上延伸。换句话说，所述电容由硅表面12向下延伸至隔离层71的第二部分712，且由硅表面12向上延伸至一第三上表面，其中所述第三上表面高于栅极1。所述电容包含电极129(也就是所述第一电极)，其中电极129包含一连接部分1292与一直立部分1291。连接部分1292接触源极92，以及直立部分1291由隔离层71的第二部分712向上延伸。所述电容另包含绝缘层130，其中绝缘层130包含一第三部分1303和一第四部分1304。绝缘层130的第三部分1301由隔离层71的第二部分712向上延伸。绝缘层130的第四部分1304覆盖隔离层71的第二部分712。所述电容另包含共用电极131(也就是所述第二电极)，其中共用电极131由绝缘层130的第四部分1304向上延伸，其中电极129的直立部分1291的向上延伸方向、绝缘层130的第三部分1303的向上延伸方向、和共用电极131的向上延伸方向垂直于或几乎垂直于硅表面12。另外，绝缘层130的第三部分1303的上表面、电极129的连接部分1292的上表面、和共用电极131的上表面并不低于栅极1的上表面。
所述动态随机存取存储单元另包含一覆盖隔离层123’，其中覆盖隔离层123’是介于电极129的直立部分1291与隔离层71的第一部分711之间，以及覆盖隔离层123’的上表面并不高于源极92的上表面，以使部分的源极92暴露出来。电极129的连接部分1292覆盖了源极92暴露的部分。另外，覆盖隔离层123’的上表面的位置是可以调整的。
在所述动态随机存取存储单元中，绝缘层130的第三部分1303的上表面、电极129的连接部分1292的上表面、与共用电极131的上表面可以互相对齐。另外，栅极1上方具有覆盖结构23，以及覆盖结构23的上表面对齐绝缘层130的第三部分1303的上表面、电极129的连接部分1292的上表面、与共用电极131的上表面。
图21B是对应图1B，但针对图1B的所述动态随机存取存储单元的多数元件具有更多的描述。另外，图21A与图21B几乎相同，除了图21B中的绝缘层130也包含第三部分1303、第四部分1304、和一第五部分1305。绝缘层130的第三部分1303由隔离层71的第二部分712向上延伸。绝缘层130的第四部分1304覆盖隔离层71的第二部分712。绝缘层130的第五部分1305接触电极129的连接部分1292。所述电容另包含共用电极131，其中共用电极131由绝缘层130的第四部分1304向上延伸。另外，电极129的直立部分1291的向上延伸方向、绝缘层130的第三部分1303的向上延伸方向、和共用电极131的向上延伸方向垂直于或几乎垂直于硅表面12。另外，绝缘层130的第五部分1305的上表面、电极129的连接部分1292的上表面、和共用电极131的上表面并不低于栅极1的上表面。
图21B中的动态随机存取存储单元的覆盖隔离层是标记为覆盖隔离层121，以及覆盖隔离层121是介于电极129的直立部分1291与隔离层71的第一部分711之间，其中隔离层121的上表面低于源极92的上表面，使得部分的源极92可以暴露出来。电极129的连接部分1292覆盖了源极92中暴露的部分，以及电极129的连接部分1292也可覆盖隔离层121的上表面。在所述动态随机存取存储单元中，绝缘层130的第五部分1305的上表面、电极129的连接部分1292的上表面、与共用电极131的上表面可以互相对齐。另外，栅极1上方具有覆盖结构23，以及覆盖结构23的上表面对齐绝缘层130的第五部分1305的上表面、电极129的连接部分1292的上表面、与共用电极131的上表面。
因此，所述WU单元的尺寸可以通过上述独特的结构而被压缩，尤其是在垂直结构之间的多种自对准技术(self-alignment)下，所述动态随机存取存储单元的尺寸可以被压缩。通过上述的范例与说明，本发明的特征与精神将可以完整地被描述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (25)

1.一种动态随机存取存储单元，所述动态随机存取存储单元的特征在于包含：
一晶体管包含：
一第一导通区，由一硅表面向上延伸和向下延伸；
一栅极，位于所述硅表面上，且由一介电层向上延伸；
一第二导通区，由所述硅表面向上延伸和向下延伸；以及
一通道区，位于所述栅极下方并接触所述第一导通区和所述第二导通区；
其中所述第一导通区的向上延伸方向、所述栅极的向上延伸方向、和所述第二导通区的向上延伸方向垂直于所述硅表面；
一凹槽，形成于所述硅表面下；
一隔离层，设置于所述凹槽内，其中所述隔离层包含一第一部分与一第二部分，所述第一部分覆盖所述凹槽的一第一侧壁且由所述凹槽的一底部表面向上延伸，以及所述第二部分覆盖所述底部表面；
一电容，耦接于所述晶体管，其中所述电容由所述隔离层的第二部分向上延伸至高于所述硅表面的一预定位置，且所述电容包含：
一第一电极，包含一连接部分与一直立部分，其中所述连接部分接触所述第二导通区，以及所述直立部分是由所述隔离层的第二部分向上延伸；
一绝缘层，包含一第三部分和一第四部分，其中所述第三部分由所述隔离层的第二部分向上延伸，以及所述第四部分覆盖所述隔离层的第二部分；以及
一第二电极，由所述绝缘层的第四部分向上延伸；
其中所述绝缘层设置于所述第一电极与所述第二电极之间，以及所述第一电极的直立部分的向上延伸方向、所述绝缘层的第三部分的向上延伸方向、以及所述第二电极的向上延伸方向垂直于所述硅表面；以及
一覆盖隔离层，位于所述第一电极的直立部分与所述隔离层的第一部分之间，其中所述覆盖隔离层覆盖所述第二导通区的一第一部分，以及所述第一电极的连接部分覆盖所述第二导通区的一第二部分。
2.如权利要求1所述的动态随机存取存储单元，其特征在于：所述绝缘层另包含一第五部分，所述绝缘层的第五部分接触所述第一电极的连接部分，其中所述绝缘层的第五部分的上表面、所述第一电极的连接部分的上表面、以及所述第二电极的上表面不低于所述栅极的上表面。
3.如权利要求2所述的动态随机存取存储单元，其特征在于：所述绝缘层的第五部分的上表面、所述第一电极的连接部分的上表面、以及所述第二电极的上表面互相对齐。
4.如权利要求1所述的动态随机存取存储单元，其特征在于：所述第一导通区的上表面以及所述第二导通区的上表面低于或不低于所述栅极的上表面。
5.如权利要求4所述的动态随机存取存储单元，其特征在于：所述第一导通区的上表面以及所述第二导通区的上表面互相对齐。
6.一种动态随机存取存储单元，所述动态随机存取存储单元的特征在于包含：
一凹槽，形成于一硅表面下；
一晶体管包含：
一第一导通区，由所述硅表面向上延伸和向下延伸；
一栅极，位于所述硅表面上，且由一介电层向上延伸；
一第二导通区，由所述硅表面向上延伸和向下延伸；以及
一通道区，位于所述栅极下方并接触所述第一导通区和所述第二导通区；
其中所述第一导通区的向上延伸方向、所述栅极的向上延伸方向、和所述第二导通区的向上延伸方向垂直于所述硅表面；
一隔离层，设置于所述凹槽内，其中所述隔离层包含一第一部分与一第二部分，所述第一部分覆盖所述凹槽的一第一侧壁且由所述凹槽的一底部表面向上延伸，以及所述第二部分覆盖所述底部表面；以及
一电容，耦接于所述晶体管，其中所述电容由所述隔离层的第二部分向上延伸至高于所述硅表面的一预定位置；
其中所述第一导通区的上表面高于所述硅表面，以及所述第一导通区由所述硅表面向下延伸至一第一隔离层。
7.如权利要求6所述的动态随机存取存储单元，其特征在于：所述第一导通区包含一下方部分和一上方部分，其中所述上方部分垂直堆叠于所述下方部分之上，以及所述下方部分接触所述通道区以及所述第一隔离层。
8.如权利要求6所述的动态随机存取存储单元，其特征在于：所述第二导通区的上表面高于所述硅表面，以及所述第二导通区由所述隔离层的第一部分向上延伸至所述第二导通区的上表面。
9.如权利要求8所述的动态随机存取存储单元，其特征在于：所述第二导通区包含一下方部分和一上方部分，其中所述上方部分垂直堆叠于所述下方部分之上，以及所述下方部分接触所述通道区以及所述隔离层的第一部分。
10.如权利要求6所述的动态随机存取存储单元，其特征在于：所述第一导通区的形状或尺寸与所述第二导通区的形状或尺寸不同。
11.如权利要求6所述的动态随机存取存储单元，其特征在于所述动态随机存取存储单元另包含：
一间隔层，位于所述硅表面上且覆盖所述栅极的至少二侧壁，其中所述第一导通区和所述第二导通区接触所述间隔层。
12.一种动态随机存取存储单元，所述动态随机存取存储单元的特征在于包含：
一凹槽，形成于一硅表面下；
一晶体管包含：
一第一导通区，由所述硅表面向上延伸和向下延伸；
一栅极，位于所述硅表面上，且由一介电层向上延伸；
一第二导通区，由所述硅表面向上延伸和向下延伸；以及
一通道区，位于所述栅极下方并接触所述第一导通区和所述第二导通区；
其中所述第一导通区的向上延伸方向、所述栅极的向上延伸方向、和所述第二导通区的向上延伸方向垂直于所述硅表面；
一隔离层，设置于所述凹槽内，其中所述隔离层包含一第一部分与一第二部分，所述第一部分覆盖所述凹槽的一第一侧壁且由所述凹槽的一底部表面向上延伸，以及所述第二部分覆盖所述底部表面；
一电容，耦接于所述晶体管，其中所述电容由所述隔离层的第二部分向上延伸至高于所述硅表面的一预定位置；以及
一覆盖隔离层，覆盖所述第二导通区的下方部分和所述隔离层的第一部分。
13.如权利要求12所述的动态随机存取存储单元，其特征在于：所述覆盖隔离层包含氧化材料，所述隔离层包含氧化材料，以及所述第二导通区包含硅材料。
14.一种动态随机存取存储单元，所述动态随机存取存储单元的特征在于包含：
一第一凹槽和一第二凹槽，其中所述第一凹槽和所述第二凹槽形成于一硅表面下；
一隔离层，设置于所述第二凹槽内，其中所述隔离层包含一第一部分与一第二部分，所述第一部分覆盖所述第二凹槽的一第一侧壁，以及所述第二部分覆盖所述第二凹槽的一底部表面；
一电容，部分形成于所述第二凹槽内且由所述隔离层的第二部分向上延伸；以及
一晶体管，包含：
一漏极，由一第一隔离层向上延伸，其中所述第一隔离层设置于所述第一凹槽内；
一栅极，位于所述硅表面上且由一介电层向上延伸；
一源极，部分地形成于所述第二凹槽内且由所述隔离层的第一部分向上延伸；以及
一通道区，位于所述栅极下且接触所述漏极与所述源极；
其中所述漏极的上表面、所述源极的上表面以及所述电容的上表面高于所述硅表面。
15.如权利要求14所述的动态随机存取存储单元，其特征在于：所述漏极的上表面、所述源极的上表面以及所述电容的上表面高于所述栅极的上表面。
16.如权利要求14所述的动态随机存取存储单元，其特征在于：所述第一隔离层的上表面和所述隔离层的第一部分低于所述硅表面。
17.如权利要求14所述的动态随机存取存储单元，其特征在于：所述晶体管与相邻于所述动态随机存取存储单元的一第二晶体管共用所述漏极。
18.如权利要求14所述的动态随机存取存储单元，其特征在于所述电容包含：
一第一电极，包含一连接部分和一直立部分，其中所述连接部分接触所述源极，以及所述直立部分由所述隔离层的第二部分向上延伸；
一绝缘层，包含一第三部分、一第四部分、和一第五部分，其中所述第三部分由所述隔离层的第二部分向上延伸，所述第四部分覆盖所述隔离层的第二部分，以及所述第五部分接触所述第一电极的连接部分；以及
一第二电极，由所述绝缘层的第四部分向上延伸；
其中所述绝缘层的第五部分的上表面、所述第一电极的连接部分的上表面、以及所述第二电极的上表面不低于所述栅极的上表面。
19.如权利要求18所述的动态随机存取存储单元，其特征在于所述动态随机存取存储单元另包含：
一覆盖结构，位于所述栅极上，其中所述覆盖结构的上表面对齐所述绝缘层的第五部分的上表面、所述第一电极的连接部分的上表面、以及所述第二电极的上表面。
20.如权利要求18所述的动态随机存取存储单元，其特征在于：相邻于所述动态随机存取存储单元的一第二动态随机存取存储单元包含一第二电容，以及所述第二电容和所述动态随机存取存储单元的电容共用所述第二电极。
21.一种动态随机存取存储单元，所述动态随机存取存储单元的特征在于包含：
一第一凹槽和一第二凹槽，其中所述第一凹槽和所述第二凹槽形成于一硅表面下；
一隔离层，设置于所述第二凹槽内；
一电容，部分形成于所述第二凹槽内；以及
一晶体管，包含：
一漏极，部分形成于所述第一凹槽内；
一栅极，位于所述硅表面上且由一介电层向上延伸；
一源极，部分形成于所述第二凹槽内；
其中所述漏极的上表面、所述源极的上表面以及所述电容的上表面高于所述硅表面。
22.如权利要求21所述的动态随机存取存储单元，其特征在于：所述晶体管与相邻于所述动态随机存取存储单元的一第二晶体管共用所述漏极。
23.如权利要求21所述的动态随机存取存储单元，其特征在于所述电容包含：
一第一电极，包含一连接部分和一直立部分，其中所述连接部分接触所述源极，以及所述直立部分由所述隔离层向上延伸；
一绝缘层；以及
一第二电极，由所述绝缘层向上延伸；
其中相邻于所述动态随机存取存储单元的一第二动态随机存取存储单元包含一第二电容，以及所述第二电容和所述电容共用所述第二电极。
24.如权利要求21所述的动态随机存取存储单元，其特征在于：所述漏极或所述源极包含具有硅的材料。
25.如权利要求21所述的动态随机存取存储单元，其特征在于所述动态随机存取存储单元另包含：
一间隔层，位于所述硅表面上覆盖所述栅极的至少二侧壁，其中所述间隔层包含一氮化层、或所述间隔层包含一氧化层、或所述间隔层包含一低介电常数材料、或所述间隔层包含所述氮化层、所述氧化层和所述低介电常数材料之间的各种组合。
CN202010176584.3A 2019-03-15 2020-03-13 动态随机存取存储单元与其相关的工艺 Active CN111696987B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201962818753P 2019-03-15 2019-03-15
US62/818,753 2019-03-15
US201962824315P 2019-03-27 2019-03-27
US62/824,315 2019-03-27
US201962828485P 2019-04-03 2019-04-03
US62/828,485 2019-04-03
US16/395,257 2019-04-26
US16/395,257 US11011520B2 (en) 2019-03-15 2019-04-26 Semiconductor DRAM cell structure having low leakage capacitor

Publications (2)

Publication Number Publication Date
CN111696987A CN111696987A (zh) 2020-09-22
CN111696987B true CN111696987B (zh) 2023-08-29

Family

ID=72423768

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010176584.3A Active CN111696987B (zh) 2019-03-15 2020-03-13 动态随机存取存储单元与其相关的工艺

Country Status (2)

Country Link
US (1) US11011520B2 (zh)
CN (1) CN111696987B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11869972B2 (en) 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof
CN117457634A (zh) 2018-12-10 2024-01-26 钰创科技股份有限公司 统一集成电路系统
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
US20220181252A1 (en) * 2020-12-03 2022-06-09 International Business Machines Corporation Decoupling capacitor inside gate cut trench
KR20220099142A (ko) 2021-01-04 2022-07-13 삼성전자주식회사 반도체 메모리 장치
TWI782805B (zh) * 2021-12-01 2022-11-01 力晶積成電子製造股份有限公司 電容器結構及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873205A (en) * 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
US4877750A (en) * 1987-11-17 1989-10-31 Mitsubishi Denki Kabushiki Kaisha Method of fabricating a trench capacitor cell for a semiconductor memory device
US5578516A (en) * 1995-07-07 1996-11-26 Vanguard International Semiconductor Corporation High capacitance dynamic random access memory manufacturing process
CN1187693A (zh) * 1997-01-09 1998-07-15 联华电子股份有限公司 动态随机存取存储器绝缘层上有硅的结构和制作方法
US5795804A (en) * 1996-03-07 1998-08-18 United Microelectronics Corporation Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW297948B (en) * 1996-08-16 1997-02-11 United Microelectronics Corp Memory cell structure of DRAM
JP2004234770A (ja) 2003-01-31 2004-08-19 Renesas Technology Corp 半導体記憶装置とテスト方法
TWI636526B (zh) * 2011-06-21 2018-09-21 鈺創科技股份有限公司 動態記憶體結構
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4877750A (en) * 1987-11-17 1989-10-31 Mitsubishi Denki Kabushiki Kaisha Method of fabricating a trench capacitor cell for a semiconductor memory device
US4873205A (en) * 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
US5578516A (en) * 1995-07-07 1996-11-26 Vanguard International Semiconductor Corporation High capacitance dynamic random access memory manufacturing process
US5795804A (en) * 1996-03-07 1998-08-18 United Microelectronics Corporation Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)
CN1187693A (zh) * 1997-01-09 1998-07-15 联华电子股份有限公司 动态随机存取存储器绝缘层上有硅的结构和制作方法

Also Published As

Publication number Publication date
US20200295009A1 (en) 2020-09-17
CN111696987A (zh) 2020-09-22
US11011520B2 (en) 2021-05-18

Similar Documents

Publication Publication Date Title
CN111696987B (zh) 动态随机存取存储单元与其相关的工艺
CN110634869B (zh) 存储器阵列及其制造方法
US7368344B2 (en) Methods of reducing floating body effect
US20090096000A1 (en) Dram cells with vertical transistors
US20150014766A1 (en) Memory Arrays, Semiconductor Constructions, and Methods of Forming Semiconductor Constructions
US10607996B1 (en) Construction of integrated circuitry, DRAM circuitry, a method of forming a conductive line construction, a method of forming memory circuitry, and a method of forming DRAM circuitry
US11527493B2 (en) Method for preparing semiconductor device structure with air gap structure
US11502087B2 (en) Semiconductor structure and method for fabricating the same
KR102596378B1 (ko) 반도체 장치 구조체
KR20230133244A (ko) 메모리 셀 구조
US8906766B2 (en) Method for manufacturing semiconductor device with first and second gates over buried bit line
US20110263089A1 (en) Method for fabricating semiconductor device
US20190181222A1 (en) Semiconductor memory structure and method for preparing the same
KR20230119405A (ko) 반도체 소자
TWI755855B (zh) 動態隨機存取記憶單元與其相關的製造方法
KR102400382B1 (ko) 반도체 dram 셀 구조 및 그 제조 방법
US20240145536A1 (en) Semiconductor device structure with vertical transistor over underground bit line
KR20230159968A (ko) 반도체 장치
JP2023153349A (ja) メモリセル構造
KR20230062490A (ko) 비트라인 콘택을 포함하는 반도체 소자
KR20060077065A (ko) 시스템온칩소자 및 그의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20211203

Address after: Taiwan, Hsinchu, China

Applicant after: Etron Technology, Inc.

Applicant after: Invention innovation and cooperation laboratory Co.,Ltd.

Address before: Taiwan, Hsinchu, China

Applicant before: Etron Technology, Inc.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant