KR20230133244A - 메모리 셀 구조 - Google Patents

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에트론 테크놀로지, 아이엔씨.
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Abstract

본 발명은 메모리 셀 구조를 개시한다. 메모리 셀 구조는 실리콘 기판, 트랜지스터, 및 커패시터를 포함한다. 실리콘 기판은 실리콘 표면을 가진다. 트랜지스터는 실리콘 표면에 결합되어 있으며, 트랜지스터는 게이트 구조물, 제1 전도성 영역, 및 제2 전도성 영역을 포함한다. 캐패시터는 저장 전극을 가지며, 커패시터는 트랜지스터 위에 있고, 저장 전극은 트랜지스터의 제2 전도성 영역에 전기적으로 결합된다. 커패시터는 커패시터 주변부를 포함하며, 콘덴서는 커패시터 주변부 내에 위치된다.

Description

메모리 셀 구조{memory cell structure}
본 발명은 메모리 셀 구조에 관한 것으로, 특히 더 조밀한 구조, 더 작은 면적, 더 낮은 누설 전류, 더 높은 커패시턴스 등을 갖는 메모리 셀 구조에 관한 것이다.
중요한 휘발성 메모리 집적 회로 중 하나는 1T1C 메모리 셀을 사용하는 DRAM(Dynamic Random Access Memory)이며, 이는 컴퓨팅 및 통신 애플리케이션을 위한 메인 메모리 및/또는 버퍼 메모리로서 최상의 비용 성능 기능을 제공할 뿐만 아니라 실리콘의 최소 특징(feature) 크기를 수 마이크로미터에서 20 나노미터 정도로 축소하는 것에 의해 무어(Moore)의 법칙을 유지하기 위해 기술 축소(technology scaling-down)를 위한 최상의 드라이버(driver)로서 작용했다. 최근에 임베디드 SRAM(Static Random Access Memory)을 축소 드라이버로 계속 사용하는 로직 기술은, 제조에 있어 5 나노미터에 가까운 가장 진보된 기술 노드를 달성한다는 주장(claim)을 보여준다. 이에 비해, DRAM의 기술 노드의 최상의 주장은 여전히 10 내지 12 나노미터 이상일 수 있다. 주요 문제는 1T1C 메모리 셀의 구조가 매우 공격적인 설계 규칙, 스케일드 액세스 트랜지스터(scaled access transistor)(즉, 1T) 설계 그리고 액세스 트랜지스터와 절연 에어리어(isolation area)의 일부 위에 적층된 커패시터 또는 매우 깊은 트렌치(trench) 커패시터와 같은 3차원 스토리지 커패시터(즉, 1C)를 사용하더라도 더 이상 축소하기가 매우 어렵다는 것이다.
1T1C 메모리 셀의 어려움은 막대한 재정, 그리고 기술, 설계, 장비에 대한 연구 및 개발 투자에도 불구하고 잘 알려진 문제지만 여기에서 자세히 설명한다. 어려움의 몇 가지 예를 들면: (1) 액세스 트랜지스터의 구조는 DRAM 리프레시(refresh) 시간을 감소하는 것과 같은 1T1C 메모리 셀 스토리지 기능을 저하시키는, 피할 수 없지만 매우 심각한 전류 누출 문제를 겪고 있으며; (2) 기하학적 및 토폴로지 구조 상에 워드 라인, 비트 라인 및 스토리지 커패시터를 배열하는(arrange) 것과 액세스 트랜지스터의 게이트, 소스 및 드레인에 대한 연결의 복잡성은 축소로 인해 훨씬 악화되고 있고; (3) 트렌치 커패시터는 깊이 대 개구(opening) 크기의 종횡비가 너무 크고 14nm 노드에서 거의 중단되며(halted); (4) 적층된 커패시터는 토포그래피(topography)가 악화되고, 활성 영역(active region)을 20도(degree)에서 50도 이상 등으로 비틀어 놓은 후 액세스 트랜지스터의 소스에 대한 스토리지 전극 사이의 콘택트 공간(contact space)을 위한 공간이 거의 없다. 또한, 액세스 트랜지스터의 드레인에 대한 비트 라인 콘택트의 허용 가능한 공간이 너무 작아지고 있지만 자체 정렬 특징(self-aligned feature)을 유지하기 위해 여전히 고심해야 하며; (5) 누설 전류 문제가 악화되면 스토리지 커패시턴스를 위한 훨씬 높은 K 유전체 절연체(high-K dielectric insulator) 물질(material)이 발견되지 않는 한, 커패시턴스를 향상시키고 더 큰 커패시턴스 에어리어를 갖는 커패시터의 높이를 계속 증가시켜야 하고; (6) 위의 어려움을 해결하는 기술 혁신 없이는 점점 더 높은 밀도/용량(density/capacity) 및 성능을 요구하는 상황에서 DRAM 칩의 더 나은 신뢰성(reliability), 품질 및 복원력(resilience)에 대한 모든 증가하는 요구를 충족하기가 점점 더 어려워지고 있다.
본 발명은 1T-1C 메모리 셀 구조를 구현하는 프로세스와 함께 신규 HCoT(액세스 트랜지스터(즉, 1T)를 클램핑(clamp)하기 위해 바로 위에 위치된 H형 커패시터(H-shape capacitor)(즉, 1C))를 제공한다.
본 발명의 일 실시예는 메모리 셀 구조를 제공한다. 상기 메모리 셀 구조는 실리콘 기판, 트랜지스터 및 커패시터를 포함한다. 상기 실리콘 기판은 실리콘 표면을 갖는다. 상기 트랜지스터는 상기 실리콘 표면에 결합되고, 상기 트랜지스터는 게이트 구조, 제1 전도성 영역, 및 제2 전도성 영역을 포함한다. 상기 커패시터는 스토리지 전극을 갖고, 상기 커패시터는 상기 트랜지스터 위에 있으며, 상기 스토리지 전극은 상기 트랜지스터의 제2 전도성 영역에 전기적으로 결합된다. 상기 커패시터는 커패시터 주변부(periphery)를 포함하고, 상기 트랜지스터는 상기 커패시터 주변부 내에 위치된다.
본 발명의 다른 측면에 따르면, 상기 스토리지 전극은 원주(circumference)를 포함하고 상기 트랜지스터는 상기 원주 내에 위치된다.
본 발명의 다른 측면에 따르면, 상기 커패시터는 상기 트랜지스터를 덮는(cover) 상대(counter) 전극을 더 포함한다.
본 발명의 다른 측면에 따르면, 상기 메모리 셀 구조는 상기 트랜지스터의 제1 전도성 영역에 전기적으로 연결된 비트 라인을 더 포함하고, 상기 비트 라인은 상기 실리콘 표면 아래에 위치된다.
본 발명의 다른 측면에 따르면, 상기 메모리 셀 구조는 브리지 콘택트(bridge contact)를 통해 상기 트랜지스터의 제1 전도성 영역에 전기적으로 결합되는 비트 라인을 더 포함하고, 상기 브리지 콘택트는 상기 실리콘 표면 아래에 위치되며, 상기 브리지 콘택트의 제1 측벽은 상기 비트 라인의 에지(edge)와 정렬되고, 상기 브리지 콘택트는 상부 부분(upper portion) 및 하부 부분(lower portion)을 포함하며, 상기 브리지 콘택트의 상부 부분은 상기 실리콘 기판에 접하고(abut) 상기 브리지 콘택트의 하부 부분은 제1 절연 층(isolating layer)에 의해 상기 실리콘 기판으로부터 분리된다.
본 발명의 다른 측면에 따르면, 상기 커패시터는 제1 돌출(protrusion) 영역, 제2 돌출 영역 및 연결(connection) 영역을 포함하고, 상기 연결 영역은 상기 트랜지스터의 게이트 구조 위에 있으며, 상기 제1 돌출 영역과 상기 제2 돌출 영역을 연결하고, 상기 제1 돌출 영역 및 상기 제2 돌출 영역은 상기 트랜지스터를 가둔다(confine).
본 발명의 다른 측면에 따르면, 상기 트랜지스터는 상기 게이트 구조의 제1 측면(side)을 덮고 상기 실리콘 표면 위에 위치된 제1 스페이서(spacer); 및 상기 게이트 구조의 제2 측면을 덮고 상기 실리콘 표면 위에 위치된 제2 스페이서를 포함하고; 상기 커패시터의 제2 돌출 영역은 상기 실리콘 표면으로부터 위쪽으로 연장되어 상기 제2 스페이서에 접하고, 상기 커패시터의 제1 돌출 영역은 상기 제1 스페이서에 접하고 상기 실리콘 표면 상에 있는 절연 영역으로부터 위쪽으로 연장된다.
본 발명의 다른 실시예는 메모리 셀 구조를 제공한다. 상기 메모리 셀 구조는 실리콘 기판, 트랜지스터 및 커패시터를 포함한다. 상기 실리콘 기판은 실리콘 표면을 갖는다. 상기 트랜지스터는 상기 실리콘 표면에 결합되고, 상기 트랜지스터는 게이트 구조, 제1 전도성 영역, 및 제2 전도성 영역을 포함한다. 상기 커패시터는 상기 트랜지스터의 제2 전도성 영역에 전기적으로 결합되고, 상기 커패시터는 상기 트랜지스터를 완전히 덮는다.
본 발명의 다른 측면에 따르면, 상기 커패시터는 스토리지 전극을 포함하고, 상기 스토리지 전극은 제1 돌출 영역, 제2 돌출 영역, 및 상기 트랜지스터의 상면(top side) 위에 수직으로 적층되고 상기 제1 돌출 영역과 상기 제2 돌출 영역을 연결하는 연결 영역을 포함하며, 상기 제2 돌출 영역은 상기 트랜지스터의 제2 전도성 영역에 연결된다.
본 발명의 다른 측면에 따르면, 상기 제1 돌출 영역 및 상기 제2 돌출 영역은 상기 트랜지스터를 클램핑한다.
본 발명의 다른 측면에 따르면, 상기 메모리 셀 구조는 상대 전극, 복수의 제1 트랜지스터 및 상기 복수의 제1 트랜지스터에 각각 대응하는 복수의 제1 스토리지 전극을 더 포함하고; 상기 상대 전극은 상기 복수의 제1 트랜지스터 및 상기 복수의 제1 스토리지 전극을 덮고, 상기 상대 전극은 제1 전압원에 연결된다.
본 발명의 다른 측면에 따르면, 상기 메모리 셀 구조는 상기 트랜지스터의 제1 전도성 영역에 전기적으로 결합된 비트 라인을 더 포함하고, 상기 비트 라인은 상기 실리콘 표면 아래에 위치되고, 브리지 콘택트를 통해 상기 트랜지스터의 제1 전도성 영역에 전기적으로 결합된다.
본 발명의 다른 측면에 따르면, 상기 브리지 콘택트는 상기 실리콘 표면 아래에 위치되고, 상기 브리지 콘택트의 제1 측벽은 상기 비트 라인의 에지와 정렬된다.
본 발명의 다른 측면에 따르면, 상기 브리지 콘택트는 상부 부분 및 하부 부분을 포함하고, 상기 브리지 콘택트의 상부 부분은 상기 실리콘 기판에 접하고 상기 브리지 콘택트의 하부 부분은 제1 절연 층에 의해 상기 실리콘 기판으로부터 분리된다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터는 제1 스페이서 및 제2 스페이서를 더 포함하고, 상기 제1 스페이서는 상기 게이트 구조의 제1 측면을 덮고 상기 실리콘 표면 위에 위치되며, 상기 제2 스페이서는 상기 게이트 구조의 제2 측면을 덮고 상기 실리콘 표면 위에 위치된다. 상기 스토리지 전극의 제2 돌출 영역은 상기 실리콘 표면에서 위쪽으로 연장되어 상기 제2 스페이서에 접하고, 상기 스토리지 전극의 제1 돌출 영역은 상기 제2 스페이서에 접하며, 상기 실리콘 표면 상에 있는 절연 영역으로부터 위쪽으로 연장된다.
본 발명의 다른 측면에 따르면, 상기 제1 돌출 영역의 상단(top)은 직사각형 형상(rectangular-like shape)이고, 상기 제2 돌출 영역의 상단은 다른 직사각형 형상이다.
본 발명의 다른 실시예는 셀 에어리어(area) 및 상기 셀 에어리어 내의 내부 에어리어를 포함하는 메모리 셀 구조를 제공한다. 상기 메모리 셀 구조는 트랜지스터와 커패시터를 포함한다. 상기 트랜지스터는 상기 내부 에어리어 내에 있다. 상기 커패시터는 상기 셀 에어리어 내에 있고, 상기 커패시터는 복수의 돌출 영역과 연결 영역을 포함하고, 상기 연결 영역은 상기 트랜지스터 위에 있고 상기 복수의 돌출 영역을 연결한다.
본 발명의 다른 측면에 따르면, 상기 셀 에어리어는 직사각형 형상이고, 하나의 돌출 영역의 상단은 다른 직사각형 형상이다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터는 게이트 구조, 상기 게이트 구조 위의 캡(cap) 절연 층, 제1 전도성 영역, 및 제2 전도성 영역을 포함하고, 상기 복수의 돌출 영역 중 제1 돌출 영역은 상기 캡 절연 층의 상단으로부터 위아래로 연장된다.
본 발명의 다른 측면에 따르면, 상기 복수의 돌출 영역 중 제2 돌출 영역은 상기 캡 절연 층의 상단으로부터 위아래로 연장되고, 상기 제2 돌출 영역은 상기 트랜지스터의 제2 전도성 영역에 연결된다.
본 발명의 다른 측면에 따르면, 상기 복수의 돌출 영역은 상기 트랜지스터를 가둔다.
본 발명의 다른 실시예는 메모리 셀 구조를 제공한다. 상기 메모리 셀 구조는 실리콘 기판, 트랜지스터 및 커패시터를 포함한다. 상기 실리콘 기판은 실리콘 표면을 갖는다. 상기 트랜지스터는 상기 실리콘 표면에 결합되고, 게이트 구조, 상기 게이트 구조 위의 캡 절연 층, 제1 전도성 영역, 및 제2 전도성 영역을 포함한다. 상기 커패시터는 상기 트랜지스터의 제2 전도성 영역에 전기적으로 결합되고, 상기 커패시터는 상기 트랜지스터 위에 있고 그리고 직사각형 형상인 커패시터 주변부를 포함한다.
본 발명의 다른 측면에 따르면, 상기 트랜지스터는 상기 커패시터 주변부 내에 위치된다.
본 발명의 다른 측면에 따르면, 상기 커패시터는 스토리지 전극을 더 포함하고, 상기 스토리지 전극은 제1 돌출 영역, 제2 돌출 영역, 및 상기 캡 절연 층 위에 위치하며 상기 제1 돌출 영역과 상기 제2 돌출 영역을 연결하는 연결 영역을 포함하며, 상기 제1 돌출 영역 및 상기 제2 돌출 영역은 상기 캡 절연 층의 상단으로부터 위아래로 연장된다.
본 발명의 다른 측면에 따르면, 상기 제1 돌출 영역은 상기 캡 절연 층의 상단으로부터 상기 연결 영역보다 높은 위치까지 위쪽으로 연장되고, 상기 캡 절연 층의 상단으로부터 상기 실리콘 표면까지 아래쪽으로 연장된다.
본 발명의 다른 측면에 따르면, 상기 제2 돌출 영역은 상기 캡 절연 층의 상단으로부터 상기 연결 영역보다 높은 다른 위치까지 위쪽으로 연장되고, 상기 캡 절연 층의 상단으로부터 상기 실리콘 표면까지 아래쪽으로 연장된다.
본 발명의 다른 실시예는 메모리 셀 구조를 제공한다. 상기 메모리 셀 구조는 상대 전극, 복수의 제1 트랜지스터, 및 복수의 제1 스토리지 전극을 포함한다. 상기 복수의 제1 스토리지 전극은 상기 복수의 제1 트랜지스터에 각각 대응하고; 상기 상대 전극은 상기 복수의 제1 트랜지스터 및 상기 복수의 제1 스토리지 전극을 덮고, 상기 상대 전극은 제1 전압원에 연결된다.
본 발명의 이들 및 다른 목적은 다양한 도면 및 그림에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지없이 명백해질 것이다.
도 1a는 본 발명의 일 실시예에 따른 DRAM 셀(1T1C 셀) 어레이의 제조 방법을 예시하는(illustrate) 흐름도이다.
도 1b 내지 도 1j는 도 1a를 예시하는 도면이다.
도 2는 패드-질화물 층 및 패드-산화물 층을 증착하고 STI를 형성한 후 X 방향에 따른 평면도 및 단면도를 예시하는 도면이다.
도 3은 질화물-1 층을 증착 및 에칭백하여 질화물-1 스페이서를 형성하고, SOD 및 포토레지스트 층을 증착하는 것을 예시하는 도면이다.
도 4는 포토레지스트 층에 의해 덮이지 않는 상부 에지 질화물-1 스페이서 및 SOD를 에칭 제거하는 것을 예시하는 도면이다.
도 5는 포토레지스트 층과 SOD를 벗겨내고 산화물-1 층을 성장시키는 것을 예시하는 도면이다.
도 6은 금속 층이 CMP 기술에 의해 트렌치에 증착되고 평탄화되는 것을 예시하는 도면이다.
도 7은 포토레지스트 층이 증착되는 것을 예시하는 도면이다.
도 8은 활성 영역의 단부에 대응하는 금속 층이 에칭되는 것을 예시하는 도면이다.
도 9는 포토레지스트 층이 제거되고 금속 층이 에칭백되어 언더그라운드 비트 라인이 형성되는 것을 예시하는 도면이다.
도 10은 산화물-2 층이 트렌치에 증착되는 것을 예시하는 도면이다.
도 11은 산화물-3 층, 질화물-2 층 및 포토레지스트이 증착되고, 그 다음에 산화물-3 층, 질화물-2 층 및 포토레지스트의 불필요한 부분이 제거되는 것을 예시하는 도면이다.
도 12는 포토레지스트 층, 패드-질화물 층 및 패드-산화물 층이 제거되는 것을 예시하는 도면이다.
도 13은 U자형 오목부를 생성하고, 액세스 트랜지스터의 게이트 유전 층으로서 높은 k 절연 층이 형성되며, 게이트 물질이 증착하고 에칭백되어 워드 라인 및 액세스 트랜지스터의 게이트 구조를 형성하는 것을 예시하는 도면이다.
도 14는 질화물-3 층 및 산화물-4 층이 증착되고 그다음 질화물-3 층 및 산화물-4 층을 연마하는 것을 예시하는 도면이다.
도 15는 질화물-2 층 및 산화물-3 층이 에칭 제거되는 것을 예시하는 도면이다.
도 16은 패드-질화물 층(206)이 제거되고, CVD-STI-산화물2가 에칭백되며, 질화물-4 층, 산화물-5 층, 폴리실리콘-1 층이 증착되고 에칭되는 것을 예시하는 도면이다.
도 17은 SOD가 증착 및 연마되고, 폴리실리콘-1 층의 일부 상부가 에칭되며, 캡 산화물-1 층이 증착 및 평탄화되는 것을 예시하는 도면이다.
도 18은 SOD가 에칭 제거되고 질화물-5 층(1802)이 증착되는 것을 예시하는 도면이다.
도 19는 SOD가 증착되고, 포토레지스트가 증착되며, 소스 영역을 위해 예약된 에어리어에 대응하는 SOD가 제거되는 것을 예시하는 도면이다.
도 20은 소스 영역 중심에서의 노출된 질화물-5 층과 패드-산화물 층이 에칭되고, 소스 영역의 중심에 대응하는 실리콘 물질이 디깅되어 홀-1/3을 생성하는 것을 예시하는 도면이다.
도 21은 산화물-7 층이 홀-1/3에서 열적으로 성장되는 것을 예시하는 도면이다.
도 22는 다른 SOD 층이 증착되고 에칭백되는 것을 예시하는 도면이다.
도 23은 포토레지스트가 증착되어 소스 영역에 대응하는 에어리어를 덮고 드레인 영역을 위해 예약된 에어리어를 노출시키며, 노출된 SOD, 노출된 질화물-5 층, 아래에 노출된 패드-산화물 층 및 실리콘 물질이 제거되어 홀 1/2를 생성하는 것을 예시하는 도면이다.
도 24는 포토레지스트가 제거되고, 산화물-8 층이 열적으로 성장되어 산화물-8 스페이서를 생성하는 것을 도시하는 도면이다.
도 25는 홀-1/2의 단면을 나타내는 Y2 방향을 따른 DRAM 셀 어레이의 단면을 예시하는 도면이다.
도 26은 홀-1/2 내부의 하부 에지 질화물-1 스페이서가 에칭되는 것을 예시하는 도면이다.
도 27은 질화물-5 층이 제거되는 것을 예시하는 도면이다.
도 28은 금속 층이 증착되고 에칭백되어 홀-1/2 내부에 텅스텐 플러그를 남기고, 질화물-6 층이 증착되고 에칭되는 것을 예시하는 도면이다.
도 29는 HSS 아래의 텅스텐 플러그의 일부 상부 부분이 에칭백되는 것을 예시하는 도면이다.
도 30은 텅스텐 플러그가 UGBL에 연결되는 것을 예시하는 도면이다.
도 31은 산화물-8 층의 상부 부분이 제거되는 것을 예시하는 도면이다.
도 32는 n+ 인시튜 도핑된 실리콘 층이 측방향으로 성장되어 n+ 실리콘 드레인-칼라를 형성하는 것을 예시하는 도면이다.
도 33은 산화물-9 층이 n+ 실리콘 드레인-칼라 위에서 국부적으로 열적으로 성장되는 것을 예시하는 도면이다.
도 34는 산화물-9 층이 에칭백되고, 폴리실리콘-a 층이 증착되고 에칭백되는 것을 예시하는 도면이다.
도 35는 질화물-6 스페이서가 제거되고, 폴리실리콘-b 층이 증착되고 에칭백되는 것을 예시하는 도면이다.
도 36은 모든 SOD 및 질화물-5 층이 제거되는 것을 예시하는 도면이다.
도 37은 HCoT 셀 어레이의 구조의 평면도를 예시하는 도면이다.
도 38은 금속 층이 증착되고, 금속 층의 일부 부분이 에칭백되어 W-버퍼-벽을 형성하는 것을 예시하는 도면이다.
도 39는 캡 산화물-1 층, 폴리실리콘-1 스페이서 및 패드-산화물 층이 제거되어 소스 영역 및 드레인 영역에 대응하는 HSS를 노출시키기는 것을 예시하는 도면이다.
도 40a는 상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)이 성장되는 것을 예시하는 도면이다.
도 40b는 상승된 소스 전극(EH-1S)(또는 상승된 드레인 전극(EH-1D))과 트랜지스터의 채널 영역 사이에 더 나은 전기적 연결을 형성하기 위한 포스트(post) RTA(rapid temperature annealing) 단계를 예시하는 도면이다.
도 41은 산화물-5 스페이서가 에칭되고, 산화물-a 층이 열적으로 성장 및 에칭되는 것을 예시하는 도면이다.
도 42는 상승된 소스 전극(EH-2S) 및 상승된 드레인 전극(EH-2D)이 성장되는 것을 예시하는 도면이다.
도 43은 두꺼운 SOD-1 층이 증착되고 에칭백되는 것을 예시하는 도면이다.
도 44는 WBW가 에칭 제거되는 것을 예시하는 도면이다.
도 45는 질화물-a 층이 이방성 에칭 기술을 사용하여 증착 및 에칭되는 것을 예시하는 도면이다.
도 46은 폴리실리콘-a 층 및 폴리실리콘-b 층이 제거되고, 상승된 드레인 전극(EH-1D)의 하단 일부가 에칭되는 것을 예시하는 도면이다.
도 47은 산화물-bb 층이 열적으로 성장되는 것을 예시하는 도면이다.
도 48은 질화물-스페이서 및 SOD-1 층이 제거되는 것을 예시하는 도면이다.
도 49는 높은 K-유전체-절연체-1 층이 형성되는 것을 예시하는 도면이다.
도 50은 금속 층이 증착되고 에칭백되는 것을 예시하는 도면이다.
도 51은 산화물-4 층 위의 높은 K-유전체-절연체-1이 제거되고 그다음에 산화물-4 층이 에칭 제거되는 것을 예시하는 도면이다.
도 52는 질화물-3 층의 상부 부분이 제거되고 질화물-4 스페이서의 상부 부분도 제거되는 것을 예시하는 도면이다.
도 53은 LGS-2S 및 LGS-2D이 측방향으로 성장되는 것을 예시하는 도면이다.
도 54는 질화물-cc 층이 증착되고, 그리고 LGS-2D, LGS-2S 및 질화물-cc 층이 CMP 기술에 의해 연마되는 것을 예시하는 도면이다.
도 55는 MCEPW-1이 제거되는 것을 예시하는 도면이다.
도 56은 스토리지 커패시터용 트윈 타워형 스토리지 전극이, 노출된 LGS-2D 및 노출된 LGS-2S를 시드로 사용하여 성장되는 것을 예시하는 도면이다.
도 57은 산화물-d 층이 열적으로 성장되고 이방성으로 에칭되는 것을 예시하는 도면이다.
도 58은 n+ 인시튜 도핑된 실리콘 층이 측방향으로 그리고 수직으로 성장되는 것을 예시하는 도면이다.
도 59는 산화물-d 스페이서가 제거되는 것을 예시하는 도면이다.
도 60은 높은 K-유전체-절연체-1이 제거되고, 높은 K-유전체-절연체-2가 형성되는 것을 예시하는 도면이다.
도 61은 금속 층이 증착되고 CMP 기술에 의해 연마되는 것을 예시하는 도면이다.
도 62는 MCEPW-2가 에칭백되고, STSEC-1의 상단에 있는 높은 K-유전체-절연체-2가 에칭 제거되는 것을 예시하는 도면이다.
도 63은 스토리지 커패시터의 스토리지 전극으로서의 더 크고 무겁게 n+ 인시튜 도핑된 실리콘 타워가 STSEC-1의 상단에 있는 노출된 실리콘 물질을 시드로 취하는 것에 의해 성장되고, 높은 K-유전체-절연체-2가 에칭되며, 그리고 높은 K-유전체-절연체-3이 형성되는 것을 예시하는 도면이다.
도 64는 포토레지스트가 형성되는 것을 예시하는 도면이다.
도 65는 MCEPW-2의 노출된 에지 에어리어 상의 높은 K-유전체-절연체-3이 에칭 제거되는 것을 예시하는 도면이다.
도 66은 포토레지스트가 제거되는 것을 예시하는 도면이다.
도 67은 금속 층이 증착되어 스토리지 커패시터의 상대 전극 플레이트를 완성하는 것을 예시하는 도면이다.
도 68은 신규 HCoT Cell의 개략적인 구조를 예시하는 도면이다.
도 69는 HCoT 셀의 단순화된 평면도를 예시하는 도면이다.
도 1a 내지 도 1f를 참조하며, 도 1a는 본 발명의 일 실시예에 따른 HCoT 셀 어레이의 제조 방법을 예시하는 흐름도이다.
단계(10): 시작한다.
단계(15): 기판(예: p형 실리콘 기판)을 기반으로, DRAM 셀 어레이의 활성 영역(active region)을 정의하고 STI(shallow trench isolation)를 형성한다.
단계(20): 활성 영역의 측벽(sidewall)을 따라 비대칭 스페이서(spacer)를 형성한다.
단계(25): 비대칭 스페이서 사이와 수평 실리콘 표면(horizontal silicon surface, HSS) 아래에 언더그라운드(underground) 전도성 라인(예: 비트 라인(bit line))을 형성한다.
단계(30): DRAM 셀 어레이의 워드 라인(word line)과 액세스 트랜지스터의 게이트를 형성한다.
단계(35): DRAM 셀 어레이의 액세스 트랜지스터의 드레인(drain) 영역(즉, 제1 전도성 영역) 및 소스(source) 영역(즉, 제2 전도성 영역)을 정의한다.
단계(40): 언더그라운드 비트 라인과 액세스 트랜지스터의 드레인 영역 사이에 연결을 형성한다.
단계(45): 드레인 영역과 소스 영역을 형성한다.
단계(50): 액세스 트랜지스터 위에 커패시터 타워(tower)를 형성한다.
단계(55): 종료한다.
도 1b 및 도 2를 참조한다. 단계(15)는 다음을 포함할 수 있다.
단계(102): 기판의 수평 실리콘 표면(이하, "HSS")(208) 위에 패드-산화물 층(pad-oxide layer)(204) 및 패드-질화물 층(pad-nitride layer)(206)을 증착한다.
단계(104): DRAM 셀 어레이의 활성 영역을 정의하고, 활성 영역 외부의 수평 실리콘 표면(208)에 대응하는 기판 물질(예: 실리콘 물질)의 일부를 제거하여 트렌치(trench)(210)를 생성한다.
단계(106): 트렌치(210)에 산화물 층(214)을 증착하고, 산화물 층(214)을 에칭백하여(etch back) 수평 실리콘 표면(208) 아래에 얕은 트렌치 격리(shallow trench isolation, STI)를 형성한다.
도 1c 및 도 3 내지 도 5를 참조한다. 단계(20)은 다음을 포함할 수 있다.
단계(108): 질화물-1 층(nitride-1 layer)이 증착되고 다시 에칭백되어 질화물-1 스페이서(spacer)를 형성한다(도 3).
단계(110): 스핀 온 유전체(spin-on dielectrics, SOD)(304)가 트렌치(210)에 증착되고, CMP(chemical mechanical polishing) 기술에 의해 평탄화된다(planarized)(도 3).
단계(112): 포토레지스트 층(photoresist layer)(306)이 SOD(304) 및 패드-질화물 층(206) 위에 증착된다(도 3).
단계(114): 포토레지스트 층(306)에 의해 덮이지 않은 상부 에지(upper edge) 질화물-1 스페이서 및 SOD(304)가 에칭 제거된다(etched away)(도 4).
단계(116): 포토레지스트 층(306) 및 SOD(304)가 벗겨지고(stripped off), 열적 성장(thermal growth)과 같이, 산화물-1 층(502)이 성장된다(grown)(도 5).
도 1d 및 도 6 내지 도 10을 참조한다. 단계(25)는 다음을 포함할 수 있다.
단계(118): 금속 층(metal layer)(602)이 트렌치(210)에 증착되고 CMP 기술에 의해 평탄화된다(도 6).
단계(120): 포토레지스트 층(702)이 증착되고 패턴화된다(patterned)(도 7).
단계(122): 활성 영역의 단부(end)에 대응하는 금속 층(602)이 에칭되어 다수의 전도성 라인을 형성한다(도 8).
단계(124): 포토레지스트 층(702)이 제거되고, 금속 층(602)(다수의 전도성 라인)이 에칭백되어 언더그라운드 비트 라인(underground bit line, UGBL)(902) 또는 언더그라운드 전도성 라인을 형성한다(도 9).
단계(126): 산화물-2 층(1002)이 트렌치(210)에 증착되고 CMP 기술에 의해 평탄화된다(도 10).
도 1e 및 도 11 내지 도 15를 참조한다. 단계(30)는 다음을 포함할 수 있다.
단계(128): 두꺼운 산화물-3 층(1102), 두꺼운 질화물-2 층(1104), 및 패턴화된 포토레지스트 층(1106)이 증착되고, 그다음에 산화물-3 층(1102), 질화물-2 층(1104)의 불필요한 부분들이 에칭되거나 제거된다(도 11).
단계(130): 패턴화된 포토레지스트 층(1106), 패드-질화물 층(206) 및 패드-산화물 층(204)이 제거되고, HSS가 드러날(revealed) 수 있다(도 12).
단계(132): 드러난 HSS가 에칭되어 U자형 오목부(U-shaped concave)를 생성하고, 높은 k 절연체 층(high-k insulator layer)(1304)이 형성되며, 게이트 물질(1306)(예: 텅스텐)이 증착되고 그다음 에칭백되어 워드 라인 및 액세스 트랜지스터의 게이트 구조를 형성한다(도 13). 이러한 액세스 트랜지스터는 U-트랜지스터로 명명될 수 있다.
단계(134): 질화물-3 층(1402)을 증착한 후 에칭백하고, 이어서 산화물-4 층(1404)을 증착하며, 그다음 산화물-4 층(1404)을 에칭백 또는 평탄화한다(도 14).
단계(136): 질화물-2 층(1104) 및 산화물-3 층(1102)을 에칭 제거한다(도 15).
도 1f 및 도 16 내지 도 22를 참조한다. 단계(35)는 다음을 포함할 수 있다.
단계(138): 패드-질화물 층(206)을 제거하고, CVD-STI-산화물2를 패드-산화물 층(204)의 상단(top)까지 에칭백한다.
단계(140): 질화물-4 층(1602), 산화물-5 층(1604) 및 폴리실리콘-1 층(a polysilicon-1 layer)(1606)을 각각 증착 및 이방성 에칭(anisotropic etch)한다(도 16).
단계(142): SOD(spin-on dielectric)(1702)를 증착한 다음 CMP하고, 폴리실리콘-1 층(1606)의 상부 부분을 에칭하며, 캡-산화물-1 층(cap-oxide-1 layer)(1704)을 증착한 다음 CMP한다(도 17).
단계(144): SOD(1702)를 제거한 다음, 질화물-5 층(1802)을 증착한다(도 18).
단계(146): SOD(1902)를 증착한 다음 CMP하고, 포토레지스트(1904)를 증착하고, 그다음에 원하지 않는 SOD(1902)를 에칭백한다(도 19).
단계(148): 노출된 질화물-5 층(1802), 패드-산화물 층(204), 및 HSS-1/3에 대응하는 실리콘 물질을 에칭하여 홀(hole)-1/3을 생성한다(도 20).
단계(150): 포토레지스트(1904)를 제거하고, 산화물-7 층(2102)을 열적으로 성장시킨다(thermally grow)(도 21).
단계(152): 산화물-7 층(2102) 상에 다른 SOD 층(2202)을 증착한 다음, 다른 SOD 층(2202)을 에칭백한다(도 22).
도 1g 및 도 23 내지 도 33을 참조한다. 단계(40)는 다음을 포함할 수 있다.
단계(154): 포토레지스트(2302)를 증착하고, 노출된 SOD(1902), 노출된 질화물-5 층(1802) 및 노출된 패드-산화물 층(204)을 제거하며; 그런 다음 HSS-1/2에 대응하는 실리콘 물질을 디깅하고(dig) 제거하여 홀 1/2를 생성한다(도 23).
단계(156): 포토레지스트(2302)를 제거하고, 산화물-8 층(2402)을 열적으로 성장시킨다(도 24 및 도 25).
단계(158): 하부 에지(lower edge) 질화물-1 스페이서를 제거하여 언더그라운드 비트 라인의 측벽을 드러내고, 질화물-5 층(1802)을 제거한다(도 26).
단계(160): UGBL의 측벽과 접촉하도록 홀-1/2에 금속 층(2802)을 증착한 다음, 질화물-6 층(2804)을 증착 및 에칭백하여 질화물-6 스페이서를 생성한다(도 28).
단계(162): 금속 층(2802)의 상부 부분을 에칭백한다(도 29).
단계(164): 산화물-8 층(2402)의 상부 부분을 에칭백하여 홀-1/2에 대응하는 실리콘 물질을 드러낸다(도 31).
단계(166): 드레인 영역 및 텅스텐 플러그(Tungsten plug)와 접촉하도록, 드러낸 실리콘 물질에 기반하여 n+ 인시튜 도핑된(in-situ doped) 실리콘 층(3202)을 측방향으로(laterally) 성장시킨다(도 32).
단계(168): n+ 인시튜 도핑된 실리콘 층(3202)(도 33) 위에 산화물-9 층(3302)을 열적으로 성장시킨다(도 33).
도 1h 및 도 34 내지 도 42를 참조한다. 단계(45)는 다음을 포함할 수 있다.
단계(170): 산화물-9 층(3302)을 에칭백하고, 폴리실리콘-a 층(polysilicon-a layer)(3402)을 증착 및 에칭백한다(도 34).
단계(171): 질화물-6 스페이서를 제거하고, 폴리실리콘-b 층(3502)(도 35)을 증착 및 에칭백한다(도 35).
단계(172): 모든 SOD 및 질화물-5 층(1802)을 제거한다(도 36).
단계(173): 금속 층(예: 텅스텐)(3802)을 증착하고 에칭백한다(도 38).
단계(174): 캡-산화물-1 층(1704), 폴리실리콘-1 스페이서, 및 패드-산화물 층(204)을 에칭 제거한다(도 39).
단계(175): 선택적 에피택시 실리콘 성장 기술(selective epitaxy silicon growth technology)을 사용하여 상승된(elevated) 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)를 모두 성장시킨다(도 40a).
단계(176): 산화물-5 스페이서를 에칭 제거하고, 산화물-a 층(4102)을 열적으로 성장시키고 에칭한다(도 41).
단계(177): 상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)의 노출된 실리콘 표면을 사용하여, 상승된 소스 전극(EH-2S) 및 상승된 드레인 전극(EH-2D)을 성장시킨다(도 42).
도 1i, 도 1j 및 도 43 내지 도 67를 참조한다. 단계(50)는 다음을 포함할 수 있다.
단계(178): SOD-1 층(4302)을 증착 및 에칭백한다(도 43).
단계(179): W-버퍼-벽(W-Buffer-Wall, WBW)을 에칭 제거한다(도 44).
단계(180): 질화물-a 층(4502)을 증착 및 에칭한다(도 45).
단계(181): 폴리실리콘-a 층(3402) 및 폴리실리콘-b 층(3502)을 제거하고, 등방성(isotropic) 에칭 기술을 사용하여, 상승된 드레인 전극(EH-1D)의 일부 하단(bottom)의 일부를 에칭한다(도 46).
단계(182): 산화물-bb 층(4702)을 열적으로 성장시킨다(도 47).
단계(183): 등방성 에칭 기술을 사용하여 질화물-a 스페이서 및 SOD-1 층(4302)을 제거한다(도 48).
단계(184): 높은 K-유전체-절연체-1 층(high-K-dielectric-insulator-1 layer)(4902)을 형성한다(도 49).
단계(185): 금속 층(5002)을 증착하고 에칭백하여 MCEPW-1을 생성한다(도 50).
단계(186): 산화물-4 층(1404) 위의 높은 K-유전체-절연체-1(4902)을 제거하고 산화물-4 층(1404)을 에칭 제거한다(도 51).
단계(187): 질화물-3 층(1402) 및 질화물-4 스페이서를 에칭한다(도 52).
단계(188): EH-2 전극의 노출된 실리콘 측벽을 사용하여 질화물-3 층(1402) 위에 n+ 인시튜 도핑된 실리콘 물질을 측방향으로 성장시킨다(도 53).
단계(189): 질화물-cc 층(5402)을 증착한다(도 54).
단계(109): MCEPW-1을 제거한다(도 55).
단계(191): 노출된 LGS-2D 및 노출된 LGS-2S를 시드(seed)로 사용하여 트윈 타워형 스토리지 전극(twin-tower-like storage electrode)을 생성하는 선택적 에피택시(epitaxy) 실리콘 성장을 수행한다(도 56).
단계(192): 산화물-d 층(5702)을 열적으로 성장시키고 이방성으로 에칭하며, 질화물-cc 층(5402)을 제거한다(도 57).
단계(193): 선택적 에피택시 실리콘 성장 기술을 사용하여 LGS-2D 및 LGS-2S 모두의 노출된 실리콘 에어리어로부터, n+ 인시튜 도핑된 실리콘 층을 측방향으로 그리고 수직으로 더 많이 성장시킨다(도 58).
단계(194): 산화물-d 스페이서를 제거한다(도 59).
단계(195): 높은 K-유전체-절연체-1(4902)을 제거하고, 높은 K-유전체-절연체-2(6002)를 형성한다(도 60).
단계(196): 금속 층(예: 텅스텐)(6102)을 증착하고, 그다음 CMP 기술을 사용하여 금속 층(6102)을 연마한다(polish)(도 61).
단계(197): MCEPW-2를 에칭백한 다음 STSEC-1 상단의 높은 K-유전체 절연체-2(6002)를 에칭 제거한다(도 62).
단계(198): n+ 인시튜 도핑된 실리콘 타워(6301)를 더 크고 두껍게 성장시키고, 높은 K-유전체-절연체-2(6002)를 에칭하며, 높은 K-유전체-절연체-3(6302)을 형성한다(도 63).
단계(199): 포토레지스트(6402)를 형성한다(도 64).
단계(200): MCEPW-2의 노출된 에지 에어리어 상의 높은 K-유전체-절연체-3(6302)을 에칭 제거한다(도 65).
단계(201): 포토레지스트(6402)를 제거한다(도 66).
단계(202): 두꺼운 금속 층(6702)을 증착하고 에칭백하여 HCoT 셀을 완성한다(도 67).
전술한 프로세스 단계(언더그라운드 비트 라인에 대해 도 6, 워드 라인, 커패시터의 전극 및/또는 상대 전극(counter electrode) 등에 대해 도 13에 도시된 바와 같이)에서 사용되는 금속 층의 가능한 물질은 텅스텐일 수 있고, 그러나 산화물 또는 산화 프로세스에 대한 텅스텐 물질의 감도로 인해, 텅스텐 층이 다른 TiN 층 또는 적절한 층으로 덮일 수 있는 것이 더 좋다. 본 발명에서, 텅스텐 층에 대한 상세한 보호 프로세스는 설명하지 않으나, 텅스텐 층을 포함하는 금속 층이 그 위의 산화를 방지하기 위해 잘 처리되는 것으로 가정한다. 물론, 통합 프로세스에서 적절하게 삽입되지 않는 특정 유형의 금속 물질에 제한을 두지 않고 언더그라운드 비트 라인 및 워드 라인에 적합하게 사용되는 적절한 금속 층이 몇 가지 있다.
전술한 제조 방법을 구체적으로 설명하면 다음과 같다. p형 실리콘 웨이퍼(p-type silicon wafer)(즉, p형 기판(202))로 시작한다. 단계(102)에서, 도 2의 (a)에 도시된 바와 같이, 패드-산화물 층(204)은 수평 표면(208)(즉, 기판이 실리콘 기판이면 수평 실리콘 표면(horizontal silicon surface, HSS) 또는 원래 실리콘 표면(original silicon surface, OSS)으로 명명되며, 이하 수평 실리콘 표면 또는 HSS가 예로서 사용됨) 위에 형성되고, 그다음 패드-질화물 층(206)이 패드-산화물 층(204) 위에 증착된다.
단계(104)에서, DRAM 셀 어레이의 활성 영역이 포토리소그래피 마스크(photolithographic mask) 기술에 의해 정의될 수 있으며, 도 2의 (a)에 도시된 바와 같이, DRAM 셀 어레이의 활성 영역은 패드-산화물 층(204) 및 패드 질화물 층(206)에 대응하고, 활성 영역 패턴 외부의 수평 실리콘 표면(208)은 이에 따라 노출된다. 활성 영역 패턴 외부의 수평 실리콘 표면(208)이 노출되기 때문에, 활성 영역 패턴 외부의 수평 실리콘 표면(208)에 대응하는 실리콘 물질의 일부가 이방성 에칭 기술에 의해 제거되어 트렌치(또는 커낼(canal))(210)를 생성할 수 있고, 예를 들어, 트렌치(210)는 HSS 아래에서 250nm 깊이일 수 있다.
단계(106)에서, 트렌치(210)를 완전히 채우도록 산화물 층(214)이 증착되고, 그다음 트렌치(210) 내부의 STI가 HSS 아래에 형성되도록 산화물 층(214)이 에칭백된다. 또한, 도 2의 (b)는 도 2의 (a)에 대응하는 평면도이고, 여기서 도 2의 (a)는 도 2의 (b)에 도시된 X 방향에 따른 단면도이다. 또한, 도 2의 (a)에 도시된 바와 같이, 예를 들어, 트렌치(210)가 HSS 아래 250nm 깊이이면, STI는 약 50nm의 두께를 갖고 STI의 상단은 HSS 아래 약 200nm 깊이이다.
단계(108)에서, 도 3의 (a)에 도시된 바와 같이, 트렌치(210)의 양 에지(즉, 상부 에지 및 하부 에지)를 따라 질화물-1 스페이서를 생성하기 위해 질화물-1 층을 이방성 에칭에 의해 증착 및 에칭한다. 단계(110)에서, 도 3의 (a)에 도시된 바와 같이, SOD(304)는 트렌치(210)를 채우도록 STI 위의 트렌치(210)에 증착된다. 그다음, SOD(304)는 패드-질화물 층(206)의 상단만큼 높은 SOD(304)의 상단을 만들기 위해 CMP 기술에 의해 평탄화된다.
단계(112)에서, 도 3의 (a)에 도시된 바와 같이, 트렌치(210)의 하부 에지를 따르는 질화물-1 스페이서의 하부 에지 질화물-1 스페이서가, 포토레지스트 층(306)을 통해 포토리소그래피 마스크 기술을 이용하는 것에 의해 보호되지만, 트렌치(210)의 상부 에지를 따르는 질화물-1 스페이서의 상부 에지 질화물-1 스페이서는 보호되지 않는다. 즉, 포토레지스트 층(306)이 SOD(304) 및 패드-질화물 층(206) 위에 증착된 후, 상부 에지 질화물-1 스페이서 위의 포토레지스트 층(306)의 일부는 제거되지만 하부 에지 질화물-1 스페이서 위의 포토레지스트 층(306)의 일부는 유지되기 때문에, 하부 에지 질화물-1 스페이서는 보호될 수 있고 상부 에지 질화물-1 스페이서는 나중에 제거될 수 있다. 또한, 도 3의 (b)는 도 3의 (a)에 대응하는 평면도이고, 도 3의 (a)는 도 3의 (b)에 도시된 Y 방향의 절단선에 따른 단면도이다. 단계(114)에서, 도 4에 도시된 바와 같이, 포토레지스트 층(306)에 의해 덮이지 않은 상부 에지 질화물-1 스페이서 및 SOD(304)는 에칭 프로세스에 의해 에칭 제거된다.
단계(116)에서, 도 5에 도시된 바와 같이, 포토레지스트 층(306)과 SOD(304)는 모두 벗겨지고, 여기서 SOD(304)는 열 산화물 및 일부 증착된 산화물의 에칭률(etching rate)보다 훨씬 더 높은 에칭률을 갖는다. 그다음, 산화물-1 층(502)은 열적으로 성장되어 트렌치(210)의 상부 에지를 덮도록 산화물-1 스페이서를 형성하고, 여기서 산화물-1 층(502)은 패드-질화물 층(206) 위에서 성장되지 않고, STI는 그 위에 추가된 훨씬 더 얇은 산화물 층(산화물-1/STI 층(504)이라고 함)을 가질 수 있다. 도 5에 도시된 바와 같이, 단계(116)는 트렌치(210)의 2개의 대칭적인 에지(상부 에지 및 하부 에지) 상에 비대칭 스페이서(하부 에지 질화물-1 스페이서 및 산화물-1 스페이서)를 각각 생성한다. 예를 들어, 산화물-1 스페이서의 두께는 4nm이고, 하부 에지 질화물-1 스페이서의 두께는 3nm이다. 다시 말해서, 활성 영역의 측벽을 따라 비대칭 스페이서가 형성된다. 비대칭 스페이서의 구조(도 5에 도시됨)와 위에서 언급된 관련 단계는 본 발명의 핵심 발명이며, 이를 트렌치 또는 캐널의 대칭적인 2개의 대칭적인 에지 상의 비대칭 스페이서(asymmetric spacers on two symmetrical edge, ASoSE)로 명명한다.
단계(118)에서, 도 6에 도시된 바와 같이, 금속 층(602)(또는 후속 처리 조건을 유지해야 하는 전도성 물질)이 트렌치(210)를 완전히 채우도록 증착되고, 금속 층(602)의 상단이 패드-질화물 층(206)(도 6에 도시됨)의 상단과 동일하게 평평하도록(leveled off) CMP 기술에 의해 평탄화된다. 또한, 본 발명의 일 실시예에서, 금속 층(602)은 W로 약칭되는 텅스텐일 수 있다.
단계(120)에서, 도 7에 도시된 바와 같이, 포토레지스트 층(702)은 하부 에지 질화물-1 스페이서 및 산화물-1 스페이서 모두를 덮지만, 활성 영역의 단부에 대응하는 하부 에지 질화물-1 스페이서 및 산화물-1 스페이서의 2개의 에지를 노출시키도록 증착된다.
단계(122)에서, 도 8에 도시된 바와 같이, 활성 영역의 단부에 대응하는 금속 층(602)은 산화물-1/STI 층(504)의 상단이 노출되어 다수의 전도성 라인(즉, 금속 층(602))을 분리할 때까지 에칭된다.
단계(124)에서, 도 9의 (a)에 도시된 바와 같이, 포토레지스트 층(702)이 제거된 후, 금속 층(602)은 에칭백되지만 트렌치(210) 내부에 적당한 두께만 남겨져 전도성 라인 또는 언더그라운드 비트 라인(UGBL)(902)을 형성하며, 언더그라운드 비트 라인(902)의 상단은 HSS보다 훨씬 더 낮다(예를 들어, 언더그라운드 비트 라인(902)의 두께는 약 40nm임). 또한, 도 9의 (a)에 도시된 바와 같이, 언더그라운드 비트 라인(UGBL)(902)은 STI의 상단 상에 있으며, 언더그라운드 비트 라인(UGBL)(902)의 양쪽 측벽은 비대칭 스페이서, 즉 하부 에지 질화물-1 스페이서 및 산화물-1 스페이서에 의해 각각 경계가 지정된다. 또한, 도 9의 (a)는 도 9의 (b)에 도시된 Y 방향을 따른 단면도이다.
단계(126)에서, 도 10(도 9의 (b)에 도시된 Y 방향을 따른 단면도)에 도시된 바와 같이, 산화물-2 층(1002)(CVD-STI-산화물2라고도 함)은 언더그라운드 비트 라인(902) 위의 트렌치(210)를 채울 만큼 충분히 두꺼워야 하며, 그다음 산화물-2 층(1002)은 다시 연마되어 패드-질화물 층(206)의 상단만큼 높게 평평하게 된(leveled) 일부 부분을 예약하고, 하부 에지 질화물-1 스페이서와 산화물-1 스페이서를 모두 덮는다. 도 10에 도시된 바와 같이, 단계(126)는 언더그라운드 비트 라인(902)(즉, 상호접속 라인(interconnection line))이 트렌치(210) 내부의 모든 절연체(즉, 절연 영역(isolation region))에 의해 임베디드되고(embedded) 경계를 이루도록 될 수 있으며(나중에 언더그라운드 비트 라인(902)은 DRAM 셀 어레이의 액세스 트랜지스터의 드레인에 연결될 것임), 이는 절연체로 둘러싸인 언더그라운드 비트 라인(underground bit-line, UGBL)으로 명명된다. UGBL은 본 발명의 또 다른 핵심 발명이다.
다음 설명은 DRAM 셀(1T1C 셀) 어레이의 액세스 트랜지스터와 워드 라인을 모두 형성하는 방법을 소개하고, 워드 라인은 자체 정렬 방법으로 액세스 트랜지스터의 모든 연관된 게이트 구조를 동시에 연결하며, 따라서 게이트 구조와 워드 라인은 모두 텅스텐(W)과 같은 하나의 금속 바디(body)로서 연결된다.
단계(128)에서, 도 11의 (a)에 도시된 바와 같이, 먼저 두꺼운 산화물-3 층(1102), 두꺼운 질화물-2 층(1104), 및 패턴화된 포토레지스트(1106)가 증착된다. 그다음, 산화물-3 층(1102) 및 질화물-2 층(1104)의 불필요한 부분이 에칭 기술을 사용하여 제거된다. 트랜지스터/워드 라인 패턴은 산화물-3 층(1102)과 질화물-2 층(1104)의 복합 층(composite layer)에 의해 정의되며, 여기서 산화물-3 층(1102)과 질화물-2 층(1104)의 복합 층은 활성 영역의 방향에 수직인 방향으로 다중 스트라이프(multiple stripe)로 구성된다. 따라서, 도 11의 (a) 및 도 11의 (b)에 도시된 바와 같이, 액세스 트랜지스터 및 워드 라인을 정의하기 위한 세로(longitudinal)(Y 방향) 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104))가 형성되며, 여기서 활성 영역은 세로 스트라이프 사이의 교차점 정사각형(cross-point square)에 위치하며, 여기서 도 11의 (a)는 도 11이 (b)에 도시된 X 방향을 따른 단면도이다.
도 11(b)에 도시된 바와 같이, 평면도는 패드-질화물 층(206) 및 패드-산화물 층(204) 위의 산화물-3 층(1102) 및 질화물-2 층(1104)의 세로 스트라이프가 있는 패브릭형 체커보드 패턴(fabric-like checkerboard pattern)을 나타내며, 활성 영역 및 STI는 모두 수평 방향(즉, 도 11의 (b)에 도시된 X 방향)에 있다. 활성 영역은 액세스 트랜지스터가 일종의 자체 정렬 기술로 만들어지도록 한다. 하나의 처리 단계에서 액세스 트랜지스터의 게이트 구조와 워드 라인을 만드는 자체 정렬 구조를 만들기 위한 이러한 체커보드 패브릭 제안은 본 발명의 또 다른 핵심 발명이다.
단계(130)에서, 도 12의 (a)에 도시된 바와 같이, 패드-질화물 층(206)은 에칭되지만 패드-산화물 층(204)은 유지되도록 포토레지스트 층(1106)은 유지되고, 도 12의 (b)에 도시된 바와 같이, 포토레지스트 층(1106) 및 패드-산화물 층(204) 모두가 제거된다. 그 결과, 수평 실리콘 표면(208)(즉, HSS)은 활성 영역에 대응하는 교차점 정사각형(도 12의 (b)에 도시됨)에서 노출된다.
단계(132)에서, 도 13에 도시된 바와 같이, 교차점 정사각형에서 노출된 HSS는 이방성 에칭 기술에 의해 에칭되어 오목부(concave)(U자형과 같은)를 생성하며, 여기서 U자형(U-shaped) 오목부는 액세스 트랜지스터의 U자형 채널(1302)을 위한 것이고, 예를 들어 U자형 오목부의 수직 깊이는 HSS로부터 약 60nm일 수 있다. 액세스 트랜지스터의 U자형 오목부가 노출되므로, 채널 도핑(doping) 설계는 후속적인 높은 k 금속 게이트 구조 형성 후 액세스 트랜지스터의 원하는 임계 전압을 위한 U자형 오목부의 U자형 채널(1302)을 도핑하기 위해 다소 잘 설계된 붕소(boron)(p형 도펀트(dopant)) 농도에 의해 달성될 수 있다. 적절한 높은 k 절연체 층(1304)은 액세스 트랜지스터의 게이트 유전체 층으로서 형성되며, 높은 k 절연체 층(1304)의 2개의 에지의 상단은 HSS보다 높다. 그 후, 워드 라인 컨덕턴스(conductance)에 적합하고 액세스 트랜지스터가 더 낮은 임계 전압을 갖도록 목표로 하는 일함수(work-function) 성능을 달성할 수 있는 적절한 게이트 물질(1306)를 선택한다(적절한 게이트 물질(1306)을 선택하는 목표는 부스트된(boosted) 워드 라인 전압 레벨을 가능한 한 낮게 하지만 커패시터로 복원될 충분한 양의 전하를 완료하는 데 충분한 디바이스 구동을 제공하고, 다른 한편으로는 신호 감지(sensing)를 위한 더 빠른 전하 전송을 촉진함).
게이트 물질(1306)은 2개의 인접한 세로 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이의 U자형 오목부(도 13에 도시됨)를 채우기에 충분히 두껍다. 그다음, 게이트 물질(1306)은 2개의 인접한 세로 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이에 끼워진 세로(Y 방향) 워드 라인을 생성하도록 에칭백된다. 예를 들어, 게이트 물질(1306)은 적절한 채널 도핑 농도를 가지면 액세스 트랜지스터의 원하는 더 낮은 임계 전압의 설계를 허용하는 높은 k 금속 게이트 구조를 형성하는 텅스텐(W)일 수 있다.
U자형 채널(1302)을 가진 새로 제안된 액세스 트랜지스터(이하 U-트랜지스터라고 함)는 최신 매립 워드 라인 설계(the state-of-the-art buried word line design)에서 일반적으로 사용되는 리세스된 트랜지스터(recessed transistor)와 상이하다. U-트랜지스터는 Y 방향(즉, 채널 폭 방향)을 따라 CVD-STI-산화물2에 의해 경계가 지정된 2개의 측면을 갖는 바디 및 채널 길이를 가지며, 채널 길이는 U-트랜지스터의 드레인에 대응하는 측면 상의 U자형 채널(1302)의 하나의 에지의 깊이, U자형 채널(1302)의 하단의 길이, 및 U-트랜지스터의 소스에 대응하는 측면 상의 U자형 채널(1302)의 다른 에지의 깊이를 포함한다. 예를 들어, U자형 오목부의 수직 깊이가 약 60nm이고 U자형 오목부의 U 개구(opening)가 X 방향(즉, 채널 길이 방향)을 따라 약 7nm이면, U-트랜지스터의 전체 채널 길이는 약 127nm이다. 이에 반해서, 리세스된 트랜지스터의 채널 길이는 리세스된 트랜지스터의 게이트 물질이 얼마나 깊게 리세스되고, 리세스된 트랜지스터의 소스 및 드레인 접합(junction)이 얼마나 깊게 형성되는지에 따라 더 의존해야 한다.
U-트랜지스터와 리세스된 트랜지스터 사이의 구조 차이로 인해, U-트랜지스터의 채널 길이는 특히 U-트랜지스터의 채널 길이가 U-트랜지스터의 게이트 높이에 의존하지 않을 때 훨씬 더 잘 제어될 수 있다. 또한 HSS가 고정되어 있으므로, U-트랜지스터의 드레인 및 소스 각각의 도펀트 농도 프로파일은, U-트랜지스터의 드레인과 소스를 완성하는 방법에 대해 나중에 설명하는 바와 같이 더 명확하게 밝혀진 것처럼, 더 적은 디바이스 설계 파라미터 변동으로 훨씬 더 제어 가능하다. 또한, 2개의 인접한 세로 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이의 자기 정렬에 의해 세로 방향으로 U-트랜지스터의 게이트 구조와 워드 라인을 동시에 형성하는 것은, 워드 라인이 HSS 아래에 있지 않는 방식이며, 여기서, 워드 라인이 HSS 아래에 있지 않다는 것은, 일반적으로 사용되는 매립 워드 라인과 상당히 상이한 설계 및 성능 파라미터를 제시한다(present). 또한, 워드 라인(즉, 게이트 물질(1306))의 높이는 에칭백 기술을 사용하여 복합 층(산화물-3 층(1102) 및 질화물-2 층(1104)로 구성됨)의 높이보다 낮게 설계된다(도 13에 도시됨). 워드 라인에 대해 자기 정렬로 연결된 U-트랜지스터의 게이트 구조의 구조 설계는 본 발명의 또 다른 핵심 발명이다.
단계(134)에서, 도 14에 도시된 바와 같이, 질화물-3 층(1402)(즉, 유전체 캡)이 증착되고 산화물-4 층(1404)이 후속적으로 증착되며, 여기서 질화물-3 층(1402) 및 산화물-4 층(1404)은 2개의 인접한 세로 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이의 빈 공간(vacancy)을 채우기에 충분히 큰 총 두께로 적층된다. 그다음, 산화물-4 층(1404) 및 질화물-3 층(1402)은 에칭백(또는 연마백(polished back))되어, 워드 라인(즉, 게이트 물질(1306)) 바로 위의 산화물-4 층(1404) 및 질화물-3 층(1402)으로 이루어진 복합 스택(composite stack)을 형성하기 위해 질화물-2 층(1104)의 상단과 평평하게 된다.
단계(136)에서, 도 15에 도시된 바와 같이, 질화물-2 층(1104)은 이방성 에칭 기술에 의해 에칭 제거되고, 산화물-4 층(1404)/질화물-3 층(1402)은 워드 라인 위에 남겨진다. 그다음, 산화물-3 층(1102)은 또한 이방성 에칭에 의해 에칭 제거되어 패드-질화물 층(206)을 노출시킨다. 게이트 구조(예: 산화물-4 층(1404)/질화물-3 층(1402)/게이트 물질(1306))는 U자형 오목부 내부의 U-트랜지스터의 게이트와 세로 방향(즉, Y 방향)의 워드 라인 모두에 대해 달성된다.
단계(138)에서, 도 16에 도시된 바와 같이, 패드-질화물 층(206)은 패드-산화물 층(204)을 남기기 위해 모든 곳에서 제거된다. CVD-STI-산화물2(즉, 산화물-2 층(1002))은 패드-산화물 층(204)의 상단만큼 높이로 평평하게 되도록 에칭백된다.
단계(140)에서, 도 16에 도시된 바와 같이, 질화물-4 층(1602)이 증착되고 이방성 에칭 기술에 의해 에칭되어, 잘 설계된 적절한 두께를 갖는 질화물-4 스페이서를 생성한다. 그다음, 산화물-5 층(1604)이 증착되고 이방성 에칭 기술에 의해 에칭되어 산화물-5 스페이서를 생성한다. 그다음, 폴리실리콘-1 층(1606)(진성(intrinsic) 및 도핑되지 않음)이 전체 표면 위에 증착되고 이방성 에칭 기술에 의해 에칭되어 폴리실리콘-1 스페이서를 생성하여, 둘러싼(surround) 워드 라인(예: 워드 라인-1, 워드 라인-2, 워드 라인-3)을 만든다. 따라서 요약하면, 폴리실리콘-1 스페이서는 산화물-5 스페이서 외부에 있고, 산화물-5 스페이서는 질화물-4 스페이서 외부에 있으며, 위에서 언급한 모든 스페이서는 게이트 구조(예: 산화물-4 층(1404)/질화물-3 층(1402)/게이트 물질(1306))를 따라 둘러싸여 있다.
도 16 및 도 17에 도시된 바와 같이, 워드 라인과 비트 라인이 있는 DRAM 셀 어레이를 설명하는 편의와 명료성을 위해, 중심에 위치한 워드 라인은 워드 라인-1(액세스 트랜지스터 AQ1에 대응)로 라벨링되고(labeled), 워드 라인-1의 왼쪽 옆에 있는 워드 라인은 워드 라인-2(액세스 트랜지스터 AQ1의 왼쪽 옆에 있는 액세스 트랜지스터 AQ2에 대응)로 라벨링되며, 여전히 패드 산화물 층(204)에 의해 덮인, 워드 라인-1과 워드 라인-2 사이의 드레인 영역(드레인-1 및 드레인-2)은 액세스 트랜지스터 AQ1의 드레인 및 액세스 트랜지스터 AQ2의 드레인을 위해 예약된다. 워드 라인-1의 오른쪽 옆에 있는 워드 라인은 워드 라인-3(액세스 트랜지스터 AQ1의 오른쪽 옆에 있는 액세스 트랜지스터 AQ3에 대응)로 라벨링되고, 여전히 패드-산화물 층(204)에 의해 덮힌, 워드 라인-1과 워드 라인-3 사이의 소스 영역(소스-1 및 소스-3)은, 액세스 트랜지스터 AQ1의 소스 및 우측 액세스 트랜지스터 AQ3의 소스를 위해 예약된다.
단계(142)에서, 도 17에 도시된 바와 같이, SOD(1702)가 증착되며, 여기서 SOD(1702)는 워드 라인들 사이의 빈 공간(드레인 영역 및 소스 영역에 대응)을 채우기에 충분히 두껍고, 그다음 SOD(1702)는 CMP 기술에 의해 산화물-4 층(1404)의 상단과 함께 평평한 레벨로 연마된다. 그다음, 폴리실리콘-1 층(1606)의 일부 상부가 이방성 에칭 기술에 의해 에칭된다. 그다음, 캡-산화물-1 층(1704)이 증착되어 폴리실리콘-1 스페이서의 상단 상의 빈 공간을 채운 다음, CMP 기술에 의해 평탄화되어 산화물-4 층(1404)의 상단만큼 높게 평평하게 된다.
단계(144)에서, 도 18에 도시된 바와 같이, SOD(1702)가 에칭되어 제거되고, 여기서 SOD(1702)는 잘 유지되도록 증착되거나 열적으로 성장된 산화물 층의 에칭률보다 훨씬 더 높은 에칭률을 갖는다. 그다음, 질화물-5 층(1802)이 도 18에 도시된 전체 표면 위에 증착된다.
단계(146)에서, 도 19에 도시된 바와 같이, SOD(1902)는 모든 워드 라인들 사이의 빈 공간을 채우기에 충분히 두껍게 증착된 다음, SOD(1902)는 질화물-5 층(1802)의 상단과 함께 평평한 레벨로 다시 연마된다. 그런 다음, 포토레지스트(1904)는 드레인 영역(즉, 드레인-1 및 드레인-2)을 위해 예약된 에어리어를 덮고 소스 영역(즉, 소스-1 및 소스-3)을 위해 예약된 에어리어를 노출시키도록, 평평한 표면 상에 증착된다. 그다음, 소스 영역을 위해 예약된 에어리어에 대응하는 SOD(1902)는 모든 워드 라인을 둘러싸는 질화물-5 층(1802)을 자체 정렬 마스크로서 이용하는 것에 의해 제거된다. SOD(1902)에 원하는 패턴이 전사되면서 불필요한 포토레지스트가 모두 제거되어 도 19에 도시된 바와 같이 SOD(1902)가 평탄화된다.
단계(148)에서, 도 20에 도시된 바와 같이, 2개의 워드 라인(워드 라인-1 및 워드 라인-3) 사이의 소스 영역 중심에서, 노출된 질화물-5 층(1802) 및 패드-산화물 층(204)이 에칭 제거되어 HSS를 노출시킨다. 노출된 HSS는 액세스 트랜지스터 AQ1의 소스-1과 액세스 트랜지스터 AQ3의 소스-3 사이에 위치하기 때문에, 소스-1과 소스-3 사이의 노출된 HSS를 HSS-1/3이라고 할 수 있다. 도 20에 도시된 바와 같이, 워드 라인-1과 워드 라인-2 사이의 HSS-1/2는 드레인-1(즉, 액세스 트랜지스터 AQ1의 드레인) 및 드레인-2(즉, 액세스 트랜지스터 AQ2의 드레인)에 대한 위치 및 또는 액세스 트랜지스터 AQ1, AQ2를 UGBL에 수직으로 연결하기 위한 위치로도 사용된다. 또한, 워드 라인-1의 다른 오른쪽 측면 상에서, 워드 라인-1과 워드 라인-3 사이의 HSS-1/3은 소스-1(즉, 액세스 트랜지스터 AQ1의 소스)과 소스-3(즉, 액세스 트랜지스터 AQ3의 소스)에 대해 사용될 수 있지만, 소스-1과 소스-3이 나중에 추가 셀 스토리지 노드 CSN1, CSN3(도 20에 도시되지 않음)에 각각 연결되므로, 소스-1과 소스-3은 별개이며 연결될 수 없다.
또한, 요약하면, 포토리소그래피 마스크 기술은 위에서 HSS-1/2를 덮기 위해 사용되지만, 포토리소그래피 마스크 기술에 의해 사용되는 마스크는 임계 마스크(critical mask)가 아니며, 유일한 기능은 HSS-1/2를 통한 처리와 별도로 HSS-1/3을 처리할 수 있도록 하는 것이다. 위에서 언급한 바와 같이, SOD(1902)는 매끄러운 표면 토폴로지를 만들기에 충분히 두껍게 증착된 다음, 포토레지스트(1904)는 드레인 영역을 덮는 SOD(1902)를 보호하기 위해 마스크 물질로 작용하지만 소스 영역을 노출시키도록 증착된다. 또한, SOD를 사용하는 것은, SOD가 기존의 다른 물질을 손상시키지 않고 제거될 수 있는 에칭률이 매우 높고 SOD가 포토레지스트보다 다른 열 프로세스에 강하기 때문이다.
도 20에 도시된 바와 같이, HSS-1/3 아래의 실리콘 물질(소스 영역의 중심에 대응)은 이방성 에칭 기술에 의해 디깅되어, 2개의 대향 측면 상에서의 하부 에지 질화물-1 스페이서 및 산화물-1 스페이서(도 20에 도시되지 않음)에 의해 그리고 다른 2개의 대향 측면 상의 실리콘 기판(202)에 의해 각각 둘러싸인, 홀-1/3을 생성한다.
단계(150)에서, 도 21에 도시된 바와 같이, 포토레지스트(1904)가 제거되고, 산화물-7 층(2102)이 열적으로 성장되어 홀-1/3을 채우며, 질화물-5 층(1802) 상의 산화물의 성장이 없기 때문에 산화물-7 층(2102)이 캡-산화물-1 층(1704)의 상단에서 부분적으로 성장되고, 다른 곳에서는 그렇지 않다. 홀-1/3을 채우는 산화물-7 층(2102)은 패드-산화물 층(204)의 상단만큼 높은 평평한 표면을 갖는 산화물-7 플러그(plug)로 불린다.
단계(152)에서, 도 22에 도시된 바와 같이, 다른 SOD 층(2202)이 증착되고, 여기서 다른 SOD 층(2202)은 홀-1/3에서 산화물-7 층(2102)의 상단 상의 빈 공간을 채우기에 충분히 두껍고, 다른 SOD 층(2202)의 상단이 질화물-5 층(1802)의 상단만큼 높게 평평하게 될 때까지 다른 SOD 층(2202)의 상단 물질이 CMP 기술에 의해 제거된다.
단계(154)에서, 도 23에 도시된 바와 같이, 포토레지스트(2302)는 소스 영역에 대응하는 에어리어를 덮고 드레인 영역을 위해 예약된 에어리어를 노출시키도록 증착되며, 여기서 단계(154)에서 사용된 마스크는 임계 마스크가 아니며, 유일한 기능은 HSS-1/3을 통한 처리와 별도로 HSS-1/2 상에서 처리를 허용하는 것이다. 그다음, 노출된 SOD(1902), 노출된 질화물-5 층(1802), 및 그 아래 노출된 패드-산화물 층(204)이 제거되어, HSS(즉, HSS-1/2)를 노출시킨다. 그런 다음, HSS-1/2에 대응하는 실리콘 물질이 이방성 에칭에 의해 디깅되고 제거되어 홀-1/2를 생성하며, 여기서 홀-1/2는 실리콘 기판(202)의 대향하는 2개의 측면, 하부 에지 질화물-1 스페이서에 의한 제3 측면, 및 산화물-1 스페이서에 의한 제4 측면에 의해 각각 물리적으로 둘러싸이고, 제3 측면 및 제4 측면 모두는 CVD-STI-산화물2(도 23에 도시되지 않음)에 의해 외부에 추가로 경계가 형성된다.
단계(156)에서, 도 24에 도시된 바와 같이, 포토레지스트(2302)가 제거되고 산화물-8 층(2402)이 열적으로 성장되어 산화물-8 스페이서를 생성하여, 하부 에지 질화물-1 스페이서에 의해 덮인 제3 측벽을 제외한 홀-1/2의 4개의 측벽 중 3개의 내부 측벽 그리고 홀-1/2의 하단을 덮는다. 또한, 산화물-8 층(2402)은 캡-산화물-1 층(1704)의 상단에서 부분적으로 성장된다. 도 25는 홀-1/2의 중심을 따라 연장되고 X 방향에 수직인 Y2 방향을 따른 DRAM 셀 어레이의 단면도를 예시하는 도면이고, 도 25에 도시된 바와 같이, 활성 영역은 CVD-STI-산화물2, 비트 라인(UGBL), 산화물-1 스페이서, 및 하부 에지 질화물-1 스페이서에 의해 샌드위치된다(sandwiched).
단계(158)에서, 도 26, 도 27에 도시된 바와 같이, 홀-1/2 내부의 제3 측벽 상의 하부 에지 질화물-1 스페이서는 등방성 에칭 기술에 의해 제거되고, 질화물-5 층(1802)은 동시에 제거된다(도 27에 도시된 바와 같이, 하부 에지 질화물-1 스페이서가 너무 얇으므로, 등방성 에칭 기술이 HSS 위의 다른 구조를 손상시키지 않아야, 하고 홀-1/2 내부의 산화물-8 층(2402)을 제거하지 않아야 하기 때문이다).
단계(160)에서, 도 28에 도시된 바와 같이, 금속 층(예를 들어, 텅스텐)(2802)이 증착되고, 여기서 금속 층(2802)은 홀-1/2를 채우기에 충분히 두꺼우며, HSS 위의 모든 금속 층(2802)이 등방성 에칭 기술에 의해 에칭되어 홀 1/2 내부에 텅스텐 플러그를 남겨두며, 텅스텐 플러그는 원래 하부 에지 질화물 1 스페이서에 의해 덮인 홀 1/2의 제3 측벽에 있는 개구를 통해 UGBL과 연결된다. 그다음, 질화물-6 층(2804)이 증착되고 이방성 에칭 기술에 의해 에칭되어, 예약된 드레인 영역에 대응하는 폴리실리콘-1 스페이서를 둘러싸는 질화물-6 스페이서를 생성한다.
단계(162)에서, 도 29에 도시된 바와 같이, HSS 아래의 텅스텐 플러그의 일부 상부 부분이 에칭백되며, 도 30에 도시된 바와 같이, 텅스텐 플러그는 텅스텐 플러그의 측벽으로부터 홀 1/2 내부의 UGBL 측벽까지 UGBL에 연결된다.
단계(164)에서, 도 31에 도시된 바와 같이, 산화물-8 층(2402)의 상부 부분이 이방성 에칭 기술을 통해 잘 설계된 양만큼 제거되어, 그에 따라 텅스텐 플러그의 높이보다 낮은 높이를 갖는 산화물-8 스페이서가 생성된다. 캡-산화물-1 층(1704)의 일부는 도 31에 도시된 바와 같이 또한 에칭될 수 있다.
단계(166)에서, 도 32에 도시된 바와 같이, n+ 인시튜 도핑된 실리콘 층(3202)은 선택적 에피택시 실리콘 성장(SEG) 기술을 이용하여 2개의 노출된 실리콘 에지(산화물-8 층(2402) 및 텅스텐 플러그 위에 있고 인접함)로부터 측방향으로 성장되고, 따라서 결과적으로 각각 액세스 트랜지스터(AQ1, AQ2)의 드레인-1 및 드레인-2로서 그리고 또한 UGBL과 액세스 트랜지스터(AQ1, AQ2) 사이의 전도성 브리지(bridge)(즉, 브리지 콘택트(contact))로서, 홀-1/2의 양쪽에 있는 HSS에 연결되는 목걸이 유형(necklace-type) 전도성 n+ 실리콘 드레인(n+ 실리콘 드레인-칼라(collar)로 명명됨)이 생성된다.
단계(168)에서, 도 33에 도시된 바와 같이, 잘 설계된 두께를 갖는 산화물-9 층(3302)은 HSS-1/2를 캡하기(cap) 위해 n+ 실리콘 드레인-칼라 위에 국부적으로 열적으로 성장된다(그리고 그러한 산화물-9 층(3302)은 캡-산화물-1 층(1704)을 덮을 수 있음). UGBL과 드레인-1(드레인-2) 사이에 언더라인드(underlined) 브리지 콘택트를 만드는 위의 연결 방법은, 본 발명의 또 다른 주요 발명이며, 여기서 드레인-1 및 드레인-2는 산화물 캡드(oxide-capped) n+ 드레인이다.
단계(170)에서, 도 34에 도시된 바와 같이, n+ 실리콘 드레인-칼라를 덮는 산화물-9 층(3302)의 부분은 패드-산화물(204)의 높이와 같은 두께로 에칭백될 수 있고, 캡-산화물-1 층(1704)을 덮는 산화물-9 층(3302)은 에칭 제거된다. 그런 다음, 홀 1/2 위의 산화물-9 층(3302) 위의 빈 공간 내부에 두꺼운 진성 폴리실리콘-a 층(3402)을 증착하고, 폴리실리콘-a 층(3402)을 에칭백한다.
단계(171)에서, 도 35에 도시된 바와 같이, 등방성 에칭 기술에 의해 질화물-6 스페이서(질화물-6 층(2804))를 제거한다. 진성 폴리실리콘-b 층(3502)을 증착한 다음 이방성 에칭 기술을 사용하여 폴리실리콘-b 층(3502)을 에칭백하여 일부 잔류물(residues)을 남겨두고 폴리실리콘-a 층(3402) 바로 인접한 빈 공간을 채우고, 폴리실리콘-a 층(3402) 및 폴리실리콘-b 층(3502) 둘 다의 거의 동일한 두께를 형성한다.
단계(172)에서, 도 36에 도시된 바와 같이, 모든 SOD(즉, SOD 층(1902) 및 다른 SOD 층(2202))가 제거되고 질화물-5 층(1802)이 등방성 에칭 기술에 의해 제거된다. 또한, 도 37은 스테이지(stage)까지, 특히 워드 라인(워드 라인-1, 워드 라인-2, 워드 라인-3), 언더그라운드 비트 라인(UGBL), 액세스 트랜지스터(AQ1, AQ3)의 소스 영역(소스-1 및 소스-3) 및 액세스 트랜지스터(AQ1, AQ2)의 드레인 영역(드레인-1 및 드레인-2)의 기하학적 배열 상의 HCoT 셀 어레이의 구조의 평면도를 도시한다.
단계(173)에서, 도 38에 도시된 바와 같이, 금속 층(예를 들어, 텅스텐)(3802)이 증착되고 금속 층(3802)의 일부를 에칭백하여 W-버퍼-벽(W-Buffer-Wall, WBW)을 형성한다.
단계(174)에서, 도 39에 도시된 바와 같이, 폴리실리콘-1 스페이서 위의 캡-산화물-1 층(1704)이 제거된다. 그런 다음, 폴리실리콘-1 스페이서가 에칭 제거되고, 추가로 폴리실리콘-1 스페이서 아래의 패드-산화물 층(204)이 제거되며, 따라서 소스 영역 및 드레인 영역에 대응하는 HSS(소스 영역 및 드레인 영역에 대한 시드 HSS 에어리어(seeding HSS area for source and drain regions, SHAR)라고 함)가 각각 노출된다.
단계(175)에서, 도 40a에 도시된 바와 같이, 노출된 HSS(SHAR)를 시드로 사용하는 것에 의해, 선택적 에피택시 실리콘 성장 기술을 사용하여 상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)을 각각, HSS 위의 수직 방향으로 성장시킨다. 상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)은 노출된 HSS(SHAR)를 시드로 사용하여 점진적으로 잘 성장하기 때문에 다결정 또는 비정질 실리콘 물질이 아닌 순수한 실리콘 물질일 수 있다. 상승된 소스 전극(EH-1S)과 상승된 드레인 전극(EH-1D)은 모두 X 방향을 따라 왼쪽 측벽 및 오른쪽 측벽에서 WBW 및 산화물-5 스페이서에 의해 둘러싸인다. Y-방향을 따라 다른 두 측벽이 넓게 열려 있지만, CVD-STI-산화물2는 선택적 에피택시 실리콘을 성장시키기 위한 시딩 기능(seeding function)을 제공할 수 없으므로 선택적 에피택시 실리콘 성장은 결과적으로, CVD-STI-산화물2의 에지에서 멈추고 이웃 전극의 연결을 일으킬 가능성이 없는, 일부 측방향으로 과도하게 성장된 순수 실리콘 물질을 갖게 해야 한다. 또한, 상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)이 성장한 후, 선택적 RTA(rapid temperature annealing) 단계를 활용하여, 상승된 소스 전극(EH-1S) 또는 상승된 드레인 전극(EH-1D) 아래에 NLDD(n+ lightly doped drain)(4012)를 형성하므로, 상승된 소스 전극(EH-1S) 또는 상승된 드레인 전극(EH-1D)이 트랜지스터의 채널 영역에 더 나은 전기적 연결을 갖는다.
상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)를 달성하는 신규 처리 설계는 다음과 같이 설명된다: (1) 선택적 에피택시 실리콘 성장 기술에 의해 상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)을 성장시키기 위한 시드로서 SHAR을 사용함으로써, 실리콘 성장 동안 적절한 인시튜 n형 도핑 농도를 설계하고, 급속 열 어닐링(rapid thermal annealing) 프로세스를 사용하여 액세스 트랜지스터의 채널 영역의 적절한 인터페이스 컨덕턴스(게이트 유전체 바로 아래의 실리콘 표면, 질화물-4/산화물-5 스페이서 아래의 HSS 및 상승된 소스 전극(EH-1S) 또는 상승된 드레인 전극(EH-1D)의 컨덕턴스를 각각 포함)를 달성하며, 특히 GIDL(gate induced drain leakage), DIBL(drain induced barrier lowering), 단채널 효과(short-channel effect)로 인한 서브 임계값 누설 및 접합 누설에서 더 낮은 누설 전류를 달성하는 것이 중요하다.
(2) 도 40a에 도시된 바와 같이, 상승된 소스 전극(EH-1S) 및 상승된 드레인 전극(EH-1D)은 EH-1+2 전극(즉, 상승된 소스 전극(EH-1+2S) 및 상승된 드레인 전극(EH-1+2D))의 최종 높이보다 낮은 특정 높이로 성장된다. 단계(176)에서, 도 41에 도시된 바와 같이, 산화물-5 스페이서는 질화물-4 스페이서와 상승된 드레인 전극(EH-1D) 사이(및 질화물-4 스페이서와 상승된 소스 전극(EH-1S) 사이)에 이음매(seam)를 남기기 위해 등방성 에칭 기술에 의해 먼저 에칭된다. 그다음, 산화물-a 층(4102)은 마지막 네 번째 측벽이 WBW에 의해 경계가 지정되는 것을 제외하고, 3개의 측벽 및 그 상단(산화물-a-캡 층으로 불림) 상의 상승된 드레인 전극(EH-1D)(또는 상승된 소스 전극(EH-1S))를 덮도록 열적으로 성장된다. 이와 같이 섬세한 단계적 소스 전극 형성(delicate step-wise source-electrode-formation) 프로세스를 다음과 같이 수행하는 목적은, 매우 고품질의 이산화규소-대-실리콘-전극 결합(very high-quality silicon-dioxide-to-silicon-electrode bond)을 갖는 열 산화물-a 층(4102) 때문에 소스 전극(EH-1S)의 상단(또는 드레인 전극(EH-1D)의 상단)이 고성능의 산화물-실리콘 인터페이스를 갖도록 하기 위함이다(액세스 트랜지스터가 턴온될 때 충분한 온 전류(On current)를 전달하지 못할 수 있는 감소된 캐리어 이동성을 야기하거나, 액세스 트랜지스터가 턴오프될 때 누설 전류를 증가시킬 수 있는 추가적인 양의 결함을 야기할 수 있는 실리콘 소스 전극의 품질을 저하시킬 수 있는 선택적 에피택시 실리콘 성장 프로세스로부터 유도된 비정질 또는 저품질 실리콘 물질을 대신 갖는 것은 의심의 여지가 없음). 그런 다음, 산화물-a 층(4102)의 캡 부분이 이방성 에칭 기술에 의해 에칭되고, 질화물-4 스페이서와 소스 전극(EH-1S) 사이(또는 질화물-4 및 드레인 전극(EH-1D) 사이)에 존재하는 일부 산화물-a 층(4102)을 남긴다.
(3) 단계(177)에서, 도 42에 도시된 바와 같이, 소스 전극(EH-1S) 및 드레인 전극(EH-1D)의 노출된 실리콘 표면을 고품질 실리콘 시드로 사용하여, 두 번째 선택적 에피택시 실리콘 성장을 수행하여 상승된 소스 전극(EH-2S) 및 상승된 드레인 전극(EH-2D)을 각각 성장시킨다. 두 번째 선택적 에피택셜 실리콘 성장 동안, 상승된 소스 전극(EH-2S)(또는 상승된 드레인 전극(EH-2D))과 추후 만들어질 적층형 스토리지 커패시터(stacked storage capacitor, SSC)의 스토리지 전극 사이의 낮은 저항성 연결에 대비하기 위해, 상승된 소스 전극(EH-2S)과 상승된 드레인 전극(EH-2D)에서 잘 설계된 더 무거운 인시튜 도핑 농도가 달성될 수 있다. 상승된 소스 전극(EH-1S)과 상승된 소스 전극(EH-2S)의 조합은, 상승된 소스 전극(EH-1+2S)이라고 한다(유사하게, 상승된 드레인 전극(EH-1D)과 상승된 드레인 전극(EH2D)의 조합이 상승된 드레인 전극(EH-1+2D)으로 명명됨). 또한, 상승된 소스 전극(EH-1+2S)을 예로 들면, 도 42에 도시된 바와 같이, 상승된 소스 전극(EH-1+2S)의 상부 부분, 즉 상승된 소스 전극(EH-2S)은 한쪽 측벽 상에서 질화물-4 스페이서에 직접 접하는 일부 고품질 n+ 도핑된 실리콘 물질을 갖고, 반대쪽 측벽은 WBW에 인접하며, 다른 두 측벽은 세로 워드 라인을 따라 Y 방향으로 넓게 열려 있다. 상승된 소스 전극(EH-1+2S)의 높이(상승된 드레인 전극(EH-1+2D)의 높이)는 질화물-4 스페이서의 높이보다 낮게 잘 설계된다.
단계(178)에서, 도 43에 도시된 바와 같이, 상승된 드레인 전극(EH-2D) 및 상승된 소스 전극(EH-2S)의 표면 위에 각각 두꺼운 SOD-1 층(4302)을 증착하고 SOD-1 층(4302)을 에칭백한다.
단계(179)에서, 도 44에 도시된 바와 같이, 웨이퍼 표면 전체에서 WBW가 에칭 제거된다.
단계(180)에서, 도 45에 도시된 바와 같이, 질화물-a 층(4502)은 상승된 소스 전극(EH-1+2S) 및 상승된 드레인 전극(EH-1+2D)의 모든 측벽을 각각 둘러싸는 질화물-a 스페이서를 형성하기 위해, 이방성 에칭 기술을 사용하여 증착되고 에칭된다. 차이점은 상승된 소스 전극(EH-1+2S)(상승된 드레인 전극(EH-1+2D))을 둘러싸는 질화물-a 스페이서가, 매트릭스 층처럼 작용하는 폴리실리콘-a 층(3402) 및 폴리실리콘-b 층(3502)의 상단 상에 서 있다(그러나 상승된 소스 전극(EH-1+2S)(상승된 드레인 전극(EH-1+2D))의 측면상에 매트리스 층처럼 작용하는 폴리실리콘-a 층(3402) 및 폴리실리콘-b 층(3502)이 없음).
단계(181)에서, 도 46에 도시된 바와 같이, 먼저 이방성 실리콘 에칭 기술을 사용하여 폴리실리콘-a 층(3402)을 제거한다(이때 상승된 드레인 전극(EH-2D) 및 상승된 소스 전극(EH-2S)과 같은 나머지 실리콘 에어리어는 SOD-1 층(4302) 및 질화물-a 스페이서에 의해 각각 잘 보호됨). 그런 다음, 제거된 폴리실리콘-b 층(3502) 및 폴리실리콘-a 층(3402)의 점유된 두께로 인한 버퍼링 공간에 의해 유발되는 이음매(또는 빈 공간과 같은)로 인해, 폴리실리콘-b 층(3502) 및 상승된 드레인 전극(EH-1D)의 일부 하단을 등방성 에칭 기술을 사용하여 에칭 제거한다. (1) 상승된 드레인 전극(EH-1D)의 일부 남아 있는 하단은 고품질 실리콘 결합력(bonding force)으로 인해, 상승된 드레인 전극(EH-1D)의 상부 부분을 유지하는 강도(strength)를 유지하고, (2) 질화물-a 스페이서가 CVD-STI-산화물2(즉, 산화물-2 층(1002))의 상단에 발(feet)이 서 있고 그리고 화학적 결합으로 인한 질화물-a 스페이서의 강력한 접착제로 EH-1+2 전극을 둘러싸고 있으므로, 질화물-a 스페이서는 공기에 완전히 매달려 있지 않다는 것을 유의해야 한다. 이 신규 프로세스 설계를 생성하는 목표 최종 결과는 상승된 드레인 전극(EH-1D) 아래의 HSS가 노출되도록 만드는 것이다.
단계(182)에서, 도 47에 도시된 바와 같이, 도 46에 도시된 노출된 HSS의 표면에서 실리콘과 이산화규소(silicon dioxide) 사이의 열 화학 반응에 의해 고품질 산화물-bb 층(4702)을 성장시키기 위한 열산화 프로세스를 수행하며, 따라서 산화물 절연 층이, 스토리지 커패시터에 대한 스토리지 전극의 일부로 사용될 수 있는 EH-1+2D 전극의 하단으로부터 드레인 영역을 잘 격리시킨다.
단계(183)에서, 도 48에 도시된 바와 같이, 등방성 에칭 기술을 사용하여 EH-1+2 전극(즉, 상승된 소스 전극(EH-1+2S) 및 상승된 드레인 전극(EH-1+2D))과 관련된 질화물-a 스페이서 및 SOD-1 층(4302)을 제거한다. 그다음, 단계(184)에서, 도 49에 도시된 바와 같이, 높은 K-유전체-절연체-1 층(4902)을 형성한다.
단계(185)에서, 도 50에 도시된 바와 같이, (텅스텐과 같은) 두꺼운 금속 층(5002)이 증착되고 에칭백되고, EH-1+2 전극(즉, 상승된 소스 전극(EH-1+2S) 및 상승된 드레인 전극(EH-1+2D))보다 약간 높지만 질화물-4 스페이서와 같은 높이가 되도록 잘 설계된 일부 두께의 잔류물(residue)을 남긴다. 웨이퍼 표면 상에 널리 퍼진(prevailing) 금속 층(5002)을 MCEPW-1(metal-counter-electrode-plate&wall-1)이라고 한다. MCEPW-1은 EH-1+2 전극 위의 높은 K-유전체-절연체-1(4902)의 높은 K-캡-1을 덮지만, 복합 스택의 산화물-4 층(1404) 및 질화물-4 스페이서의 상단을 덮을 수 있다.
단계(186)에서, 도 51에 도시된 바와 같이, 산화물-4 층(1404) 위의 높은 K-유전체-절연체-1(4902)이 이방성 에칭 기술에 의해 제거된 다음, 복합 스택의 최상 층(top layer)인 산화물-4 층(1404)이, MCEPW-1에 의해 덮이는 높은 K-캡-1 및 높은 K-유전체-절연체-1(4902)을 손상시키지 않고 에칭 제거된다. 따라서 상부 부분이 질화물-3 층(1402)의 두께보다 높은 높이를 가지며, 울타리(fence)처럼 더 높이 서 있지만 커낼(canal)형 오목한 영역(canal-like concave region)을 향한 방향에 대해 노출되어 있는, 두 측면 상에 질화물-4 스페이서가 있는 복합 스택 위에 커낼형 오목한 영역이 존재한다.
단계(187)에서, 도 52에 도시된 바와 같이, 복합 스택 위의 질화물-3 층(1402)의 상부 부분의 일부 잘 설계된 두께가 등방성 에칭 기술에 의해 제거된다. 동시에, 질화물-4 스페이서의 상부 부분도 등방성 에칭 기술에 의해 제거되므로, 질화물-4 스페이서의 나머지 상단과 질화물-3 층(1402)의 상단이 질화물-3 층(1402) 및 질화물-4 스페이서 모두의 수평 평면과 균일하게 평평하게 된다. 질화물-4 스페이서를 향하는 EH-2 전극의 상부 부분의 실리콘 측벽이, 질화물-4 스페이서가 상부 부분을 상실한 후 질화물-4 스페이서의 높이가 낮아졌음을 유발한 등방성 에칭 기술로 인해 노출된다.
단계(188)에서, 도 53에 도시된 바와 같이, 워드 라인 방향을 향하는 EH-2 전극(즉, 상승된 소스 전극(EH-2S) 및 상승된 드레인 전극(EH-2D))의 노출된 실리콘 측벽을 사용함으로써, 선택적 에피택셜 실리콘 성장 기술이 질화물-3 층(1402) 위의 n+ 도핑된 실리콘 물질을 측방향으로 성장시키는 데 사용된다. 워드라인-1을 기준으로 하여, 워드라인-1의 일측에 상승된 소스 전극(EH-1)(2S)이 있고, 워드라인-1의 타측에는 상승된 드레인 전극(EH-1)(2D)이 각각 있다. 성장 시간(growth time)을 제어하는 것에 의해, 상승된 소스 전극(EH-2S)(LGS-2S라고 함)으로부터 측방향으로 성장된 에피택셜 실리콘과, 상승된 드레인 전극(EH-2D)(LGS-2D라고 함)으로부터 측방향으로 성장된 에피택셜 실리콘은 모두 워드라인-1의 중심에서 서로 만나도록 허용되지 않지만, 그 대신 수평 공간(또는 빈 공간)에 잘 설계된 갭(gap)이 있다.
단계(189)에서, 도 54에 도시된 바와 같이, 두꺼운 고품질 질화물-cc 층(5402)을 증착하고, CMP 기술을 사용하여 LGS-2D와 LGS-2S를 완전히 분리하기 위해, LGS-2D와 LGS-2S 사이에 나머지 질화물-cc 절연 층(질화물-cc 층(5402))이 있는 LGS-2D와 LGS-2S를 모두 노출시킨다. 동시에 MCEPW-1 및 높은 K-유전체-절연체-1(4902) 모두의 상부 부분이, CMP 기술 또는 에칭백에 의해 제거되고, 나머지 부분은 LGS-2D와 LGS-2S의 높이로 각각 수평을 맞춘다.
단계(190)에서, 도 55에 도시된 바와 같이, MCEPW-1(즉, 금속 층(5002))을 제거한다.
단계(191)에서, 도 56에 도시된 바와 같이, 노출된 LGS-2D 및 노출된 LGS-2S를 시드(각각 SBSES(Seeding Base for Growing Storage-Electrode Skyscraper)-D 및 SBSES-S라고 함)로 사용하여, 다음 설명에서 완료되는 방법을 보여주게 될 스토리지 커패시터를 위한 트윈 타워형 스토리지 전극(twin-tower-like storage electrode)을 생성하는 선택적 에피택시 실리콘 성장을 수행한다(여기에는 2개의 트윈 타워 전극이 있으며; 드레인 측 상의 높은 융기된 전극(high-raised electrode)은 LGS-2D-타워로 명명되고, 소스 측 상의 다른 높은 융기된 전극은 각각 LGS-2S-타워로 명명됨).
단계(192)에서, 도 57에 도시된 바와 같이, 얇은 산화물-d 층(5702)을 열적으로 성장시키고 이방성 에칭 기술을 사용하여 LGS-2D-타워 및 LGD-2S-타워의 상단에 있는 산화물-d 층(5702)을 제거하지만 산화물-d 스페이서를 형성한다. 등방성 에칭 기술을 사용하여 질화물-cc 층(5402)을 제거하여 LGS-2D 및 LGS-2S의 측면 에지를 각각 노출시킨다.
단계(193)에서, 도 58에 도시된 바와 같이, 선택적 에피택시 실리콘 성장 기술을 사용하여, 신규 연결된 실리콘 층(LGS-2DS라고 함)이 형성될 때까지 LGS-2D 및 LGS-2S의 노출된 실리콘 에어리어로부터 n+ 인시튜 도핑된 실리콘 층을 측방향으로 더 많이 성장시킨다. 또한, 도 58에 도시된 바와 같이, 선택적 에피택시 실리콘 성장 기술을 사용하여, LGS-2D-타워 및 LGD-2S-타워의 상단으로부터 n+ 인시튜 도핑된 실리콘 층을 수직으로 더 많이 성장시킨다. 도 58에 도시된 바와 같이, 수평 연결 영역(LGS-2DS를 포함할 수 있음)은 하나의 수직 돌출 영역(protrusion region)(예; 상승된 드레인 전극(EH-1+2D))과 H-커패시터의 다른 수직 돌출 영역(예: 상승된 소스 전극(EH-1+2S))을 연결한다. 수평 연결 영역은 각 돌출 영역의 중간에 결합될 필요가 없으며, 높거나 낮을 수 있다.
단계(194)에서, 도 59에 도시된 바와 같이, 그다음 산화물-d 스페이서를 제거한다. 단계(195)에서, 도 60에 도시된 바와 같이, 등방성 에칭 기술을 사용하여 높은 K-유전체-절연체-1(4902)을 제거하고, 성장된 트윈 타워 스토리지 전극을 둘러싸는 높은 K-유전체-절연체-2(6002)를 형성한다.
단계(196)에서, 도 61에 도시된 바와 같이, 두꺼운 금속 층(예: 텅스텐)(6102)(MCEPW-2)을 증착한 다음, 금속 층(6102)을 에칭백하거나 CMP 기술을 사용하여 금속 층(6102)을 연마하여 평평한 표면을 생성한다. 이것은 외부가 고정 전압(예: Half-VCC)에서 버스되는(bused) 상대 전극 플레이트 금속 층(counter-electrode-plate metal layer)(즉, 금속 층(6102))에 의해 완전히 덮인 높은 K-유전체-절연체-2(6002)에 의해 완전히 둘러싸인 (스토리지 커패시터의) 트윈 타워형 H-형 스토리지 전극을 가지는 새로 발명된 HCoT 셀을 보여준다. 도 61에 도시된 바와 같이, 신규로 구성된 스토리지 커패시터는, 액세스 트랜지스터(AQ1)의 상승된 소스 전극(EH-1S)의 하단에서 HSS로부터 스토리지 커패시터(STSEC-1이라고 함)의 신호 타워 스토리지 전극의 상단까지 직선으로 이어지며, LGS-2S-타워의 표면 에어리어를 모두 둘러 싸고, 그 다음에 LGS-2S의 다른 세개의 측벽을 통해, 액세스 트랜지스터(AQ1)의 상승된 드레인 전극의 하단에 있는 산화물-bb 층(4702)의 상단까지 내려갈 때까지 LGS-2S-타워의 모든 4개의 측벽을 가로지르는, 스토리지 전극의 완전히 확장된 표면 에어리어를 가지고 액세스 트랜지스터(AQ1)를 단단히 클램핑하는 새들(saddle)과 같은, 액세스 트랜지스터(AQ1)을 망라한다(encompass). 트윈-타워를 둘러싼 4개의 측벽 표면은 모두 스토리지 커패시터의 스토리지 커패시턴스를 최대한 확대하기 위해 거의 가장 큰 유전체 에어리어를 생성하는 데 거의 사용된다.
또한, 트윈 타워형 스토리지 노드의 높이를 더 확장해야 하면, 도 62 내지 도 67의 프로세스는 스토리지 노드의 높이를 확장하여 스토리지 커패시터에 대한 스토리지 커패시턴스를 추가로 증가시키는 데 사용할 수 있다. 또한, H-커패시터의 2개의 돌출 영역 사이의 연결 영역은 도 62 내지 도 67의 프로세스를 여러 번 반복한 후 다수의 수평 서브 연결 영역을 포함할 수 있다. 각 서브 연결 영역은 H-커패시터의 2개의 돌출 영역을 연결할 수 있다.
단계(197)에서, 도 62에 도시된 바와 같이, MCEPW-2는 스토리지 전극(즉, STSEC-1)보다 낮은 높이로 에칭백된다. 그런 다음, STSEC-1 상단의 높은 K-유전체-절연체-2(6002)는 이방성 에칭 기법으로 에칭 제거되고, STSEC-1을 둘러싸고 있는 높은 K-유전체-절연체-2(6002)만 유지된다.
단계(198)에서, 도 63에 도시된 바와 같이, STSEC-1의 상부에 노출된 실리콘 물질을 시드로 취함으로써, 선택적 에피택시 실리콘 성장 기술을 활용하여 스토리지 커패시터의 스토리지 전극으로서의 더 크고 무겁게 n+ 인시튜 도핑된 실리콘 타워(6301)가 성장된다. 그런 다음, 등방성 에칭 기술로 높은 K-유전체-절연체-2(6002)를 에칭하고 높은 K-유전체-절연체-3(6302)을 형성하여, 노출된 n+ 도핑된 실리콘 스토리지 전극에서 MCEPW-2로의 가능한 전기적 연결 또는 누출 메커니즘을 허용하지 않고, 모든 측벽과 더 높고 무겁게 n+ 인시튜 도핑된 실리콘 타워의 상단을 덮는다.
단계(199)에서, 도 64에 도시된 바와 같이, MCEPW-2의 에지 에어리어를 노출시키는 것을 제외하고 모든 셀 어레이 에어리어를 덮도록 포토레지스트(6402)를 형성한다. 단계(200)에서, 도 65에 도시된 바와 같이, 그런 다음 MCEPW-2의 노출된 에지 에어리어 상의 높은 K-유전체-절연체-3(6302)을 에칭 제거한다. 단계(201)에서, 도 66에 도시된 바와 같이, 포토레지스트(6402)를 제거한다.
단계(202)에서, 도 67에 도시된 바와 같이, 두꺼운 금속(예: 텅스텐 W) 층(6702)을 증착하고 에칭백하며, 여기서 금속 층(6702)은 더 크고 무겁게 n+ 인시튜 도핑된 실리콘 타워의 모든 측벽과 실리콘 표면 위의 다른 골형(valley-like) 에어리어를 평면 고원(planar plateau)으로 감싸며(wrap up), 그리고 MCEPW-3이라고 한다. MCEPW-3와 에지 에어리어가 모두 연결된 기존 MCEPW-2는 Half-VCC와 같은 일정한 전압 레벨에서 바이어스된 (스토리지 커패시터의) 상대 전극 플레이트(counter-electrode plate)뿐만 아니라, 금속 열 싱크(metal heat sink)와 같이 더 나은 열 발산을 달성할 수 있고, 전기장이 커패시터 플레이트에 걸쳐 더 고르게 분산되고 차폐될 수 있기 때문에 워드 라인 및 액세스 트랜지스터의 게이트 구조와 관련하여 노이즈를 줄이거나 노이즈 내성을 향상시킬 수 있는 금속 차폐 플레이트(metal shielding plate)로도 잘 작동할 수 있다. 도 67은 H-형상 트윈 타워형 스토리지 전극으로 인해, 최대화된 커패시터 스토리지 에어리어로 액세스 트랜지스터를 클램핑하는 스토리지 커패시터가 있는 새로 발명된 HCoT 셀을 도시한다. 도 68은 HCoT 셀의 스케치(sketch)를 도시한다.
도 69는 HCoT 셀(1T1C 셀)의 단순화된 평면도를 도시하며, 이는 하단이 연결되고 액세스 트랜지스터의 상승된 소스 전극으로 전달되는(passed down) 트윈 타워형 커패시터 스토리지 전극에 특별한 초점을 맞춘다. HCoT 셀의 셀 에어리어는 직사각형 형상이고, H-커패시터도 직사각형 형상인 커패시터 주변부(capacitor periphery)를 포함하고, 액세스 트랜지스터는 커패시터 주변부 내에 위치된다. 커패시터 풋프린트(footprint)는 이웃하는 스토리지 전극을 분할하는 데 필요한 일부 격리 허용 오차(isolation tolerance)를 제외하고는 거의 셀 에어리어만큼 크다. 이것은 본 발명자가 가장 잘 알고 있는 1T1C 셀의 평면 에어리어에 대한 스토리지 커패시터의 평면 에어리어 사이의 비율에 대한 가장 효율적인 설계여야 한다.
요약하면, 본 발명은 DRAM 셀의 크기를 압축할 뿐만 아니라 DRAM 작동 동안 신호 대 잡음비를 향상시키는 DRAM 셀의 신규 아키텍처를 제시한다. 커패시터는 액세스 트랜지스터 위에 위치하며 트랜지스터를 크게 망라할 뿐만 아니라 DRAM 셀에서 이러한 필수 마이크로 구조의 기하학적 구조를 배열하고 연결하는 수직 및 수평 자체 정렬 기술을 발명하기 때문에, 신규 HCoT 셀 아키텍처는 최소 물리적 특징 크기가 10나노미터보다 훨씬 작은 경우에도 최소 4 내지 10제곱 단위의 장점을 유보할 수 있다. H-커패시터의 에어리어는 HCoT cell 면적의 50%~70%를 차지할 수 있다.
또한, 신규 HCoT 셀 아키텍처에서 커패시터의 금속 전극은 방열을 위한 효율적인 경로를 제공하므로, 작동 중 HCoT 셀의 온도가 그에 따라 더 낮아질 수 있으며, 따라서 이러한 더 낮은 온도는 커패시터로부터의 누설 전류 및 열/작동 노이즈를 모두 감소시킨다. 또한, 금속 전극은 액세스 트랜지스터를 통과하는 워드 라인을 더 망라하며, 이러한 망라된 워드 라인과 실리콘 표면 아래에 만들어진 언더그라운드 비트 라인(underground bit lines, UGBLs)의 조합은 서로 다른 워드 라인/비트 라인 간의 교차 결합 노이즈(cross-coupling noise)를 효과적으로 차폐할 수 있으며, 따라서 기존 DRAM 셀 어레이 작동에서 문제가 되는 패턴 감도 문제를 크게 줄일 수 있다.
또한, 잘 설계된 트랜지스터 구조로 인해 GIDL 누설도 감소될 수 있으며, 이러한 감소된 GIDL 누설과 낮은 작동 온도에서 파생된 감소된 누설의 조합은 신호 대 잡음비를 더욱 확대하며, 저장된 데이터의 신뢰성에 부정적인 영향을 미치지 않으면서 HCoT 셀에서 훨씬 더 작은 크기의 커패시터를 사용하는 가능성을 실현할 수 있다.
또한, 본 발명의 실리콘 표면 아래의 UGBL은 비트 라인의 저항력 및 커패시턴스를 유연하게 낮출 수 있으므로, 커패시터와 비트 라인 사이의 전하 공유 기간 동안의 신호 감도가 향상될 수 있어서, HCoT 셀의 신규 아키텍처의 작동 속도가 향상될 수 있다.
요약하면, HCoT Cell의 본 발명은 도 68에 개략적으로 도시되어 있으며, 도 68은 도 67에 대응한다. 최신 DRAM 셀 구조와 달리 신규 HCoT 셀 구조는 10 나노미터 미만의 약 4 내지 10 제곱 단위의 셀 크기를 달성하는 데 도움이 되는 다음과 같은 특징을 보여준다. (1) 액세스 트랜지스터를 망라하는 스토리지 커패시터의 스토리지 전극; (2) 액세스 트랜지스터를 망라하고 전체 셀 어레이를 덮는 상대 전극 플레이트; (3) 셀 토폴로지를 줄이기 위한 HSS 아래의 언더그라운드 비트 라인; (4) 셀 누설을 최소화하기 위해 채널 에지에 대해 조정 가능한 컨덕턴스를 가지는 자체 정렬된 상승된 소스 전극; (5) 상승된 소스로부터 확장되고, 그리고 자체 정렬된 커패시터 타워가 있는 새들과 같이 액세스 트랜지스터 위에 올라가는 자체 정렬된 스토리지 전극; (6) 충분한 신뢰성과 품질을 갖는 입증된 물질 및 처리 단계로 확장 가능한 대부분의 셀 특징; (7) (본 발명자의 최선의 지식으로) 개시된 대부분의 DRAM 셀에 대해, 셀 형상은 L(길이)×W(폭)와 같은 실리콘 다이(silicon die)의 평면 표면을 점유하는 직사각형 만큼 가장 효율적으로 유지되며, 이 HCoT 셀이, 일부 거리가 서로 다른 메모리 셀의 이웃하는 커패시터 사이의 스토리지 전극이 격리를 위해 예약되어야 하는 것을 제외하고, L×W 랜드스케이프(landscape) 위에 스토리지 커패시터 에어리어의 가장 큰 확장을 가지는 것으로 믿어짐; (8) 본 실시예에서 설명된 바와 같이, 스토리지 전극의 높이는 발명된 다수의 기술 및 테크닉(technique)을 사용하여 원하는 양호한 직선 타워 형상으로 단계적으로 구축될 수 있고; 디바이스 스케일링 요건(device scaling requirement)에 의해 더 축소된(shrunk) 셀 에어리어에서, 셀 평면 에어리어에 대한 커패시터의 표면 에어리어를 확대하기 위해 셀 높이를 증가시키는 비율이 효과적으로 향상됨; (9) 다수의 스토리지 전극을 돌출 형상으로 생성하지만 DRAM 커패시터 스토리지 노드로서 연결되면, 스토리지 에어리어를 확장할 수 있으므로 셀의 제한적이고 축소된 평면 표면 에어리어에서 큰 커패시턴스를 생성한다.
본 발명이 실시예를 참조하여 예시되고 설명되었지만, 본 발명은 개시된 실시예로 제한되지 않고, 반대로, 첨부된 청구 범위의 정신 및 범위 내에서 본 발명에 포함된 다양한 수정 및 등가 배열을 포함하도록 의도된다는 것이 이해되어야 한다.

Claims (15)

  1. 메모리 셀 구조로서,
    원래의 반도체 표면을 갖는 반도체 기판;
    상기 원래의 반도체 표면에 결합된 트랜지스터 - 상기 트랜지스터는 게이트 구조, 제1 전도성 영역(region) 및 제2 전도성 영역을 포함함 -; 및
    스토리지(storage) 전극을 갖는 커패시터 - 상기 커패시터는 상기 트랜지스터 위에 있고, 상기 스토리지 전극은 상기 트랜지스터의 제2 전도성 영역에 전기적으로 결합됨 -
    를 포함하고,
    상기 스토리지 전극은 상기 게이트 구조를 덮고(cover), 선택적으로 성장되는, 메모리 셀 구조.
  2. 제1항에 있어서,
    상기 스토리지 전극은 제1 돌출 영역, 상기 트랜지스터의 제2 전도성 영역에 연결된 제2 돌출 영역 및 상기 제1 돌출 영역과 상기 제2 돌출 영역을 연결하는 연결 영역을 포함하고, 상기 제2 돌출 영역은 상기 제2 전도성 영역으로부터 선택적으로 성장하는, 메모리 셀 구조.
  3. 제2항에 있어서,
    상기 연결 영역은 상기 제1 돌출 영역과 상기 제2 돌출 영역으로부터 수평에서 선택적으로 성장되는, 메모리 셀 구조.
  4. 제2항에 있어서,
    상기 연결 영역은 상기 게이트 구조의 상부 표면 위에 있고, 상기 제1 돌출 영역은 상기 게이트 구조의 하나의 측벽을 덮고, 상기 제2 돌출 영역은 상기 게이트 구조의 다른 측벽을 덮는, 메모리 셀 구조.
  5. 제1항에 있어서,
    상기 트랜지스터의 제1 전도성 영역에 전기적으로 결합된 비트 라인(bit line)
    을 더 포함하고,
    상기 비트 라인은 상기 원래의 반도체 표면 아래에 위치되는, 메모리 셀 구조.
  6. 제1항에 있어서,
    브리지 콘택트(bridge contact)를 통해 상기 트랜지스터의 제1 전도성 영역에 전기적으로 결합되는 비트 라인
    을 더 포함하고,
    상기 브리지 콘택트는 상기 실리콘 표면 아래에 위치되고, 상기 브리지 콘택트의 제1 측벽은 상기 비트 라인의 에지(edge)와 정렬되며, 상기 브리지 콘택트는 상부 부분(upper portion) 및 하부 부분(lower portion)을 포함하고, 상기 브리지 콘택트의 상부 부분은 상기 트랜지스터의 제1 전도성 영역에 접하며(abut), 상기 브리지 콘택트의 하부 부분은 제1 절연 층(isolating layer)에 의해 상기 실리콘 기판으로부터 분리되는, 메모리 셀 구조.
  7. 제2항에 있어서,
    상기 트랜지스터는
    상기 게이트 구조의 제1 측면(side)을 덮고 상기 실리콘 표면 위에 위치된 제1 스페이서(spacer); 및
    상기 게이트 구조의 제2 측면을 덮고 상기 원래의 반도체 표면 위에 위치하는 제2 스페이서
    를 더 포함하고,
    상기 제2 돌출 영역은 상기 원래의 반도체 표면으로부터 위쪽으로(upward) 연장되고(extend) 상기 제2 스페이서에 접하며, 상기 제1 돌출 영역은 상기 제1 스페이서에 접하고 상기 원래의 반도체 표면 상에 있는 절연 영역(isolation region)으로부터 위쪽으로 연장되는, 메모리 셀 구조.
  8. 트랜지스터와 커패시터를 갖는 메모리 셀을 형성하는 방법으로서,
    원래의 반도체 표면을 갖는 반도체 기판을 준비하는 단계;
    상기 원래의 반도체 표면에 결합된 트랜지스터를 형성하는 단계 - 상기 트랜지스터는 게이트 구조, 제1 전도성 영역 및 제2 전도성 영역을 포함함 -; 및
    상기 커패시터의 스토리지 전극을 선택적으로 성장시키는 단계 - 상기 스토리지 전극은 상기 트랜지스터를 덮고, 상기 트랜지스터의 상기 제2 전도성 영역에 전기적으로 결합됨 - ; 및
    상기 스토리지 전극 위에 상기 커패시터의 카운터 전극과 상기 커패시터의 유전 층을 형성하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 스토리지 전극을 선택적으로 성장시키는 단계가,
    상기 제1 전도성 영역에 기초하여 제1 돌출 영역을, 그리고 상기 제2 전도성 영역에 기초하여 제2 돌출 영역을 선택적으로 성장시키는 단계;
    상기 제1 전도성 영역으로부터 상기 제1 돌출 영역을 연결해제하는 단계; 및
    상기 제1 돌출 영역과 상기 제2 돌출 영역에 기초하여 연결 영역을 선택적으로 성장시키는 단계 - 상기 연결 영역은 상기 제1 돌출 영역과 상기 제2 돌출 영역을 수평으로 연결함 -
    를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제1 전도성 영역으로부터 상기 제1 돌출 영역을 연결해제하는 단계가,
    상기 제1 돌출 영역의 하부 부분을 에칭하는 단계; 및
    상기 제1 전도성 영역과 상기 제1 돌출 영역의 나머지 부분 사이에 절연 영역을 형성하는 단계
    를 포함하는, 방법.
  11. 제9항에 있어서,
    상기 연결 영역은 상기 게이트 구조의 상부 표면 위에 있고, 상기 제1 돌출 영역은 상기 게이트 구조의 하나의 측벽을 덮고, 상기 제2 돌출 영역은 상기 게이트 구조의 다른 측벽을 덮는, 방법.
  12. 제8항에 있어서,
    상기 원래의 반도체 표면 아래에 비트 라인을 형성하는 단계; 및
    상기 트랜지스터의 제1 전도성 영역을 상기 비트 라인에 전기적으로 결합시키는 브리지 콘택트를 형성하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 브리지 콘택트는 상기 실리콘 표면 아래에 위치되고, 상기 브리지 콘택트의 제1 측벽은 상기 비트 라인의 에지와 정렬되며, 상기 브리지 콘택트는 상부 부분 및 하부 부분을 포함하고, 상기 브리지 콘택트의 상부 부분은 상기 트랜지스터의 제1 전도성 영역에 접하고, 상기 브리지 콘택트의 하부 부분은 제1 절연 층에 의해 상기 실리콘 기판으로부터 분리되는, 방법.
  14. 제12항에 있어서,
    상기 비트 라인을 형성하는 단계가,
    2개의 활성 영역과 상기 2개의 활성 영역 사이의 트렌치를 형성하는 단계;
    상기 트렌치의 하부의 제1 절연 층, 상기 트렌치의 하나의 측벽 상의 제1 스페이서 및 상기 트렌치의 다른 측벽 상의 제2 스페이서를 형성하는 단계 - 상기 제1 스페이서의 재료는 상기 제2 스페이서의 재료와는 상이한 형태임 - ;
    상기 트렌치 내에 상기 비트 라인을 형성하는 단계 - 상기 비트 라인은 상기 절연 층, 상기 제1 스페이서 및 상기 제2 스페이서에 의해 둘러싸임 - ; 및
    상기 트렌치 내에서 상기 비트 라인 위에 제2 절연 층을 형성하는 단계
    를 포함하는, 방법.
  15. 제12항에 있어서,
    상기 브리지 콘택트를 형성하는 단계가,
    상기 제1 스페이서와 상기 제2 스페이서가 오목부 내에서 드러날 수 있도록, 상기 트랜지스터가 형성되는 것에 기초하여 하나의 활성 영역 내에 오목부를 형성하는 단계;
    상기 오목부 내에 절연 층을 형성하는 단계 - 상기 절연 층의 재료는 상기 제2 스페이서의 재료와 동일하고, 상기 절연 층은 상기 제1 절연 층을 덮지 않음 - ;
    상기 오목부 내의 비트 라인의 하나의 측벽을 드러내기 위해 상기 오목부 내에서 상기 제1 절연 층을 에칭하는 단계; 및
    상기 트랜지스터의 제1 전도성 영역을 상기 비트 라인에 전기적으로 결합하기 위해 상기 오목부 내에 상기 브리지 콘택트를 형성하는 단계
    를 포함하는, 방법.
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