TWI827499B

TWI827499B - 記憶體裝置及其製造方法

Info

Publication number: TWI827499B
Application number: TW112113739A
Authority: TW
Inventors: 楊智凱
Original assignee: 旺宏電子股份有限公司
Priority date: 2023-04-12
Filing date: 2023-04-12
Publication date: 2023-12-21

Abstract

一種記憶體裝置包括基板、複數個導電層、複數個介電層；記憶體結構、選擇閘極結構以及位元線接觸。導電層及介電層交錯堆疊於基板上方。記憶體結構穿過導電層及介電層，其中記憶體結構包括通道結構以及設置於通道結構上的導電插銷。選擇閘極結構設置於記憶體結構的側壁上，其中選擇閘極結構包括選擇閘極介電層與被選擇閘極介電層環繞的選擇閘極電極，其中選擇閘極電極的頂面在記憶體結構的導電插銷的頂面與導電層的最頂層的頂面之間。位元線電性連接記憶體結構。

Description

記憶體裝置及其製造方法

本揭露內容是有關於一種記憶體裝置及一種記憶體裝置的製造方法。

在半導體工業中，記憶體裝置的結構不斷改變，且記憶體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品(例如，MP3播放器、數位相機及電腦檔案等)的儲存元件中。隨著這些應用的增加，記憶體裝置的需求集中在小尺寸與大儲存容量上。為了滿足此條件，需要具有高元件密度與小尺寸的記憶體裝置及其製造方法。此外，如何避免或防止記憶體裝置中的橋接現象在產業中是特別重要的。

本揭露之一技術態樣為一種記憶體裝置。

根據本揭露一些實施方式，一種記憶體裝置包括一種記憶體裝置包括基板、複數個導電層、複數個介電層、記憶體結構、選擇閘極結構以及位元線接觸。導電層及介電層交錯堆疊於基板上方。記憶體結構穿過導電層及介電層，其中記憶體結構包括通道結構以及設置於通道結構上的導電插銷。選擇閘極結構設置於記憶體結構的側壁上，其中選擇閘極結構包括選擇閘極介電層與被選擇閘極介電層環繞的選擇閘極電極，其中選擇閘極電極的頂面在記憶體結構的導電插銷的頂面與導電層的最頂層的頂面之間。位元線接觸電性連接記憶體結構。

在本揭露一些實施方式中，位元線接觸包括嵌設在導電插銷內的底部分。

在本揭露一些實施方式中，選擇閘極結構更包括位於選擇閘極電極上的覆蓋層，且位元線接觸穿過選擇閘極結構的選擇閘極介電層與覆蓋層。

在本揭露一些實施方式中，介電層的最頂層具有與記憶體結構分隔的側壁，介電層的最頂層的側壁與記憶體結構的側壁之間的最短距離大於導電層的其中一者的厚度。

在本揭露一些實施方式中，最短距離與厚度的比值在1至4的範圍間。

本揭露之另一技術態樣為一種記憶體裝置。

根據本揭露一些實施方式，一種記憶體裝置包括基板、複數個導電層、複數個介電層、記憶體結構以及選擇閘極結構。導電層及介電層交錯堆疊於基板上方。記憶體結構穿過導電層及介電層，其中記憶體結構包括通道結構以及設置於通道結構上的導電插銷。選擇閘極結構穿過導電層的至少一者與介電層的至少一者，且選擇閘極結構接觸記憶體結構，其中選擇閘極結構包括選擇閘極介電層與選擇閘極電極。選擇閘極介電層延伸至且覆蓋記憶體結構的導電插銷的頂面。選擇閘極電極，設置於選擇閘極介電層上，且選擇閘極介電層環繞選擇閘極電極。

在本揭露一些實施方式中，選擇閘極介電層包括位於選擇閘極電極下方的一部分。

在本揭露一些實施方式中，選擇閘極結構更包括覆蓋層，設置於選擇閘極電極上，其中選擇閘極介電層更環繞覆蓋層。

在本揭露一些實施方式中，選擇閘極結構的覆蓋層覆蓋記憶體結構的導電插銷。

本揭露之另一技術態樣為一種記憶體裝置的製造方法。

根據本揭露一些實施方式，一種記憶體裝置的製造方法包括形成複數個犧牲材料層與複數個介電層交錯堆疊於基板上方。形成犧牲結構向下穿過犧牲材料層的至少一者與介電層的至少一者。形成記憶體結構向下穿過犧牲材料層與介電層，其中記憶體結構接觸犧牲結構，其中犧牲結構具有大於犧牲材料層的其中一者的厚度的寬度。形成狹縫溝槽向下穿過犧牲材料層與介電層，其中狹縫溝槽與犧牲結構分隔。將犧牲材料層與犧牲結構分別替換為複數個導電層與導電材料結構，其中導電材料結構具有空隙。形成接觸結構於狹縫溝槽中。去除導電材料結構以形成暴露記憶體結構的側壁的凹槽。在形成接觸結構之後，形成選擇閘極結構於凹槽中。

根據本揭露上述實施方式，由於選擇閘極結構設置於記憶體結構的側壁上，因此提高記憶體裝置的密度與提高使用效率。此外，由於選擇閘極電極的頂面在記憶體結構的導電插銷的頂面與導電層的最頂層的頂面之間，可避免或防止位元線接觸與選擇閘極電極之間的橋接現象。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。

本文所用「約」、「近似」或「實質上」應通常是指給定值或範圍的百分之十以內，且更優選地為百分之五以內。在此給出的數值是近似的，意味著若沒有明確說明，則術語「約」、「近似」或「實質上」的涵意可被推斷出來。

在本揭露的實施方式中，提供一種記憶體裝置及其製造方法。應理解到，為了便於描述，術語「上視圖」在本揭露中可以是泛指記憶體裝置之介電層的最頂層(即，第1B圖中線段A-A的剖面位置)的剖面圖，以突顯本揭露的技術特徵。第1A至1B圖、第2A至2B圖、第3A至3B圖、第4A至4B圖、第5A至5B圖、第6A至6B圖、第7A至7B圖、第8A至8B圖、第9A至9B圖、第10A至10B圖、第11A至11B圖、第12A至12B圖、第13A至13B圖、第14A至14B圖、第15A至15B圖、第16A至16B圖、第17A至17B圖、第18A至18B圖以及第19A至19C圖繪示根據本揭露一些實施方式之記憶體裝置100的製造方法在不同階段的視圖。

記憶體裝置100具有記憶體區域MR與階梯區域SR，其中記憶體區域MR是形成記憶體陣列的區域。階梯區域SR鄰接記憶體區域MR。應理解到，在剖面圖(例如，第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖及第19B圖)中，階梯區域SR可以沿著箭頭線段BS-BS’(即，從「BS」指向「BS’」)的方向觀看，且記憶體區域MR可以沿著箭頭線段BM-BM’(即，從「BM」指向「BM’」)的方向觀看。在前述的剖面圖中，箭頭線段BS-BS’的方向與第二方向D2相同，且箭頭線段BM-BM’的方向與第二方向D2相反。此外，剖面圖(例如，第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖及第19B圖)的箭頭線段BS-BS’與箭頭線段BM-BM’分別對應上視圖(例如，第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖及第19A圖)的線段BS-BS’與線段BM-BM’。

第1A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第1B圖繪示第1A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR的剖面圖。參閱第1A圖與第1B圖，在基板110上形成交錯堆疊的複數個犧牲材料層120及複數個介電層130。犧牲材料層120及介電層130沿著由第一方向D1與第二方向D2定義的平面延伸，其中第一方向D1垂直於第二方向D2。犧牲材料層120及介電層130依序排列於基板110之上，且最靠近基板110的犧牲材料層120(犧牲材料層120的最底層)直接接觸基板110。在一些實施方式中，基板110為半導體基板，例如矽基板、矽鍺基板、碳化矽基板或類似者。基板110可包含具有導電接觸、電晶體或其他類似部件的互連結構。基板110可包含導電層(例如，共用源極線)。因此，後續形成的記憶體結構(例如，第4A圖與第4B圖的記憶體結構MS)可連接到基板110中的導電層或其他部件。在一些實施方式中，犧牲材料層120與介電層130包含不同的材料。例如，犧牲材料層120包含氮化物(例如，氮化矽)，而介電層130包含氧化物(例如，氧化矽)。

在基板110上形成交錯堆疊的犧牲材料層120與介電層130之後，形成凹槽R1向下穿過介電層130的至少一者及犧牲材料層120的至少一者。凹槽R1的每一者的側壁與連接的表面被暴露。舉例來說，每個凹槽R1穿過三層介電層130與兩層犧牲材料層120，但本揭露不以此為限。在一些實施方式中，在介電層130的最頂層上形成圖案化光阻，其中圖案化光阻可以透過適當的沉積、顯影及/或蝕刻技術形成。接著，使用圖案化光阻作為蝕刻遮罩，對未被圖案化光阻覆蓋的介電層130與犧牲材料層120進行蝕刻，以形成凹槽R1。在形成凹槽R1之後，可以透過使用光阻剝離製程(例如，灰化製程)以去除圖案化光阻。如第1A圖所示，每個凹槽R1可以從記憶體區域MR延伸到階梯區域SR。凹槽R1可定義後續形成的選擇閘極結構的輪廓。每個凹槽R1在記憶體區域MR具有矩形輪廓，且在階梯區域SR的末端具有凸出部分以容置後續形成的選擇閘極接觸。每個凹槽R1可沿著第一方向D1延伸。在一些實施方式中，凹槽R1可沿著第一方向D1彼此平行地形成，例如三個凹槽R1可沿著第二方向D2間隔地排列，且每個凹槽R1沿第一方向D1延伸。

第2A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第2B圖繪示第2A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第2A圖與第2B圖，在形成凹槽R1之後，在凹槽R1中填入介電材料，以形成犧牲結構140向下穿過犧牲材料層120的至少一者與介電層130的至少一者。此外，犧牲結構140更形成在介電層130的最頂層上。也就是說，介電層130的最頂層的頂面131被犧牲結構140覆蓋。在一些實施方式中，犧牲結構140與犧牲材料層120包含相同的材料，因此犧牲結構140與犧牲材料層120之間不具有界面。舉例來說，犧牲結構140與犧牲材料層120包含氮化物(例如，氮化矽)。

第3A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第3B圖繪示第3A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第3A圖與第3B圖，執行平坦化製程以從介電層130的最頂層的頂面131上方去除犧牲結構140的多餘部分，使得介電層130的最頂層的頂面131與犧牲結構140的頂面141實質上共面。平坦化製程可以是化學機械平坦化(Chemical-Mechanical Planarization；CMP)。在一些實施方式中，犧牲結構140向下穿過犧牲材料層120的至少一者與介電層130的至少一者。

第4A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第4B圖繪示第4A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第4A圖與第4B圖，形成複數個記憶體結構MS向下穿過在記憶體區域MR中的犧牲材料層120與介電層130。每個記憶體結構MS包含通道結構170與位於通道結構170上的導電插銷180。在一些實施方式中，如第4B圖所示，犧牲結構140接觸記憶體結構MS的其中一者。在一些實施方式中，如第4B圖所示，犧牲結構140在沿第二方向D2上具有寬度W1，寬度W1大於犧牲材料層120的其中一者沿第二方向D2的垂直方向(即，垂直第二方向D2的方向)的厚度T1。如此一來，後續形成的導電材料結構(見第8B圖的導電材料結構220)會具有空隙，可幫助相應蝕刻製程的執行，將在以下的段落中詳細討論。在一些實施方式中，如第4B圖所示，犧牲結構140的寬度W1在約20奈米至約80奈米的範圍間，且犧牲材料層120的其中一者(例如，接觸犧牲結構140的犧牲材料層120)的厚度T1在約20奈米至約35奈米的範圍間。在一些實施方式中，犧牲結構140的寬度W1與犧牲材料層120的厚度T1的比值在約1至約4的範圍間。在一些實施方式中，如第4B圖所示，犧牲結構140具有在介電層130中的第一側壁143與相對於第一側壁143的第二側壁145。犧牲結構140的第一側壁143接觸記憶體結構MS的其中一者，而第二側壁145與記憶體結構MS分隔並接觸介電層130。寬度W1可視為第一側壁143與第二側壁145的最短距離。換句話說，介電層130的最頂層具有與記憶體結構MS分隔的側壁133，介電層130的最頂層的側壁133與記憶體結構MS的其中一者接觸犧牲結構140的側壁MS1之間的最短距離等於寬度W1。前述的最短距離(即，犧牲結構140的寬度W1)與犧牲材料層120的厚度T1的比值在約1至約4的範圍間。在一些實施方式中，記憶體結構MS是在形成犧牲結構140(或第2A圖與第2B圖所示的定義選擇閘極結構的凹槽R1)之後形成的，以防止記憶體結構MS被破壞。

第20圖繪示根據本揭露一些實施方式之記憶體結構MS的細部結構圖。在一些實施方式中，如第4A圖、第4B圖以及第20圖所示，形成記憶體結構MS包含以下步驟。形成開口MST向下穿過犧牲材料層120與介電層130並暴露基板110。記憶結構層155形成於開口MST的相對側壁MST1上，但未填滿開口MST。在一些實施方式中，形成記憶結構層155包含將介電層形成於開口MST的側壁MST1與底部以覆蓋基板110，接著蝕刻介電層在開口MST的底部上的底部分以形成記憶結構層155，使得基板110再次被暴露。在記憶結構層155的側壁156上與開口MST的底部上形成通道層160，且通道層160未填滿開口MST。通道層160覆蓋並接觸基板110。之後，填入介電材料於開口MST中以在通道層160上形成介電結構165，其中通道層160包含位於介電結構165正下方的部分162。也就是說，通道層160的部分162接觸基板110。如此一來，包含記憶結構層155、通道層160以及介電結構165的通道結構170被形成。

在通道結構170形成之後，凹陷記憶結構層155、通道層160以及介電結構165以形成空間S2，使得通道結構170的頂面在介電層130的最頂層的頂面下方。凹陷記憶結構層155、通道層160以及介電結構165可通過執行濕式蝕刻製程、乾式蝕刻製程或其組合。接著，填入導電材料於空間S2中，以在通道結構170上形成導電插銷180。也就是說，導電插銷180的頂面與介電層130的最頂層的頂面實質上共面。如此一來，包含通道結構170(包含記憶結構層155、通道層160及介電結構165)與導電插銷180的記憶體結構MS被形成於開口MST中。

在一些實施方式中，記憶結構層155包含阻擋層、記憶儲存層及穿隧層。阻擋層設置在犧牲材料層120的側壁上與介電層130的側壁上、記憶儲存層設置在阻擋層上，且穿隧層設置在記憶儲存層上。阻擋層與穿隧層可包含氧化物(例如，氧化矽)或其他適當的介電材料、記憶儲存層可包含氮化物(例如，氮化矽)或其他能夠捕捉電子的材料。因此，記憶結構層155可為氧化物層、氮化物層與氧化物層的三層結構。通道層160可包含多晶矽或其他適當的半導體材料。介電結構165可包含氧化物(例如，氧化矽)或其他適當的介電材料。導電插銷180可包含多晶矽或其他適當的半導體材料。導電插銷180與通道層160可包含相同的材料，例如多晶矽。應理解到，為了簡化及清楚之目的，在第4B圖(及以後的圖式)繪示通道結構170，通道結構170的詳細結構繪示於第20圖中。在一些實施方式中，形成開口MST更包含蝕刻犧牲結構140的一部分，使得犧牲結構140接觸在開口MST中形成的記憶體結構MS。

第5A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第5B圖繪示第5A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第5A圖與第5B圖，在形成記憶體結構MS之後，在基板110上方形成支柱結構190與隔離層200。詳細來說，先蝕刻在階梯區域SR中的犧牲材料層120與介電層130以形成暴露基板110的孔洞190T。然後，在孔洞190T中填入介電材料，以形成支柱結構190。此外，在介電層130的最頂層上形成隔離層200。在一些實施方式中，形成支柱結構190與隔離層200是使用一個沉積製程。也就是說，支柱結構190與隔離層200包含相同的材料，因此支柱結構190的頂面與隔離層200之間不具有界面。在一些實施方式中，支柱結構190與隔離層200包含氧化物(例如，氧化矽)或其他適當的介電材料。在一些實施方式中，支柱結構190、隔離層200以及介電層130包含相同的材料，例如氧化物。

第6A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第6B圖繪示第6A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第6A圖與第6B圖，在形成支柱結構190與隔離層200之後，蝕刻犧牲材料層120與介電層130以形成狹縫溝槽S1向下穿過犧牲材料層120與介電層130。在一些實施方式中，狹縫溝槽S1暴露基板110，且狹縫溝槽S1與犧牲結構140分隔。在一些實施方式中，如第6A圖所示，狹縫溝槽S1在記憶體區域MR與階梯區域SR之間延伸(沿第一方向D1)。

第7A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第7B圖繪示第7A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第6A圖至第7B圖，在形成狹縫溝槽S1之後，去除犧牲材料層120的全體以形成凹槽R2與去除犧牲結構140的全體以再次形成凹槽R1。在一些實施方式中，如第7B圖所示，凹槽R2連通於凹槽R1與狹縫溝槽S1。在一些實施方式中，去除犧牲材料層120與犧牲結構140使得介電層130的最頂層的側壁與底面被暴露，以及使得記憶體結構MS的側壁被暴露。在一些實施方式中，去除犧牲材料層120與犧牲結構140是使用一次選擇性蝕刻製程。由於犧牲材料層120與犧牲結構140包含相同的材料(例如，氮化物或氮化矽)，犧牲材料層120與犧牲結構140可在相同(或單一)蝕刻製程被去除，而不會有犧牲材料層120的殘留。在一些實施方式中，去除犧牲材料層120與犧牲結構140是使用濕式蝕刻製程，其中濕式蝕刻製程可使用磷酸溶液或其他適當的酸性蝕刻溶液。在一些實施方式中，支柱結構190提供在去除犧牲材料層120與犧牲結構140期間的結構支撐，以避免記憶體裝置100坍塌。

第8A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第8B圖繪示第8A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第8A圖至第8B圖，將犧牲材料層120與犧牲結構140分別替換為複數個導電層210與導電材料結構220，其中每個導電材料結構220具有空隙222。詳細來說，填充導電材料於凹槽R2中以形成導電層210，以及填充導電材料於凹槽R1以形成導電材料結構220。此外，導電層210更包含位於狹縫溝槽S1的兩相對側壁(及/或位於狹縫溝槽S1的底部)上以及隔離層200的頂面上的多餘部分212。在一些實施方式中，填入導電材料以形成導電層210與導電材料結構220是使用一個沉積製程。例如，可使用化學氣相沉積、原子層沉積、物理氣相沉積、化學鍍或其他適當的沉積製程。由於形成導電層210與導電材料結構220是使用一個沉積製程，因此導電層210與導電材料結構220可包含相同的導電材料。如此一來，導電層210與導電材料結構220之間可不具有界面。在一些實施方式中，導電層210與導電材料結構220包含金屬，例如鎢。導電層210可稱為字元線或閘極層。具體而言，導電層210可作為記憶體裝置100(特別是垂直NAND記憶體裝置)的控制閘極電極。

在一些實施方式中，如第8B圖所示，導電材料結構220在沿第二方向D2上具有寬度W1。寬度W1等於介電層130的最頂層的側壁133與記憶體結構MS的其中一者的側壁MS1之間的距離，其中側壁133與側壁MS1分別接觸導電材料結構220的兩相對側壁。每個導電層210在介電層130之間具有厚度T1。由於導電材料結構220的寬度W1大於每個導電層210的厚度T1(即，第4B圖所示的犧牲結構140的寬度W1大於每個犧牲材料層120的厚度T1)，導電材料結構220具有空隙222。如此一來，導致後續的蝕刻製程(即，去除導電材料結構220)較容易執行且蝕刻製程不會在介電層130上產生殘留物。

第9A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第9B圖繪示第9A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第9A圖與第9B圖，在形成導電層210與導電材料結構220之後，執行回蝕製程以去除導電層210位於狹縫溝槽S1的側壁上與隔離層200上方的多餘部分212，使得隔離層200的頂面201被暴露。在一些實施方式中，如第9B圖所示，執行回蝕製程使得每個介電層130在狹縫溝槽S1中從下面的導電層210相對向外凸出(例如，向左或向右)。也就是說，介電層130的最頂層的底面135與側壁137被狹縫溝槽S1暴露。由於執行回蝕製程以移除位於介電層130下方的導電層210，因此可避免或防止相鄰層的導電層210互相接觸，故可避免或防止漏電。在一些實施方式中，回蝕製程包含各向同性濕式蝕刻製程、各相異性乾式蝕刻製程，或其他適當的蝕刻製程。

第10A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第10B圖繪示第10A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第10A圖與第10B圖，在執行回蝕製程以暴露介電層130的最頂層的底面135與側壁137之後，在狹縫溝槽S1中形成接觸結構CS。詳細來說，可以先通過沉積製程在狹縫溝槽S1形成襯墊層230，接著在狹縫溝槽S1中填入導電材料以形成導電結構240。形成襯墊層230可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適當的沉積製程。襯墊層230包含氧化物(例如，氧化矽)或其他適當的介電材料。在一些實施方式中，由於襯墊層230與隔離層200包含相同的材料(例如，氧化物)，因此襯墊層230與隔離層200之間不具有界面。在一些實施方式中，形成導電結構240使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適當的沉積製程。導電結構240可包含半導體材料(例如，多晶矽)、金屬或其他適當的導電材料。在一些其他的實施方式中，導電結構240與導電插銷180包含相同的材料，例如多晶矽。

在一些實施方式中，執行平坦化製程(例如，化學機械研磨製程)以移除襯墊層230及/或導電結構240的多餘材料。舉例來說，隔離層200作為蝕刻停止層以執行平坦化製程，使得接觸結構CS的頂面(即，導電結構240的頂面241與襯墊層230的頂面231)以及隔離層200的頂面201實質上共面。

在一些實施方式中，接觸結構CS設置於導電層210的側壁上與介電層130的側壁上。換句話說，接觸結構CS向下穿過導電層210與介電層130。接觸結構CS包含襯墊層230與導電結構240，其中導電結構240被襯墊層230環繞。介電層130的最頂層的底面135與側壁137接觸襯墊層230。在第二方向D2的垂直方向上，襯墊層230具有位於介電層130正中間的部分232，且襯墊層230的部分232接觸導電層210。在一些實施方式中，襯墊層230設置以分隔導電結構240與導電層210，以避免導電結構240與導電層210之間的電性接觸。接觸結構CS的導電結構240電性連接基板110中的導電層(例如，共用源極線)。

第11A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第11B圖繪示第11A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第11A圖與第11B圖，在形成接觸結構CS之後，在隔離層200與接觸結構CS上形成圖案化光阻250以覆蓋接觸結構CS。圖案化光阻250具有暴露隔離層200的一部分的開口252。具體而言，圖案化光阻250的開口252位於導電材料結構220與接觸導電材料結構220的記憶體結構MS的正上方。圖案化光阻250可以透過適當的沉積、顯影及/或蝕刻技術形成。

第12A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第12B圖繪示第12A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第11A圖至第12B圖，使用圖案化光阻250作為蝕刻遮罩，對未被圖案化光阻250覆蓋的隔離層200進行蝕刻，以在隔離層200中形成開口202。如第12B圖所示，隔離層200的開口202暴露導電材料結構220與接觸導電材料結構220的記憶體結構MS。在一些實施方式中，在形成隔離層200的開口202之後，去除圖案化光阻250，其中去除圖案化光阻250可使用灰化或蝕刻製程。

第13A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第13B圖繪示第13A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第12A圖至第13B圖，執行回蝕製程以去除導電材料結構220的全體並形成暴露介電層130的其中一者的頂面139的凹槽R3，其中凹槽R3連通於隔離層200的開口202。每個凹槽R3可定義為後續形成選擇閘極結構(見第16B圖與第17B圖的選擇閘極結構GS)以活化相應的垂直NAND串的空間。

導電材料結構220的空隙222可幫助在執行回蝕製程的期間去除導電材料結構220的全體。也就是說，可避免導電材料結構220在執行回蝕製程後的殘留物。相較之下，若導電材料結構220不具有空隙222，則在執行回蝕製程後，導電材料結構220可能仍殘留於介電層130的其中一者的頂面139上(即，殘留於凹槽R3的底部)。在一些實施方式中，執行回蝕製程使得導電層210接觸導電材料結構220的一部分被蝕刻。換句話說，每個介電層130在凹槽R3中從下面的導電層210相對向外凸出(例如，向右)。再換言之，介電層130的最頂層的側壁133與底面134被凹槽R3暴露。由於執行回蝕製程以蝕刻位於介電層130下方的導電層210，因此可避免或防止相鄰層的導電層210互相接觸，故可避免或防止漏電。在一些實施方式中，回蝕製程包含濕式蝕刻製程。濕式蝕刻製程可使用酸性蝕刻溶液。

第14A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第14B圖繪示第14A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第13A圖至第14B圖，分別形成介電層260’於凹槽R3中。詳細來說，介電層260’形成於凹槽R3的側壁上、隔離層200的側壁與頂面上。此外，介電層260’可形成於記憶體結構MS相鄰凹槽R3的側壁與頂面上。形成介電層260’可以通過使用沉積製程，例如化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適當的沉積製程。介電層260’可包含氧化物。具體而言，介電層260’包含原矽酸四乙酯(tetraethylorthosilicate；TEOS)氧化物及/或介電金屬氧化物(例如，氧化鋁或氧化鉿)，或任何其他適當的介電金屬氧化物材料。介電層260’在後續的製程中將執行圖案化以作為選擇閘極介電層。

在形成介電層260’之後，在介電層260’上分別形成導電材料層270’。導電材料層270’分別填滿凹槽R3中。在一些實施方式中，形成導電材料層270’使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適當的沉積製程。導電材料層270’可包含金屬(例如，鎢)、半導體材料(例如，多晶矽)或其他適當的導電材料。導電材料層270’在後續的製程中將執行圖案化以作為選擇閘極電極。在一些實施方式中，導電材料層270’與導電層210包含相同的材料，例如鎢。在一些實施方式中，導電材料層270’與導電層210被介電層260’分隔。

第15A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第15B圖繪示第15A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第15A圖與第15B圖，在形成介電層260’與導電材料層270’之後，執行平坦化製程(例如，化學機械研磨製程)以移除介電層260’的多餘材料與導電材料層270’的多餘材料。介電層260’的一部分被蝕刻以形成選擇閘極介電層260。在一些實施方式中，隔離層200作為蝕刻停止層以執行平坦化製程，使得導電材料層270’的頂面、選擇閘極介電層260的頂面以及隔離層200的頂面201實質上共面。

第16A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第16B圖繪示第16A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第15A圖至第16B圖，在執行平坦化製程之後，執行回蝕製程以去除導電材料層270’的一部分。詳細來說，蝕刻導電材料層270’以形成選擇閘極電極270，使得包含選擇閘極介電層260與選擇閘極電極270的選擇閘極結構GS被定義於凹槽R3中。如第16B圖所示，選擇閘極結構GS的選擇閘極電極270的頂面271在記憶體結構MS的導電插銷180的頂面181與導電層210的最頂層的頂面211之間。如此一來，可避免或防止後續形成的位元線接觸(即，第19A至第19C圖的位元線接觸320)與選擇閘極電極270之間的橋接現象。在此的「橋接現象」是指選擇閘極電極270與位元線接觸短路。在一些實施方式中，選擇閘極電極270的頂面271與記憶體結構MS的導電插銷180的頂面181相距一距離d1，其中距離d1在約500埃至約1600埃的範圍間(例如，800埃)。在一些實施方式中，選擇閘極結構GS是在形成接觸結構CS之後形成的。

在一些實施方式中，如第16B圖所示，選擇閘極結構GS的長度方向實質上垂直於每個導電層210(或介電層130)的長度方向。在一些實施方式中，如第16A圖所示，每個選擇閘極介電層260環繞(或包圍)相應的選擇閘極電極270。在一些實施方式中，記憶體裝置100包含選擇電晶體。每個選擇電晶體包含選擇閘極結構GS、第一源極/汲極區域(即，導電插銷180)以及第二源極/汲極區域(即，基板110接觸記憶體結構MS的一部分，其中記憶體結構MS接觸選擇閘極結構GS)。

第17A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第17B圖繪示第17A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖。參閱第17A圖與第17B圖，覆蓋層280形成在每個選擇閘極電極270與每個選擇閘極介電層260上。應理解到，為簡化起見，覆蓋層280未繪示在第17A圖中(在第17A圖中省略)並繪示在第17B圖中。形成覆蓋層280可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適當的沉積製程。覆蓋層280可包含氧化物(例如，氧化矽)或其他適當的介電材料。在一些實施方式中，覆蓋層280與隔離層200包含相同的材料，例如氧化物。在一些實施方式中，選擇閘極介電層260的材料不同於覆蓋層280的材料(及隔離層200) 的材料。

在一些實施方式中，每個選擇閘極結構GS包含選擇閘極介電層260、選擇閘極電極270以及覆蓋層280，其中選擇閘極介電層260環繞選擇閘極電極270與覆蓋層280。選擇閘極介電層260延伸至且覆蓋導電插銷180的頂面181。詳細來說，選擇閘極介電層260設置於記憶體結構MS的側壁MS1上、隔離層200的側壁上以及介電層130與導電層210的側壁上。此外，選擇閘極介電層260包含位於選擇閘極電極270下方(例如，正下方)的一部分264。

在一些實施方式中，如第17B圖所示，執行平坦化製程(例如，化學機械研磨製程)以移除覆蓋層280的多餘材料，使得覆蓋層280的頂面281、選擇閘極介電層260的頂面261以及隔離層200的頂面201實質上共面。在一些實施方式中，如第17B圖所示，選擇閘極介電層260的頂面261(或最高頂面)在選擇閘極電極270的頂面上方。在一些實施方式中，如第17B圖所示，選擇閘極電極270在基板110的頂面上的垂直投影面積位於選擇閘極介電層260在基板110的頂面上的垂直投影面積之內。

第18A圖繪示製造記憶體裝置100的一步驟的上視圖，以及第18B圖繪示第18A圖中沿線段18B-18B截取的記憶體裝置100的剖面圖。參閱第18A圖與第18B圖，在隔離層200上形成隔離層300。形成隔離層300可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適當的沉積製程。隔離層300可包含氧化物(例如，氧化矽)或其他適當的介電材料。在一些實施方式中，由於隔離層300與隔離層200包含相同的材料(例如，氧化物)，因此隔離層300與隔離層200之間不具有界面。

在形成隔離層300之後，在階梯區域SR中形成複數個字元線接觸310。詳細來說，可先蝕刻階梯區域SR中的隔離層300、隔離層200以及介電層130以形成複數個溝槽，接著在溝槽中填入導電材料以在基板110上形成複數個字元線接觸310。如此一來，字元線接觸310分別電性連接導電層210。亦即，每個字元線接觸310電性連接相應的導電層210。字元線接觸310可包含金屬(例如，鎢)或其他適當的導電材料。在一些實施方式中，字元線接觸310與導電層210包含相同的材料(例如，鎢)。在一些實施方式中，每個字元線接觸310包含位於導電層210中的底部分。

應理解到，每個字元線接觸310在階梯區域SR中會電性連接相應的導電層210，故字元線接觸310的數量與導電層210的層數對應(例如，相等)。另外，為簡化及清楚起見，第18A圖的字元線接觸310的數量省略並繪示為一個。亦即，第18A圖的字元線接觸310對應於第18B圖的字元線接觸312、字元線接觸314及字元線接觸316。

第19A圖繪示製造記憶體裝置100的一步驟的上視圖、第19B圖繪示第19A圖中分別沿線段BS-BS’與線段BM-BM’截取的記憶體裝置100的記憶體區域MR與階梯區域SR剖面圖，以及第19C圖繪示第19A圖中沿線段C-C截取的記憶體裝置100的剖面圖。參閱第19A圖至第19C圖，在形成選擇閘極結構GS之後，在記憶體區域MR中形成複數個位元線接觸320。詳細來說，可先蝕刻記憶體區域MR中的隔離層300與隔離層200以形成複數個溝槽，接著在溝槽中填入導電材料以形成複數個位元線接觸320。位元線接觸320可包含金屬(例如，鎢)或其他適當的導電材料。在一些實施方式中，位元線接觸320、導電層210以及選擇閘極結構GS的選擇閘極電極270包含相同的材料(例如，鎢)。在一些實施方式中，如第19B圖所示，位元線接觸320的其中一者向下穿過選擇閘極結構GS的覆蓋層280與選擇閘極介電層260。在一些實施方式中，每個位元線接觸320包含嵌設在每個記憶體結構MS的導電插銷180中的底部分322。也就是說，每個位元線接觸320的底面325在每個記憶體結構MS的導電插銷180的頂面181下方。位元線接觸320的其中一者接觸隔離層300、隔離層200、覆蓋層280、選擇閘極介電層260與導電插銷180，且此位元線接觸320與選擇閘極電極270分隔。

如第19A圖至第19C圖所示，在形成選擇閘極結構GS之後，在階梯區域SR中形成複數個選擇閘極接觸330。詳細來說，可先蝕刻階梯區域SR中的隔離層300與隔離層200以形成複數個溝槽，接著在溝槽中填入導電材料以形成複數個選擇閘極接觸330。選擇閘極接觸330可包含金屬(例如，鎢)或其他適當的導電材料。在一些實施方式中，選擇閘極接觸330、導電層210以及選擇閘極結構GS的選擇閘極電極270包含相同的材料(例如，鎢)。在一些實施方式中，選擇閘極接觸330與位元線接觸320同時形成。也就是說，選擇閘極接觸330與位元線接觸320使用一個(相同的)蝕刻製程與一個(相同的)沉積製程。選擇閘極接觸330與位元線接觸320可包含相同的材料(例如，鎢)。在一些實施方式中，如第19C所示，每個選擇閘極接觸330向下穿過覆蓋層280，且每個選擇閘極接觸330包含位於選擇閘極電極270中的底部分332。也就是說，每個選擇閘極接觸330的底面335在選擇閘極電極270的頂面271下方。每個選擇閘極接觸330的底面335在選擇閘極介電層260的最高頂面下方。在一些實施方式中，如第19A圖至第19C圖所示，位元線接觸320與選擇閘極接觸330是在形成字元線接觸310之後形成的。

在一些實施方式中，記憶體裝置100包含基板110、導電層210、介電層130、記憶體結構MS、選擇閘極結構GS以及位元線接觸320。導電層210與介電層130交錯堆疊於基板110上。記憶體結構MS穿過導電層210及介電層130，其中每個記憶體結構MS包含通道結構170以及設置於通道結構170上的導電插銷180。每個選擇閘極結構GS設置於記憶體結構MS的側壁MS1上，其中每個選擇閘極結構GS包含選擇閘極介電層260與被選擇閘極介電層260環繞的選擇閘極電極270。選擇閘極電極270的頂面271在每個記憶體結構MS的導電插銷180的頂面181與導電層210的最頂層的頂面211之間。位元線接觸320設置於記憶體結構MS上方，且分別電性連接記憶體結構MS。在一些實施方式中，每個位元線接觸320包含位於導電插銷180內的底部分322。位元線接觸320向下穿過選擇閘極介電層260。也就是說，位元線接觸320的其中一者包含位於選擇閘極介電層260內的一部分。位元線接觸320與選擇閘極結構GS的選擇閘極介電層260接觸。在一些實施方式中，介電層130的最頂層具有與記憶體結構MS分隔的側壁133，介電層130的最頂層的側壁133與記憶體結構MS的側壁MS1之間的最短距離(即，選擇閘極結構GS在介電層130中的寬度W1)大於導電層210的其中一者的厚度T1。

在一些實施方式中，如第19B圖所示，選擇閘極介電層260延伸至且覆蓋導電插銷180的頂面181。選擇閘極介電層260接觸記憶體結構MS的導電插銷180的頂面181與側壁以及介電層130的最頂層的底面135。選擇閘極介電層260具有接觸介電層130的最頂層的第一側壁262以及接觸導電層210的最頂層的第二側壁263，其中第二側壁263不對齊第一側壁262。也就是說，在沿第二方向D2的垂直方向上，選擇閘極介電層260包含位於介電層130正中間的部分且選擇閘極介電層260的此部分接觸導電層210。選擇閘極電極270設置於選擇閘極介電層260上，且選擇閘極介電層260環繞選擇閘極電極270。選擇閘極介電層260包含位於選擇閘極電極270下方的一部分264(即，底部分)。也就是說，選擇閘極介電層260接觸選擇閘極電極270的底面275。

在一些實施方式中，如第19B圖所示，選擇閘極結構GS更包含覆蓋層280。覆蓋層280設置於選擇閘極電極270上，其中選擇閘極介電層260更環繞覆蓋層280。具體而言，選擇閘極介電層260包含設置於覆蓋層280的側壁上，且覆蓋層280與隔離層200被選擇閘極介電層260分隔。選擇閘極結構GS的覆蓋層280覆蓋記憶體結構MS的導電插銷180。

在一些實施方式中，如第19B圖與第19C圖所示，記憶體裝置100更包含設置於導電層210、介電層130以及記憶體結構MS上的隔離層200，其中選擇閘極結構GS的選擇閘極介電層260接觸隔離層200的側壁203。在一些實施方式中，記憶體裝置100更包含接觸結構CS，其中接觸結構CS與選擇閘極結構GS分隔。接觸結構CS包含襯墊層230與導電結構240。導電結構240被襯墊層230環繞，且介電層130的最頂層的底面135接觸襯墊層230。在一些實施方式中，記憶體裝置100更包含字元線接觸310與選擇閘極接觸330。字元線接觸310設置於導電層210上方並分別電性連接導電層210。選擇閘極接觸330設置於階梯區域SR中的選擇閘極結構GS上方，且選擇閘極接觸330分別電性連接選擇閘極結構GS。

在一些實施方式中，如第19A所示，記憶體結構MS沿第二方向D2呈多行排列，其中記憶體結構MS可視為垂直NAND記憶體串。接觸結構CS與選擇閘極結構GS沿第一方向D1延伸。區塊高度(block height)H1為相鄰的接觸結構CS(第19A圖的上部與下部接觸結構CS)之間的距離，且區塊高度H1定義為記憶體結構MS的行數。例如，在第19A圖中，記憶體裝置100的區塊高度H1定義為16行記憶體結構MS。由於每個選擇閘極結構GS設置於相應的記憶體結構MS的側壁上，因此可節省記憶體裝置100的空間與降低記憶體裝置100的區塊高度，從而提高記憶體裝置100的密度與提高使用效率。舉例來說，若額外製造虛設記憶體結構並將選擇閘極結構設置於虛設記憶體結構上，則區塊高度將增加，從而降低記憶體裝置的密度與降低使用效率。在一些實施方式中，如第19A所示，選擇閘極結構GS在階梯區域SR與記憶體區域MR延伸。每個選擇閘極結構GS接觸兩行記憶體結構MS，且與支柱結構190及字元線接觸310分隔。換句話說，每個選擇閘極結構GS與兩行記憶體結構MS相交，並將支柱結構190及字元線接觸310劃分為子區塊。

第21圖至第25圖繪示根據本揭露一些實施方式之記憶體裝置的製造方法在不同階段的上視圖。參閱第1A圖、第1B圖、第2A圖、第2B圖與第21圖，在形成犧牲結構140於凹槽R1之前，可先形成間隔層340於凹槽R1中。也就是說，在凹槽R1中先形成間隔層340，再形成犧牲結構140於間隔層340上並填入凹槽R1中。接著，參考第4A圖、第4B圖以及第20圖的實施方式，形成記憶體結構MS穿過犧牲材料層120與介電層130。第21圖的記憶體結構MS類似或相同於第20圖的記憶體結構MS。如第21圖的上視圖所示，每個記憶體結構MS包含記憶結構層155、通道層160以及介電結構165，其中記憶結構層155、通道層160以及介電結構165同心排列。通道層160與犧牲結構140被記憶結構層155分隔。在相鄰的行的兩個記憶體結構MS之間具有最小距離d2。在一些實施方式中，兩個記憶體結構MS的最小距離d2小於約20奈米，導致凹槽R1的空間可能不足以讓後續形成的導電材料結構(見第8B圖的導電材料結構220)中具有空隙。在一些實施方式中，間隔層340包含相對於記憶體結構MS的記憶結構層155具有高蝕刻選擇性的材料。例如，間隔層340包含多晶矽、碳氮化矽、氮化矽與氧化物的組合，或其他適當的材料。

參閱第22圖，去除凹槽R1中的犧牲結構140的全體，以暴露記憶體結構MS的側壁MS1。參閱第23圖，去除位於凹槽R1中的每個記憶體結構MS的記憶結構層155的一部分，以暴露凹槽R1中的每個記憶體結構MS的通道層160。如此一來，兩個記憶體結構MS的最小距離可以被擴大(即擴大為最小距離d3)，使得後續形成的導電材料結構中(見第8B圖的導電材料結構220)可具有空隙。舉例來說，兩個記憶體結構MS的最小距離d3在約20奈米至約80奈米的範圍間(例如，約70奈米)。

參閱第24圖，在去除位於凹槽R1中的每個記憶體結構MS的記憶結構層155的部分之後，去除間隔層340的全體。在一些實施方式中，去除間隔層340使用濕式蝕刻製程，且濕式蝕刻製程的蝕刻溶液使用氫氟酸溶液與磷酸溶液的組合。由於間隔層340與記憶結構層155之間具有高蝕刻選擇性，因此在執行蝕刻製程以去除間隔層340的期間，記憶結構層155不會被蝕刻(實質上不變)。參閱第25圖，重新形成犧牲結構140，使得犧牲結構140接觸記憶體結構MS的記憶結構層155與通道層160。在執行第25圖的步驟之後，可接續執行第5A圖與第5B圖的步驟(即，形成支柱結構190與隔離層200)。

第26圖繪示根據本揭露一些實施方式之記憶體裝置100a的剖面圖。第26圖的記憶體裝置100a與第19B圖的記憶體裝置100大致相同，其差異在於位元線接觸320a的配置。位元線接觸320a的其中一者設置於記憶體結構MS的導電插銷180的頂面181與側壁183的其中一者的交界處。由於選擇閘極結構GS的選擇閘極電極270的頂面271在記憶體結構MS的導電插銷180的頂面181與導電層210的最頂層的頂面211之間。如此一來，可避免或防止位元線接觸320a的其中一者與選擇閘極電極270之間的橋接現象。關於第26圖的記憶體裝置100a的基板110、導電層210、介電層130、隔離層200、隔離層300、記憶體結構MS、選擇閘極結構GS、接觸結構CS以及支柱結構190的配置與材料類似或相同於第19B圖描述的實施方式，故不在此重複描述。

根據本揭露上述實施方式，由於選擇閘極結構設置於記憶體結構的側壁上，因此提高記憶體裝置的密度與提高使用效率。此外，由於選擇閘極電極的頂面在記憶體結構的導電插銷的頂面與導電層的最頂層的頂面之間，可避免位元線接觸與選擇閘極電極之間的橋接現象。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100,100a:記憶體裝置 110:基板 120:犧牲材料層 130:介電層 131,139,141,181,201,211,231,241,261,271,281:頂面 134,135,275,325,335:底面 133,137,143,145,156,183,203,262,263,MS1,MST1:側壁 140:犧牲結構 155:記憶結構層 160:通道層 162,212,232,264,322,332:部分 165:介電結構 170:通道結構 180:導電插銷 190:支柱結構 190T:孔洞 200:隔離層 202:開口 210:導電層 220:導電材料結構 222:空隙 230:襯墊層 240:導電結構 250:圖案化光阻 252:開口 260’:介電層 260:選擇閘極介電層 270’:導電材料層 270:選擇閘極電極 280:覆蓋層 300:隔離層 310,312,314,316:字元線接觸 320:位元線接觸 330:選擇閘極接觸 CS:接觸結構 d1,d2,d3:距離 D1:第一方向 D2:第二方向 GS:選擇閘極結構 H1:區塊高度 MR:記憶體區域 MS:記憶體結構 MST:開口 MS1:側壁 R1,R2,R3:凹槽 T1:厚度 SR:階梯區域 S1:狹縫溝槽 S2:空間 W1:寬度 A-A,BS-BS’,BM-BM’,18B-18B,C-C:線段

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖及第19A圖繪示根據本揭露一些實施方式之記憶體裝置的製造方法在不同階段的上視圖。第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖及第19B圖繪示根據本揭露一些實施方式之記憶體裝置的製造方法在不同階段的剖面圖。第19C圖是第19A圖中沿線段C-C截取的剖面圖。第20圖繪示根據本揭露一些實施方式之記憶體裝置的記憶體結構的細部結構圖。第21圖至第25圖繪示根據本揭露一些實施方式之記憶體裝置的製造方法在不同階段的上視圖。第26圖繪示根據本揭露一些實施方式之記憶體裝置的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:記憶體裝置

110:基板

130:介電層

139,181,211,271:頂面

135,275,325:底面

133,203,262,263,MS1:側壁

170:通道結構

180:導電插銷

190:支柱結構

200:隔離層

210:導電層

230:襯墊層

240:導電結構

260:選擇閘極介電層

264,322:部分

270:選擇閘極電極

280:覆蓋層

300:隔離層

320:位元線接觸

CS:接觸結構

D1:第一方向

D2:第二方向

GS:選擇閘極結構

MR:記憶體區域

MS:記憶體結構

SR:階梯區域

T1:厚度

W1:寬度

BS-BS’,BM-BM’:線段

Claims

一種記憶體裝置，包括：一基板；複數個導電層及複數個介電層，交錯堆疊於該基板上方；一記憶體結構，穿過該些導電層及該些介電層，其中該記憶體結構包含一通道結構以及設置於該通道結構上的一導電插銷；一選擇閘極結構，設置於該記憶體結構的一側壁上，其中該選擇閘極結構包含一選擇閘極介電層與被該選擇閘極介電層環繞的一選擇閘極電極，其中該選擇閘極電極的一頂面在該記憶體結構的該導電插銷的一頂面與該些導電層的一最頂層的一頂面之間；以及一位元線接觸，電性連接該記憶體結構。
如請求項1所述之記憶體裝置，其中該位元線接觸包含嵌設在該導電插銷內的一底部分。
如請求項1所述之記憶體裝置，其中該選擇閘極結構更包含位於該選擇閘極電極上的一覆蓋層，且該位元線接觸穿過該選擇閘極結構的該覆蓋層與該選擇閘極介電層。
如請求項1所述之記憶體裝置，其中該些介電層的一最頂層具有與該記憶體結構分隔的一側壁，該些介電層的該最頂層的該側壁與該記憶體結構的該側壁之間的一最短距離大於該些導電層的其中一者的一厚度。
如請求項4所述之記憶體裝置，其中該最短距離與該厚度的比值在1至4的範圍間。
一種記憶體裝置，包括：一基板；複數個導電層及複數個介電層，交錯堆疊於該基板上方；一記憶體結構，穿過該些導電層及該些介電層，其中該記憶體結構包含一通道結構以及設置於該通道結構上的一導電插銷；以及一選擇閘極結構，穿過該些導電層的至少一者與該些介電層的至少一者，且該選擇閘極結構接觸該記憶體結構，其中該選擇閘極結構包含：一選擇閘極介電層，延伸至且覆蓋該記憶體結構的該導電插銷的一頂面；以及一選擇閘極電極，設置於該選擇閘極介電層上，且該選擇閘極介電層環繞該選擇閘極電極。
如請求項6所述之記憶體裝置，其中該選擇閘極介電層包含位於該選擇閘極電極下方的一部分。
如請求項6所述之記憶體裝置，其中該選擇閘極結構更包含一覆蓋層，設置於該選擇閘極電極上，其中該選擇閘極介電層更環繞該覆蓋層。
如請求項8所述之記憶體裝置，其中該選擇閘極結構的該覆蓋層覆蓋該記憶體結構的該導電插銷。
一種記憶體裝置之製造方法，包含：形成複數個犧牲材料層與複數個介電層交錯堆疊於一基板上方；形成一犧牲結構向下穿過該些犧牲材料層的至少一者與該些介電層的至少一者；形成一記憶體結構向下穿過該些犧牲材料層與該些介電層，其中該記憶體結構接觸該犧牲結構，且其中該犧牲結構具有大於該些犧牲材料層的其中一者的一厚度的一寬度；形成一狹縫溝槽向下穿過該些犧牲材料層與該些介電層，其中該狹縫溝槽與該犧牲結構分隔；將該些犧牲材料層與該犧牲結構分別替換為複數個導電層與一導電材料結構，其中該導電材料結構具有一空隙；形成一接觸結構於該狹縫溝槽中；去除該導電材料結構以形成暴露該記憶體結構的一側壁的一凹槽；以及在形成該接觸結構之後，形成一選擇閘極結構於該凹槽中。