TWI746055B - 三維nand記憶體元件以及形成其的方法 - Google Patents

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Abstract

半導體元件具有由被交替地佈置在基底之上的字元線層和絕緣層形成的堆疊層。第一連接區域被佈置在堆疊層中的第一陣列區域之間，以及第一分隔結構被沿著第一連接區域和第一陣列區域的第一側安置。第一分隔結構延伸穿過堆疊層進入基底中。第二分隔結構被沿著第一連接區域和第一陣列區域的相對的第二側安置。第二分隔結構包括：沿著第一陣列區域的第二側安置的陣列分隔結構以及沿著第一連接區域的第二側安置的連接分隔結構。連接分隔結構被佈置在陣列分隔結構之間並且與陣列分隔結構對齊，並且進一步延伸穿過堆疊層進入基底中。

Description

三維NAND記憶體元件以及形成其的方法
概括地說，本揭露內容涉及半導體技術領域，以及更具體地說，本揭露涉及三維（3D）NAND記憶體元件以及用於形成三維記憶體元件的方法。
快閃記憶體元件最近經歷了快速發展。快閃記憶體元件能夠將所儲存的資料保留一段非常長的時間而無需施加電壓。此外，快閃記憶體元件的讀取速率是相對高的，並且易於抹除所儲存的資料以及將資料重寫到快閃記憶體元件中。因此，快閃記憶體元件已經被廣泛用在微電腦、自動控制系統等中。為了增加快閃記憶體元件的位元密度並且減小位元成本，已經開發了三維（3D）NAND（非AND）快閃記憶體元件。
3D NAND元件可以包括一個或多個儲存平面，並且儲存平面中的每個儲存平面可以包括多個儲存塊。儲存塊中的每個儲存塊可以具有一個或多個陣列區域和一個或多個階梯區域。在這樣的3D NAND元件中，分隔結構（例如，閘極線縫隙結構）可以位於兩個儲存塊之間。在3D NAND元件的第一架構中，階梯區域可以位於兩個陣列區域之間。在3D NAND元件的第二架構中，陣列區域可以被佈置在兩個階梯區域之間。分隔結構相應地延伸穿過3D NAND元件的陣列區域和階梯區域。
在本揭露內容中，本發明的構思涉及3D NAND元件的新穎結構，並且更具體地，涉及被佈置在3D NAND元件的儲存塊的兩個陣列區域之間的連接區域。第一分隔結構（例如，虛擬結構）被引入以分隔開連接區域，以及第二分隔結構（例如，閘極線縫隙結構）被引入以分隔開陣列區域。第一分隔結構和第二分隔結構與彼此對齊。
在本揭露內容中，提供了一種半導體元件。半導體元件可以具有由在垂直方向上被交替地佈置在基底之上的字元線層和絕緣層形成的堆疊層。半導體元件可以具有被佈置於在堆疊層中形成的第一儲存塊的第一陣列區域之間的第一連接區域以及沿著第一連接區域和第一陣列區域的第一側安置的第一分隔結構。第一分隔結構在垂直方向上延伸穿過堆疊層進入基底中。半導體元件還可以具有沿著第一連接區域和第一陣列區域的相對的第二側安置的第二分隔結構。第二分隔結構可以包括沿著第一陣列區域的第二側安置的陣列分隔結構和沿著第一連接區域的第二側安置的連接分隔結構。連接分隔結構可以被佈置在陣列分隔結構之間並且與陣列分隔結構對齊，並且進一步在垂直方向上延伸穿過堆疊層進入基底中。
連接分隔結構可以具有自頂向下剖面。自頂向下剖面可以具有在第一陣列區域之間延伸的筆直剖面。自頂向下剖面可以是不連續剖面，其包括：被設置為與陣列分隔結構中的第一陣列分隔結構相鄰的第一部分、以及被設置為與陣列分隔結構中的第二陣列分隔結構相鄰的第二部分。自頂向下剖面可以具有在第一陣列區域之間延伸的彎曲剖面、在第一陣列區域之間延伸的卵形剖面、在第一陣列區域之間延伸的方波剖面、或者在第一陣列區域之間延伸的矩形剖面。
在一些實施例中，連接分隔結構可以具有包括以下各項的自頂向下剖面：與陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直剖面的第一部分、與陣列分隔結構中的第二陣列分隔結構直接接觸的具有筆直剖面的第二部分、以及被安置在第一部分和第二部分之間的第三部分。第三部分可以具有作為以下各項中的一項的剖面：卵形剖面、正方形剖面、或長方形。
在一些實施例中，連接分隔結構的側壁可以包括沿著第一方向的突出部分。在另一實施例中，連接分隔結構的側壁可以包括被交替地佈置的第一部分和第二部分，並且第二部分沿著第一方向突出。
連接分隔結構可以包括SiN、SiO或SiCN中的至少一項，並且陣列分隔結構可以包括多晶矽、鎢、鈷、釕、銅或鋁中的至少一項。
第一連接區域可以包括：沿著第一分隔結構安置並且在第一陣列區域之間延伸的第一壁結構、以及被安置在第一壁結構和連接分隔結構之間並且在第一陣列區域之間延伸的第一階梯區域。
在一些實施例中，半導體元件還可以包括：被佈置於在堆疊層中形成的第二儲存塊的第二陣列區域之間的第二連接區域、以及沿著第二連接區域和第二陣列區域的第一側安置的第三分隔結構。第三分隔結構可以進一步在垂直方向上延伸穿過堆疊層進入基底中。第二分隔結構可以被安置在第一儲存塊和第二儲存塊之間，並且沿著第二連接區域和第二陣列區域的相對的第二側延伸。第二分隔結構中的陣列分隔結構可以沿著第二陣列區域的第二側安置，並且被佈置在第一陣列區域和第二陣列區域之間。第二分隔結構中的連接分隔結構可以沿著第二連接區域的第二側安置，並且被佈置在第一連接區域和第二連接區域之間。
第二連接區域還可以包括：沿著第三分隔結構安置並且在第二陣列區域之間延伸的第二壁結構、以及被安置在第二壁結構和連接分隔結構之間的第二階梯區域。第二階梯區域可以被設置在第二陣列區域之間，並且第二階梯區域可以通過連接分隔結構與第一階梯區域隔開。
在一些實施例中，第一階梯結構還包括多個第一臺階，以及第二階梯區域還包括多個第二臺階。第一臺階和第二臺階沿著垂直於基底的垂直方向與彼此對齊。
在一些實施例中，字元線層還可以包括第一字元線層。第一字元線層的被設置在第一陣列區域、第二陣列區域、第一壁結構和第二壁結構中的第一部分可以由導電材料構成。此外，第一字元線層的被安置在第一階梯區域和第二階梯區域中的第二部分可以包括導電區域和介電區域，其中，導電區域和介電區域可以被並排地佈置並且沿著基底的頂表面延伸。介電區域可以被設置在導電區域之間，並且導電區域可以耦合到第一字元線層的第一部分。此外，可以通過植入方法來處理第一字元線層的第二部分的介電區域。
根據本揭露內容的另一方面，提供了一種用於製造半導體元件的方法。在該方法中，可以形成初始堆疊層。初始堆疊層可以由在垂直方向上被交替地設置在半導體元件的基底之上的犧牲字元線層和絕緣層形成。可以將連接區域和陣列區域圖案化在初始堆疊層中。連接區域可以被設置在陣列區域之間，並且包括在陣列區域之間延伸的階梯區域、第一壁結構和第二壁結構。階梯區域可以被設置在第一壁結構和第二壁結構之間。隨後可以形成第一分隔結構以將連接區域中的階梯區域分成第一階梯區域和第二階梯區域，其中，第一分隔結構可以被安置在陣列區域之間，並且在垂直方向上延伸穿過初始堆疊層進入基底中。
在該方法中，然後還可以形成第二分隔結構。第二分隔結構可以被沿著連接區域的相鄰於第一壁結構的第一側和陣列區域的第一側安置。第二分隔結構也可以在垂直方向上延伸穿過初始堆疊層進入基底中。還可以形成第三分隔結構。第三分隔結構可以被沿著連接區域的相鄰於第二壁結構的第二側和陣列區域的第二側安置。第三分隔結構可以在垂直方向上延伸穿過初始堆疊層進入基底中。
在一些實施例中，在形成第一分隔結構之前，可以在階梯區域之上沉積介電層。介電層可以被安置在第一壁結構和第二壁結構。第一分隔結構可以進一步在垂直方向上延伸穿過介電層。
在一些實施例中，為了形成第二分隔結構和第三分隔結構，可以沿著連接區域和陣列區域的第一側形成第二分隔溝槽。第二分隔溝槽可以在垂直方向上延伸穿過初始堆疊層進入基底中。此外，可以沿著連接區域和陣列區域的第二側形成第三分隔溝槽。第三分隔溝槽可以在垂直方向上延伸穿過初始堆疊層進入基底中。然後可以去除被安置在陣列區域、第一壁結構和第二壁結構中的犧牲字元線層以形成第一空位。此外，可以去除犧牲字元線層的被安置在階梯區域的踏面位置上的側面部分以形成第二空位。隨後可以利用第一導電材料填充第一空位和第二空位以形成字元線層。
在該方法中，可以形成陣列分隔溝槽。陣列分隔溝槽可以在垂直方向上延伸穿過初始堆疊層進入基底中。陣列分隔溝槽可以平行於第二分隔溝槽和第三分隔溝槽以將陣列區域劃分成第一陣列區域和第二陣列區域。第一分隔結構可以被安置在陣列分隔溝槽之間並且與陣列分隔溝槽對齊。此外，可以沉積第二導電材料。第二導電材料可以填充第二分隔溝槽以形成第二分隔結構，填充第三分隔溝槽以形成第三分隔結構，以及填充陣列分隔溝槽以形成陣列分隔結構。
在一些實施例中，第一分隔結構可以具有自頂向下剖面。自頂向下剖面可以具有在陣列區域之間延伸的筆直剖面。自頂向下剖面可以是包括以下各項的不連續剖面：被設置為與陣列分隔結構中的第一陣列分隔結構相鄰的第一部分、以及被設置為與陣列分隔結構中的第二陣列分隔結構相鄰的相對的第二部分。自頂向下剖面還可以是在陣列區域之間延伸的彎曲剖面。彎曲的自頂向下剖面可以包括：與陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第一部分、與陣列分隔結構中的第二陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第二部分、以及被設置在第一部分和第二部分之間的具有彎曲的自頂向下剖面的第三部分。
自頂向下剖面可以是在陣列區域之間延伸的卵形剖面。卵形的自頂向下剖面可以包括：與陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第一部分、與陣列分隔結構中的第二陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第二部分、以及被設置在第一部分和第二部分之間的具有卵形的自頂向下剖面的第三部分。自頂向下剖面可以是在陣列區域之間延伸的方波剖面或者在陣列區域之間延伸的矩形剖面。矩形的自頂向下剖面可以包括：與陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第一部分、與陣列分隔結構中的第二陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第二部分、以及被設置在第一部分和第二部分之間的具有矩形的自頂向下剖面的第三部分。因此，連接分隔結構的側壁包括被交替地佈置的第一部分和第二部分，其中，第二部分沿著第一方向突出，以及連接分隔結構包括SiN、SiO或SiCN中的至少一項。
在該方法中，可以形成多個字元線觸點。字元線觸點可以沿著垂直於基底的垂直方向從階梯區域的踏面位置延伸，延伸穿過介電層，並且進一步耦合到被安置在階梯區域中的字元線層。
根據本揭露內容的另一方面，提供了一種半導體元件。半導體元件可以包括堆疊層。堆疊層可以由在垂直方向上被交替地設置在半導體元件的基底之上的字元線層和絕緣層形成。半導體元件可以具有：被佈置於在堆疊層中形成的陣列區域之間的連接區域、以及被安置在陣列區域之間以將連接區域分成第一連接區域和第二連接區域的第一分隔結構。第一分隔結構可以進一步在垂直方向上延伸穿過堆疊層進入基底中。半導體元件還可以具有沿著連接區域和陣列區域的第一側安置的第二分隔結構。第二分隔結構可以在垂直方向上延伸穿過堆疊層進入基底中。半導體元件還可以具有沿著連接區域和陣列區域的相對的第二側安置的第三分隔結構。第三分隔結構可以在垂直方向上延伸穿過堆疊層進入基底中。
半導體元件可以包括在垂直方向上延伸穿過堆疊層進入基底中的陣列分隔結構。陣列分隔結構可以平行於第二分隔結構和第三分隔結構，並且將陣列區域劃分成第一陣列區域和第二陣列區域。第一分隔結構可以被佈置在陣列分隔結構之間並且與陣列分隔結構對齊。
在一些實施例中，第一分隔結構可以具有自頂向下剖面。自頂向下剖面可以具有在陣列區域之間延伸的筆直剖面。自頂向下剖面可以是包括以下各項的不連續剖面：被設置為與陣列分隔結構中的第一陣列分隔結構相鄰的第一部分、以及被設置為與陣列分隔結構中的第二陣列分隔結構相鄰的第二部分。自頂向下剖面還可以是在陣列區域之間延伸的彎曲剖面、在陣列區域之間延伸的卵形剖面、在陣列區域之間延伸的方波剖面、或者在陣列區域之間延伸的矩形剖面。
在一些實施例中，連接分隔結構可以具有包括以下各項的自頂向下剖面：與陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直剖面的第一部分、與陣列分隔結構中的第二陣列分隔結構直接接觸的具有筆直剖面的第二部分、以及被設置在第一部分和第二部分之間的第三部分，其中，第三部分具有作為以下各項中的一項的剖面：卵形剖面、正方形剖面、或長方形剖面。
在一些實施例中，連接分隔結構的側壁可以包括沿著第一方向的突出部分。在另一實施例中，連接分隔結構的側壁可以包括被交替地佈置的第一部分和第二部分，其中，第二部分沿著第一方向突出。
在一些實施例中，第一連接區域可以包括第一階梯區域和第一壁結構，以及第二連接區域可以包括第二階梯區域和第二壁結構。第一壁結構可以在第一陣列區域之間延伸並且被沿著第二分隔結構設置。第一階梯區域可以被沿著第一壁結構安置並且被設置在第一陣列區域之間。第二階梯區域可以被沿著第一階梯區域安置並且被設置在第二陣列區域之間。第一分隔結構還可以被佈置在第一階梯區域和第二階梯區域之間。第二壁結構可以被安置在第二階梯區域和第三分隔結構之間，並且進一步被設置在第二陣列區域之間。
在一些實施例中，字元線層還可以包括第一字元線層。第一字元線層的被設置在第一陣列區域、第二陣列區域、第一壁結構和第二壁結構中的第一部分可以由導電材料構成。此外，第一字元線層的被安置在第一階梯區域和第二階梯區域中的第二部分可以包括導電區域和介電區域，其中，導電區域和介電區域可以被並排地佈置並且沿著基底的頂表面延伸。介電區域可以被設置在導電區域之間，並且導電區域可以耦合到第一字元線層的第一部分。此外，可以通過植入方法來處理第一字元線層的第二部分的介電區域。
下面的公開內容提供了用於實現所提供的主題的不同特徵的很多不同的實施例或示例。下文描述了組件和佈置的特定示例以簡化本揭露內容。當然這些僅是示例並且不旨在進行限制。例如，在以下描述中在第二特徵之上或在第二特徵上形成第一特徵可以包括其中第一和第二特徵是可以直接接觸而形成的特徵的實施例，並且還可以包括其中額外的特徵可以被形成在第一和第二特徵之間使得第一和第二特徵可以不是直接接觸的實施例。此外，在各個示例中，本揭露內容可以重複附圖標記和/或字母。這種重複是為了簡單和清楚的目的，並且本身並不規定在所討論的各個實施例和/或配置之間的關係。
此外，為了便於描述，可以在本文中使用諸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空間相對術語來描述如在附圖中所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中所描繪的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。裝置可以以其它方式定向（旋轉90度或處於其它取向），並且同樣可以相應地解釋本文使用的空間相對描述詞。
3D NAND元件可以包括一個或多個儲存平面，並且儲存平面中的每個儲存平面可以包括多個儲存塊。儲存塊中的每個儲存塊可以具有兩個陣列區域和位於兩個陣列區域之間的連接區域。因此，3D NAND元件通過位於儲存塊的中心位置上的連接區域來執行中心字元線驅動。在這樣的3D NAND元件中，可以在連接區域中形成多個壁結構，並且壁結構可以位於陣列區域之間。此外，可以在連接區域中形成階梯區域。階梯區域可以位於壁結構之間，並且進一步被佈置在陣列區域之間。此外，介電層可以位於連接區域中。介電層可以位於階梯區域之上以填充在壁結構之間的間隙。
在這樣的3D NAND元件中，可以形成多個分隔結構（例如，閘極線縫隙結構）以將儲存塊分隔開。分隔結構可以延伸穿過階梯區域和陣列區域，並且被設置為平行於壁結構。在一些實施例中，可以在位於階梯區域之上並且在連接區域的壁結構之間的介電層中形成孔洞。孔洞可能在分隔結構的形成期間在階梯區域的底部部分處引起蝕刻開槽或底切。
在本揭露內容中，可以引入連接分隔結構（例如，虛擬結構）以將連接區域分隔開。可以引入陣列分隔結構（例如，閘極線縫隙結構）以將陣列區域分隔開。連接分隔結構和陣列分隔結構與彼此對齊並且位於兩個儲存塊之間。可以在連接分隔結構的形成期間防止由孔洞驅動的蝕刻開槽或底切。
圖1是根據本揭露內容的示例性實施例的第一示例性3D NAND元件100（也被稱為元件100）的自頂向下視圖。如圖1所示，可以在包括字元線層和絕緣層的堆疊層中形成元件100，字元線層和絕緣層在垂直方向（例如Z方向）上交替地佈置在基底（未示出）之上。元件100可以包括第一連接區域100C，其被佈置於在堆疊層中形成的第一儲存塊的第一陣列區域100A和第一陣列區域100B之間。元件100還可以包括第二連接區域100F，其被設置在堆疊層中形成的第二儲存塊的第二陣列區域100D和第二陣列區域100E之間。第一分隔結構（例如，第一閘極線縫隙（GLS）結構）102可以沿著第一連接區域100E以及第一陣列區域100A和第一陣列區域100B的第一側安置。如圖1所示，第一連接區域100C的第一側可以是100C’，以及第一陣列區域100A和第一陣列區域100B的第一側可以分別是100A’和100B’。第一分隔結構102可以在垂直方向（例如Z方向）上延伸穿過堆疊層進入基底中。元件100還可以包括第二分隔結構，其沿著第一連接區域100C以及第一陣列區域100A和第一陣列區域100B的相對的第二側安置。第一連接區域100C的第二側可以是100C”，以及第一陣列區域100A和第一陣列區域100B的第二側可以分別是100A”和100B”。
第二分隔結構可以具有沿著第一陣列區域100A和第一陣列區域100B的第二側100A”和100B”安置的陣列分隔結構104以及沿著第一陣列區域100C的第二側100C”安置的連接分隔結構106。在一些實施例中，陣列分隔結構可以是延伸穿過堆疊層進入基底中的GLS結構。連接分隔結構106可以是具有筆直的自頂向下剖面的虛擬結構。連接分隔結構106可以被佈置在陣列分隔結構104之間並且與陣列分隔結構104對齊，且進一步在垂直方向（例如Z方向）上延伸穿過堆疊層進入基底中。在一些實施例中，虛擬結構可以包括溝槽結構和多個虛擬溝道結構，多個虛擬溝道結構沿著溝槽結構設置並且彼此隔開。虛擬溝道結構可以具有立柱形狀，例如卵形立柱形狀或圓形立柱形狀。虛擬溝道結構的側壁可以從溝槽結構的側壁突出，使得連接分隔結構106沿著X方向的側壁可以包括沿著X方向交替地設置的平坦表面和彎曲表面。因此，虛擬結構（或連接分隔結構）的側壁包括沿著從X方向偏離的第一方向（例如Y方向）的突出部分（例如，虛擬溝道結構的側壁）。此外，虛擬結構的側壁可以包括交替地佈置的第一部分（例如，溝槽結構的側壁）和第二部分（例如，虛擬溝道結構的側壁）。第二部分沿著第一方向（例如，Y方向）突出。在一些實施例中，虛擬結構可以包括SiN、SiO、SiCN或其它適當的介電材料。
第一連接區域100C可以具有沿著第一分隔結構102安置並且在第一陣列區域100A和第一陣列區域100B之間延伸的第一壁結構108。第一連接區域100C還可以具有位於第一壁結構108和連接分隔結構106之間並且在第一陣列區域100A和第一陣列區域100B之間延伸的第一階梯區域110。
元件100可以包括第二連接區域100F，其被佈置於在堆疊層中形成的第二儲存塊的第二陣列區域100D和第二陣列區域100E之間。第三分隔結構112（也指代第三GLS結構）可以沿著第二連接區域100F以及第二陣列區域100D和100E的第一側安置。如圖1所示，第二連接區域100F的第一側可以是100F’，以及第二陣列區域100D和第二陣列區域100E的第一側可以分別是100D’和100E’。第三分隔結構112可以進一步在垂直方向上延伸穿過堆疊層進入基底中。
仍然參考圖1，第二分隔結構可以位於第一儲存塊和第二儲存塊之間。例如，第二分隔結構中的陣列分隔結構104可以沿著第二陣列區域100D和第二陣列區域100E的第二側安置，並且被佈置在第一陣列區域（例如100A和100B）和第二陣列區域（例如100D和100E）之間。第二陣列區域100D和第二陣列區域100E的第二側可以分別是100D”和100E”。第二分隔結構中的連接分隔結構106可以沿著第二連接區域100F的第二側100F’’安置，並且被佈置在第一連接區域100C和第二連接區域100F之間。
第二連接區域100F可以具有第二壁結構114，其沿著第三分隔結構112安置並且在第二陣列區域100D和第二陣列區域100E之間延伸。第二連接區域100F還可以具有位於第二壁結構114和連接分隔結構106之間的第二階梯區域116。第二階梯區域116可以進一步被設置在第二陣列區域100D和第二陣列區域100E之間，並且通過連接分隔結構106與第一階梯區域110隔開。
在一些實施例中，第一階梯區域110還包括多個第一臺階（未示出），以及第二階梯區域116還包括多個第二臺階（未示出）。第一臺階和第二臺階沿著垂直於基底的垂直方向與彼此對齊。
元件100可以包括在第一陣列區域100A和第一陣列區域100B以及第二陣列區域100D和第二陣列區域100E中的多個GLS結構。例如，兩個GLS結構118和GLS結構120可以位於第一陣列區域100A和第一陣列區域100B中。GLS結構118和GLS結構120可以在垂直方向上延伸穿過初始堆疊層進入基底中。GLS結構118和GLS結構120可以被佈置為平行於第一分隔結構102和陣列分隔結構104以將第一陣列區域100A和第一陣列區域100B分成子塊。類似地，兩個GLS結構122和GLS結構124可以位於第二陣列區域100D和第二陣列區域100E中。GLS結構122和GLS結構124可以在垂直方向上延伸穿過初始堆疊層進入基底中。GLS結構122和GLS結構124可以被佈置為平行於陣列分隔結構104和第三分隔結構112以將第二陣列區域100 和100E分成子塊。在一些實施例中，後閘極製造技術用於形成3D NAND元件100。因此，形成GLS結構以輔助去除犧牲字元線層以及形成真正閘極。在一些實施例中，GLS結構可以由導電材料構成並且位於陣列公共源極（ACS）區域上以用作觸點，其中ACS區域在基底中形成以用作公共源極。在一些實施例中，GLS結構可以由介電材料構成以用作分隔結構。
元件100還可以包括多個底部選擇閘極（BSG）-切口結構，其被佈置為平行於第一分隔結構102和第三分隔結構112。例如，兩個BSG-切口結構126a-126b被包括在第一連接區域100C中，以及兩個BSG-切口結構126c-126d被包括在第二連接區域100F中。BSG-切口結構126可以延伸穿過一個或多個最底部的字元線層並且進一步與GLS結構118-124對齊。例如，BSG-切口126a與GLS結構118對齊。BSG-切口結構126可以被配置成將第一陣列區域或第二陣列區域劃分成用於操作（例如，抹除、讀取或程式化）的子陣列區域。
元件100可以具有位於第一陣列區域100A和第一陣列區域100B以及第二陣列區域100D和第二陣列區域100E中的多個溝道結構128。溝道結構128可以延伸穿過堆疊層進入基底中。溝道結構128中的每一者還可以包括溝道層、圍繞溝道層的隧穿層、圍繞隧穿層的電荷俘獲層、以及圍繞電荷俘獲層並且進一步與字元線層直接接觸的阻隔層。在一些實施例中，高K層（例如，HfO2或AlO）可以被設置在字元線層和阻隔層之間。
在一些實施例中，元件100可以包括第一儲存塊和第二儲存塊。第一儲存塊由第一陣列區域100A和第一陣列區域100B以及第一連接區域100C形成。第二儲存塊由第二陣列區域100D和第二陣列區域100E以及第二連接區域100F形成。第一儲存塊和第二儲存塊通過包括陣列分隔結構104和連接分隔結構106的第二分隔結構與彼此隔開。
圖2是從與包含圖1中的線A-A’的垂直平面相同的平面得到的、元件100的截面圖。如圖2所示，元件100可以包括由字元線層105和絕緣層103形成的堆疊層。字元線層105和絕緣層103交替地堆疊在基底101上。第一階梯區域110和第二階梯區域116位於第一壁結構108和第二壁結構114之間。第一分隔結構102和第三分隔結構112延伸穿過堆疊層並且進一步延伸進入基底101中。第二分隔結構中的連接分隔結構106可以位於第一階梯區域110和第二階梯區域116之間。第一階梯區域110和第二階梯區域116可以包括多個臺階。可以在位於第一階梯區域110和第二階梯區域116中的字元線層和絕緣層中形成臺階。連接分隔結構106可以延伸穿過位於第一階梯區域110和第二階梯區域116中的字元線層和絕緣層，並且進一步延伸進入基底101中。在一些實施例中，介電層130可以位於第一階梯區域110和第二階梯區域116之上。介電層130可以被佈置在第一壁結構108和第二壁結構114之間。連接分隔結構106可以沿著垂直方向（例如Z方向）延伸穿過介電層130。
在一些實施例中，孔洞107可以位於介電層130中，例如在第一階梯區域110和第二階梯區域116之間的介面區域中。孔洞107還可以位於連接分隔結構106的頂部區域中。在本揭露內容中，通過控制連接分隔結構106的製造方法（例如，蝕刻和沉積）和尺寸，可以阻止由孔洞107驅使的蝕刻開槽或底切。
仍然參考圖2，字元線層105可以包括導電部分和介電部分。在第一示例中，字元線層105_39可以由導電材料（例如，鎢（W）或多晶矽）構成。在第二示例中，字元線105_1可以包括分別被設置在第一壁結構108和第二壁結構114中的導電部分105_1_a和105_1_c。字元線層105_1還可以具有位於第一階梯區域110和第二階梯區域116中的介電部分105_1_b。例如，導電部分105_1_a和105_1_c可以由W或多晶矽構成，並且介電部分105_1_b可以由SiN構成。在第三示例中，字元線層105_6可以包括第一部分105_6_1和第二部分105_6_2。被設置在第一壁結構108和第二壁結構114中的第一部分105_6_1可以由導電材料（例如，W或多晶矽）構成。被設置在第一階梯區域110和第二階梯區域116中的第二部分 105_6_2還可以包括導電區域（例如，105_6_a和105_6_c）和介電區域（例如，105_6_b）。導電區域和介電區域被並排地佈置並且沿著基底101的頂表面延伸。介電區域被設置在導電區域之間，並且導電區域還耦合到字元線層105_6的被設置在第一壁結構108和第二壁結構114中的第一部分105_6_1。
在一些實施例中，在字元線層105_6中的第二部分105_6_2的介電區域105_6_b可以由摻雜介電材料構成。例如，介電區域105_6_b可以由通過離子植入方法摻雜的SiN構成。與未摻雜介電材料相比，摻雜介電材料可以具有不同的蝕刻速率。在一些實施例中，字元線層105_6的第二部分105_6_2可以是在第一階梯區域110和第二階梯區域116中的臺階的踏面部分。元件100可以具有可以從第一階梯區域110和第二階梯區域116的踏面部分延伸的多個字元線觸點132。字元線觸點132可以沿著垂直方向延伸並且進一步延伸穿過介電層130。例如，具有立柱形狀的兩個字元線觸點132可以落在字元線層105_6的第二部分105_6_2的導電區域（例如，105_6_a和 105_6_c）上，以便耦合到字元線層105_6。在一些實施例中，字元線觸點132可以進一步延伸到在第一階梯區域110和第二階梯區域116中的下層字元線層（例如，105_3）的介電部分中。
仍然參考圖2，BSG-切口結構126可以延伸穿過一個或多個最底部的字元線層（例如，105_1、105_2和105_3），並且進一步沿著第一分隔結構102和第三分隔結構112延伸。
在一些實施例中，第一分隔結構102、第三分隔結構112、陣列分隔結構104和GLS結構118-124可以包括多晶矽、鎢或其它適當的導電材料。字元線觸點132可以包括鎢、Ti、TiN、Ta、TaN、釕、鈷或其它適當的導電材料。連接分隔結構106可以是包括溝槽結構和具有立柱形狀（例如，圓形立柱形狀或卵形立柱形狀）的虛擬溝道結構的虛擬結構，其中虛擬溝道結構沿著溝槽結構設置。連接分隔結構106可以由介電材料（例如，SiO、SiN、SiCN或其它適當的介電材料）構成。應當注意的是，圖1和2僅僅是示例。元件100可以包括任何數量的字元線層、任何數量的絕緣層、任何數量的字元線觸點和任何數量的溝道結構。
圖3A是根據本揭露內容的示例性實施例的第二示例性3D NAND元件（也被稱為元件200）的自頂向下視圖。與元件100相比，元件200可以具有類似的配置。例如，元件200具有第一陣列區域200A和第一陣列區域200B以及第一連接區域200C。元件200還具有第二陣列區域200D和第二陣列區域200E以及第二連接區域200F。元件200具有第一分隔結構202、第三分隔結構212和位於第一分隔結構202和第三分隔結構212之間的GLS結構218-224。然而，元件200可以具有不同的第二分隔結構。元件200的第二分隔結構可以具有陣列分隔結構204a和陣列分隔結構204b以及連接分隔結構206。連接分隔結構206可以具有不連續的自頂向下剖面，其包括：被設置在第一連接區域200C的第一角處並且與陣列分隔結構204a相鄰的第一部分206a、以及被設置在第一連接區域200C的相對的第二角處並且與陣列分隔結構204b相鄰的第二部分206b。在一些實施例中，連接分隔結構206的第一部分206a可以與陣列分隔結構204a重疊，以及連接分隔結構206的第二部分206b可以與陣列分隔結構204b重疊。
圖3B是第三示例性3D NAND元件500（也被稱為元件500）的自頂向下視圖。如圖3B所示，元件500可以具有與元件200類似的配置。例如，元件500可以具有第一陣列區域500A和第一陣列區域500B以及第一連接區域500C。元件500可以具有第一分隔結構502以及第二分隔結構，第二分隔結構包括陣列分隔結構508a-508b和連接分隔結構503a-503b。然而，元件500的GLS結構504和GLS結構506可以不僅延伸穿過第一陣列區域500A和第一陣列區域500B，而且穿過第一連接區域500C。應當注意的是，元件500的壁結構可以具有梯形棱柱形狀。例如，第一壁結構可以具有底部基部510b和頂部基部510a。元件500可以具有多個連接階梯514，以及多個字元線觸點516可以形成在連接階梯514上。字元線觸點516可以沿著Z方向從連接階梯514延伸。GLS結構504和GLS結構506可以被設置在連接階梯514中。
圖3C是第四示例性3D NAND元件600（也被稱為元件600）的自頂向下視圖。元件600可以具有第一陣列區域600A-600B以及第一連接區域600C。元件600可以具有被設置在第一陣列區域600A和第一陣列區域600B中的GLS結構604和GLS結構606。元件600還可以具有第一分隔結構602以及第二分隔結構，第二分隔結構包括陣列分隔結構608a-608b和連接分隔結構603a-603b。元件600還包括具有梯形棱柱形狀的第一壁結構，其具有底部基部610b和頂部基部610a。與圖3B中的元件500相比，元件600的第一分隔結構602包括陣列部分602a-602b和連接部分602c。陣列部分602a和陣列部分602b可以是GLS結構並且分別沿著第一陣列區域600A和第一陣列區域600B佈置。連接區域602c可以是虛擬結構並且沿著第一連接區域600C佈置。此外，GLS結構616可以具有不連續的剖面並且被佈置在第一壁結構的頂部基部610a中。在一些實施例中，GLS結構616還可以與BSG-切口結構618a對齊。此外，多個GLS結構614可以被設置在第一連接區域600C的連接階梯612中。GLS結構614中的每一者可以被佈置在相應的連接階梯612中。GLS結構614可以沿著X方向與彼此對齊。GLS結構614還可以與BSG-切口結構618b對齊。
圖3D是第五示例性3D NAND元件700（也被稱為元件700）的自頂向下視圖。元件700可以具有第一陣列區域700A-700B和第一連接區域700C。元件700可以具有被設置在第一陣列區域700A和第一陣列區域700B中的GLS結構704和GLS結構706。元件700還可以具有第一分隔結構702和第二分隔結構，第二分隔結構包括陣列分隔結構708a-708b和連接分隔結構703a-703b。陣列分隔結構708a-708b可以是GLS結構，以及連接分隔結構703a-703b可以是虛擬結構。元件700還包括具有底部基部710b和頂部基部710a的第一壁結構。與圖3C中的元件600相比，GSL結構704還可以延伸穿過第一連接區域700C的連接階梯714。
圖4A是從與包含圖3A中的線A-A’的垂直平面相同的平面得到的、元件200的截面圖。如圖4A所示，元件200可以包括由字元線層205和絕緣層203形成的堆疊層。字元線層205和絕緣層203交替地堆疊在基底201上。類似於元件100，字元線層205可以包括導電部分和介電部分。例如，字元線層205_39可以由導電材料（例如，鎢（W）或多晶矽）構成。字元線層205_1可以包括被分別設置在第一壁結構208和第二壁結構214中的導電部分205_1_a和205_1_c。字元線層205_1還可以具有位於第一階梯區域210和第二階梯區域216中的介電部分205_1_b。字元線層205_6可以包括第一部分205_6_1和第二部分205_6_2。被設置在第一壁結構208和第二壁結構214中的第一部分205_6_1可以由導電材料構成。被設置在第一階梯區域210和第二階梯區域216中的第二部分205_6_2還可以包括導電區域（例如，205_6_a和205_6_c）和介電區域（例如，205_6_b）。類似於在元件100中的105_6_b，介電部分205_6_b還可以接收離子植入方法。
應當注意的是，連接分隔結構206的第一部分206a可以沿著X方向延伸到某個距離，以便將在第一階梯區域210和第二階梯區域216中的字元線層的導電區域分隔開。類似地，連接分隔結構206的第二部分206b可以沿著–X 方向延伸到某個距離，以便將在第一階梯區域210和第二階梯區域216中的字元線層的導電區域分隔開。
介電層230可以位於第一壁結構208和第二壁結構214之間。介電層230還可以位於第一階梯區域210和第二階梯區域216之上。在一些實施例中，當介電層230被形成以填充在第一壁結構208和第二壁結構214之間的間隙時，孔洞207可以位於介電層230的頂部部分中。如圖3A和圖4A所示，連接分隔區域206具有不連續的剖面，因為連接分隔結構206並不延伸穿過孔洞207。因此，孔洞207可以在連接分隔結構206的形成期間在介電層230的頂部部分中是完好的。應當注意的是，第一階梯區域210和第二階梯區域216可以通過字元線層的介電部分（例如，字元線層205_6的介電區域205_6_b和字元線層205_1的介電區域205_1_b）電性隔離。
圖4B是從與包含圖3A中的線B-B’的垂直平面相同的平面得到的、元件200的截面圖。如圖4B所示，連接分隔結構206避免延伸穿過孔洞207。圖4C是從與包含圖3A中的線C-C’的垂直平面相同的平面得到的、元件200的截面圖。如圖4C所示，GLS結構218和GLS結構220位於在第一分隔結構202和陣列分隔結構204之間的第一連接區域200C中，以及GLS結構222和GLS結構224位於在陣列分隔結構204和第三分隔結構212之間的第二連接區域200F中。應當注意的是，多個字元線觸點232可以被形成以耦合到在第一連接區域200C和第二連接區域200F中的字元線層（例如，字元線層205_39）。
圖5是根據本揭露內容的示例性實施例的3D NAND元件100的連接區域的三維視圖。如圖5所示，元件100可以具有多個連接區域。例如，提供了四個示例性連接區域100G、100C、100F和100H。這些連接區域中的每個連接區域可以被包括在元件100的相應儲存塊中。連接區域（或第一連接區域）100C可以具有第一壁結構108和第一階梯區域110。連接區域（或第二連接區域）100F可以包括第二壁結構114和第二階梯區域116。連接分隔結構106位於第一階梯區域110和第二階梯區域116之間。
圖6A-圖6D示出了根據本揭露內容的示例性實施例的可以防止蝕刻開槽或底切的其它示例性3D NAND元件。如圖6A所示，可以引入具有彎曲的自頂向下剖面的連接分隔結構106a。彎曲的自頂向下剖面可以允許連接分隔結構106a繞過位於在第一連接區域（例如，100C）和第二連接區域（例如，100F）之間的介面中的孔洞（例如，107）。彎曲的自頂向下剖面可以包括：與陣列分隔結構中的第一陣列分隔結構601直接接觸的具有筆直的自頂向下剖面（例如，沿著X方向延伸的剖面）的第一部分602、與陣列分隔結構中的第二陣列分隔結構605直接接觸的具有筆直的自頂向下剖面的第二部分604、以及被設置在第一部分602和第二部分604之間的具有彎曲剖面（例如，從X方向偏離的剖面）的第三部分603。
圖6B示出了具有卵形的自頂向下剖面的連接分隔結構106b。孔洞（例如，107）可以由連接分隔結構106b圍繞，使得孔洞可以在連接分隔區域106b的形成期間是完好的。卵形的自頂向下剖面可以包括：與陣列分隔結構中的第一陣列分隔結構608直接接觸的具有筆直的自頂向下剖面（例如，沿著X方向延伸的剖面）的第一部分607、與陣列分隔結構中的第二陣列分隔結構611直接接觸的具有筆直的自頂向下剖面的第二部分610、以及被設置在第一部分607和第二部分610之間並且進一步覆蓋介電層130的一部分的具有卵形剖面的第三部分612。
圖6C示出了位於陣列分隔結構615和陣列分隔結構616之間並且具有方波自頂向下剖面以繞過孔洞的連接分隔結構106c。
圖6D示出了具有矩形的自頂向下剖面以繞過孔洞的連接分隔結構106d。矩形的自頂向下剖面可以包括：與陣列分隔結構中的第一陣列分隔結構618直接接觸的具有筆直的自頂向下剖面（例如，沿著X方向延伸的剖面）的第一部分617、與陣列分隔結構中的第二陣列分隔結構620直接接觸的具有筆直的自頂向下剖面的第二部分619、以及被佈置在第一部分617和第二部分619之間並且覆蓋介電層130的一部分的具有矩形剖面的第三部分621。
圖7是相關的3D NAND元件300（也被稱為元件300）的自頂向下視圖。如圖7所示，元件300可以具有沿著基底（未示出）的X方向平行地延伸的第一分隔結構302、第二分隔結構304和第三分隔結構312。與元件100相比，第二分隔結構304由延伸穿過第一陣列區域300A和第一陣列區域300B以及第二陣列區域300D和第二陣列區域300E的閘極線縫隙結構形成。第二分隔結構304還延伸穿過第一連接結構300C和第二連接結構300F。
圖8是根據本揭露內容的示例性實施例的相關3D NAND元件300的截面圖。元件300可以包括由字元線層305和絕緣層303形成的堆疊層。字元線層305和絕緣層303交替地堆疊在基底301上。類似於元件100，字元線層305可以包括在第一壁結構308和第二壁結構314中的導電部分以及在第一階梯區域310和第二階梯區域316中的介電部分。可以在介電層330的形成期間形成孔洞307。在一些實施例中，孔洞307可能在第二分隔結構306的形成期間引起在第二分隔結構306的底部部分周圍的蝕刻開槽（或底切）。例如，可能在字元線層305_1到305_6中的第二分隔結構306的底部部分周圍產生底切300a-300f。如圖8所示，在第二分隔結構306的形成期間字元線層305_1到305_6在第二分隔結構306的底部部分周圍的部分被蝕刻掉。底切300a-300f可能引起可靠性問題，並且也影響隨後的製造方法。例如，底切可能在側壁選擇性外延生長（SWS）製程期間影響犧牲陣列公共源極（ACS）多晶矽的去除。
在本揭露內容中，第二分隔結構可以包括兩個部分。第一部分可以是要延伸穿過陣列區域的陣列分隔結構，以及第二部分可以是位於連接區域中的連接分隔結構。第二分隔結構中的連接分隔結構可以防止由在連接區域中形成的孔洞驅使的蝕刻開槽或底切。連接分隔結構可以通過適當的製造方法和/或適當的尺寸來製造以防止孔洞在連接分隔結構的形成期間的擴張（如圖1所示），或者可以具有用以繞過孔洞的剖面（如圖2和6A-6D所示）。
圖9A、圖9B和圖10-圖13是根據本揭露內容的示例性實施例的製造3D NAND元件的各種中間步驟的截面圖和自頂向下視圖。
圖9A是半導體結構400的自頂向下視圖，以及圖9B是從與包含圖9A中的線A-A’的垂直平面相同的平面得到的半導體結構400的截面圖。如圖9A所示，半導體結構400可以具有沿著基底（未示出）的X方向位於陣列區域400A和陣列區域400B之間的連接區域400C。連接區域400C可以具有被設置在陣列區域400A和陣列區域400B之間的第一過渡區域402、階梯區域406和第二過渡區域404。階梯區域406還被佈置在第一過渡區域402和第二過渡區域404之間。
如圖9B所示，半導體結構400可以包括初始堆疊層。初始堆疊層可以包括交替地堆疊在基底101之上的犧牲字元線層109和絕緣層103。半導體結構400還可以包括多個底部選擇閘極（BSG）-切口結構（例如，126a-126d），其延伸穿過一個或多個犧牲字元線層（例如，109_1到109_3）並且進一步沿著基底101的X方向延伸。在圖9B的實施例中，40個絕緣層103和39個犧牲字元線層109被包括在半導體結構400中。然而，圖9僅僅是示例，並且任何數量的犧牲字元線層和絕緣層可以根據3D NAND元件的架構而被引入到半導體結構400中。例如，犧牲字元線層109可以由SiN構成，以及絕緣層103可以由SiO構成。可以應用任何適當的製造方法來形成犧牲字元線層109和絕緣層103，例如，化學氣相沉積（CVD）方法、物理氣相沉積（PVD）方法、原子層沉積（ALD）方法、擴散方法、濺射方法、或其組合。
仍然參考圖9B，階梯區域406可以形成在初始堆疊層中。階梯區域406可以位於第一過渡區域402和第二過渡區域404之間。階梯區域406可以包括多個臺階。臺階可以暴露犧牲字元線層中的每個犧牲字元線層，使得一旦犧牲字元線層在隨後的製造步驟中被字元線層替換，字元線觸點就可以落在字元線層上。為了形成臺階，可以在初始堆疊層的階梯區域406中進行修整蝕刻方法或微影蝕刻方法。一旦形成臺階，臺階的踏面部分（即，被暴露的犧牲字元線層以接納字元線觸點）就可以接收離子植入方法。因此，與臺階的不接收離子植入方法的犧牲字元線層相比，臺階的踏面部分可以具有不同的蝕刻速率。在圖9B的示例性實施例中，臺階的暴露犧牲字元線層109_6的踏面部分109_6_a可以接收離子注入。
介電層130可以隨後被沉積以填充在階梯區域406中在第一過渡區域402和第二過渡區域404之間的間隙。介電層130可以位於第一過渡區域402和第二過渡區域404之間，並且進一步被設置在階梯區域406中的臺階之上。介電層130可以包括正矽酸乙酯（TEOS）、SiN、SiO、SiCN或其它適當的介電材料。可以通過CVD方法、PVD方法、ALD方法、擴散方法、濺射方法或其組合來形成介電層130。在一些實施例中，可以沿著Z方向在介電層130的頂部部分中形成孔洞107。孔洞107還可以沿著Y方向位於階梯區域406的近似中心位置處。當膜沉積到具有頂部臨界尺寸（CD）與高度的某個縱橫比的間隙中時，通常可以在膜中產生孔洞。
在圖10中，可以在階梯區域406中形成虛擬結構（或連接分隔結構）106。在一些實施例中，虛擬結構106可以包括溝槽結構和沿著溝槽結構設置並且與彼此隔開的多個虛擬溝道結構。虛擬溝道結構可以具有立柱形狀，例如卵形立柱形狀或圓形立柱形狀。虛擬溝道結構的側壁可以從溝槽結構的側壁突出，使得虛擬結構106沿著X方向的側壁可以包括沿著X方向交替地設置的平坦表面和彎曲表面。因此，虛擬結構（或連接分隔結構）106的側壁可以包括沿著從X方向偏離的第一方向（例如，Y方向）的突出部分（例如，虛擬溝道結構的側壁）。此外，虛擬結構106的側壁可以包括交替地佈置的第一部分（例如，溝槽結構的側壁）和第二部分（例如，虛擬溝道結構的側壁）。第二部分沿著第一方向（例如，Y方向）突出。虛擬結構106可以延伸穿過階梯區域406的犧牲字元線層和絕緣層，並且進一步沿著基底101的X方向延伸。虛擬結構106可以進一步沿著Y方向設置在階梯區域406的中心處，使得虛擬結構106可以延伸穿過孔洞107。因此，階梯區域406可以被分成第一階梯區域110和第二階梯區域116。在一些實施例中，虛擬結構106可以被配置成用作連接分隔結構106。為了形成虛擬結構106，可以通過微影方法和蝕刻方法的組合來形成虛擬溝道溝槽和虛擬溝道孔（未示出），其中，虛擬溝道孔沿著虛擬溝道溝槽設置並且與彼此隔開。虛擬溝道孔的側壁可以從虛擬溝道溝槽的側壁突出。微影方法可以在介電層130的頂表面之上施加遮罩層，並且可以隨後施加蝕刻方法以基於遮罩層來形成虛擬溝道溝槽和虛擬溝道孔。虛擬溝道溝槽和虛擬溝道孔可以延伸穿過在階梯區域406中的犧牲字元線層，並且進一步沿著X方向延伸。介電層（例如，SiO或SiN）可以被沉積到虛擬溝道溝槽和虛擬溝道孔內以形成虛擬結構106。在虛擬結構106的形成期間，可以施加適當的蝕刻方法和虛擬溝道溝槽的適當尺寸來防止由孔洞107驅使的底切。應當注意的是，可以通過與圖10中的製造過程類似的製造過程來形成在圖3和6A-6D中所示的虛擬結構。
圖11A和圖11B示出了GLS溝槽的形成。圖11B是自頂向下視圖，以及圖11A是從與包含圖11B中的線A-A’的垂直平面相同的平面得到的截面圖。在圖11A中，可以通過微影方法和蝕刻方法的組合來形成多個GLS溝槽。可以在第一過渡區域402和第二過渡區域404中形成GLS溝槽。還可以在可以在圖11B中所示的半導體結構400的陣列區域中形成GLS溝槽。在圖11A的實施例中，GLS溝槽可以包括第一分隔溝槽113和第三分隔溝槽115。第一分隔溝槽113可以位於第一過渡區域402中並且延伸穿過堆疊層進入基底101中。因此，第一過渡區域402可以被劃分成第一壁結構108和第三壁結構117。第一分隔溝槽113可以進一步沿著基底101的X方向延伸。第三分隔溝槽115可以位於第二過渡區域404中並且延伸穿過堆疊層進入基底101中。因此，第二過渡區域404可以被劃分成第二壁結構114和第四壁結構119。第三分隔溝槽115可以進一步沿著基底101的X方向延伸。
如圖11B所示，GLS溝槽可以包括與連接分隔結構106對齊的陣列分隔溝槽104a。GLS溝槽還可以包括位於第一分隔溝槽113和陣列分隔溝槽104a之間的GLS溝槽118a和GLS溝槽120a以及位於陣列分隔溝槽104a和第三分隔溝槽115之間的GLS溝槽122a和GLS溝槽124a。一旦形成GLS溝槽，陣列區域400A和陣列區域400B就通過GLS溝槽劃分成第一陣列區域100A和第一陣列區域100B以及第二陣列區域100D和第二陣列區域100E，如圖11B所示。
在一些實施例中，在形成GLS溝槽之前，可以在半導體結構400的陣列區域400A和陣列區域400B中形成多個溝道結構128。如圖11B所示，溝道結構128可以延伸穿過初始堆疊層的犧牲字元線層和絕緣層。溝道結構128可以具有延伸進入基底中的底部溝道觸點（未示出）。溝道結構還可以具有位於底部溝道觸點之上的溝道層、隧穿層、電荷俘獲層和阻隔層，其中，隧穿層可以圍繞溝道層，電荷俘獲層可以圍繞隧穿層，以及阻隔層可以圍繞電荷俘獲層並且進一步與犧牲字元線層直接接觸。
仍然參考圖11A，第一濕法蝕刻方法可以隨後被執行以去除位於第一過渡區域402、第二過渡區域404和陣列區域（未示出）中的犧牲字元線層。為了去除位於第一過渡區域402、第二過渡區域404和陣列區域中的犧牲字元線層，濕酸（例如，磷酸）可以被灌注到GLS溝槽（例如，第一分隔溝槽113和第三分隔溝槽115）內，使得犧牲字元線層可以被蝕刻掉。可以通過製程時間和/或製程溫度來控制第一濕法蝕刻方法以精確地去除位於第一過渡區域402、第二過渡區域404和陣列區域（未示出）中的犧牲字元線層，使得可以形成多個空位111。此外，位於階梯區域406中的犧牲字元線層可以仍然保留。
在圖12中，可以施加第二濕法蝕刻方法來去除犧牲字元線層的被設置在階梯區域406的臺階的踏面位置上的側面部分。例如，可以通過第二濕法蝕刻方法部分地去除側面部分，來蝕刻掉被設置在階梯區域406的臺階的踏面位置上的犧牲字元線層109_6_a。當第二蝕刻方法完成時，犧牲字元線層109_6_a的側面部分被去除，並且剩餘的犧牲字元線層109_6_a變成105_6_b。此外，空位121可以在犧牲字元線層109_6_a的被去除的側面部分中形成。如上面所提到的，被設置在階梯區域406的臺階的踏面位置上的犧牲字元線層可以接收離子注入處理。因此，被設置在階梯區域406的臺階的踏面位置上的犧牲字元線層可以具有與位於階梯區域406的臺階的非踏面部分中的犧牲字元線層不同的蝕刻速率。因此，第二濕法蝕刻方法可以施加濕酸，濕酸可以選擇性地蝕刻被設置在階梯區域406的臺階的踏面位置上的犧牲字元線層。
在圖13中，可以沉積第一導電材料以填充空位111和空位121。第一導電材料可以是鎢、多晶矽或其它適當的導電材料。沉積方法可以是CVD方法、ALD方法、擴散方法或其它適當的沉積方法。當沉積第一導電材料以填充空位111和空位121時，可以形成字元線層105。如圖13所示，字元線層105可以包括導電部分和介電部分。例如，字元線層105_39可以由鎢（W）或多晶矽構成。字元線層105_1可以包括被分別設置在第一壁結構108和第二壁結構114中的導電部分105_1_a和105_1_c。字元線層105_1還可以具有位於第一階梯區域110和第二階梯區域116中的介電部分105_1_b。字元線層105_6可以包括第一部分105_6_1和第二部分105_6_2。第一部分105_6_1被設置在第一壁結構108和第二壁結構114中並且由鎢構成。被設置在第一階梯區域110和第二階梯區域116中的第二部分105_6_2還可以包括導電區域（例如，105_6_a和105_6_c）和介電區域（例如，105_6_b）。
仍然參考圖13，第二導電材料（例如，多晶矽）可以被沉積到第一分隔溝槽113和第三分隔溝槽115中以分別形成第一分隔結構102和第三分隔結構112。第二導電材料也可以填充陣列分隔溝槽104a以形成陣列分隔結構104，並且填充GLS溝槽118a、GLS溝槽120a、GLS溝槽122a和GLS溝槽124a以分別形成GLS結構118-124。在一些實施例中，可以在第一分隔溝槽113、第三分隔溝槽115、陣列分隔溝槽104a以及GLS溝槽118a、GLS溝槽120a、GLS溝槽122a和GLS溝槽124a的底部部分之下形成陣列公共源極（ACS）區域（未示出）。因此，第一分隔結構102、第三分隔結構112、陣列分隔結構104和GLS結構118-124可以被配置成用作接觸端子以接入ACS區域。
此外，可以形成多個字元線觸點132。字元線觸點132可以由W構成，具有立柱形狀。字元線觸點132可以落在第一階梯區域110和第二階梯區域116中的臺階的踏面部分上，以便耦合到在第一階梯區域110和第二階梯區域116中的字元線層。例如，字元線層105_6的第二部分105_6_2可以是在第一階梯區域110和第二階梯區域116中的臺階的踏面部分。字元線觸點132可以落在字元線層105_6的第二部分105_6_2的導電區域（例如，105_6_a和105_6_c）上，以便耦合到字元線層105_6。在一些實施例中，字元線觸點132可以進一步延伸穿過導電區域並且延伸進入下層字元線層（例如，105_3）的介電部分中。當製造字元線觸點132時，形成3D NAND元件100。在圖13中所示的3D NAND元件100可以具有與在圖1和2中所示的3D NAND元件100類似的配置。
圖14是根據本揭露內容的一些實施例的用於製造所公開的3D NAND元件的過程1400的流程圖。過程1400在步驟S1404處開始，在步驟S1404中，可以在3D NAND元件的基底之上形成犧牲字元線層和絕緣層的初始堆疊層。在步驟S1406處，可以形成在初始堆疊層中的連接區域和陣列區域。連接區域可以被設置在陣列區域之間，並且包括在陣列區域之間延伸的階梯區域、第一壁結構和第二壁結構。階梯區域可以進一步被設置在第一壁結構和第二壁結構之間。在一些實施例中，可以如參考圖9A和9B所示地執行步驟S1404和S1406。
過程1400然後繼續進行到步驟S1408，在步驟1408中，可以形成第一分隔結構（或虛擬結構）以將連接區域的階梯區域分成第一階梯區域和第二階梯區域。第一分隔結構可以位於陣列區域之間，並且在垂直方向上延伸穿過初始堆疊層進入基底中。在一些實施例中，可以如參考圖10所示地執行步驟S1408。
在過程1400的步驟S1410中，可以形成第二分隔結構。第二分隔結構可以沿著連接區域與第一壁結構相鄰的第一側和陣列區域的第一側安置。第二分隔結構可以在垂直方向上進一步延伸穿過初始堆疊層進入基底中。在步驟S1412中，可以沿著連接區域的與第二壁結構相鄰的第二側和陣列區域的第二側安置第三分隔結構。第三分隔結構可以在垂直方向上進一步延伸穿過初始堆疊層進入基底中。在一些實施例中，可以如參考圖11A-圖11B和圖12-圖13所示地執行步驟S1410和步驟S1412。
應當注意的是，可以在過程1400之前、期間和之後提供額外的步驟，並且對於過程1400的另外實施例而言，所描述的步驟中的一些步驟可以被替換、消除或者按照不同的次序來執行。例如，可以在形成第一分隔結構（或虛擬結構）之前形成第二分隔結構和第三分隔結構。在另一示例中，在形成第一分隔結構和第二分隔結構之前，可以在初始堆疊層的陣列區域中形成溝道結構，其中，溝道結構從基底延伸並且延伸穿過在陣列區域中的犧牲字元線層和絕緣層。此外，在形成第一分隔結構和第二分隔結構之後，可以在第一階梯區域和第二階梯區域上形成字元線觸點。
此外，可以在3D NAND元件的第一和第二接觸結構之上形成各種額外的互連結構（例如，具有導電線和/或通孔的金屬化層）。這樣的互連結構將3D NAND元件與其它接觸結構和/或有源元件電氣地連接以形成功能性電路。也可以形成額外的元件特徵，例如，鈍化層、輸入/輸出結構等。
本文所述的各個實施例提供了優於相關3D NAND元件的若干優點。例如，在本揭露內容中，3D NAND元件可以具有位於兩個陣列區域之間的連接區域。第一分隔結構（例如，虛擬結構）被引入以將連接區域分隔開，以及第二分隔結構（例如，閘極線縫隙結構）被引入以將陣列區域分隔開。第一分隔結構和第二分隔結構與彼此對齊。第一分隔結構可以防止由在連接區域的頂部部分中形成的孔洞驅使的蝕刻開槽或底切。
上文概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本揭露內容的各方面。本領域技術人員應當明白，他們可以容易使用本揭露內容作為用於設計或修改用於實現相同的目的和/或實現本文所介紹的實施例的相同優點的其它過程和結構的基礎。本領域技術人員還應當認識到，這樣的等效結構並不脫離本揭露內容的精神和範圍，以及他們可以在不脫離本揭露內容的精神和範圍的情況下，對本文進行各種變化、替換和改變。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300、500、600、700 3D:NAND元件 100A、100B:第一陣列區域 100C:第一連接區域 100D、100E:第二陣列區域 100F:第二連接區域 100G、100C、100F、100H:連接區域 100A’、100B’、100C’、100D’、100E’、100F’:第一側 100A”、100B”、100C”、100D”、100E”、100F’’:第二側 101:基底 102:第一分隔結構 105、105_1、105_2、105_3、105_6、105_39:字元線層 105_1_a、105_1_c:導電部分 105_1_b:介電部分 105_6_1:第一部分 105_6_2:第二部分 105_6_a、105_6_c:導電區域 105_6_b:介電區域 103:絕緣層 104、104a:陣列分隔結構 106、106a、106b、106c、106d:連接分隔結構 107:孔洞 108:第一壁結構 109、109_1-109_3、109_6:犧牲字元線層 109_6_a:踏面部分 110:第一階梯區域 111、121:空位 112:第三分隔結構 118a、120a、122a、124a:GLS溝槽 113:第一分隔溝槽 114:第二壁結構 115:第三分隔溝槽 116:第二階梯區域 117:第三壁結構 118、120、122、124:GLS結構 126、126a-126b、126c-126d:切口結構 128:溝道結構 130:介電層 132:字元線觸點 200A、200B:第一陣列區域 200C:第一連接區域 200D、200E:第二陣列區域 200F:第二連接區域 201:基底 202:第一分隔結構 203:絕緣層 204a、204b:陣列分隔結構 205、205_1、205_6、205_39:字元線層 205_1_a、205_1_c:導電部分 205_1_b:介電部分 205_6_1、206a:第一部分 205_6_2、206b:第二部分 206:連接分隔結構 207:孔洞 208:第一壁結構 210:第一階梯區域 212:第三分隔結構 214:第二壁結構 216:第二階梯區域 218-224:GLS結構 230:介電層 232:字元線觸點 300a-300f:底切 300A、300B:第一陣列區域 300D、300E:第二陣列區域 300F:第二連接結構 301:基底 302:第一分隔結構 303:絕緣層 304:第二分隔結構 305、305_1-305_6:字元線層 306:第二分隔結構 307:孔洞 308:第一壁結構 310:第一階梯區域 312:第三分隔結構 314:第二壁結構 316:第二階梯區域 330:介電層 400:半導體結構 400A、400B:陣列區域 400C:連接區域 402:第一過渡區域 404:第二過渡區域 406:階梯區域 500A、500B:第一陣列區域 500C:第一連接區域 502:第一分隔結構 503a-503b:連接分隔結構 504、506:GLS結構 508a-508b:陣列分隔結構 510a:頂部基部 510b:底部基部 514:連接階梯 516:字元線觸點 601:第一陣列分隔結構 602:第一分隔結構 602a-602b:陣列部分 602c:連接部分 603、612、621:第三部分 604、606、614、616:GLS結構 605:第二陣列分隔結構 607、617:第一部分 603a-603b:連接分隔結構 608、618:第一陣列分隔結構 608a-608b:陣列分隔結構 610、619:第二部分 610a:頂部基部 610b:底部基部 611:第二陣列分隔結構 612:連接階梯 615、616:陣列分隔結構 618a、618b:切口結構 620:第二陣列分隔結構 700A-700B:第一陣列區域 700C:第一連接區域 702:第一分隔結構 703a-703b:連接分隔結構 704、706:GLS結構 708a-708b:陣列分隔結構 710a:頂部基部 710b:底部基部 714:連接階梯 1400:過程 S1404、S1406、S1408、S1410、S1412:步驟
根據下面的詳細描述，在與附圖一起閱讀時，最佳地理解本揭露內容的各方面。應注意的是，根據在行業中的標準慣例，各個特徵並不是按比例繪製的。事實上，為了討論的清楚，各個特徵的尺寸可以任意地增加或減小。 圖1是根據本揭露內容的示例性實施例的第一示例性3D NAND元件的自頂向下視圖。 圖2是根據本揭露內容的示例性實施例的第一示例性3D NAND元件的截面圖。 圖3A是根據本揭露內容的示例性實施例的第二示例性3D NAND元件的自頂向下視圖。 圖3B是根據本揭露內容的示例性實施例的第三示例性3D NAND元件的自頂向下視圖。 圖3C是根據本揭露內容的示例性實施例的第四示例性3D NAND元件的自頂向下視圖。 圖3D是根據本揭露內容的示例性實施例的第五示例性3D NAND元件的自頂向下視圖。 圖4A是根據本揭露內容的示例性實施例的第二示例性3D NAND元件的第一截面圖。 圖4B是根據本揭露內容的示例性實施例的第二示例性3D NAND元件的第二截面圖。 圖4C是根據本揭露內容的示例性實施例的第二示例性3D NAND元件的第三截面圖。 圖5是根據本揭露內容的示例性實施例的示例性3D NAND元件的三維視圖。 圖6A是根據本揭露內容的示例性實施例的第三示例性3D NAND元件的自頂向下視圖。 圖6B是根據本揭露內容的示例性實施例的第四示例性3D NAND元件的自頂向下視圖。 圖6C是根據本揭露內容的示例性實施例的第五示例性3D NAND元件的自頂向下視圖。 圖6D是根據本揭露內容的示例性實施例的第六示例性3D NAND元件的自頂向下視圖。 圖7是根據本揭露內容的示例性實施例的相關3D NAND元件的自頂向下視圖。 圖8是根據本揭露內容的示例性實施例的相關3D NAND元件的截面圖。 圖9A、圖9B、圖10、圖11A、圖11B和圖12-圖13是根據本揭露內容的示例性實施例的製造3D NAND元件的各種中間步驟的截面圖和自頂向下視圖。 圖14是根據本揭露內容的示例性實施例的用於製造3D NAND元件的過程的流程圖。
100:3D NAND元件
100A、100B:第一陣列區域
100C:第一連接區域
100D、100E:第二陣列區域
100F:第二連接區域
100G、100C、100F、100H:連接區域
100A’、100B’、100C’、100D’、100E’、100F’:第一側
100A”、100B”、100C”、100D”、100E”、100F’’:第二側
102:第一分隔結構
104:陣列分隔結構
108:第一壁結構
110:第一階梯區域
112:第三分隔結構
114:第二壁結構
116:第二階梯區域
118:GLS結構
126a-126b、126c-126d:切口結構
128:溝道結構

Claims (20)

  1. 一種半導體元件，包括： 堆疊層，其包括在垂直方向上被交替地佈置在基底之上的字元線層和絕緣層； 第一連接區域，其被佈置於在所述堆疊層中形成的第一儲存塊的第一陣列區域之間； 第一分隔結構，其被沿著所述第一連接區域和所述第一陣列區域的第一側安置，所述第一分隔結構在所述垂直方向上延伸穿過所述堆疊層進入所述基底中；以及 第二分隔結構，其被沿著所述第一連接區域和所述第一陣列區域的相對的第二側安置，所述第二分隔結構包括沿著所述第一陣列區域的所述第二側安置的陣列分隔結構以及沿著所述第一連接區域的所述第二側安置的連接分隔結構，所述連接分隔結構被佈置在所述陣列分隔結構之間並且進一步在所述垂直方向上延伸穿過所述堆疊層進入所述基底中。
  2. 如請求項1所述的半導體元件，其中，所述連接分隔結構具有自頂向下剖面，所述自頂向下剖面是筆直剖面、彎曲剖面或方波剖面中的一項。
  3. 如請求項1所述的半導體元件，其中，所述連接分隔結構具有作為不連續剖面的自頂向下剖面，所述不連續剖面包括：被設置為與所述陣列分隔結構中的第一陣列分隔結構相鄰的第一部分、以及被設置為與所述陣列分隔結構中的第二陣列分隔結構相鄰的相對的第二部分。
  4. 如請求項1所述的半導體元件，其中，所述連接分隔結構具有包括以下各項的自頂向下剖面：與所述陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直剖面的第一部分、與所述陣列分隔結構中的第二陣列分隔結構直接接觸的具有所述筆直剖面的第二部分、以及被安置在所述第一部分和所述第二部分之間的第三部分。
  5. 如請求項4所述的半導體元件，其中，所述第三部分具有作為以下各項中的一項的剖面：卵形剖面、正方形剖面或長方形剖面。
  6. 如請求項1所述的半導體元件，其中，所述連接分隔結構的側壁包括沿著第一方向的突出部分。
  7. 如請求項6所述的半導體元件，其中，所述連接分隔結構的所述側壁包括被交替地佈置的第一部分和第二部分，所述第二部分沿著所述第一方向突出。
  8. 如請求項1所述的半導體元件，其中，所述連接分隔結構包括SiN、SiO或SiCN中的至少一項，並且所述陣列分隔結構包括多晶矽、鎢、鈷、釕、銅或鋁中的至少一項。
  9. 如請求項1所述的半導體元件，其中，所述第一連接區域還包括： 第一壁結構，其被沿著所述第一分隔結構安置並且在所述第一陣列區域之間延伸；以及 第一階梯區域，其被安置在所述第一壁結構和所述連接分隔結構之間並且在所述第一陣列區域之間延伸。
  10. 如請求項9所述的半導體元件，還包括： 第二連接區域，其被佈置於在所述堆疊層中形成的第二儲存塊的第二陣列區域之間；以及 第三分隔結構，其被沿著所述第二連接區域和所述第二陣列區域的第一側安置，所述第三分隔結構在所述垂直方向上延伸穿過所述堆疊層進入所述基底中，其中： 所述第二分隔結構被安置在所述第一塊和所述第二塊之間，並且沿著所述第二連接區域和所述第二陣列區域的相對的第二側延伸； 所述第二分隔結構中的所述陣列分隔結構沿著所述第二陣列區域的所述第二側被安置，並且被佈置在所述第一陣列區域和所述第二陣列區域之間；以及 所述第二分隔結構中的所述連接分隔結構被沿著所述第二連接區域的所述第二側安置，並且被佈置在所述第一連接區域和所述第二連接區域之間，其中： 第二壁結構，其被沿著所述第三分隔結構安置並且在所述第二陣列區域之間延伸，以及 第二階梯區域，其被安置在所述第二壁結構和所述連接分隔結構之間，所述第二階梯區域被設置在所述第二陣列區域之間，所述第二階梯區域通過所述連接分隔結構與所述第一階梯區域隔開。
  11. 一種用於製造半導體元件的方法，包括： 形成在垂直方向上交替地設置在所述半導體元件的基底之上的犧牲層和絕緣層的初始堆疊層； 將連接區域和陣列區域圖案化到所述初始堆疊層中，所述連接區域被設置在所述陣列區域之間，並且包括在所述陣列區域之間延伸的階梯區域、第一壁結構和第二壁結構，所述階梯區域被設置在所述第一壁結構和所述第二壁結構之間； 形成連接分隔結構以將所述連接區域中的所述階梯區域分成第一階梯區域和第二階梯區域，所述連接分隔結構被安置在所述陣列區域之間，在所述垂直方向上延伸穿過所述初始堆疊層進入所述基底中； 形成第一分隔結構，所述第一分隔結構被沿著所述連接區域的與所述第一壁結構相鄰的第一側和所述陣列區域的第一側安置，所述第一分隔結構在所述垂直方向上延伸穿過所述初始堆疊層進入所述基底中；以及 形成第二分隔結構，所述第二分隔結構被沿著所述連接區域的與所述第二壁結構相鄰的第二側和所述陣列區域的第二側安置，所述第二分隔結構在所述垂直方向上延伸穿過所述初始堆疊層進入所述基底中。
  12. 如請求項11所述的方法，其中，所述形成所述第一分隔結構以及所述形成所述第二分隔結構還包括： 沿著所述連接區域和所述陣列區域的所述第一側形成第一分隔溝槽，所述第一分隔溝槽在所述垂直方向上延伸穿過所述初始堆疊層進入所述基底中； 沿著所述連接區域和所述陣列區域的所述第二側形成第二分隔溝槽，所述第二分隔溝槽在所述垂直方向上延伸穿過所述初始堆疊層進入所述基底中； 去除被安置在所述陣列區域、所述第一壁結構和所述第二壁結構中的所述犧牲層以形成第一空位； 去除所述犧牲層的被安置在所述階梯區域的踏面位置上的側面部分以形成第二空位；以及 利用第一導電材料填充所述第一空位和所述第二空位以形成字元線層。
  13. 如請求項12所述的方法，還包括： 形成在所述垂直方向上延伸穿過所述初始堆疊層進入所述基底中的陣列分隔溝槽，所述陣列分隔溝槽平行於所述第一分隔溝槽和所述第二分隔溝槽以將所述陣列區域劃分成第一陣列區域和第二陣列區域，所述連接分隔結構被安置在所述陣列分隔溝槽之間並且與所述陣列分隔溝槽對齊；以及 沉積第二導電材料，所述第二導電材料填充所述第一分隔溝槽以形成所述第一分隔結構，填充所述第二分隔溝槽以形成所述第二分隔結構，以及填充所述陣列分隔溝槽以形成陣列分隔結構。
  14. 如請求項13所述的方法，其中，所述形成所述連接分隔結構包括以下操作中的一項操作： 形成具有在所述陣列區域之間延伸的筆直的自頂向下剖面的所述連接分隔結構； 形成具有不連續的自頂向下剖面的所述連接分隔結構，所述不連續的自頂向下剖面包括：被設置為與所述陣列分隔結構中的第一陣列分隔結構相鄰的第一部分、以及被設置為與所述陣列分隔結構中的第二陣列分隔結構相鄰的相對的第二部分； 形成具有在所述陣列區域之間延伸的彎曲的自頂向下剖面的所述連接分隔結構，所述彎曲的自頂向下剖面包括：與所述陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第一部分、與所述陣列分隔結構中的第二陣列分隔結構直接接觸的具有所述筆直的自頂向下剖面的第二部分、以及被設置在所述第一部分和所述第二部分之間的具有所述彎曲的自頂向下剖面的第三部分； 形成具有在所述陣列區域之間延伸的卵形的自頂向下剖面的所述連接分隔結構，所述卵形的自頂向下剖面包括：與所述陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第一部分、與所述陣列分隔結構中的第二陣列分隔結構直接接觸的具有所述筆直的自頂向下剖面的第二部分、以及被設置在所述第一部分和所述第二部分之間的具有所述卵形的自頂向下剖面的第三部分； 形成具有在所述陣列區域之間延伸的方波的自頂向下剖面的所述連接分隔結構；以及 形成具有在所述陣列區域之間延伸的矩形的自頂向下剖面的所述連接分隔結構，所述矩形的自頂向下剖面包括：與所述陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直的自頂向下剖面的第一部分、與所述陣列分隔結構中的第二陣列分隔結構直接接觸的具有所述筆直的自頂向下剖面的第二部分、以及被設置在所述第一部分和所述第二部分之間的具有所述矩形的自頂向下剖面的第三部分，其中： 所述連接分隔結構的側壁包括被交替地佈置的第一部分和第二部分，所述第二部分沿著第一方向突出，以及 所述連接分隔結構包括SiN、SiO或SiCN中的至少一項。
  15. 一種半導體元件，包括： 在垂直方向上被交替地設置在所述半導體元件的基底之上的字元線層和絕緣層的堆疊層； 連接區域，其被佈置於在所述堆疊層中形成的陣列區域之間； 連接分隔結構，其被安置在所述陣列區域之間以將所述連接區域分成第一連接區域和第二連接區域，所述連接分隔結構在所述垂直方向上延伸穿過所述堆疊層進入所述基底中； 第一分隔結構，其被沿著所述連接區域和所述陣列區域的第一側安置，所述第一分隔結構在所述垂直方向上延伸穿過所述堆疊層進入所述基底中；以及 第二分隔結構，其被沿著所述連接區域和所述陣列區域的相對的第二側安置，所述第二分隔結構在所述垂直方向上延伸穿過所述堆疊層進入所述基底中。
  16. 如請求項15所述的半導體元件，還包括： 在所述垂直方向上延伸穿過所述堆疊層進入所述基底中的陣列分隔結構，所述陣列分隔結構平行於所述第一分隔結構和所述第二分隔結構，並且將所述陣列區域劃分成第一陣列區域和第二陣列區域，所述連接分隔結構被佈置在所述陣列分隔結構之間。
  17. 如請求項15所述的半導體元件，其中，所述連接分隔結構具有作為不連續剖面的自頂向下剖面，所述不連續剖面包括：被設置為與所述陣列分隔結構中的第一陣列分隔結構相鄰的第一部分、以及被設置為與所述陣列分隔結構中的第二陣列分隔結構相鄰的相對的第二部分。
  18. 如請求項15所述的半導體元件，其中，所述連接分隔結構具有包括以下各項的自頂向下剖面：與所述陣列分隔結構中的第一陣列分隔結構直接接觸的具有筆直剖面的第一部分、與所述陣列分隔結構中的第二陣列分隔結構直接接觸的具有所述筆直剖面的第二部分、以及被安置在所述第一部分和所述第二部分之間的第三部分，所述第三部分具有作為卵形剖面、正方形剖面或長方形剖面中的一項的剖面。
  19. 如請求項15所述的半導體元件，其中，所述連接分隔結構的側壁包括沿著第一方向的突出部分。
  20. 如請求項19所述的半導體元件，其中，所述連接分隔結構的所述側壁包括被交替地佈置的第一部分和第二部分，所述第二部分沿著所述第一方向突出。
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