CN115249715A - 存储器阵列测试结构及其形成方法 - Google Patents

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Abstract

本公开涉及存储器阵列测试结构及其形成方法。公开了用于3D存储器阵列的测试结构及其形成方法。在一个实施例中，存储器阵列包括：第一字线，位于半导体衬底之上并且在第一方向上延伸；第二字线，位于第一字线之上并且在第一方向上延伸；存储器膜，接触第一字线与第二字线；氧化物半导体(OS)层，接触第一源极线和第一位线，存储器膜位于OS层与第一字线和第二字线中的每一者之间；以及位于第一字线和第二字线之上的测试结构，该测试结构包括将第一字线电耦合到第二字线的第一导线，该第一导线在第一方向上延伸。

Description

存储器阵列测试结构及其形成方法
技术领域
本公开总体涉及存储器阵列测试结构及其形成方法。
背景技术
半导体存储器用于电子应用(作为示例，包括收音机、电视、手机和个人计算设备)的集成电路中。半导体存储器包括两大类。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，随机存取存储器可进一步分为静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)这两个子类。SRAM和DRAM都是易失性的，因为它们在断电时会丢失它们存储的信息。
另一方面，非易失性存储器可以保存在其上存储的数据。一种非易失性半导体存储器是铁电随机存取存储器(FERAM，或FRAM)。FERAM的优点包括其写入/读取速度快和尺寸小。
发明内容
根据本公开的一个实施例，提供了一种存储器阵列，包括：第一字线，位于半导体衬底之上，其中所述第一字线的纵轴在第一方向上延伸；第二字线，在与所述半导体衬底的主表面垂直的第二方向上位于所述第一字线之上，其中所述第二字线的纵轴在所述第一方向上延伸；存储器膜，接触所述第一字线和所述第二字线；氧化物半导体(OS)层，接触第一源极线和第一位线，其中所述存储器膜位于所述第一字线和所述第二字线中的每一者与所述OS层之间；以及测试结构，位于所述第一字线和所述第二字线之上，所述测试结构包括将所述第一字线电耦合到所述第二字线的第一导线，其中所述第一导线的纵轴在所述第一方向上延伸。
根据本公开的另一实施例，提供了一种半导体器件，包括：第一字线，位于半导体衬底之上，所述第一字线在第一方向上具有第一长度；第二字线，位于所述半导体衬底之上，所述第二字线在所述第一方向上具有第二长度，其中所述第二长度等于所述第一长度；第一金属间电介质(IMD)，位于所述第一字线之上；第一存储器膜，与所述第一字线和所述第一IMD接触；第一氧化物半导体(OS)层，位于所述第一存储器膜之上，所述第一OS层接触源极线和位线；第一导电接触件，延伸穿过所述第一IMD并且电耦合到所述第一字线；第二导电接触件，电耦合到所述第二字线；以及第一导线，在所述第一IMD之上延伸并且将所述第一导电接触件电耦合到所述第二导电接触件，其中所述第一导线在与所述第一方向垂直的第二方向上延伸。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：在半导体衬底之上沉积多层堆叠，所述多层堆叠包括第一材料和第二材料的交替层；图案化所述多层堆叠，使得所述多层堆叠在横截面视图中包括阶梯结构；在所述多层堆叠的所述阶梯结构之上形成金属间电介质(IMD)；在所述多层堆叠中形成多条字线；在所述多层堆叠中沉积与所述多条字线相邻的存储器膜；在所述存储器膜之上沉积氧化物半导体(OS)层；蚀刻所述IMD以形成暴露所述多条字线中的第一字线的第一开口和暴露所述多条字线中的第二字线的第二开口，其中所述第一开口延伸至第一深度，并且其中所述第二开口延伸至不同于所述第一深度的第二深度；在所述第一开口中形成电耦合到所述第一字线的第一导电接触件，并且在所述第二开口中形成电耦合到所述第二字线的第二导电接触件；以及在所述IMD、所述第一导电接触件和所述第二导电接触件之上形成第一导线，其中所述第一导线将所述第一导电接触件电耦合到所述第二导电接触件。
附图说明
当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开的各方面。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A和图1B示出了根据一些实施例的存储器阵列的透视图和电路图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图21D、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图24D、图25A、图25B、图25C、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B和图34C示出了根据一些实施例的制造包括存储器阵列的半导体器件的不同视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
各种实施例提供了用于测试3D存储器阵列的阶梯结构内的连接的测试结构及其形成方法。3D存储器阵列包括堆叠的存储器单元，其包括在与下方衬底的主表面平行的方向上延伸的字线。字线被布置为阶梯结构，其中字线的各个长度在远离衬底的方向上递减。可以在阶梯结构之上形成金属间电介质(IMD)，并且可以形成穿过IMD且延伸至阶梯结构中的每条字线的导电通孔。可以使用单个掩模同时形成导电通孔，这节省了时间和成本，但是可能带来导电通孔的开口没有延伸至足够深度的风险。因此，可以在阶梯结构之上形成测试结构以测试每个导电通孔是否已经成功连接到相应字线。测试结构包括连接到每个导电通孔并且互连阶梯结构中的每条字线的导线。一些导线在与字线平行的方向上延伸，并且一些导线在与字线垂直的方向上延伸。可以通过所有字线向测试结构的相对端施加偏压，以确定是否所有导电通孔都成功连接到相应字线。测试结构可用于筛选其中导电通孔未成功连接到相应字线的存储器阵列，这减少了器件缺陷。
图1A和图1B示出了根据一些实施例的存储器阵列200的示例。图1A以三维视图示出了存储器阵列200的一部分的示例。图1B示出了存储器阵列200的电路图。存储器阵列200包括多个存储器单元202，其可以布置在行和列的网格中。存储器单元202可以进一步垂直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以设置在半导体管芯的生产线后端(BEOL)中。例如，存储器阵列200可以设置在半导体管芯的互连层中，例如位于半导体衬底上形成的一个或多个有源器件(例如，晶体管)之上。
在一些实施例中，存储器阵列200是闪存阵列，例如NOR闪存阵列等。每个存储器单元202可以包括具有存储器膜90的晶体管204。存储器膜90可以用作栅极电介质。在一些实施例中，每个晶体管204的栅极电耦合到相应的字线(例如，导线72)，每个晶体管204的第一源极/漏极区域电耦合到相应的位线(例如，导线106)，并且每个晶体管204的第二源极/漏极区域电耦合到相应的源极线(例如，导线108)，其将第二源极/漏极区域电耦合到地。存储器阵列200的同一水平行中的存储器单元202可以共享公共字线，而存储器阵列200的同一垂直列中的存储器单元202可以共享公共源极线和公共位线。
存储器阵列200包括多个垂直堆叠的导线72(例如，字线)，其中第一材料层52设置在导线72中的垂直相邻导线之间。导线72在与下方衬底(图1A和图1B中未单独示出)的主表面平行的方向上延伸。导线72可以具有阶梯构造，使得下部的导线72长于上部的导线72的端点并纵向延伸超过上部的导线72的端点。例如，在图1A中，导线72的多个堆叠层被示出为最顶部的导线72是最短的，并且最底部的导线72是最长的。导线72的各个长度可以在朝向下方衬底的方向上增加。以此方式，可以从存储器阵列200之上访问每条导线72的一部分，并且可以对每条导线72的暴露部分进行导电接触。
存储器阵列200还包括多条导线106(例如，位线)和多条导线108(例如，源极线)。导线106和导线108可以各自在与导线72垂直的方向上延伸。电介质材料102设置在导线106和导线108中的相邻导线之间并且隔离导线106和导线108中的相邻导线。各对导线106和导线108的连同相交的导线72限定了每个存储器单元202的边界，并且电介质材料98设置在导线106和导线108的相邻对之间并且隔离导线106和导线108的相邻对。在一些实施例中，导线108电耦合到地。尽管图1A示出了导线106相对于导线108的特定布置，但是应当理解，导线106和导线108的布置可以颠倒。
存储器阵列200还可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的晶体管204提供沟道区域。例如，当通过相应的导线72施加适当电压(例如，高于相应晶体管204的相应阈值电压(Vth)时)，OS层92的与导线72相交的区域可以允许电流从导线106流到导线108(例如，在由箭头206指示的方向上)。
存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以为晶体管204提供栅极电介质。在一些实施例中，存储器膜90包括铁电(FE)材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪等。因此，存储器阵列200可以被称为铁电随机存取存储器(FERAM)阵列。或者，存储器膜90可以是多层结构、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。
在存储器膜90包括FE材料的实施例中，存储器膜90可以在两个不同方向之一极化。可以通过在存储器膜90上施加适当的电压差并产生适当的电场来改变极化方向。极化可以相对局部化(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以跨多个存储器单元202延伸。取决于存储器膜90的特定区域的极化方向，相应晶体管204的阈值电压变化并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，相应晶体管204可以具有相对较低的阈值电压，而当存储器膜90的区域具有第二电极化方向时，相应晶体管204可以具有相对较高的阈值电压。两个阈值电压之间的差异可以被称为阈值电压偏移。更大的阈值电压偏移使得读取存储在相应存储器单元202中的数字值更容易(例如，更不容易出错)。
为了对存储器单元202执行写入操作，在存储器膜90的与存储器单元202相对应的部分上施加写入电压。例如，可以通过将适当的电压施加到相应的导线72(例如，相应的字线)以及相应的导线106和导线108(例如，相应的位线和源极线)。通过在存储器膜90的该部分上施加写入电压，可以改变存储器膜90的区域的极化方向。因此，相应晶体管204的相应阈值电压可以从低阈值电压切换到高阈值电压，反之亦然，并且可以在存储器单元202中存储数字值。因为导线72与导线106和导线108相交，所以可以选择单独的存储器单元202用于写入操作。
为了对存储器单元202执行读取操作，读取电压(例如，低阈值电压和高阈值电压之间的电压)被施加到相应的导线72(例如，相应的字线)。取决于存储器膜90的相应区域的极化方向，存储器单元202的晶体管204可以导通或可以不导通。因此，相应的导线106可以或可以不通过相应的导线108(例如，耦合到地的相应源极线)放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和导线108相交，所以可以选择单独的存储器单元202用于读取操作。
图1A进一步示出了在后面的图中使用的存储器阵列200的参考横截面。横截面A-A’沿着导线72的纵轴并且在例如与流过晶体管204的OS层92的电流的方向平行的方向上。横截面B-B’与横截面A-A’和导线72的纵轴垂直。横截面B-B’延伸穿过电介质材料98和电介质材料102。横截面C-C’与横截面B-B’平行并延伸穿过导线106。为了清楚起见，随后的图参考这些参考横截面。横截面D-D’与横截面B-B’平行并延伸穿过导线72的阶梯结构部分。
图2至图34C是根据一些实施例的存储器阵列200的制造中的中间阶段的视图。沿着图1A所示的参考横截面A-A’示出了图2、图3、图4、图5、图6、图7、图8、图9、图10、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B。沿着图1A所示的参考横截面B-B’示出了图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A和图34A。沿着图1A所示的参考横截面C-C’示出了图20D、图21D和图34C。沿着图1A所示的参考横截面D-D’示出了图22C、图23C、图24C、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B和图34B。图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A和图25C示出了俯视图。图24D、图25B示出了透视图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，具有p型或n型掺杂剂)或未被掺杂。衬底50可以是集成电路管芯，例如逻辑管芯、存储器管芯、ASIC管芯等。衬底50可以是互补金属氧化物半导体(CMOS)管芯并且可以被称为阵列下CMOS(CUA)。衬底50可以是晶片，例如硅晶片。通常，SOI衬底是形成在绝缘体层上的一层半导体材料。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底(通常为硅或玻璃衬底)上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或其组合。
图2进一步示出了可以形成在衬底50之上的电路。电路包括在衬底50的顶表面处的晶体管。晶体管可以包括在衬底50的顶表面之上的栅极电介质层302和在栅极电介质层302之上的栅极电极304。源极/漏极区域306设置在衬底50中，位于栅极电介质层302和栅极电极304的相反侧。栅极间隔件308沿着栅极电介质层302的侧壁形成，并将源极/漏极区域306与栅极电极304分隔适当的横向距离。晶体管可包括鳍式场效应晶体管(FinFET)、纳米结构(例如，纳米片、纳米线、环栅等)FET(纳米FET)、平面FET等或其组合，并且可以由先栅极工艺或后栅极工艺形成。
第一ILD 310围绕并隔离源极/漏极区域306、栅极电介质层302和栅极电极304，并且第二ILD 312在第一ILD 310之上。源极/漏极接触件314延伸穿过第二ILD 312和第一ILD310，并且电耦合到源极/漏极区域306。栅极接触件316延伸穿过第二ILD 312并且电耦合到栅极电极304。互连结构320(包括一个或多个堆叠电介质层324和形成在一个或多个电介质层324中的导电特征322)在第二ILD 312、源极/漏极接触件314和栅极接触件316之上。互连结构320可以电连接到栅极接触件316和源极/漏极接触件314以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2讨论了在衬底50之上形成的晶体管，但也可以将其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)形成为功能电路的一部分。为了简单和清楚的目的，可以从随后的附图中省略在衬底50之上形成的晶体管、ILD和互连结构320。衬底50连同晶体管(例如，源极/漏极区域306、栅极电介质层302和栅极电极304)、栅极间隔件308、第一ILD 310、第二ILD 312和互连结构320可以是阵列下CMOS(CUA)、逻辑管芯等。
在图3中，多层堆叠58形成在衬底50之上。尽管多层堆叠58被示出为接触衬底50，但可以在衬底50和多层堆叠58之间设置任意数量的中间层。例如，包括绝缘层(例如，低k电介质层)中的导电特征的一个或多个互连层可以设置在衬底50和多层堆叠58之间。在一些实施例中，导电特征可以被图案化以用于为衬底50和/或存储器阵列200(参见图1A和图1B)上的有源器件提供电源、接地和/或信号线。
多层堆叠58包括第一材料层52A-52D(统称为第一材料层52)和第二材料层54A-54C(统称为第二材料层54)的交替层。在一些实施例中，可以在随后的步骤中图案化第二材料层54以限定导线72(例如，字线)。在图案化第二材料层54以限定导线72的实施例中，第二材料层54可以包括导电材料，例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、钴、银、金、镍、铬、铪、铂、其组合等。第一材料层52可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。在一些实施例中，第二材料层54可以在随后的步骤中由导电材料代替，导电材料限定了导线72。在这样的实施例中，第二材料层54还可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等，并且可以包括对第一材料层52的材料具有高蚀刻选择性的材料。在一些实施例中，第一材料层52可以包括氧化物，例如氧化硅，并且第二材料层54可以包括氮化物，例如氮化硅。第一材料层52和第二材料层54可以各自使用例如CVD、ALD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图3示出了特定数量的第一材料层52(例如，4)和第二材料层54(例如，3)，但其他实施例可以包括不同数量的第一材料层52和第二材料层54。
图4至图8示出了对多层堆叠58进行图案化以形成阶梯结构68(在图8中示出)。在图4中，在多层堆叠58之上形成光刻胶56。光刻胶56可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化。图案化光刻胶56可以暴露区域60中的多层堆叠58，同时掩蔽多层堆叠58的剩余部分。例如，多层堆叠58的最顶层(例如，第一材料层52D)可以暴露在区域60中。
在图5中，使用光刻胶56作为掩模来蚀刻多层堆叠58在区域60中的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，例如湿法或干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以去除第一材料层52D和第二材料层54C在区域60中的部分并且沿着多层堆叠58的相反边缘限定开口61。因为第一材料层52和第二材料层54具有不同的材料成分，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，第二材料层54C在蚀刻第一材料层52D时充当蚀刻停止层，并且第一材料层52C在蚀刻第二材料层54C时充当蚀刻停止层。因此，第一材料层52D和第二材料层54C的部分可以被选择性地去除而不去除多层堆叠58的剩余层，并且开口61可以延伸至期望的深度。或者，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对开口61的蚀刻。在所得结构中，第一材料层52C暴露在区域60中。
在图6中，修整光刻胶56以暴露多层堆叠58的附加部分。可以使用可接受的光刻技术修整光刻胶56。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠58在区域60和区域62中的部分被暴露。例如，可以暴露第一材料层52D在区域62中的顶表面和第一材料层52C在区域60中的顶表面。
然后可以使用光刻胶56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠58中。因为第一材料层52和第二材料层54具有不同的材料成分，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，第二材料层54在蚀刻第一材料层52时充当蚀刻停止层，并且第一材料层52在蚀刻第二材料层54时充当蚀刻停止层。因此，第一材料层52和第二材料层54的部分可以被选择性地去除而不去除多层堆叠58的剩余层，并且开口61可以延伸至期望的深度。或者，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对开口61的蚀刻。此外，在蚀刻工艺期间，第一材料层52和第二材料层54的未蚀刻部分充当下方层的掩模，因此第一材料层52D和第二材料层54C的先前图案(参见图5)可以转移到下方的第一材料层52C和下方的第二材料层54B。在所得结构中，第一材料层52C暴露在区域62中并且第一材料层52B暴露在区域60中。
在图7中，修整光刻胶56以暴露多层堆叠58的附加部分。可以使用可接受的光刻技术修整光刻胶56。作为修整的结果，光刻胶56的宽度减小，并且多层堆叠58在区域60、区域62和区域64中的部分被暴露。例如，可以暴露第一材料层52D在区域64中的顶表面、第一材料层52C在区域62中的顶表面和第一材料层52B在区域60中的顶表面。
然后可以使用光刻胶56作为掩模来蚀刻多层堆叠58的暴露部分。蚀刻可以是任何合适的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻工艺可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠58中。第二材料层54可以在蚀刻第一材料层52时充当蚀刻停止层。因此，第一材料层52的部分可以被选择性地去除而不去除第二材料层54的下方部分，并且开口61可以延伸至期望的深度。或者，在开口61达到期望的深度之后，可以使用定时蚀刻工艺来停止对开口61的蚀刻。此外，在蚀刻工艺期间，第一材料层52和第二材料层54的未蚀刻部分充当用于下方层的掩模，因此第一材料层52D、第二材料层54C、第一材料层52C和第二材料层54B的先前图案(参见图6)可以转移到下方的第一材料层52B和下方的第一材料层52C。在所得结构中，第二材料层54C暴露在区域64中，第二材料层54B暴露在区域62中并且第二材料层54A暴露在区域60中。
在图8中，去除光刻胶56。可以通过可接受的灰化或湿剥离工艺去除光刻胶56。因此，形成阶梯结构68。阶梯结构68包括第一材料层52和第二材料层54的交替层的堆叠。如图8所示，形成阶梯结构68允许第二材料层54A-54C中的每一个的部分从上覆的第二材料层54和第一材料层52暴露。因此，可以在随后的处理步骤中从阶梯结构68之上形成到第二材料层54中的每一个的导电接触件。
在图9中，金属间电介质(IMD)70沉积在多层堆叠58之上。IMD 70可以由电介质材料形成，并且可以通过任何合适的方法(例如，CVD、PECVD、可流动CVD(FCVD)等)沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。在一些实施例中，IMD 70可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可接受的工艺形成的其他电介质材料。IMD 70沿着以下项延伸：第一材料层52B-52D的侧壁、第二材料层54B和54C的侧壁、第一材料层52D的顶表面和第二材料层54A-54C的顶表面。
在图10中，去除工艺被施加于IMD 70以去除多层堆叠58之上的多余电介质材料。在一些实施例中，去除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露多层堆叠58，使得在平坦化工艺完成之后第一材料层52D和IMD 70的顶表面是齐平的。
在图11A至图13C中，在多层堆叠58中形成沟槽86(在图12A至图13C中示出)。这在第二材料层54包括导电材料的实施例中从第二材料层54限定了导线72。导线72可以对应于存储器阵列200中的字线并且导线72可以为存储器阵列200的所得晶体管204提供栅极电极。在图11A至图19C中，以“A”结尾的图示出了俯视图，以“B”结尾的图示出了沿着图1A的线A-A’的横截面视图，并且以“C”结尾的图示出了沿着图1A的线B-B’的横截面视图。
在图11A至图11C中，硬掩模80沉积在多层堆叠58和IMD 70之上。硬掩模80可以包括例如氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。硬掩模80可以通过使用旋涂技术形成并且可以使用可接受的光刻技术被图案化。在硬掩模80之上形成图案化的光刻胶82。可以通过使用旋涂等在硬掩模80之上沉积感光层来形成图案化的光刻胶82。然后可以通过将感光层暴露于图案化能源(例如，图案化光源)并显影感光层以去除感光层的暴露或未暴露部分来图案化感光层，从而形成图案化的光刻胶82。暴露硬掩模80的沟槽86形成为延伸穿过图案化的光刻胶82。图案化的光刻胶82的图案对应于将在多层堆叠58中形成的导线，如下面将关于图12A至图12C讨论的。
在图12A至图12C中，使用图案化的光刻胶82作为掩模来图案化硬掩模80以将沟槽86延伸穿过硬掩模80。可以使用可接受的蚀刻工艺(例如，湿法或干法蚀刻、RIE、NBE等，或其组合)来图案化硬掩模80。蚀刻可以是各向异性的。因此，沟槽86延伸穿过硬掩模80并暴露多层堆叠58。然后可以通过可接受的工艺(例如，湿法蚀刻工艺、干法蚀刻工艺、其组合等)去除图案化的光刻胶82。
在图13A至图13C中，使用硬掩模80作为掩模来图案化多层堆叠58以将沟槽86延伸穿过多层堆叠58，从而暴露衬底50。可以使用一种或多种可接受的蚀刻工艺(例如，湿法或干法蚀刻、RIE、NBE等，或其组合)来图案化多层堆叠58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过多层堆叠58。蚀刻第二材料层54A-54C从第二材料层54的每个相应层形成导线72A-72C(例如，字线，统称为导线72)。沟槽86将相邻的导线72和第一材料层52的部分彼此分隔开。此外，在图13A至图13C中，可以通过可接受的工艺(例如，湿法蚀刻工艺、干法蚀刻工艺、平坦化工艺、其组合等)去除硬掩模80。
图14A至图17C示出了在沟槽86中形成并图案化晶体管204(参见图1A和1B)的沟道区域。在图14A至图14C中，存储器膜90和OS层92沉积在沟槽86中。存储器膜90可以沿着导线72、第一材料层52和IMD 70的侧壁以及沿着第一材料层52D和IMD 70的顶表面共形地沉积在沟槽86中。存储器膜90可以通过CVD、PVD、ALD、PECVD等沉积。
存储器膜90可以为形成在存储器阵列200中的晶体管204提供栅极电介质。存储器膜90可以包括能够通过在存储器膜90上施加适当的电压差来在两个不同的极化方向之间切换的材料。存储器膜90可以是高k电介质材料，例如基于铪(Hf)的电介质材料等。在一些实施例中，存储器膜90包括铁电(FE)材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪等。在一些实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储器材料。在一些实施例中，存储器膜90可以是多层存储器结构(例如，ONO结构)，其在两个SiOx层之间包括一层SiNx。
OS层92共形地沉积在存储器膜90之上的沟槽86中。OS层92包括适合为晶体管204(参见图1A和1B)提供沟道区域的材料。例如，OS层92可以包括氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO，IGZO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、多晶硅(poly-Si)、硅(Si)、非晶硅(a-Si)、其组合等。OS层92可以通过CVD、PVD、ALD、PECVD等沉积。OS层92可以沿着存储器膜90之上的沟槽86的侧壁和底表面延伸。
在图15A至图15C中，使用合适的蚀刻工艺(例如，各向异性蚀刻工艺)蚀刻OS层92，该合适的蚀刻工艺将OS层92分成多个OS层92。OS层92的水平部分(例如，OS层92的沿着存储器膜90的顶表面延伸的部分)可以被去除，而OS层92的垂直部分(例如，OS层92的沿着存储器膜90的侧表面延伸的部分)保留。合适的蚀刻工艺可以是任何可接受的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等或其组合。
在图16A至图16C中，使用合适的蚀刻工艺(例如，各向异性蚀刻工艺)蚀刻存储器膜90，该合适的蚀刻工艺将存储器膜90分成多个存储器膜90。存储器膜90的水平部分(例如，存储器膜90的沿着衬底50和第一材料层52D的顶表面延伸的部分)可以被去除，而存储器膜90的垂直部分(例如，存储器膜90的沿着导线72、第一材料层52和IMD 70的侧表面延伸的部分)保留。合适的蚀刻工艺可以是任何可接受的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等或其组合。OS层92可以在蚀刻工艺期间掩蔽存储器膜90的一些部分，使得在蚀刻工艺之后存储器膜90是L形的。
在图17A至图17C中，沉积电介质材料98以填充沟槽86的剩余部分。电介质材料98可以包括例如氧化硅、氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等被沉积。去除工艺被施加于电介质材料98、OS层92和存储器膜90以去除导线72、第一材料层52和IMD70之上的多余材料。在一些实施例中，可以使用平坦化工艺，例如CMP、回蚀工艺、其组合等。平坦化工艺暴露IMD 70和第一材料层52D的顶表面，使得在平坦化工艺完成后第一材料层52D、IMD 70、存储器膜90、OS层92和电介质材料98的顶表面彼此齐平。
图18A至图21D示出了制造存储器阵列200中的电介质材料102、导线106(例如，位线)和导线108(例如，源极线)的中间步骤。导线106和导线108可以在与导线72垂直的方向上延伸，使得可以选择存储器阵列200的各个存储器单元202用于读取和写入操作。
在图18A至图18C中，通过电介质材料98和OS层92图案化沟槽100。可以通过光刻和蚀刻的组合在电介质材料98和OS层92中图案化沟槽100。蚀刻可以是任何可接受的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。沟槽100可以设置在存储器膜90的相对侧壁之间，并且沟槽100可以物理地分隔存储器阵列200(参见图1A)中的存储器单元202的相邻堆叠。电介质材料98和OS层92可以在阶梯结构68的邻近IMD 70、导线72和第一材料层52的区域60、区域62和区域64中被完全去除。在一些实施例中(未单独示出)，也可以通过存储器膜90图案化沟槽100。这样，沟槽100可以设置在导线72和第一材料层52的相对侧壁之间，并且沟槽100可以物理地分隔存储器阵列200(参见图1A)中的存储器单元202的相邻堆叠。
在图19A至图19C中，电介质材料102沉积在沟槽100中并填充沟槽100。电介质材料102可以包括例如氧化硅、氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等被沉积。电介质材料102可以沿着OS层92之上的沟槽100的侧壁和底表面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀等)以去除电介质材料102的多余部分。在所得结构中，第一材料层52D、存储器膜90、OS层92、IMD 70、电介质材料98和电介质材料102的顶表面可以是彼此基本齐平的(例如，在工艺变化内)。
在一些实施例中，电介质材料98和电介质材料102的材料可以被选择为使得它们可以相对于彼此被选择性地蚀刻。例如，在一些实施例中，电介质材料98是氧化物并且电介质材料102是氮化物。在一些实施例中，电介质材料98是氮化物并且电介质材料102是氧化物。其他材料也是可能的。
图20A示出了在后面的图中使用的存储器阵列200的参考横截面。横截面A-A’沿着导线72的纵轴并且在例如与流过晶体管204的OS层92的电流的方向平行的方向上。横截面B-B’与横截面A-A’和导线72的纵轴垂直。横截面B-B’延伸穿过电介质材料98和电介质材料102。横截面C-C’与横截面B-B’平行并延伸穿过随后形成的导线(例如，导线106，下面关于图21A至图21D所讨论的)。为了清楚起见，随后的图参考了这些参考横截面。在图20A至图21D中，以“A”结尾的图示出了俯视图，以“B”结尾的图示出了沿着图20A的线A-A’的横截面视图，以“C”结尾的图示出了沿着图20A的线B-B’的横截面视图，并且以“D”结尾的图示出了沿着图20A的线C-C’的横截面视图。
在图20A至图20D中，通过电介质材料98图案化沟槽104。随后可以使用沟槽104来形成导线。可以使用光刻和蚀刻的组合通过电介质材料98图案化沟槽104。蚀刻可以是任何可接受的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。蚀刻可以使用蚀刻电介质材料98而不会显著蚀刻电介质材料102、OS层92或存储器膜90的蚀刻剂。沟槽104的图案可以对应于随后形成的导线(例如，导线106和导线108，下面关于图21A至图21D所讨论的)。电介质材料98的部分可以保留在每对沟槽104之间，并且电介质材料102可以设置在相邻的沟槽104对之间。此外，OS层92和存储器膜90的一些部分可以在沟槽104与第一材料层52和导线72中的每一个之间保持与沟槽104相邻。OS层92和存储器膜90的这些部分可以用作随后形成的晶体管204的一部分。在一些实施例中，与用于图案化沟槽100的工艺相反，不同的蚀刻可以用于图案化沟槽104，以相对于OS层92和存储器膜90选择性地蚀刻电介质材料98的材料。
在图21A至图21D中，沟槽104填充有导电材料以形成导线106和导线108。形成存储器单元202和晶体管204，它们各自包括导线106、导线108、导线72、存储器膜90的部分和OS层92的部分。导线106和导线108可各自包括导电材料，例如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等。导线106和导线108可以使用例如CVD、ALD、PVD、PECVD等形成。在沉积导电材料之后，可以执行平坦化(例如，CMP、回蚀等)以去除导电材料的多余部分，从而形成导线106和导线108。在所得结构中，第一材料层52D、IMD 70、存储器膜90、OS层92、电介质材料98、电介质材料102、导线106和导线108的顶表面可以是彼此基本齐平的(例如，在工艺变化内)。
导线106可以对应于存储器阵列200中的位线，并且导线108可以对应于存储器阵列200中的源极线。此外，导线106和导线108可以为存储器阵列200中的晶体管204提供源极/漏极电极。尽管图21D示出了仅示出导线106的横截面视图，但导线108的横截面视图可以是类似的。
尽管晶体管204的沟道区域、导线106和导线108已经被讨论为在形成阶梯结构68之后形成，但是在一些实施例中，阶梯结构68可以在形成晶体管204的沟道区域、导线106和导线108之后形成。例如，图4至图10中示出的并且关于图4至图10描述的用于形成阶梯结构68的制造步骤可以在图11A至图21D中示出的并且关于图11A至图21D描述的制造步骤之后执行。相同或相似的工艺可用于先阶梯和后阶梯的实施例中。
图22A示出了在后面的图中使用的存储器阵列200的参考横截面。横截面A-A’沿着导线72的纵轴并且在例如与流过晶体管204的OS层92的电流的方向平行的方向上。横截面D-D’与横截面A-A’和导线72的纵轴垂直。横截面D-D’延伸穿过阶梯结构68的区域60。为了清楚起见，随后的图参考这些参考横截面。在图22A至图24C中，以“A”结尾的图示出了俯视图，以“B”结尾的图示出了沿着图22A的线A-A’的横截面视图，并且以“C”结尾的图示出了沿着图22A的线D-D’的横截面视图。
在图22A至图22C中，在IMD 70中形成沟槽110。随后可以使用沟槽110来形成导电接触件。更具体地，沟槽110可随后用于形成延伸至导线72的导电接触件(例如，字线接触件、栅极接触件等)。如图22A至图22C中所示，沟槽110可以延伸穿过IMD 70并且可以暴露导线72的顶表面。导线72的阶梯形状在每条导线72上提供沟槽110可以延伸至的表面。可以使用光刻和蚀刻的组合来形成沟槽110。蚀刻可以是任何可接受的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。
在一些实施例中，IMD 70中的沟槽110可以通过对IMD 70的材料具有高蚀刻选择性的工艺形成。因此，IMD 70中的沟槽110可以在不显著去除导线72的材料的情况下形成。在一些实施例中，可以同时形成暴露每条导线72A-72C的开口。由于上覆在每条导线72A-72C上的IMD 70的厚度变化，导线72C暴露于蚀刻的持续时间可以比导线72B更长，导线72B暴露于蚀刻的持续时间比导线72A更长，导线72A暴露于蚀刻的持续时间最短。暴露于蚀刻可能会在导线72中造成一些材料损失、点蚀或其他损坏，使得导线72C受到最大程度的损坏，导线72B受到较小程度的损坏，而导线72A受到最小程度的损坏。通过IMD 70形成沟槽110并暴露每条导线72A-72C节省了与执行多个掩模和蚀刻步骤相关联的成本和时间。然而，一些沟槽110可能没有被充分蚀刻，使得一些导线72没有暴露。因此，可以在存储器阵列200之上形成测试结构(例如，下面关于图24A至图24D所讨论的测试结构120)以检测到导线72的任何有故障的连接。这减少了器件缺陷。
在图23A至图23C中，导电接触件112形成在沟槽110中。导电接触件112通过IMD 70延伸至每条导线72并且可以电耦合到导线72。在一些实施例中，导电接触件112可以被称为字线接触件、栅极接触件等。导电接触件112可以通过在沟槽110中形成诸如扩散阻挡层、粘附层等的衬垫(未单独示出)和导电材料来形成。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺，例如CMP，以从IMD70的表面去除多余的材料。剩余的衬垫和导电材料形成沟槽110中的导电接触件112。如图23B和图23C所示，导电接触件112可以延伸至每条导线72A-72C。
在图24A至图24D中，第一电介质层114、导电接触件116、第二电介质层115和导线118形成在图23A至图23C的结构之上。导电接触件112、导电接触件116和导线118共同形成测试结构120。第一电介质层114和第二电介质层115可以包括电介质材料，例如低k电介质材料、超低k(ELK)电介质材料等。在一些实施例中，第一电介质层114和第二电介质层115可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。第一电介质层114和第二电介质层115可以使用适当的工艺(例如，CVD、ALD、PVD、PECVD等)沉积。
通过第二电介质层115和第一电介质层114形成可以用于形成导电接触件116和导线118的沟槽(未单独示出)。第二电介质层115中的沟槽暴露第一电介质层114的顶表面，并且第一电介质层114中的沟槽暴露导电接触件112的顶表面。可以使用光刻和蚀刻的组合来形成沟槽。蚀刻可以是任何可接受的蚀刻工艺，例如湿法或干法蚀刻、RIE、NBE等，或其组合。蚀刻可以是各向异性的。第二电介质层115和第一电介质层114中的沟槽可以使用多种蚀刻工艺形成。
然后分别在第一电介质层114和第二电介质层115中的沟槽中形成导电接触件116和导线118。导电接触件116和导线118可以通过形成诸如扩散阻挡层、粘合层等的衬垫(未单独示出)，并在衬垫之上形成导电材料而形成。导电接触件116和导线118可以使用一种或多种沉积工艺同时或分开形成。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二电介质层115的表面去除多余的材料。
图24D示出了所得结构的透视图，其包括导线72、导电接触件112、导电接触件116和导线118，而省略了其他结构，以便更清楚地示出导线72、导电接触件112、导电接触件116和导线118之间的关系。图24A至图24D进一步示出了通过测试结构120的导电路径。导电路径可以从存储器阵列200的外部延伸至存储器阵列200(在点1处)。导电路径延伸穿过导线118、导电接触件116和导电接触件112到达导线72A。导电路径然后延伸穿过导电接触件112、导电接触件116和导线118，通过点2和3到达导线72B。导电路径继续穿过存储器阵列200到达点24，其延伸至存储器阵列200外部。每条导线72连接到第一垂直相邻导线72和以下项之一：第二垂直相邻导线72(例如，导线72B连接到导线72A和导线72C)，水平相邻导线72(例如，导线72C连接到导线72B和导线72C)，或存储器阵列200外部的连接(例如，导线72A连接到导线72B和外部连接)。导线118包括在与导线72的纵轴平行的方向上延伸并且连接垂直相邻导线72的导线118。导线118还包括在与导线72的纵轴垂直的方向上延伸并且连接水平相邻导线72或提供存储器阵列200外部的连接的导线118。
测试结构可用于确定导电接触件116之间的任何连接是否有故障。例如，可以在点1和点24处对存储器阵列200施加偏压。因为导电路径延伸穿过存储器阵列200中的所有导线72、导电接触件112、导电接触件116和导线118，所以可以进行电流测量以确定是否存在任何有故障的连接。因此，可以屏蔽具有有故障的连接的存储器阵列200，并且可以避免器件缺陷。此外，如上所讨论的，可以同时形成连接到每条导线72A-72C的导电接触件112和沟槽110，这降低了成本、减少了制造时间并提高了器件产量。
图25A至图25C示出了用于分隔各种存储器阵列200的划线。图25A示出了四个存储器阵列200的俯视图；图25B示出了两个存储器阵列200的透视图；并且图25C示出了包括多个存储器阵列200的晶片300的俯视图。存储器阵列200以网格图案布置在晶片300中，该网格图案可以在晶片300之上居中。划线分隔单独的存储器阵列200，其随后将通过沿着划线锯切而被切割。如图25A和图25B所示，划线可以延伸穿过至少一些导线118(例如，在与导线72的纵轴垂直的方向上延伸的导线118)，使得导线118随后被一分为二。如图25C所示，划线可以设置在相邻存储器阵列200之间的区域301中，该区域301通过切割被去除。测试结构120的至少一些部分可以在区域301之上延伸并且测试结构120的这些部分可以通过切割被去除。图25C进一步示出了有缺陷的存储器阵列200D，其可以通过相应的测试结构120被检测到并且被去除。这减少了器件缺陷。
图26A至图34C示出了实施例，其中第二材料层54包括被导电材料代替的牺牲材料。在图26A至图34C中，以“A”结尾的图示出了沿着图1A的线B-B’的横截面视图，以“B”结尾的图示出了沿着图1A的线D-D’的横截面视图，并且以“C”结尾的图示出了沿着图1A的线C-C’的横截面视图。
图26A和图26B示出了在执行与图3至图10所示和上面讨论的步骤相似或相同的步骤以形成阶梯结构68和阶梯结构68之上的IMD 70之后的多层堆叠58。多层堆叠58包括第一材料层52A-52D(统称为第一材料层52)和第二材料层54A-54C(统称为第二材料层54)的交替层。可以在随后的步骤中用导电材料代替第二材料层54以限定导线422(例如，字线，图33A至图34C中所示)。第二材料层54可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。第一材料层52可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。第一材料层52可由对第二材料层54的蚀刻具有高蚀刻选择性的材料形成，并且衬底50可由对第二材料层54和第一材料层52两者的蚀刻具有高蚀刻选择性的材料形成以帮助随后的蚀刻步骤。在一些实施例中，衬底50可以由碳化硅形成，第一材料层52可以由诸如氧化硅之类的氧化物形成，并且第二材料层54可以由诸如氮化硅之类的氮化物形成。第二材料层54和第一材料层52可以各自使用例如CVD、ALD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图26A和图26B示出了特定数量的第二材料层54和第一材料层52，但其他实施例可以包括不同数量的第二材料层54和第一材料层52。
进一步在图26A和图26B中，在多层堆叠58之上形成第一图案化的光刻胶400并且形成延伸穿过多层堆叠58的第一沟槽402。第一图案化的光刻胶400可以通过使用旋涂等在第一材料层52D之上沉积感光层来形成。然后可以通过将感光层暴露于图案化能源(例如，图案化光源)并显影感光层以去除感光层的暴露或未暴露部分来图案化感光层，从而形成第一图案化的光刻胶400。
在所示的实施例中，第一沟槽402延伸穿过多层堆叠58以暴露衬底50。在一些实施例中，第一沟槽402延伸穿过多层堆叠58的一些但不是所有层。第一沟槽402可以使用可接受的光刻和蚀刻技术来形成，例如使用对多层堆叠58具有选择性的蚀刻工艺(例如，相比衬底50的材料，以更快的速率蚀刻第一材料层52和第二材料层54的材料)。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。在衬底50由碳化硅形成、第一材料层52由氧化硅形成并且第二材料层54由氮化硅形成的实施例中，第一沟槽402可以通过使用混合有氢气(H2)或氧气(O2)的氟基气体(例如，C4F6)的干法蚀刻形成。
在图27A和图27B中，第一沟槽402被扩展以形成第一侧壁凹槽404。具体地，第二材料层54的侧壁的被第一沟槽402暴露的部分凹陷以形成第一侧壁凹槽404。尽管第二材料层54的侧壁被示出为直的，但是侧壁可以是凹入的或凸出的。第一侧壁凹槽404可以通过可接受的蚀刻工艺形成，该可接受的蚀刻工艺例如是对第二材料层54的材料具有选择性的工艺(例如，相比第一材料层52和衬底50的材料，以更快的速率选择性地蚀刻第二材料层54的材料)。蚀刻可以是各向同性的。在衬底50由碳化硅形成、第一材料层52由氧化硅形成并且第二材料层54由氮化硅形成的实施例中，可以通过使用磷酸(H3PO4)的湿法蚀刻来扩大第一沟槽402。然而，也可以使用任何合适的蚀刻工艺，例如干法选择性蚀刻。在形成第一侧壁凹槽404之前或之后，可以通过可接受的灰化或湿法剥离工艺去除第一图案化的光刻胶400。
在图28A和图28B中，导电材料406和牺牲材料408形成在第一侧壁凹槽404中并填充和/或过度填充第一沟槽402。一个或多个附加层(例如，种子层、胶层、阻挡层、扩散层、填充层等)也可以填充在第一沟槽402和第一侧壁凹槽404中。在一些实施例中，可以省略牺牲材料408。在包括种子层的实施例中，种子层可包含氮化钛、氮化钽、钛、钽、钼、钌、铑、铪、铱、铌、铼、钨、这些的组合、这些的氧化物等。导电材料406可以由导电材料形成，该导电材料可以是金属，例如钨、钴、铝、镍、铜、银、金、钼、钌、氮化钼、其合金等。在第一材料层52由诸如氧化硅之类的氧化物形成的实施例中，种子层可以由氮化钛形成并且导电材料406可以由钨形成。牺牲材料408可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。牺牲材料408可以包括对第一材料层52、导电材料406和衬底50的材料具有高蚀刻选择性的材料，使得可以随后去除牺牲材料408而不去除或损坏第一材料层52、导电材料406或衬底50。导电材料406和牺牲材料408可以各自通过可接受的沉积工艺(例如，化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等)形成。
一旦已经沉积导电材料406和牺牲材料408以填充和/或过度填充第一沟槽402，导电材料406和牺牲材料408可以被平坦化以去除第一沟槽402外部的多余材料，使得在平坦化之后，导电材料406和牺牲材料408完全跨越第一沟槽402的顶部。在一个实施例中，导电材料406和牺牲材料408可以使用例如化学机械平坦化(CMP)工艺来平坦化。然而，也可以使用任何合适的平坦化工艺，例如研磨工艺。
在图29A和图29B中，在多层堆叠58之上形成第二图案化的光刻胶410，并且形成延伸穿过多层堆叠58的第二沟槽412。第二图案化的光刻胶410可以通过使用旋涂等在第一材料层52D之上沉积感光层来形成。然后可以通过将感光层暴露于图案化能源(例如，图案化光源)并显影感光层以去除感光层的暴露或未暴露部分来图案化感光层，从而形成第二图案化的光刻胶410。
在所示的实施例中，第二沟槽412延伸穿过多层堆叠58以暴露衬底50。在一些实施例中，第二沟槽412延伸穿过多层堆叠58的一些但不是所有层。第二沟槽412可以使用可接受的光刻和蚀刻技术来形成，例如使用对多层堆叠58具有选择性的蚀刻工艺(例如，相比衬底50的材料，以更快的速率蚀刻第一材料层52和第二材料层54的材料)。蚀刻可以是任何可接受的蚀刻工艺，例如RIE、NBE等或其组合。蚀刻可以是各向异性的。在衬底50由碳化硅形成、第一材料层52由氧化硅形成并且第二材料层54由氮化硅形成的实施例中，第二沟槽412可以通过使用混合有氢气(H2)或氧气(O2)的氟基气体(例如，C4F6)的干法蚀刻形成。
在图30A和图30B中，第二沟槽412被扩展以形成第二侧壁凹槽414。具体地，去除第二材料层54的剩余部分以形成第二侧壁凹槽414。第二侧壁凹槽414因此暴露导电材料406的一些部分。第二侧壁凹槽414可以通过可接受的蚀刻工艺形成，该可接受的蚀刻工艺例如是对第二材料层54的材料具有选择性的工艺(例如，相比第一材料层52和衬底50的材料，以更快的速率选择性地蚀刻第二材料层54的材料)。蚀刻可以是任何可接受的蚀刻工艺，并且在一些实施例中，可以类似于关于图27A和图27B所讨论的用于形成第一侧壁凹槽404的蚀刻。在形成第二侧壁凹槽414之前或之后，可以通过可接受的灰化或湿法剥离工艺去除第二图案化的光刻胶410。
在图31A和图31B中，导电材料416和牺牲材料418形成在第二侧壁凹槽414中并填充和/或过度填充第二沟槽412。一个或多个附加层(例如，种子层、胶层、阻挡层、扩散层、填充层等)也可以填充在第二沟槽412和第二侧壁凹槽414中。在一些实施例中，可以省略牺牲材料418。在包括种子层的实施例中，种子层可包含氮化钛、氮化钽、钛、钽、钼、钌、铑、铪、铱、铌、铼、钨、这些的组合、这些的氧化物等。导电材料416可由导电材料形成，该导电材料可以是金属，例如钨、钴、铝、镍、铜、银、金、钼、钌、氮化钼、其合金等。在第一材料层52由诸如氧化硅之类的氧化物形成的实施例中，种子层可以由氮化钛形成并且导电材料416可以由钨形成。牺牲材料418可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。牺牲材料418可以包括对第一材料层52、导电材料416和衬底50的材料具有高蚀刻选择性的材料，使得可以随后去除牺牲材料418而不去除或损坏第一材料层52、导电材料416或衬底50。导电材料416和牺牲材料418可以各自通过可接受的沉积工艺(例如，CVD、ALD、PVD等)形成。
一旦已经沉积导电材料416和牺牲材料418以填充和/或过度填充第二沟槽412，导电材料416和牺牲材料418可以被平坦化以去除第二沟槽412外部的多余材料，使得在平坦化之后，导电材料416和牺牲材料418完全跨越第二沟槽412的顶部。在一个实施例中，可以使用例如CMP工艺平坦化导电材料416和牺牲材料418。然而，也可以使用任何合适的平坦化工艺，例如研磨工艺。
在图32A和图32B中，可以通过可接受的形成第三沟槽420的工艺去除牺牲材料408和418。可接受的工艺可以是湿法蚀刻工艺、干法蚀刻工艺、其组合等。在一些实施例中，可以通过各向同性蚀刻工艺去除牺牲材料408和418，各向同性蚀刻工艺对牺牲材料408和418的材料是选择性的。因此，可以在不去除或损坏第一材料层52、导电材料406、导电材料416或衬底50的情况下去除牺牲材料408和418。
在图33A和图33B中，导电材料406和416被蚀刻以扩展第三沟槽420并从导电材料406和416的每个相应层形成导线422A-422C(例如，字线，统称为导线422)。第三沟槽420将相邻的导线422和第一材料层52的部分彼此分隔开。因为导线422由导电材料406和416的相邻部分形成，所以每条导线422可以包括接缝，如图33A和图33B所示。蚀刻导电材料406和416以扩大第三沟槽420可以暴露第一材料层52的侧壁。在一些实施例中，可以使用例如各向异性蚀刻工艺来蚀刻导电材料406和416。然而，可以使用任何合适的蚀刻工艺。在一些实施例中，执行蚀刻工艺直到导电材料406和416的延伸超出第一材料层52的侧壁的材料已经被去除并且导电材料406和416的侧壁与第一材料层52的侧壁齐平为止。因此，导线422可以具有与第一材料层52相似或相同的宽度。尽管导线422的侧壁被示出为是直的，但是侧壁可以是凹入的或凸出的。
通过在多层堆叠58中形成和代替第二材料层54来形成导线422改善了存储器阵列200的列的纵横比，并且防止了在形成期间特征的扭曲或塌陷。这减少了器件缺陷并提高了器件性能。在图26A至图33B中执行的步骤可以代替图11A至图13C中执行的步骤而执行，其中执行与上面讨论的那些步骤(例如，图3至图13C中执行的步骤)相同的用于形成存储器阵列200的剩余步骤，然后执行图26A至图33B中执行的步骤，最后执行图14B至图24D中执行的步骤。
图34A至图34C示出了在执行图14B至图24D的步骤之后图26A至图33B的实施例。图34B的结构可以类似于图24C中所示的结构，除了导线72被由导电材料406和416形成的导线422代替。
实施例可以实现各种优点。例如，同时形成延伸至导线72A-72C的沟槽110并同时在沟槽110中形成导电接触件112减少了生产时间，降低了与额外图案化工艺相关联的成本，并且提高了产量。测试结构120可以形成在存储器阵列200之上以检查有故障的连接。因此，可以去除有缺陷的存储器阵列200并且可以减少器件缺陷。
根据一个实施例，存储器阵列包括：第一字线，位于半导体衬底之上，第一字线的纵轴在第一方向上延伸；第二字线，在与半导体衬底的主表面垂直的第二方向上位于第一字线之上，第二字线的纵轴在第一方向上延伸；存储器膜，接触第一字线和第二字线；氧化物半导体(OS)层，接触第一源极线和第一位线，存储器膜位于第一字线和第二字线中的每一者与OS层之间；以及测试结构，位于第一字线和第二字线之上，该测试结构包括将第一字线电耦合到第二字线的第一导线，第一导线的纵轴在第一方向上延伸。在一个实施例中，第一字线具有大于第二字线的第二长度的第一长度。在一个实施例中，测试结构还包括第二导线，该第二导线电耦合到第一字线，该第二导线延伸至存储器阵列的边界，并且该第二导线的纵轴在第一方向延伸。在一个实施例中，该器件还包括：第三字线，在与第一方向垂直的第三方向上与第一字线相邻，存储器膜和OS层在第三方向上位于第一字线和第三字线之间，测试结构还包括第二导线，该第二导线将第一字线电耦合到第三字线，并且第二导线的纵轴在第三方向上延伸。在一个实施例中，第一字线包括位于第一导电材料和第二导电材料之间的接缝。在一个实施例中，该器件还包括：第三字线，在第二方向上位于第一字线下方，第三字线的纵轴在第一方向上延伸，测试结构还包括将第一字线电耦合到第三字线的第二导线，第二导线的纵轴在第一方向上延伸。在一个实施例中，第一字线具有大于第二字线的第二长度的第一长度，并且第三字线具有大于第一长度的第三长度。
根据另一实施例，一种器件包括：第一字线，位于半导体衬底之上，第一字线在第一方向上具有第一长度；第二字线，位于半导体衬底之上，第二字线在第一方向上具有第二长度，第二长度等于第一长度；第一金属间电介质(IMD)，位于第一字线之上；第一存储器膜，与第一字线和第一IMD接触；第一氧化物半导体(OS)层，位于第一存储器膜之上，第一OS层接触源极线和位线；第一导电接触件，延伸穿过第一IMD并且电耦合到第一字线；第二导电接触件，电耦合到第二字线；以及第一导线，在第一IMD之上延伸并且将第一导电接触件电耦合到第二导电接触件，第一导线在与第一方向垂直的第二方向上延伸。在一个实施例中，第一字线和半导体衬底之间在与半导体衬底的主表面垂直的第三方向上的第一距离等于第二字线和半导体衬底之间在第三方向上的第二距离。在一个实施例中，IMD在横截面视图中具有阶梯结构。在一个实施例中，该器件还包括：第二存储器膜，与第二字线接触；第二OS层，位于第二存储器膜之上，第二OS层接触源极线和位线；以及第一电介质材料，将第一OS层与第二OS层分隔开。在一个实施例中，该器件还包括：第二IMD，位于第二字线之上，第二存储器膜与第二IMD接触；以及第二电介质材料，将第一IMD与第二IMD分隔开，第二电介质材料包括与第一电介质材料不同的材料。在一个实施例中，该器件还包括：第三字线，位于半导体衬底之上，第三字线在第一方向上具有第三长度，第三长度不同于第一长度和第二长度；第三导电接触件，电耦合到第一字线；第四导电接触件，电耦合到第三字线；以及第二导线，将第三导电接触件电耦合到第四导电接触件，第二导线在第一方向上延伸。在一个实施例中，第一OS层在第一方向上位于第一导电接触件和第三导电接触件之间。
根据又一实施例，一种方法包括：在半导体衬底之上沉积多层堆叠，该多层堆叠包括第一材料和第二材料的交替层；图案化多层堆叠，使得多层堆叠在横截面视图中包括阶梯结构；在多层堆叠的阶梯结构之上形成金属间电介质(IMD)；在多层堆叠中形成多条字线；在多层堆叠中沉积与多条字线相邻的存储器膜；在存储器膜之上沉积氧化物半导体(OS)层；蚀刻IMD以形成暴露多条字线中的第一字线的第一开口和暴露多条字线中的第二字线的第二开口，第一开口延伸至第一深度，并且第二开口延伸至不同于第一深度的第二深度；在第一开口中形成电耦合到第一字线的第一导电接触件，并且在第二开口中形成电耦合到第二字线的第二导电接触件；以及在IMD、第一导电接触件和第二导电接触件之上形成第一导线，第一导线将第一导电接触件电耦合到第二导电接触件。在一个实施例中，第一导线、第一字线和第二字线在第一方向上延伸。在一个实施例中，该方法还包括蚀刻IMD以形成暴露第一字线的第三开口和暴露多条字线中的第三字线的第四开口，第三开口和第四开口延伸至第一深度；在第三开口中形成电耦合到第一字线的第三导电接触件，并且在第四开口中形成电耦合到第三字线的第四导电接触件；在IMD、第三导电接触件和第四导电接触件之上形成第二导线，第二导线将第三导电接触件电耦合到第四导电接触件。在一个实施例中，第一字线和第二字线在第一方向上延伸，并且第二导线在与第一方向垂直的第二方向上延伸。在一个实施例中，第一材料包括电介质材料，第二材料包括导电材料，并且在多层堆叠中形成多条字线包括图案化多层堆叠以将由第二材料形成的相邻的字线分隔开。在一个实施例中，第一材料包括氧化物，第二材料包括氮化物，在多层堆叠中形成多条字线包括图案化多层堆叠并且用导电材料代替第二材料。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种存储器阵列，包括：第一字线，位于半导体衬底之上，其中所述第一字线的纵轴在第一方向上延伸；第二字线，在与所述半导体衬底的主表面垂直的第二方向上位于所述第一字线之上，其中所述第二字线的纵轴在所述第一方向上延伸；存储器膜，接触所述第一字线和所述第二字线；氧化物半导体(OS)层，接触第一源极线和第一位线，其中所述存储器膜位于所述第一字线和所述第二字线中的每一者与所述OS层之间；以及测试结构，位于所述第一字线和所述第二字线之上，所述测试结构包括将所述第一字线电耦合到所述第二字线的第一导线，其中所述第一导线的纵轴在所述第一方向上延伸。
示例2是示例1所述的存储器阵列，其中，所述第一字线具有大于所述第二字线的第二长度的第一长度。
示例3是示例1所述的存储器阵列，其中，所述测试结构还包括第二导线，其中所述第二导线电耦合到所述第一字线，其中所述第二导线延伸至所述存储器阵列的边界，并且其中所述第二导线的纵轴在所述第一方向上延伸。
示例4是示例1所述的存储器阵列，还包括：第三字线，在与所述第一方向垂直的第三方向上与所述第一字线相邻，其中所述存储器膜和所述OS层在所述第三方向上位于所述第一字线和所述第三字线之间，其中所述测试结构还包括第二导线，其中所述第二导线将所述第一字线电耦合到所述第三字线，并且其中所述第二导线的纵轴在所述第三方向上延伸。
示例5是示例1所述的存储器阵列，其中，所述第一字线包括位于第一导电材料和第二导电材料之间的接缝。
示例6是示例1所述的存储器阵列，还包括：第三字线，在所述第二方向上位于所述第一字线下方，其中所述第三字线的纵轴在所述第一方向上延伸，其中所述测试结构还包括将所述第一字线电耦合到所述第三字线的第二导线，其中所述第二导线的纵轴在所述第一方向上延伸。
示例7是示例6所述的存储器阵列，其中，所述第一字线具有大于所述第二字线的第二长度的第一长度，并且其中所述第三字线具有大于所述第一长度的第三长度。
示例8是一种半导体器件，包括：第一字线，位于半导体衬底之上，所述第一字线在第一方向上具有第一长度；第二字线，位于所述半导体衬底之上，所述第二字线在所述第一方向上具有第二长度，其中所述第二长度等于所述第一长度；第一金属间电介质(IMD)，位于所述第一字线之上；第一存储器膜，与所述第一字线和所述第一IMD接触；第一氧化物半导体(OS)层，位于所述第一存储器膜之上，所述第一OS层接触源极线和位线；第一导电接触件，延伸穿过所述第一IMD并且电耦合到所述第一字线；第二导电接触件，电耦合到所述第二字线；以及第一导线，在所述第一IMD之上延伸并且将所述第一导电接触件电耦合到所述第二导电接触件，其中所述第一导线在与所述第一方向垂直的第二方向上延伸。
示例9是示例8所述的器件，其中，所述第一字线和所述半导体衬底之间在与所述半导体衬底的主表面垂直的第三方向上的第一距离等于所述第二字线和所述半导体衬底之间在所述第三方向上的第二距离。
示例10是示例8所述的器件，其中，所述IMD在横截面视图中具有阶梯结构。
示例11是示例8所述的器件，还包括：第二存储器膜，与所述第二字线接触；第二OS层，位于所述第二存储器膜之上，所述第二OS层接触所述源极线和所述位线；以及第一电介质材料，将所述第一OS层与所述第二OS层分隔开。
示例12是示例11所述的器件，还包括：第二IMD，位于所述第二字线之上，其中，所述第二存储器膜与所述第二IMD接触；以及第二电介质材料，将所述第一IMD与所述第二IMD分隔开，所述第二电介质材料包括与所述第一电介质材料不同的材料。
示例13是示例8所述的器件，还包括：第三字线，位于所述半导体衬底之上，所述第三字线在所述第一方向上具有第三长度，其中所述第三长度不同于所述第一长度和所述第二长度；第三导电接触件，电耦合到所述第一字线；第四导电接触件，电耦合到所述第三字线；以及第二导线，将所述第三导电接触件电耦合到所述第四导电接触件，其中所述第二导线在所述第一方向上延伸。
示例14是示例13所述的器件，其中，所述第一OS层在所述第一方向上位于所述第一导电接触件和所述第三导电接触件之间。
示例15是一种形成半导体器件的方法，包括：在半导体衬底之上沉积多层堆叠，所述多层堆叠包括第一材料和第二材料的交替层；图案化所述多层堆叠，使得所述多层堆叠在横截面视图中包括阶梯结构；在所述多层堆叠的所述阶梯结构之上形成金属间电介质(IMD)；在所述多层堆叠中形成多条字线；在所述多层堆叠中沉积与所述多条字线相邻的存储器膜；在所述存储器膜之上沉积氧化物半导体(OS)层；蚀刻所述IMD以形成暴露所述多条字线中的第一字线的第一开口和暴露所述多条字线中的第二字线的第二开口，其中所述第一开口延伸至第一深度，并且其中所述第二开口延伸至不同于所述第一深度的第二深度；在所述第一开口中形成电耦合到所述第一字线的第一导电接触件，并且在所述第二开口中形成电耦合到所述第二字线的第二导电接触件；以及在所述IMD、所述第一导电接触件和所述第二导电接触件之上形成第一导线，其中所述第一导线将所述第一导电接触件电耦合到所述第二导电接触件。
示例16是示例15所述的方法，其中，所述第一导线、所述第一字线和所述第二字线在第一方向上延伸。
示例17是示例15所述的方法，还包括：蚀刻所述IMD以形成暴露所述第一字线的第三开口和暴露所述多条字线中的第三字线的第四开口，其中所述第三开口和所述第四开口延伸至所述第一深度；在所述第三开口中形成电耦合到所述第一字线的第三导电接触件，并且在所述第四开口中形成电耦合到所述第三字线的第四导电接触件；以及在所述IMD、所述第三导电接触件和所述第四导电接触件之上形成第二导线，其中所述第二导线将所述第三导电接触件电耦合到所述第四导电接触件。
示例18是示例17所述的方法，其中，所述第一字线和所述第二字线在第一方向上延伸，并且其中，所述第二导线在与所述第一方向垂直的第二方向上延伸。
示例19是示例15的方法，其中，所述第一材料包括电介质材料，其中，所述第二材料包括导电材料，并且其中，在所述多层堆叠中形成所述多条字线包括图案化所述多层堆叠以将由所述第二材料形成的相邻的字线分隔开。
示例20是示例15所述的方法，其中，所述第一材料包括氧化物，其中，所述第二材料包括氮化物，其中，在所述多层堆叠中形成所述多条字线包括：图案化所述多层堆叠并且用导电材料代替所述第二材料。

Claims (10)

1.一种存储器阵列，包括：
第一字线，位于半导体衬底之上，其中所述第一字线的纵轴在第一方向上延伸；
第二字线，在与所述半导体衬底的主表面垂直的第二方向上位于所述第一字线之上，其中所述第二字线的纵轴在所述第一方向上延伸；
存储器膜，接触所述第一字线和所述第二字线；
氧化物半导体OS层，接触第一源极线和第一位线，其中所述存储器膜位于所述第一字线和所述第二字线中的每一者与所述OS层之间；以及
测试结构，位于所述第一字线和所述第二字线之上，所述测试结构包括将所述第一字线电耦合到所述第二字线的第一导线，其中所述第一导线的纵轴在所述第一方向上延伸。
2.如权利要求1所述的存储器阵列，其中，所述第一字线具有大于所述第二字线的第二长度的第一长度。
3.如权利要求1所述的存储器阵列，其中，所述测试结构还包括第二导线，其中所述第二导线电耦合到所述第一字线，其中所述第二导线延伸至所述存储器阵列的边界，并且其中所述第二导线的纵轴在所述第一方向上延伸。
4.如权利要求1所述的存储器阵列，还包括：第三字线，在与所述第一方向垂直的第三方向上与所述第一字线相邻，其中所述存储器膜和所述OS层在所述第三方向上位于所述第一字线和所述第三字线之间，其中所述测试结构还包括第二导线，其中所述第二导线将所述第一字线电耦合到所述第三字线，并且其中所述第二导线的纵轴在所述第三方向上延伸。
5.如权利要求1所述的存储器阵列，其中，所述第一字线包括位于第一导电材料和第二导电材料之间的接缝。
6.如权利要求1所述的存储器阵列，还包括：第三字线，在所述第二方向上位于所述第一字线下方，其中所述第三字线的纵轴在所述第一方向上延伸，其中所述测试结构还包括将所述第一字线电耦合到所述第三字线的第二导线，其中所述第二导线的纵轴在所述第一方向上延伸。
7.如权利要求6所述的存储器阵列，其中，所述第一字线具有大于所述第二字线的第二长度的第一长度，并且其中所述第三字线具有大于所述第一长度的第三长度。
8.一种半导体器件，包括：
第一字线，位于半导体衬底之上，所述第一字线在第一方向上具有第一长度；
第二字线，位于所述半导体衬底之上，所述第二字线在所述第一方向上具有第二长度，其中所述第二长度等于所述第一长度；
第一金属间电介质IMD，位于所述第一字线之上；
第一存储器膜，与所述第一字线和所述第一IMD接触；
第一氧化物半导体OS层，位于所述第一存储器膜之上，所述第一OS层接触源极线和位线；
第一导电接触件，延伸穿过所述第一IMD并且电耦合到所述第一字线；
第二导电接触件，电耦合到所述第二字线；以及
第一导线，在所述第一IMD之上延伸并且将所述第一导电接触件电耦合到所述第二导电接触件，其中所述第一导线在与所述第一方向垂直的第二方向上延伸。
9.如权利要求8所述的器件，其中，所述第一字线和所述半导体衬底之间在与所述半导体衬底的主表面垂直的第三方向上的第一距离等于所述第二字线和所述半导体衬底之间在所述第三方向上的第二距离。
10.一种形成半导体器件的方法，包括：
在半导体衬底之上沉积多层堆叠，所述多层堆叠包括第一材料和第二材料的交替层；
图案化所述多层堆叠，使得所述多层堆叠在横截面视图中包括阶梯结构；
在所述多层堆叠的所述阶梯结构之上形成金属间电介质IMD；
在所述多层堆叠中形成多条字线；
在所述多层堆叠中沉积与所述多条字线相邻的存储器膜；
在所述存储器膜之上沉积氧化物半导体OS层；
蚀刻所述IMD以形成暴露所述多条字线中的第一字线的第一开口和暴露所述多条字线中的第二字线的第二开口，其中所述第一开口延伸至第一深度，并且其中所述第二开口延伸至不同于所述第一深度的第二深度；
在所述第一开口中形成电耦合到所述第一字线的第一导电接触件，并且在所述第二开口中形成电耦合到所述第二字线的第二导电接触件；以及
在所述IMD、所述第一导电接触件和所述第二导电接触件之上形成第一导线，其中所述第一导线将所述第一导电接触件电耦合到所述第二导电接触件。
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