KR20220168959A - 메모리 어레이 테스트 구조물 및 그 형성 방법 - Google Patents

메모리 어레이 테스트 구조물 및 그 형성 방법 Download PDF

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멩-한 린
사이-후이 영
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

3D 메모리 어레이의 테스트 구조물 및 그 형성 방법이 개시된다. 일 실시예에서, 메모리 어레이는 반도체 기판 위에 있고 제1 방향으로 연장되는 제1 워드 라인; 제1 워드 라인 위에 있고 제1 방향으로 연장되는 제2 워드 라인; 제1 워드 라인 및 제2 워드 라인에 접촉하는 메모리 필름; 제1 소스 라인 및 제1 비트 라인에 접촉하는 산화물 반도체(OS) 층 - 메모리 필름은 OS 층과 제1 워드 라인 및 제2 워드 라인 각각 사이에 있음 - ; 및 제1 워드 라인 및 제2 워드 라인 위의 테스트 구조물 - 테스트 구조물은 제1 워드 라인을 제2 워드 라인에 전기적으로 결합하는 제1 전도성 라인을 포함하고, 제1 전도성 라인은 제1 방향으로 연장됨 - 을 포함한다.

Description

메모리 어레이 테스트 구조물 및 그 형성 방법 {MEMORY ARRAY TEST STRUCTURE AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2021년 6월 17일자에 출원된 미국 가출원 제63/211,765호의 이익을 주장하며, 이 가출원은 본 명세서에 참조로 포함된다.
반도체 메모리는 예를 들어 라디오, 텔레비전, 휴대 전화 및 개인용 컴퓨팅 디바이스를 포함한 전자 애플리케이션의 집적 회로에 사용된다. 반도체 메모리에는 두 가지 주요 범주가 포함된다. 하나는 휘발성 메모리이고, 다른 하나는 비휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(random access memory; RAM)가 포함되어 있으며, 이는 두 개의 하위 범주, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더 나눌 수 있다. SRAM과 DRAM은 모두 전원이 공급되지 않을 때 저장한 정보를 잃기 때문에 휘발성이다.
반면, 비휘발성 메모리는 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 한 가지 유형은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FERAM 또는 FRAM)이다. FERAM의 장점은 빠른 기록/판독 속도 및 작은 크기이다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 메모리 어레이의 사시도 및 회로도를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 24d, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a, 도 32b, 도 33a, 도 33b, 도 34a, 도 34b 및 도 34c는 일부 실시예에 따른 메모리 어레이를 포함하는 반도체 디바이스를 제조하는 다양한 도면을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
다양한 실시예는 3D 메모리 어레이를 위한 계단 구조물 내의 연결부를 테스트하기 위한 테스트 구조물 및 그 형성 방법을 제공한다. 3D 메모리 어레이는 하부 기판의 주 표면에 평행한 방향으로 연장되는 워드 라인을 포함하는 적층된 메모리 셀을 포함한다. 워드 라인은 계단 구조물로 배열되어 워드 라인의 각각의 길이는 기판에서 멀어지는 방향으로 감소한다. 금속간 유전체(inter-metal dielectric; IMD)가 계단 구조물 위에 형성될 수 있고, 전도성 비아가 IMD를 통해 형성되어 계단 구조물의 워드 라인 각각으로 연장될 수 있다. 전도성 비아는 단일 마스크를 사용하여 동시에 형성될 수 있으며, 이는 시간과 비용을 절약하지만 전도성 비아에 대한 개구부가 충분한 깊이로 확장되지 않을 위험이 있을 수 있다. 이와 같이, 전도성 비아 각각이 각각의 워드 라인에 성공적으로 연결되었는지 여부를 테스트하기 위해 테스트 구조물이 계단 구조물 위에 형성될 수 있다. 테스트 구조물은 전도성 비아 각각에 연결되고 계단 구조물의 워드 라인 각각을 상호 연결하는 전도성 라인을 포함한다. 일부 전도성 라인은 워드 라인에 평행한 방향으로 연장되고, 일부 전도성 라인은 워드 라인에 수직인 방향으로 연장된다. 모든 전도성 비아가 각각의 워드 라인에 성공적으로 연결되었는지 여부를 결정하기 위해, 모든 워드 라인을 통하는 테스트 구조물의 양단에 전압 바이어스가 인가될 수 있다. 테스트 구조물은 전도성 비아가 각각의 워드 라인에 성공적으로 연결되지 않은 메모리 어레이를 스크리닝하는 데 사용될 수 있으며, 이는 디바이스 결함을 감소시킨다.
도 1a 및 도 1b는 일부 실시예에 따른 메모리 어레이(200)의 예를 도시한다. 도 1a는 3차원 보기의 메모리 어레이(200)의 일부의 예를 도시한다. 도 1b는 메모리 어레이(200)의 회로도를 도시한다. 메모리 어레이(200)는 행과 열의 격자로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 3차원 메모리 어레이를 제공하기 위해 수직으로 추가 적층될 수 있고, 이에 의해 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이(200)는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같은 반도체 다이의 상호 접속 층에 배치될 수 있다.
일부 실시예에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 메모리 셀(202) 각각은 메모리 필름(90)을 갖는 트랜지스터(204)를 포함할 수 있다. 메모리 필름(90)은 게이트 유전체의 역할을 할 수 있다. 일부 실시예에서, 각각의 트랜지스터(204)의 게이트는 각각의 워드 라인(예를 들어, 전도성 라인(72))에 전기적으로 결합되고, 각각의 트랜지스터(204)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 전도성 라인(106))에 전기적으로 결합되며, 각각의 트랜지스터(204)의 제2 소스/드레인 영역은 제2 소스/드레인 영역을 접지에 전기적으로 결합하는 각각의 소스 라인(예를 들어, 전도성 라인(108))에 전기적으로 결합된다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인을 공유할 수 있는 반면, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀(202)은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 수직으로 적층된 복수의 전도성 라인(72)(예를 들어, 워드 라인)을 포함하고 제1 물질 층(52)이 전도성 라인(72) 중 수직으로 인접한 전도성 라인 사이에 배치된다. 전도성 라인(72)은 하부 기판(도 1a 및 도 1b에 별도로 도시되지 않음)의 주 표면에 평행한 방향으로 연장된다. 전도성 라인(72)은 하부 전도성 라인(72)이 상부 전도성 라인(72)보다 길고 상부 전도성 라인(72)의 종점을 지나 종방향으로 연장되도록 계단 구성을 가질 수 있다. 예를 들어, 도 1a에서, 다수의 적층된 층의 전도성 라인(72)은 최상부 전도성 라인(72)이 가장 짧고 최하부 전도성 라인(72)이 가장 긴 것으로 도시되어 있다. 전도성 라인(72)의 각각의 길이는 하부 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 전도성 라인(72) 각각의 일부가 메모리 어레이(200) 위에서 액세스될 수 있고, 전도성 콘택이 전도성 라인(72) 각각의 노출된 부분에 만들어질 수 있다.
메모리 어레이(200)는 복수의 전도성 라인(106)(예를 들어, 비트 라인) 및 복수의 전도성 라인(108)(예를 들어, 소스 라인)을 더 포함한다. 전도성 라인(106) 및 전도성 라인(108) 각각은 전도성 라인(72)에 수직인 방향으로 연장될 수 있다. 유전체 물질(102)이 전도성 라인(106)과 전도성 라인(108) 중 인접한 것들 사이에 배치되어 이들을 분리한다. 교차하는 전도성 라인(72)과 함께 전도성 라인(106) 및 전도성 라인(108)의 쌍은 각각의 메모리 셀(202)의 경계를 정의하고, 유전체 물질(98)이 인접한 전도성 라인(106)과 전도성 라인(108)의 쌍 사이에 배치되어 이들을 분리한다. 일부 실시예에서, 전도성 라인(108)은 접지에 전기적으로 결합된다. 도 1a가 전도성 라인(108)에 대한 전도성 라인(106)의 특정 배치를 도시하지만, 전도성 라인(106) 및 전도성 라인(108)의 배치는 뒤집힐 수 있음을 이해해야 한다.
메모리 어레이(200)는 또한 산화물 반도체(oxide semiconductor; OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀(202)의 트랜지스터(204)를 위한 채널 영역을 제공할 수 있다. 예를 들어, 적절한 전압(예를 들어, 대응하는 트랜지스터(204)의 각각의 임계 전압(Vth)보다 높음)이 대응하는 전도성 라인(72)을 통해 인가될 때, 전도성 라인(72)과 교차하는 OS 층(92)의 영역은 전도성 라인(106)으로부터 전도성 라인(108)으로(예를 들어, 화살표(206)으로 표시된 방향으로) 전류가 흐르도록 할 수 있다.
메모리 필름(90)은 전도성 라인(72)과 OS 층(92) 사이에 배치되고, 메모리 필름(90)은 트랜지스터(204)를 위한 게이트 유전체를 제공할 수 있다. 일부 실시예에서, 메모리 필름(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체(ferroelectric; FE) 물질을 포함한다. 따라서, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(FERAM) 어레이로 지칭될 수 있다. 대안적으로, 메모리 필름(90)은 다층 구조물, 상이한 강유전체 물질, 상이한 유형의 메모리 층(예를 들어, 비트를 저장할 수 있음) 등일 수 있다.
메모리 필름(90)이 FE 물질을 포함하는 실시예에서, 메모리 필름(90)은 2개의 상이한 방향 중 하나로 편광될 수 있다. 편광 방향은 메모리 필름(90)에 걸쳐 적절한 전압 차를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 편광은 비교적 국부적일 수 있고(예를 들어, 일반적으로 메모리 셀(202)의 각각의 경계 내에 포함됨) 메모리 필름(90)의 연속 영역은 복수의 메모리 셀(202)에 걸쳐 연장될 수 있다. 메모리 필름(90)의 특정 영역의 편광 방향에 따라, 대응하는 트랜지스터(204)의 임계 전압이 달라지고, 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 필름(90)의 영역이 제1 전기적 편광 방향을 가질 때, 대응하는 트랜지스터(204)는 비교적 낮은 임계 전압을 가질 수 있고, 메모리 필름(90)의 영역이 제2 전기적 편광 방향을 가질 때, 대응하는 트랜지스터(204)는 비교적 높은 임계 전압을 가질 수 있다. 두 임계 전압 사이의 차이는 임계 전압 시프트로 지칭될 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 덜 오류가 발생하기 쉬움) 만든다.
메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(202)에 대응하는 메모리 필름(90)의 일부에 걸쳐 인가된다. 기록 전압은 예를 들어 대응하는 전도성 라인(72)(예를 들어, 대응하는 워드 라인), 및 대응하는 전도성 라인(106)과 전도성 라인(108)(예를 들어, 대응하는 비트 라인과 소스 라인)에 적절한 전압을 인가함으로써 인가될 수 있다. 메모리 필름(90)의 일부에 걸쳐 기록 전압을 인가함으로써, 메모리 필름(90) 영역의 편광 방향이 변경될 수 있다. 그 결과, 대응하는 트랜지스터(204)의 대응하는 임계 전압은 낮은 임계 전압에서 높은 임계 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 라인(106) 및 전도성 라인(108)과 교차하기 때문에, 개별 메모리 셀(202)은 기록 동작을 위해 선택될 수 있다.
메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 대응하는 전도성 라인(72)(예를 들어, 대응하는 워드 라인)에 판독 전압(예를 들어, 낮은 임계 전압과 높은 임계 전압 사이의 전압)이 인가된다. 메모리 필름(90)의 대응하는 영역의 편광 방향에 따라, 메모리 셀(202)의 트랜지스터(204)는 턴온되거나 턴온되지 않을 수 있다. 그 결과, 대응하는 전도성 라인(106)은 대응하는 전도성 라인(108)(예를 들어, 접지에 결합된 대응하는 소스 라인)을 통해 방전되거나 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(106) 및 전도성 라인(108)과 교차하기 때문에, 개별 메모리 셀(202)은 판독 동작을 위해 선택될 수 있다.
도 1a는 나중 도면에서 사용되는 메모리 어레이(200)의 기준 단면을 추가로 도시한다. 단면(A-A')은 전도성 라인(72)의 종축을 따르고, 예를 들어, 트랜지스터(204)의 OS 층(92)을 가로지르는 전류 흐름 방향에 평행한 방향이다. 단면(B-B')은 단면(A-A') 및 전도성 라인(72)의 종축에 수직이다. 단면(B-B')은 유전체 물질(98) 및 유전체 물질(102)을 통해 연장된다. 단면(C-C')은 단면(B-B')에 평행하고 전도성 라인(106)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다. 단면(D-D')은 단면(B-B')에 평행하고 전도성 라인(72)의 계단 구조물 부분을 통해 연장된다.
도 2 내지 도 34c는 일부 실시예에 따른 메모리 어레이(200)의 제조에 있어서 중간 단계의 도면이다. 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b 및 도 24b는 도 1a에 도시된 기준 단면(A-A')을 따라 도시된다. 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a 및 도 34a는 도 1a에 도시된 기준 단면(B-B')을 따라 도시된다. 도 20d, 도 21d 및 도 34c는 도 1a에 도시된 기준 단면(C-C')을 따라 도시된다. 도 22c, 도 23c, 도 24c, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 도 31b, 도 32b, 도 33b 및 도 34b는 도 1a에 도시된 기준 단면(D-D')을 따라 도시된다. 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a 및 도 25c는 평면도를 도시한다. 도 24d, 도 25b는 사시도를 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 로직 다이, 메모리 다이, ASIC 다이 등과 같은 집적 회로 다이일 수 있다. 기판(50)은 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 다이일 수 있고 CMOS 언더 어레이(CMOS under array; CUA)로 지칭될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 더 도시한다. 회로는 기판(50)의 상부 표면에 트랜지스터를 포함한다. 트랜지스터는 기판(50)의 상부 표면 위의 게이트 유전체 층(302) 및 게이트 유전체 층(302) 위의 게이트 전극(304)을 포함할 수 있다. 소스/드레인 영역(306)이 게이트 유전체 층(302) 및 게이트 전극(304)의 대향 측면 상의 기판(50)에 배치된다. 게이트 스페이서(308)가 게이트 유전체 층(302)의 측벽을 따라 형성되고 소스/드레인 영역(306)을 적절한 측방향 거리만큼 게이트 전극(304)으로부터 분리한다. 트랜지스터는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET), 나노구조(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) FET(나노-FET), 평면 FET 또는 이들의 조합 등을 포함할 수 있고, 게이트 퍼스트 공정 또는 게이트 라스트 공정에 의해 형성될 수 있다.
제1 ILD(310)가 소스/드레인 영역(306), 게이트 유전체 층(302) 및 게이트 전극(304)을 둘러싸고 분리하고, 제2 ILD(312)가 제1 ILD(310) 위에 있다. 소스/드레인 콘택(314)이 제2 ILD(312) 및 제1 ILD(310)를 통해 연장되고 소스/드레인 영역(306)에 전기적으로 결합된다. 게이트 콘택(316)이 제2 ILD(312)를 통해 연장되고 게이트 전극(304)에 전기적으로 결합된다. 하나 이상의 적층된 유전체 층(324) 및 하나 이상의 유전체 층(324)에 형성된 전도성 피처(322)를 포함하는 상호 접속 구조물(320)이 제2 ILD(312), 소스/드레인 콘택(314), 및 게이트 콘택(316) 위에 있다. 상호 접속 구조물(320)은 게이트 콘택(316) 및 소스/드레인 콘택(314)에 전기적으로 연결되어 기능 회로를 형성할 수 있다. 일부 실시예에서, 상호 접속 구조물(320)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 감지 증폭기, 제어기, 입출력 회로, 이미지 센서 회로 또는 이들의 조합 등을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 설명하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)가 또한 기능 회로의 일부로 형성될 수 있다. 기판(50) 위에 형성된 트랜지스터, ILD, 및 상호 접속 구조물(320)은 단순함과 명료함을 위해 후속 도면에서 생략될 수 있다. 트랜지스터(예를 들어, 소스/드레인 영역(306), 게이트 유전체 층(302), 및 게이트 전극(304)), 게이트 스페이서(308), 제1 ILD(310), 제2 ILD(312), 및 상호 접속 구조물(320)과 함께 기판(50)은 CUA(CMOS 언더 어레이), 로직 다이 등일 수 있다.
도 3에서, 다층 스택(58)이 기판(50) 위에 형성된다. 다층 스택(58)이 기판(50)과 접촉하는 것으로 도시되어 있지만, 기판(50)과 다층 스택(58) 사이에 임의의 수의 중간 층이 배치될 수 있다. 예를 들어, 절연 층(예를 들어, 로우-k 유전체 층)에 전도성 피처를 포함하는 하나 이상의 상호 접속 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예에서, 전도성 피처는 기판(50) 상의 능동 디바이스 및/또는 메모리 어레이(200)(도 1a 및 도 1b 참조)에 대한 전력, 접지 및/또는 신호 라인을 제공하도록 패턴화될 수 있다.
다층 스택(58)은 제1 물질 층(52A-52D)(집합적으로 제1 물질 층(52)으로 지칭됨) 및 제2 물질 층(54A-54C)(집합적으로 제2 물질 층(54)으로 지칭됨)의 교번 층을 포함한다. 일부 실시예에서, 제2 물질 층(54)은 후속 단계에서 전도성 라인(72)(예를 들어, 워드 라인)을 정의하도록 패턴화될 수 있다. 제2 물질 층(54)이 전도성 라인(72)을 정의하도록 패턴화되는 실시예에서, 제2 물질 층(54)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 코발트, 은, 금, 니켈, 크롬, 하프늄, 백금, 이들의 조합 등과 같은 전도성 물질을 포함할 수 있다. 제1 물질 층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 일부 실시예에서, 제2 물질 층(54)은 후속 단계에서 전도성 라인(72)을 정의하는 전도성 물질에 의해 대체될 수 있다. 이러한 실시예에서, 제2 물질 층(54)은 또한 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있고, 제1 물질 층(52)의 물질에 대해 높은 에칭 선택성을 갖는 물질을 포함할 수 있다. 일부 실시예에서, 제1 물질 층(52)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 물질 층(54)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 제1 물질 층(52) 및 제2 물질 층(54)은 각각, 예를 들어, CVD, ALD, 물리 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 등을 사용하여 형성될 수 있다. 도 3이 특정 수의 제1 물질 층(52)(예를 들어, 4개) 및 제2 물질 층(54)(예를 들어, 3개)을 도시하지만, 다른 실시예는 상이한 수의 제1 물질 층(52) 및 제2 물질 층(54)을 포함할 수 있다.
도 4 내지 도 8은 계단 구조물(68)(도 8에 도시됨)을 형성하기 위한 다층 스택(58)의 패턴화를 도시한다. 도 4에서, 포토 레지스트(56)가 다층 스택(58) 위에 형성된다. 포토 레지스트(56)는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 포토 레지스트(56)의 패턴화는 다층 스택(58)의 나머지 부분을 마스킹하면서 영역(60)에서 다층 스택(58)을 노출시킬 수 있다. 예를 들어, 다층 스택(58)의 최상부 층(예를 들어, 제1 물질 층(52D))이 영역(60)에서 노출될 수 있다.
도 5에서, 영역(60)에서 다층 스택(58)의 노출된 부분은 포토 레지스트(56)를 마스크로 사용하여 에칭된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 중성 빔 에칭(neutral beam etching; NBE) 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에서 제1 물질 층(52D) 및 제2 물질 층(54C)의 부분을 제거하고 다층 스택(58)의 대향 에지를 따라 개구부(61)를 정의할 수 있다. 제1 물질 층(52) 및 제2 물질 층(54)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는 데 사용되는 에천트가 상이할 수 있다. 일부 실시예에서, 제2 물질 층(54C)은 제1 물질 층(52D)을 에칭하는 동안 에칭 정지 층으로서 작용하고, 제1 물질 층(52C)은 제2 물질 층(54C)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 다층 스택(58)의 나머지 층을 제거하지 않고 제1 물질 층(52D) 및 제2 물질 층(54C)의 부분은 선택적으로 제거될 수 있고, 개구부(61)는 원하는 깊이까지 연장될 수 있다. 대안적으로, 개구부(61)가 원하는 깊이에 도달한 후, 개구부(61)의 에칭을 정지하기 위해 시간이 정해진 에칭 공정이 사용될 수 있다. 결과적인 구조물에서, 제1 물질 층(52C)이 영역(60)에서 노출된다.
도 6에서, 포토 레지스트(56)는 다층 스택(58)의 추가 부분을 노출시키도록 트리밍된다. 포토 레지스트(56)는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토 레지스트(56)의 폭이 감소되고, 영역(60) 및 영역(62)에서 다층 스택(58)의 부분이 노출된다. 예를 들어, 영역(62)에서 제1 물질 층(52D)의 상부 표면 및 영역(60)에서 제1 물질 층(52C)의 상부 표면이 노출될 수 있다.
그런 다음, 다층 스택(58)의 노출된 부분은 포토 레지스트(56)를 마스크로 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 적절한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구부(61)를 다층 스택(58) 내로 더 연장할 수 있다. 제1 물질 층(52) 및 제2 물질 층(54)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는 데 사용되는 에천트가 상이할 수 있다. 일부 실시예에서, 제2 물질 층(54)은 제1 물질 층(52)을 에칭하는 동안 에칭 정지 층으로서 작용하고, 제1 물질 층(52)은 제2 물질 층(54)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 다층 스택(58)의 나머지 층을 제거하지 않고 제1 물질 층(52) 및 제2 물질 층(54)의 부분은 선택적으로 제거될 수 있고, 개구부(61)는 원하는 깊이까지 연장될 수 있다. 대안적으로, 개구부(61)가 원하는 깊이에 도달한 후, 개구부(61)의 에칭을 정지하기 위해 시간이 정해진 에칭 공정이 사용될 수 있다. 또한, 에칭 공정 동안, 제1 물질 층(52) 및 제2 물질 층(54)의 에칭되지 않은 부분이 하부 층에 대한 마스크로서 작용하고, 그 결과, 제1 물질 층(52D) 및 제2 물질 층(54C)의 이전 패턴(도 5 참조)이 하부의 제1 물질 층(52C) 및 하부의 제2 물질 층(54B)으로 전사될 수 있다. 결과적인 구조물에서, 제1 물질 층(52C)은 영역(62)에서 노출되고 제1 물질 층(52B)은 영역(60)에서 노출된다.
도 7에서, 포토 레지스트(56)는 다층 스택(58)의 추가 부분을 노출시키도록 트리밍된다. 포토 레지스트(56)는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토 레지스트(56)의 폭이 감소되고, 영역(60), 영역(62) 및 영역(64)에서 다층 스택(58)의 부분이 노출된다. 예를 들어, 영역(64)에서 제1 물질 층(52D)의 상부 표면, 영역(62)에서 제1 물질 층(52C)의 상부 표면, 영역(60)에서 제1 물질 층(52B)의 상부 표면이 노출될 수 있다.
그런 다음, 다층 스택(58)의 노출된 부분은 포토 레지스트(56)를 마스크로 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 적절한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구부(61)를 다층 스택(58) 내로 더 연장할 수 있다. 제2 물질 층(54)은 제1 물질 층(52)을 에칭하는 동안 에칭 정지 층으로 작용할 수 있다. 그 결과, 하부의 제2 물질 층(54)의 부분을 제거하지 않고 제1 물질 층(52)의 부분은 선택적으로 제거될 수 있고, 개구부(61)는 원하는 깊이까지 연장될 수 있다. 대안적으로, 개구부(61)가 원하는 깊이에 도달한 후, 개구부(61)의 에칭을 정지하기 위해 시간이 정해진 에칭 공정이 사용될 수 있다. 또한, 에칭 공정 동안, 제1 물질 층(52) 및 제2 물질 층(54)의 에칭되지 않은 부분이 하부 층에 대한 마스크로서 작용하고, 그 결과, 제1 물질 층(52D), 제2 물질 층(54C), 제1 물질 층(52C) 및 제2 물질 층(54B)의 이전 패턴(도 6 참조)이 하부의 제1 물질 층(52B) 및 하부의 제1 물질 층(52C)으로 전사될 수 있다. 결과적인 구조물에서, 제2 물질 층(54C)은 영역(64)에서 노출되고, 제2 물질 층(54B)은 영역(62)에서 노출되고, 제2 물질 층(54A)은 영역(60)에서 노출된다.
도 8에서, 포토 레지스트(56)는 제거된다. 포토 레지스트(56)는 허용 가능한 애싱 또는 습식 스트립 공정에 의해 제거될 수 있다. 따라서, 계단 구조물(68)이 형성된다. 계단 구조물(68)은 제1 물질 층(52) 및 제2 물질 층(54)의 교번 층의 스택을 포함한다. 도 8에 도시된 바와 같이, 계단 구조물(68)을 형성하는 것은 제2 물질 층(54A-54C) 각각의 부분이 위에 놓이는 제2 물질 층(54) 및 제1 물질 층(52)으로부터 노출되도록 한다. 그 결과, 전도성 콘택이 후속 처리 단계에서 계단 구조물(68) 위에서 제2 물질 층(54) 각각에 만들어질 수 있다.
도 9에서, 금속간 유전체(IMD)(70)가 다층 스택(58) 위에 성막된다. IMD(70)는 유전체 물질로 형성될 수 있고, CVD, PECVD, 유동성 CVD(FCVD) 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 물질은 포스포 실리케이트 유리(PSG), 보로 실리케이트 유리(BSG), 붕소 도핑된 포스포 실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 일부 실시예에서, IMD(70)는 산화물(예를 들어, 실리콘 산화물 등), 질화물(예를 들어, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 유전체 물질이 사용될 수 있다. IMD(70)는 제1 물질 층(52B-52D)의 측벽, 제2 물질 층(54B 및 54C)의 측벽, 제1 물질 층(52D)의 상부 표면, 및 제2 물질 층(54A-54C)의 상부 표면을 따라 연장된다.
도 10에서, 다층 스택(58) 위의 과잉 유전체 물질을 제거하기 위해 IMD(70)에 제거 공정이 적용된다. 일부 실시예에서, 제거 공정은 화학적 기계적 연마(chemical mechanical polish; CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 제1 물질 층(52D) 및 IMD(70)의 상부 표면이 대등하도록 다층 스택(58)을 노출시킨다.
도 11a 내지 도 13c에서, 트렌치(86)(도 12a 내지 도 13c에 도시됨)가 다층 스택(58)에 형성된다. 이것은 제2 물질 층(54)이 전도성 물질을 포함하는 실시예에서 제2 물질 층(54)으로부터 전도성 라인(72)(도 12a 내지 도 13c에 도시됨)을 정의한다. 전도성 라인(72)은 메모리 어레이(200)의 워드 라인에 대응할 수 있고, 전도성 라인(72)은 메모리 어레이(200)의 결과적인 트랜지스터(204)를 위한 게이트 전극을 제공할 수 있다. 도 11a 내지 도 19c에서, "A"로 끝나는 도면은 평면도를 도시하고, "B"로 끝나는 도면은 도 1a의 라인(A-A')을 따른 단면도를 도시하고, "C"로 끝나는 도면은 도 1a의 라인(B-B')을 따른 단면도를 도시한다.
도 11a 내지 도 11c에서, 하드 마스크(80)가 다층 스택(58) 및 IMD(70) 위에 성막된다. 하드 마스크(80)는, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이들은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 하드 마스크(80)는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 패턴화된 포토 레지스트(82)가 하드 마스크(80) 위에 형성된다. 패턴화된 포토 레지스트(82)는 스핀 온 코팅 등을 사용하여 하드 마스크(80) 위에 감광성 층을 성막함으로써 형성될 수 있다. 그런 다음, 감광성 층은 감광성 층을 패턴화된 에너지 소스(예를 들어, 패턴화된 광원)에 노출시키고 감광성 층의 노출되거나 노출되지 않은 부분을 제거하도록 감광성 층을 현상함으로써 패턴화되어 패턴화된 포토 레지스트(82)를 형성할 수 있다. 하드 마스크(80)를 노출시키는 트렌치(86)가 패턴화된 포토 레지스트(82)를 통해 연장되어 형성된다. 패턴화된 포토 레지스트(82)의 패턴은 도 12a 내지 도 12c와 관련하여 아래에서 논의되는 바와 같이 다층 스택(58)에 형성될 전도성 라인에 대응한다.
도 12a 내지 도 12c에서, 하드 마스크(80)는 하드 마스크(80)를 통해 트렌치(86)를 연장하기 위해 마스크로서 패턴화된 포토 레지스트(82)를 사용하여 패턴화된다. 하드 마스크(80)는 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 허용 가능한 에칭 공정을 사용하여 패턴화될 수 있다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)는 하드 마스크(80)를 통해 연장되고 다층 스택(58)을 노출시킨다. 그런 다음, 패턴화된 포토 레지스트(82)는 습식 에칭 공정, 건식 에칭 공정, 이들의 조합 등과 같은 허용 가능한 공정에 의해 제거될 수 있다.
도 13a 내지 도 13c에서, 다층 스택(58)은 다층 스택(58)을 통해 트렌치(86)를 연장하기 위해 마스크로서 하드 마스크(80)를 사용하여 패턴화되어 기판(500)을 노출시킨다. 다층 스택(58)은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 하나 이상의 허용 가능한 에칭 공정을 사용하여 패턴화될 수 있다. 에칭 공정은 이방성일 수 있다. 따라서, 트렌치(86)는 다층 스택(58)을 통해 연장된다. 제2 물질 층(54A-54C)을 에칭하면 제2 물질 층(54)의 각각의 층으로부터 전도성 라인(72A-72C)(예를 들어, 워드 라인, 집합적으로 전도성 라인(72)으로 지칭됨)이 형성된다. 트렌치(86)는 인접한 전도성 라인(72)과 제1 물질 층(52)의 부분을 서로 분리한다. 또한, 도 13a 내지 도 13c에서, 하드 마스크(80)는 습식 에칭 공정, 건식 에칭 공정, 평탄화 공정, 이들의 조합 등과 같은 허용 가능한 공정에 의해 제거될 수 있다.
도 14a 내지 도 17c는 트렌치(86)에 트랜지스터(204)(도 1a 및 도 1b 참조)를 위한 채널 영역을 형성하고 패턴화하는 것을 도시한다. 도 14a 내지 도 14c에서, 메모리 필름(90) 및 OS 층(92)이 트렌치(86)에 성막된다. 메모리 필름(90)은 전도성 라인(72), 제1 물질 층(52), 및 IMD(70)의 측벽을 따라, 그리고 제1 물질 층(52D) 및 IMD(70)의 상부 표면을 따라 트렌치(86)에 컨포멀하게 성막될 수 있다. 메모리 필름(90)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다.
메모리 필름(90)은 메모리 어레이(200)에 형성된 트랜지스터(204)를 위한 게이트 유전체를 제공할 수 있다. 메모리 필름(90)은 메모리 필름(90)에 걸쳐 적절한 전압 차를 인가함으로써 2개의 상이한 편광 방향 사이를 스위칭할 수 있는 물질을 포함할 수 있다. 메모리 필름(90)은 하프늄(Hf)계 유전체 물질 등과 같은 하이-k 유전체 물질일 수 있다. 일부 실시예에서, 메모리 필름(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체(FE) 물질을 포함한다. 일부 실시예에서, 메모리 필름(90)은 상이한 강유전체 물질 또는 상이한 유형의 메모리 물질을 포함할 수 있다. 일부 실시예에서, 메모리 필름(90)은 2개의 SiOx 층 사이에 SiNx 층을 포함하는 다층 메모리 구조물(예를 들어, ONO 구조물)일 수 있다.
OS 층(92)은 메모리 필름(90) 위에서 트렌치(86)에 컨포멀하게 성막된다. OS 층(92)은 트랜지스터(204)(도 1a 및 도 1b 참조)를 위한 채널 영역을 제공하기에 적합한 물질을 포함한다. 예를 들어, OS 층(92)은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO, IGZO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 다결정 실리콘(폴리-Si), 실리콘(Si), 비정질 실리콘(a-Si), 이들의 조합 등을 포함할 수 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. OS 층(92)은 메모리 필름(90) 위에서 트렌치(86)의 측벽 및 바닥 표면을 따라 연장될 수 있다.
도 15a 내지 도 15c에서, OS 층(92)은 OS 층(92)을 복수의 OS 층(92)으로 분리하는 이방성 에칭 공정과 같은 적절한 에칭 공정을 사용하여 에칭된다. 메모리 필름(90)의 상부 표면을 따라 연장되는 OS 층(92)의 부분과 같은 OS 층(92)의 수평 부분은 제거될 수 있는 반면, 메모리 필름(90)의 측면을 따라 연장되는 OS 층(92)의 부분과 같은 OS 층(92)의 수직 부분은 남게 된다. 적합한 에칭 공정은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다.
도 16a 내지 도 16c에서, 메모리 필름(90)은 메모리 필름(90)을 복수의 메모리 필름(90)으로 분리하는 이방성 에칭 공정과 같은 적절한 에칭 공정을 사용하여 에칭된다. 기판(50) 및 제1 물질 층(52D)의 상부 표면을 따라 연장되는 메모리 필름(90)의 부분과 같은 메모리 필름(90)의 수평 부분은 제거될 수 있는 반면, 전도성 라인(72), 제1 물질 층(52), 및 IMD(70)의 측면을 따라 연장되는 메모리 필름(90)의 부분과 같은 메모리 필름(90)의 수직 부분은 남게 된다. 적합한 에칭 공정은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. OS 층(92)은 에칭 공정 동안 메모리 필름(90)의 부분을 마스킹할 수 있어서, 메모리 필름(90)은 에칭 공정 후에 L자 형상이 된다.
도 17a 내지 도 17c에서, 유전체 물질(98)이 트렌치(86)의 나머지 부분을 충전하도록 성막된다. 유전체 물질(98)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이들은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 전도성 라인(72), 제1 물질 층(52) 및 IMD(70) 위의 과잉 물질을 제거하기 위해 유전체 물질(98), OS 층(92) 및 메모리 필름(90)에 제거 공정이 적용된다. 일부 실시예에서, CMP, 에치백 공정 또는 이들의 조합 등과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 제1 물질 층(52D), IMD(70), 메모리 필름(90), OS 층(92) 및 유전체 물질(98)의 상부 표면이 평탄화 공정이 완료된 후에 서로 대등하도록 IMD(70) 및 제1 물질 층(52D)의 상부 표면을 노출시킨다.
도 18a 내지 도 21d는 메모리 어레이(200)에 유전체 물질(102), 전도성 라인(106)(예를 들어, 비트 라인), 및 전도성 라인(108)(예를 들어, 소스 라인)을 제조하는 중간 단계를 도시한다. 전도성 라인(106) 및 전도성 라인(108)은 메모리 어레이(200)의 개별 메모리 셀(202)이 판독 및 기록 동작을 위해 선택될 수 있도록 전도성 라인(72)에 수직인 방향으로 연장될 수 있다.
도 18a 내지 도 18c에서, 트렌치(100)가 유전체 물질(98) 및 OS 층(92)을 통해 패턴화된다. 트렌치(100)는 포토리소그래피 및 에칭의 조합을 통해 유전체 물질(98) 및 OS 층(92)에 패턴화될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 트렌치(100)는 메모리 필름(90)의 대향 측벽 사이에 배치될 수 있고 트렌치(100)는 메모리 어레이(200)(도 1a 참조)에서 메모리 셀(202)의 인접한 스택을 물리적으로 분리할 수 있다. IMD(70), 전도성 라인(72) 및 제1 물질 층(52)에 인접한 계단 구조물(68)의 영역(60), 영역(62) 및 영역(64)에서 유전체 물질(98) 및 OS 층(92)은 완전히 제거될 수 있다. 일부 실시예(별도로 도시되지 않음)에서, 트렌치(100)는 또한 메모리 필름(90)을 통해 패턴화될 수 있다. 이와 같이, 트렌치(100)는 전도성 라인(72)과 제1 물질 층(52)의 대향 측벽 사이에 배치될 수 있고, 트렌치(100)는 메모리 어레이(200)(도 1a 참조)에서 메모리 셀(202)의 인접한 스택을 물리적으로 분리할 수 있다.
도 19a 내지 도 19c에서, 유전체 물질(102)이 트렌치(100)에 성막되어 트렌치(100)를 충전한다. 유전체 물질(102)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이들은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 유전체 물질(102)은 메모리 필름(90) 위에서 트렌치(100)의 측벽 및 바닥 표면을 따라 연장될 수 있다. 증착 후에, 유전체 물질(102)의 과잉 부분을 제거하기 위해 평탄화 공정(예를 들어, CMP, 에치백 등)이 수행될 수 있다. 결과적인 구조물에서, 제1 물질 층(52D), 메모리 필름(90), OS 층(92), IMD(70), 유전체 물질(98), 및 유전체 물질(102)의 상부 표면은 (예를 들어, 공정 변화 내에서) 실질적으로 서로 대등할 수 있다.
일부 실시예에서, 유전체 물질(98) 및 유전체 물질(102)의 물질은 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 일부 실시예에서, 유전체 물질(98)은 산화물이고, 유전체 물질(102)은 질화물이다. 일부 실시예에서, 유전체 물질(98)은 질화물이고, 유전체 물질(102)은 산화물이다. 다른 물질이 또한 가능하다.
도 20a는 나중 도면에서 사용되는 메모리 어레이(200)의 기준 단면을 도시한다. 단면(A-A')은 전도성 라인(72)의 종축을 따르고, 예를 들어, 트랜지스터(204)의 OS 층(92)을 가로지르는 전류 흐름 방향에 평행한 방향이다. 단면(B-B')은 단면(A-A') 및 전도성 라인(72)의 종축에 수직이다. 단면(B-B')은 유전체 물질(98) 및 유전체 물질(102)을 통해 연장된다. 단면(C-C')은 단면(B-B')에 평행하고 후속적으로 형성된 전도성 라인(예컨대, 도 21a 내지 도 21d와 관련하여 아래에서 논의되는 전도성 라인(106))을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다. 도 20a 내지 도 21d에서, "A"로 끝나는 도면은 평면도를 도시하고, "B"로 끝나는 도면은 도 20a의 라인(A-A')을 따른 단면도를 도시하고, "C"로 끝나는 도면은 도 20a의 라인(B-B')을 따른 단면도를 도시하며, "D"로 끝나는 도면은 도 20a의 라인(C-C')을 따른 단면도를 도시한다.
도 20a 내지 도 20d에서, 트렌치(104)가 유전체 물질(98)을 통해 패턴화된다. 트렌치(104)는 전도성 라인을 형성하기 위해 후속적으로 사용될 수 있다. 트렌치(104)는 포토리소그래피 및 에칭의 조합을 사용하여 유전체 물질(98)을 통해 패턴화될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 유전체 물질(102), OS 층(92), 또는 메모리 필름(90)을 크게 에칭하지 않고 유전체 물질(98)을 에칭하는 에천트를 사용할 수 있다. 트렌치(104)의 패턴은 후속적으로 형성되는 전도성 라인(예컨대, 도 21a 내지 도 21d와 관련하여 아래에서 논의되는 전도성 라인(106) 및 전도성 라인(108))의 패턴에 대응할 수 있다. 유전체 물질(98)의 부분은 트렌치(104)의 각 쌍 사이에 남을 수 있고, 유전체 물질(102)은 트렌치(104)의 인접한 쌍 사이에 배치될 수 있다. 또한, OS 층(92) 및 메모리 필름(90)의 부분은 트렌치(104)와 각각의 제1 물질 층(52) 및 전도성 라인(72) 사이에서 트렌치(104)에 인접하게 남아 있을 수 있다. OS 층(92) 및 메모리 필름(90)의 부분은 후속적으로 형성되는 트랜지스터(204)의 일부로서 사용될 수 있다. 일부 실시예에서, OS 층(92) 및 메모리 필름(90)에 대해 유전체 물질(98)의 물질을 선택적으로 에칭하기 위해 트렌치(100)를 패턴화하는 데 사용되는 공정과는 반대로 트렌치(104)를 패턴화하는 데 상이한 에칭이 사용될 수 있다.
도 21a 내지 도 21d에서, 트렌치(104)는 전도성 물질로 충전되어 전도성 라인(106) 및 전도성 라인(108)을 형성한다. 전도성 라인(106), 전도성 라인(108), 전도성 라인(72), 메모리 필름(90)의 일부 및 OS 층(92)의 일부를 각각 포함하는 메모리 셀(202) 및 트랜지스터(204)가 형성된다. 전도성 라인(106) 및 전도성 라인(108)은 각각 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등과 같은 전도성 물질을 포함할 수 있다. 전도성 라인(106) 및 전도성 라인(108)은, 예를 들어, CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 전도성 물질이 성막된 후, 전도성 물질의 과잉 부분을 제거하기 위해 평탄화(예를 들어, CMP, 에치백 등)가 수행될 수 있으며, 이로써 전도성 라인(106) 및 전도성 라인(108)을 형성할 수 있다. 결과적인 구조물에서, 제1 물질 층(52D), IMD(70), 메모리 필름(90), OS 층(92), 유전체 물질(98), 유전체 물질(102), 전도성 라인(106) 및 전도성 라인(108)의 상부 표면은 (예를 들어, 공정 변화 내에서) 실질적으로 서로 대등할 수 있다.
전도성 라인(106)은 메모리 어레이(200)의 비트 라인에 대응할 수 있고, 전도성 라인(108)은 메모리 어레이(200)의 소스 라인에 대응할 수 있다. 또한, 전도성 라인(106) 및 전도성 라인(108)은 메모리 어레이(200)의 트랜지스터(204)에 대한 소스/드레인 전극을 제공할 수 있다. 도 21d는 전도성 라인(106)만을 도시하는 단면도를 도시하지만, 전도성 라인(108)의 단면도는 유사할 수 있다.
트랜지스터(204)를 위한 채널 영역, 전도성 라인(106), 및 전도성 라인(108)이 계단 구조물(68)을 형성한 후에 형성되는 것으로 논의되었지만, 일부 실시예에서, 계단 구조물(68)은 트랜지스터(204)를 위한 채널 영역, 전도성 라인(106), 및 전도성 라인(108)을 형성한 후에 형성될 수 있다. 예를 들어, 계단 구조물(68)을 형성하기 위해 도 4 내지 도 10과 관련하여 도시되고 설명된 제조 단계는 도 11a 내지 도 21d와 관련하여 도시되고 설명된 제조 단계 후에 수행될 수 있다. 동일하거나 유사한 공정은 계단 퍼스트 실시예 및 계단 라스트 실시예에서 사용될 수 있다.
도 22a는 나중 도면에서 사용되는 메모리 어레이(200)의 기준 단면을 도시한다. 단면(A-A')은 전도성 라인(72)의 종축을 따르고, 예를 들어, 트랜지스터(204)의 OS 층(92)을 가로지르는 전류 흐름 방향에 평행한 방향이다. 단면(D-D')은 단면(A-A') 및 전도성 라인(72)의 종축에 수직이다. 단면(D-D')은 계단 구조물(68)의 영역(60)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다. 도 22a 내지 도 24c에서, "A"로 끝나는 도면은 평면도를 도시하고, "B"로 끝나는 도면은 도 22a의 라인(A-A')을 따른 단면도를 도시하고, "C"로 끝나는 도면은 도 22a의 라인(D-D')을 따른 단면도를 도시한다.
도 22a 내지 도 22c에서, 트렌치(110)가 IMD(70)에 형성된다. 트렌치(110)는 전도성 콘택을 형성하기 위해 후속적으로 사용될 수 있다. 보다 구체적으로, 트렌치(110)는 전도성 라인(72)으로 연장되는 전도성 콘택(예를 들어, 워드 라인 콘택, 게이트 콘택 등)을 형성하기 위해 후속적으로 사용될 수 있다. 도 22a 내지 도 22c에 도시된 바와 같이, 트렌치(110)는 IMD(70)를 통해 연장될 수 있고 전도성 라인(72)의 상부 표면을 노출시킬 수 있다. 전도성 라인(72)의 계단 형상은 전도성 라인(72) 각각에 표면을 제공하며, 여기까지 트렌치(110)가 연장될 수 있다. 트렌치(110)는 포토리소그래피 및 에칭의 조합을 사용하여 형성될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
일부 실시예에서, IMD(70) 내의 트렌치(110)는 IMD(70)의 물질에 대해 높은 에칭 선택성을 갖는 공정에 의해 형성될 수 있다. 이와 같이, IMD(70) 내의 트렌치(110)는 전도성 라인(72)의 물질을 크게 제거하지 않고 형성될 수 있다. 일부 실시예에서, 전도성 라인(72A-72C) 각각을 노출시키는 개구부가 동시에 형성될 수 있다. 전도성 라인(72A-72C) 각각 위에 놓이는 IMD(70)의 두께의 변화 때문에, 전도성 라인(72C)은 전도성 라인(72B)보다 더 긴 기간 동안 에칭에 노출되고, 전도성 라인(72B)은 전도성 라인(72A)보다 더 긴 기간 동안 에칭에 노출되며, 전도성 라인(72A)은 가장 짧은 기간 동안 에칭에 노출된다. 에칭에 대한 노출은 전도성 라인(72C)이 가장 큰 정도로 손상되고, 전도성 라인(72B)이 감소하는 정도로 손상되고, 전도성 라인(72A)이 최소한으로 손상되도록 전도성 라인(72)에 일부 물질 손실, 피팅 또는 기타 손상을 일으킬 수 있다. IMD(70)를 통해 트렌치(110)를 형성하고 전도성 라인(72A-72C) 각각을 노출시키는 것은 다수의 마스킹 및 에칭 단계를 수행하는 것과 관련된 비용 및 시간을 절약한다. 그러나, 트렌치(110)의 일부가 충분히 에칭되지 않아 전도성 라인(72)의 일부가 노출되지 않을 수 있다. 이와 같이, 테스트 구조물(예컨대, 도 24a 내지 도 24d와 관련하여 아래에서 논의되는 테스트 구조물(120))이 전도성 라인(72)에 대한 임의의 결함 있는 연결을 검출하기 위해 메모리 어레이(200) 위에 형성될 수 있다. 이것은 디바이스 결함을 감소시킨다.
도 23a 내지 도 23c에서, 전도성 콘택(112)이 트렌치(110)에 형성된다. 전도성 콘택(112)은 IMD(70)를 통해 전도성 라인(72) 각각으로 연장되고 전도성 라인(72)에 전기적으로 결합될 수 있다. 일부 실시예에서, 전도성 콘택(112)은 워드 라인 콘택, 게이트 콘택 등으로 지칭될 수 있다. 전도성 콘택(112)은 트렌치(110) 내에 확산 방지 층, 접착 층 등의 라이너(도시되지 않음) 및 전도성 물질을 형성함으로써 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. IMD(70)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 트렌치(110)에 전도성 콘택(112)을 형성한다. 도 23b 및 도 23c에 도시된 바와 같이, 전도성 콘택(112)은 전도성 라인(72A-72C) 각각으로 연장될 수 있다.
도 24a 내지 도 24d에서, 제1 유전체 층(114), 전도성 콘택(116), 제2 유전체 층(115), 및 전도성 라인(118)이 도 23a 내지 도 23c의 구조물 위에 형성된다. 전도성 콘택(112), 전도성 콘택(116), 및 전도성 라인(118)은 집합적으로 테스트 구조물(120)을 형성한다. 제1 유전체 층(114) 및 제2 유전체 층(115)은 로우-k 유전체 물질, ELK(extra low-k) 유전체 물질 등과 같은 유전체 물질을 포함할 수 있다. 일부 실시예에서, 제1 유전체 층(114) 및 제2 유전체 층(115)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 제1 유전체 층(114) 및 제2 유전체 층(115)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 공정을 사용하여 성막될 수 있다.
전도성 콘택(116) 및 전도성 라인(118)을 형성하기 위해 사용될 수 있는 트렌치(별도로 도시되지 않음)가 제2 유전체 층(115) 및 제1 유전체 층(114)을 통해 형성된다. 제2 유전체 층(115)의 트렌치는 제1 유전체 층(114)의 상부 표면을 노출시키고, 제1 유전체 층(114)의 트렌치는 전도성 콘택(112)의 상부 표면을 노출시킨다. 트렌치는 포토리소그래피 및 에칭의 조합을 사용하여 형성될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 제2 유전체 층(115) 및 제1 유전체 층(114)의 트렌치는 다수의 에칭 공정을 사용하여 형성될 수 있다.
그런 다음, 전도성 콘택(116) 및 전도성 라인(118)은 제1 유전체 층(114) 및 제2 유전체 층(115)의 트렌치에 각각 형성된다. 전도성 콘택(116) 및 전도성 라인(118)은 확산 방지 층, 접착 층 등의 라이너(별도로 도시되지 않음)를 형성하고, 라이너 위에 전도성 물질을 형성함으로써 형성될 수 있다. 전도성 콘택(116) 및 전도성 라인(118)은 하나 이상의 성막 공정을 사용하여 동시에 또는 별도로 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 유전체 층(115)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 24d는 전도성 라인(72), 전도성 콘택(112), 전도성 콘택(116) 및 전도성 라인(118)을 포함하는 결과적인 구조물의 사시도를 도시하지만, 전도성 라인(72), 전도성 콘택(112), 전도성 콘택(116) 및 전도성 라인(118) 사이의 관계를 보다 명확하게 도시하기 위해 다른 구조물은 생략된다. 도 24a 내지 도 24d는 테스트 구조물(120)을 통한 전도성 경로를 더욱 도시한다. 전도성 경로는 포인트(1)에서 메모리 어레이(200)의 외부로부터 메모리 어레이(200) 내로 연장될 수 있다. 전도성 경로는 전도성 라인(118), 전도성 콘택(116), 및 전도성 콘택(112)을 통해 전도성 라인(72A)으로 연장된다. 그런 다음, 전도성 경로는 전도성 콘택(112), 전도성 콘택(116), 및 전도성 라인(118)을 통하고 포인트(2 및 3)를 통해 전도성 라인(72B)으로 연장된다. 전도성 경로는 메모리 어레이(200)를 통해 포인트(24)까지 계속되며, 여기에서 메모리 어레이(200) 외부로 연장된다. 각각의 전도성 라인(72)은 제1 수직으로 인접한 전도성 라인(72) 및 제2 수직으로 인접한 전도성 라인(72)에 연결되거나(예를 들어, 전도성 라인(72B)은 전도성 라인(72A) 및 전도성 라인(72C)에 연결됨), 수평으로 인접한 전도성 라인(72)에 연결되거나(예를 들어, 전도성 라인(72C)은 전도성 라인(72B) 및 전도성 라인(72C)에 연결됨), 메모리 어레이(200) 외부의 연결부에 연결된다(예를 들어, 전도성 라인(72A)은 전도성 라인(72B) 및 외부 연결부에 연결됨). 전도성 라인(118)은 전도성 라인(72)의 종축에 평행한 방향으로 연장되고 수직으로 인접한 전도성 라인(72)을 연결하는 전도성 라인(118)을 포함한다. 전도성 라인(118)은 전도성 라인(72)의 종축에 수직인 방향으로 연장되고 수평으로 인접한 전도성 라인(72)을 연결하거나 메모리 어레이(200) 외부의 연결부를 제공하는 전도성 라인(118)을 더 포함한다.
테스트 구조물은 전도성 콘택(116) 사이의 임의의 연결부가 결함이 있는지 여부를 결정하는 데 사용될 수 있다. 예를 들어, 포인트(1) 및 포인트(24)에서 메모리 어레이(200)에 대한 전압 바이어스가 인가될 수 있다. 전도성 경로가 메모리 어레이(200)의 모든 전도성 라인(72), 전도성 콘택(112), 전도성 콘택(116), 및 전도성 라인(118)을 통해 연장되기 때문에, 임의의 결함 있는 연결부가 존재하는지 여부를 결정하기 위해 전류 측정이 취해질 수 있다. 따라서, 결함 있는 연결부를 갖는 메모리 어레이(200)가 스크리닝될 수 있고 디바이스 결함이 회피될 수 있다. 추가적으로, 위에서 논의된 바와 같이, 트렌치(110) 및 전도성 라인(72A-72C) 각각에 연결된 전도성 콘택(112)은 동시에 형성될 수 있으며, 이는 비용을 감소시키고, 제조 시간을 감소시키며, 디바이스 처리량을 증가시킨다.
도 25a 내지 도 25c는 다양한 메모리 어레이(200)를 분리하기 위한 스크라이브 라인을 도시한다. 도 25a는 4개의 메모리 어레이(200)의 평면도를 도시한다. 도 25b는 2개의 메모리 어레이(200)의 사시도를 도시한다. 도 25c는 복수의 메모리 어레이(200)를 포함하는 웨이퍼(300)의 평면도를 도시한다. 메모리 어레이(200)는 웨이퍼(300)에 격자 패턴으로 배치되며, 이는 웨이퍼(300)의 중앙에 위치할 수 있다. 스크라이브 라인은 개별 메모리 어레이(200)를 분리하고, 이는 스크라이브 라인을 따라 톱질함으로써 후속적으로 다이싱될 것이다. 도 25a 및 도 25b에 도시된 바와 같이, 스크라이브 라인은 전도성 라인(118)이 후속적으로 이등분되도록 전도성 라인(118)의 적어도 일부를 통해 연장될 수 있다(예컨대, 전도성 라인(118)은 전도성 라인(72)의 종축에 수직인 방향으로 연장됨). 도 25c에 도시된 바와 같이, 스크라이브 라인은 다이싱에 의해 제거되는 영역(301)인 인접한 메모리 어레이(200) 사이의 영역(301)에 배치될 수 있다. 테스트 구조물(120)의 적어도 일부가 영역(301) 위로 연장될 수 있고, 테스트 구조물(120)의 이러한 부분은 다이싱에 의해 제거될 수 있다. 도 25c는 각각의 테스트 구조물(120)을 통해 검출되고 제거될 수 있는 결함 있는 메모리 어레이(200D)를 더욱 도시한다. 이것은 디바이스 결함을 감소시킨다.
도 26a 내지 도 34c는 제2 물질 층(54) 모두가 전도성 물질에 의해 대체되는 희생 물질을 포함하는 실시예를 도시한다. 도 26a 내지 도 34c에서, "A"로 끝나는 도면은 도 1a의 라인(B-B')을 따른 단면도를 도시하고, "B"로 끝나는 도면은 도 1a의 라인(D-D')을 따른 단면도를 도시하고, "C"로 끝나는 도면은 도 1a의 라인(C-C')을 따른 단면도를 도시한다.
도 26a 및 도 26b는 도 3 내지 도 10에 도시되고 위에서 논의된 단계와 유사하거나 동일한 단계가 계단 구조(68) 및 계단 구조물(68) 위의 IMD(70)를 형성하기 위해 수행된 이후의 다층 스택(58)을 도시한다. 다층 스택(58)은 제1 물질 층(52A-52D)(집합적으로 제1 물질 층(52)으로 지칭됨) 및 제2 물질 층(54A-54C)(집합적으로 제2 물질 층(54)으로 지칭됨)의 교번 층을 포함한다. 제2 물질 층(54)은 전도성 라인(422)(예를 들어, 도 33a 내지 도 34c에 도시된 워드 라인)을 정의하기 위해 후속 단계에서 전도성 물질로 대체될 수 있다. 제2 물질 층(54)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 제1 물질 층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 제1 물질 층(52)은 제2 물질 층(54)의 에칭으로부터 높은 에칭 선택성을 갖는 물질로 형성될 수 있고, 기판(50)은 후속 에칭 단계를 돕기 위해 제2 물질 층(54) 및 제1 물질 층(52) 모두의 에칭으로부터 높은 에칭 선택성을 갖는 물질로 형성될 수 있다. 일부 실시예에서, 기판(50)은 실리콘 탄화물로 형성될 수 있고, 제1 물질 층(52)은 실리콘 산화물과 같은 산화물로 형성될 수 있고, 제2 물질 층(54)은 실리콘 질화물과 같은 질화물로 형성될 수 있다. 제2 물질 층(54) 및 제1 물질 층(52)은 각각, 예를 들어, CVD, ALD, 물리 기상 증착(PVD), 플라즈마 강화 CVD(PECVD) 등을 사용하여 형성될 수 있다. 도 26a 및 도 26b가 특정 수의 제2 물질 층(54) 및 제1 물질 층(52)을 도시하지만, 다른 실시예는 상이한 수의 제2 물질 층(54) 및 제1 물질 층(52)을 포함할 수 있다.
또한, 도 26a 및 도 26b에서, 제1 패턴화된 포토 레지스트(400)가 다층 스택(58) 위에 형성되고, 제1 트렌치(402)가 다층 스택(58)을 통해 연장되어 형성된다. 제1 패턴화된 포토 레지스트(400)는 스핀 온 코팅 등을 사용하여 제1 물질 층(52D) 위에 감광성 층을 성막함으로써 형성될 수 있다. 그런 다음, 감광성 층은 감광성 층을 패턴화된 에너지 소스(예를 들어, 패턴화된 광원)에 노출시키고 감광성 층의 노출되거나 노출되지 않은 부분을 제거하도록 감광성 층을 현상함으로써 패턴화되어 제1 패턴화된 포토 레지스트(400)를 형성할 수 있다.
도시된 실시예에서, 제1 트렌치(402)는 다층 스택(58)을 통해 연장되어 기판(50)을 노출시킨다. 일부 실시예에서, 제1 트렌치(402)는 다층 스택(58)의 전체가 아닌 일부 층을 통해 연장된다. 제1 트렌치(402)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있으며, 예컨대, 다층 스택(58)에 대해 선택적인 에칭 공정을 사용할 수 있다(예를 들어, 기판(50)의 물질보다 빠른 속도로 제1 물질 층(52) 및 제2 물질 층(54)의 물질을 에칭함). 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 기판(50)이 실리콘 탄화물로 형성되고, 제1 물질 층(52)이 실리콘 산화물로 형성되며, 제2 물질 층(54)이 실리콘 질화물로 형성되는 실시예에서, 제1 트렌치(402)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다.
도 27a 및 도 27b에서, 제1 트렌치(402)는 제1 측벽 리세스(404)를 형성하도록 확장된다. 구체적으로, 제1 트렌치(402)에 의해 노출된 제2 물질 층(54)의 측벽 부분이 리세스되어 제1 측벽 리세스(404)를 형성한다. 제2 물질 층(54)의 측벽이 직선으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 제1 측벽 리세스(404)는 제2 물질 층(54)의 물질에 대해 선택적인 것과 같은 허용 가능한 에칭 공정에 의해 형성될 수 있다(예를 들어, 제1 물질 층(52) 및 기판(50)의 물질보다 빠른 속도로 제2 물질 층(54)의 물질을 선택적으로 에칭함). 에칭은 등방성일 수 있다. 기판(50)이 실리콘 탄화물로 형성되고, 제1 물질 층(52)이 실리콘 산화물로 형성되며, 제2 물질 층(54)이 실리콘 질화물로 형성되는 실시예에서, 제1 트렌치(402)는 인산(H3PO4)을 사용하는 습식 에칭에 의해 확장될 수 있다. 그러나, 건식 선택적 에칭과 같은 임의의 적절한 에칭 공정이 또한 사용될 수 있다. 제1 패턴화된 포토 레지스트(400)는 제1 측벽 리세스(404)를 형성하기 전 또는 후에 허용 가능한 애싱 또는 습식 스트립 공정에 의해 제거될 수 있다.
도 28a 및 도 28b에서, 전도성 물질(406) 및 희생 물질(408)이 제1 측벽 리세스(404)에 형성되어 제1 트렌치(402)를 충전 및/또는 과충전한다. 시드 층, 글루 층, 장벽 층, 확산 층, 충전 층 등과 같은 하나 이상의 추가 층이 또한 제1 트렌치(402) 및 제1 측벽 리세스(404)에 충전될 수 있다. 일부 실시예에서, 희생 물질(408)은 생략될 수 있다. 시드 층을 포함하는 실시예에서, 시드 층은 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 몰리브덴, 루테늄, 로듐, 하프늄, 이리듐, 니오븀, 레늄, 텅스텐, 이들의 조합, 이들의 산화물 등을 포함할 수 있다. 전도성 물질(406)은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 몰리브덴, 루테늄, 몰리브덴 질화물, 이들의 합금 등과 같은 금속일 수 있는 전도성 물질로 형성될 수 있다. 제1 물질 층(52)이 실리콘 산화물과 같은 산화물로 형성되는 실시예에서, 시드 층은 티타늄 질화물로 형성될 수 있고 전도성 물질(406)은 텅스텐으로 형성될 수 있다. 희생 물질(408)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 희생 물질(408)은 제1 물질 층(52), 전도성 물질(406), 및 기판(50)의 물질에 대해 높은 에칭 선택성을 갖는 물질을 포함할 수 있어 희생 물질(408)은 제1 물질 층(52), 전도성 물질(406) 또는 기판(50)을 제거하거나 손상시키지 않고 후속적으로 제거될 수 있다. 전도성 물질(406) 및 희생 물질(408)은 각각 화학 기상 증착(CVD), 원자 층 증착(ALD), 물리 기상 증착(PVD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다.
전도성 물질(406) 및 희생 물질(408)이 제1 트렌치(402)를 충전 및/또는 과충전하기 위해 성막되면, 전도성 물질(406) 및 희생 물질(408)은 제1 트렌치(402) 외부의 과잉 물질을 제거하도록 평탄화되어, 평탄화 이후에 전도성 물질(406) 및 희생 물질(408)은 제1 트렌치(402)의 상부에 완전히 걸쳐 있다. 일 실시예에서, 전도성 물질(406) 및 희생 물질(408)은, 예를 들어, 화학적 기계적 평탄화(CMP) 공정을 사용하여 평탄화될 수 있다. 그러나, 연삭 공정과 같은 임의의 적절한 평탄화 공정이 또한 사용될 수 있다.
또한, 도 29a 및 도 29b에서, 제2 패턴화된 포토 레지스트(410)가 다층 스택(58) 위에 형성되고, 제2 트렌치(412)가 다층 스택(58)을 통해 연장되어 형성된다. 제2 패턴화된 포토 레지스트(410)는 스핀 온 코팅 등을 사용하여 제1 물질 층(52D) 위에 감광성 층을 성막함으로써 형성될 수 있다. 그런 다음, 감광성 층은 감광성 층을 패턴화된 에너지 소스(예를 들어, 패턴화된 광원)에 노출시키고 감광성 층의 노출되거나 노출되지 않은 부분을 제거하도록 감광성 층을 현상함으로써 패턴화되어 제2 패턴화된 포토 레지스트(410)를 형성할 수 있다.
도시된 실시예에서, 제2 트렌치(412)는 다층 스택(58)을 통해 연장되어 기판(50)을 노출시킨다. 일부 실시예에서, 제2 트렌치(412)는 다층 스택(58)의 전체가 아닌 일부 층을 통해 연장된다. 제2 트렌치(412)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있으며, 예컨대, 다층 스택(58)에 대해 선택적인 에칭 공정을 사용할 수 있다(예를 들어, 기판(50)의 물질보다 빠른 속도로 제1 물질 층(52) 및 제2 물질 층(54)의 물질을 에칭함). 에칭은 RIE, NBE 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 기판(50)이 실리콘 탄화물로 형성되고, 제1 물질 층(52)이 실리콘 산화물로 형성되며, 제2 물질 층(54)이 실리콘 질화물로 형성되는 실시예에서, 제2 트렌치(412)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다.
도 30a 및 도 30b에서, 제2 트렌치(412)는 제2 측벽 리세스(414)를 형성하도록 확장된다. 구체적으로, 제2 물질 층(54)의 나머지 부분이 제거되어 제2 측벽 리세스(414)를 형성한다. 따라서, 제2 측벽 리세스(414)는 전도성 물질(406)의 부분을 노출시킨다. 제2 측벽 리세스(414)는 제2 물질 층(54)의 물질에 대해 선택적인 것과 같은 허용 가능한 에칭 공정에 의해 형성될 수 있다(예를 들어, 제1 물질 층(52) 및 기판(50)의 물질보다 빠른 속도로 제2 물질 층(54)의 물질을 선택적으로 에칭함). 에칭은 임의의 허용 가능한 에칭 공정일 수 있고, 일부 실시예에서, 도 27a 및 도 27b와 관련하여 논의된 제1 측벽 리세스(404)를 형성하기 위해 사용된 에칭과 유사할 수 있다. 제2 패턴화된 포토 레지스트(410)는 제2 측벽 리세스(414)를 형성하기 전 또는 후에 허용 가능한 애싱 또는 습식 스트립 공정에 의해 제거될 수 있다.
도 31a 및 도 31b에서, 전도성 물질(416) 및 희생 물질(418)이 제2 측벽 리세스(414)에 형성되어 제2 트렌치(412)를 충전 및/또는 과충전한다. 시드 층, 글루 층, 장벽 층, 확산 층, 충전 층 등과 같은 하나 이상의 추가 층이 또한 제2 트렌치(412) 및 제2 측벽 리세스(414)에 충전될 수 있다. 일부 실시예에서, 희생 물질(418)은 생략될 수 있다. 시드 층을 포함하는 실시예에서, 시드 층은 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 몰리브덴, 루테늄, 로듐, 하프늄, 이리듐, 니오븀, 레늄, 텅스텐, 이들의 조합, 이들의 산화물 등을 포함할 수 있다. 전도성 물질(416)은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 몰리브덴, 루테늄, 몰리브덴 질화물, 이들의 합금 등과 같은 금속일 수 있는 전도성 물질로 형성될 수 있다. 제1 물질 층(52)이 실리콘 산화물과 같은 산화물로 형성되는 실시예에서, 시드 층은 티타늄 질화물로 형성될 수 있고 전도성 물질(416)은 텅스텐으로 형성될 수 있다. 희생 물질(418)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 희생 물질(418)은 제1 물질 층(52), 전도성 물질(416), 및 기판(50)의 물질에 대해 높은 에칭 선택성을 갖는 물질을 포함할 수 있어 희생 물질(418)은 제1 물질 층(52), 전도성 물질(416) 또는 기판(50)을 제거하거나 손상시키지 않고 후속적으로 제거될 수 있다. 전도성 물질(416) 및 희생 물질(418)은 각각 CVD, ALD, PVD 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다.
전도성 물질(416) 및 희생 물질(418)이 제2 트렌치(412)를 충전 및/또는 과충전하기 위해 성막되면, 전도성 물질(416) 및 희생 물질(418)은 제2 트렌치(412) 외부의 과잉 물질을 제거하도록 평탄화되어, 평탄화 이후에 전도성 물질(416) 및 희생 물질(418)은 제2 트렌치(412)의 상부에 완전히 걸쳐 있다. 일 실시예에서, 전도성 물질(416) 및 희생 물질(418)은, 예를 들어, CMP 공정을 사용하여 평탄화될 수 있다. 그러나, 연삭 공정과 같은 임의의 적절한 평탄화 공정이 또한 사용될 수 있다.
도 32a 및 도 32b에서, 희생 물질(408 및 418)은 허용 가능한 공정에 의해 제거되어 제3 트렌치(420)를 형성할 수 있다. 허용 가능한 공정은 습식 에칭 공정, 건식 에칭 공정, 이들의 조합 등일 수 있다. 일부 실시예에서, 희생 물질(408 및 418)은 희생 물질(408 및 418)의 물질에 대해 선택적인 등방성 에칭 공정에 의해 제거될 수 있다. 이와 같이, 희생 물질(408 및 418)은 제1 물질 층(52), 전도성 물질(406), 전도성 물질(416), 또는 기판(50)을 제거하거나 손상시키지 않고 제거될 수 있다.
도 33a 및 도 33b에서, 전도성 물질(406 및 416)은 제3 트렌치(420)를 확장하도록 에칭되고 전도성 물질(406 및 416)의 각각의 층으로부터 전도성 라인(422A-422C)(예를 들어, 워드 라인, 집합적으로 전도성 라인(422)으로 지칭됨)을 형성한다. 제3 트렌치(420)는 인접한 전도성 라인(422)과 제1 물질 층(52)의 부분을 서로 분리한다. 전도성 라인(422)이 전도성 물질(406 및 416)의 인접한 부분으로부터 형성되기 때문에, 전도성 라인(422) 각각은 도 33a 및 도 33b에 도시된 바와 같이 이음매를 포함할 수 있다. 제3 트렌치(420)를 확장하기 위해 전도성 물질(406 및 416)을 에칭하는 것은 제1 물질 층(52)의 측벽을 노출시킬 수 있다. 일부 실시예에서, 전도성 물질(406 및 416)은, 예를 들어, 이방성 에칭 공정을 사용하여 에칭될 수 있다. 그러나, 임의의 적합한 에칭 공정이 사용될 수 있다. 일부 실시예에서, 에칭 공정은 제1 물질 층(52)의 측벽을 넘어 연장되는 전도성 물질(406 및 416)의 물질이 제거되고 전도성 물질(406 및 416)의 측벽이 제1 물질 층(52)의 측벽과 동일 평면이 될 때까지 수행된다. 이와 같이, 전도성 라인(422)은 제1 물질 층(52)과 유사하거나 동일한 폭을 가질 수 있다. 전도성 라인(422)의 측벽이 직선으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다.
다층 스택(58)에서 제2 물질 층(54)을 형성하고 대체함으로써 전도성 라인(422)을 형성하는 것은 메모리 어레이(200)의 열의 종횡비를 향상시키고, 형성 동안 피처의 비틀림 또는 붕괴를 방지한다. 이것은 디바이스 결함을 감소시키고 디바이스 성능을 향상시킨다. 도 26a 내지 도 33b에서 수행된 단계는 도 11a 내지 도 13c에서 수행된 단계 대신 수행될 수 있으며, 메모리 어레이(200)를 형성하기 위한 나머지 단계는 위에서 논의된 단계와 동일하다(예를 들어, 도 3 내지 도 10에서 수행된 단계가 수행되고, 그런 다음 도 26a 내지 도 33b에서 수행된 단계가 수행되며, 마지막으로 도 14b 내지 도 24d에서 수행된 단계가 수행된다).
도 34a 내지 도 34c는 도 14b 내지 도 24d의 단계가 수행된 이후의 도 26a 내지 도 33b의 실시예를 도시한다. 도 34b의 구조물은 전도성 라인(72)이 전도성 물질(406 및 416)로부터 형성된 전도성 라인(422)에 의해 대체된다는 점을 제외하고는 도 24c에 도시된 것과 유사할 수 있다.
실시예들은 다양한 장점을 달성할 수 있다. 예를 들어, 전도성 라인(72A-72C)으로 연장되는 트렌치(110)를 동시에 형성하고 트렌치(110)에 전도성 콘택(112)을 동시에 형성하는 것은 생산 시간을 감소시키고, 추가 패턴화 공정과 관련된 비용을 감소시키며, 처리량을 증가시킨다. 테스트 구조물(120)은 결함 있는 연결부를 검사하기 위해 메모리 어레이(200) 위에 형성될 수 있다. 이와 같이, 결함 있는 메모리 어레이(200)는 제거될 수 있고 디바이스 결함은 감소될 수 있다.
실시예에 따르면, 메모리 어레이는 반도체 기판 위의 제1 워드 라인 - 제1 워드 라인의 종축은 제1 방향으로 연장됨 - ; 반도체 기판의 주 표면에 수직인 제2 방향으로 제1 워드 라인 위의 제2 워드 라인 - 제2 워드 라인의 종축은 제1 방향으로 연장됨 - ; 제1 워드 라인 및 제2 워드 라인에 접촉하는 메모리 필름; 제1 소스 라인 및 제1 비트 라인에 접촉하는 산화물 반도체(OS) 층 - 메모리 필름은 OS 층과 제1 워드 라인 및 제2 워드 라인 각각 사이에 있음 - ; 및 제1 워드 라인 및 제2 워드 라인 위의 테스트 구조물 - 테스트 구조물은 제1 워드 라인을 제2 워드 라인에 전기적으로 결합하는 제1 전도성 라인을 포함하고, 제1 전도성 라인의 종축은 제1 방향으로 연장됨 - 을 포함한다. 일 실시예에서, 제1 워드 라인은 제2 워드 라인의 제2 길이보다 긴 제1 길이를 갖는다. 일 실시예에서, 테스트 구조물은 제2 전도성 라인을 더 포함하고, 제2 전도성 라인은 제1 워드 라인에 전기적으로 결합되고, 제2 전도성 라인은 메모리 어레이의 경계까지 연장되고, 제2 전도성 라인의 종축은 제1 방향으로 연장된다. 일 실시예에서, 메모리 어레이는 제1 방향에 수직인 제3 방향으로 제1 워드 라인에 인접한 제3 워드 라인을 더 포함하고, 메모리 필름 및 OS 층은 제3 방향으로 제1 워드 라인과 제3 워드 라인 사이에 있고, 테스트 구조물은 제2 전도성 라인을 더 포함하고, 제2 전도성 라인은 제1 워드 라인을 제3 워드 라인에 전기적으로 결합하고, 제2 전도성 라인의 종축은 제3 방향으로 연장된다. 일 실시예에서, 제1 워드 라인은 제1 전도성 물질과 제2 전도성 물질 사이의 이음매를 포함한다. 일 실시예에서, 메모리 어레이는 제2 방향으로 제1 워드 라인 아래의 제3 워드 라인을 더 포함하고, 제3 워드 라인의 종축은 제1 방향으로 연장되고, 테스트 구조물은 제1 워드 라인을 제3 워드 라인에 전기적으로 결합하는 제2 전도성 라인을 더 포함하고, 제2 전도성 라인의 종축은 제1 방향으로 연장된다. 일 실시예에서, 제1 워드 라인은 제2 워드 라인의 제2 길이보다 긴 제1 길이를 갖고, 제3 워드 라인은 제1 길이보다 긴 제3 길이를 갖는다.
다른 실시예에 따르면, 디바이스는 반도체 기판 위의 제1 워드 라인 - 제1 워드 라인은 제1 방향으로 제1 길이를 가짐 - ; 반도체 기판 위의 제2 워드 라인 - 제2 워드 라인은 제1 방향으로 제2 길이를 갖고, 제2 길이는 제1 길이와 동일함 - ; 제1 워드 라인 위의 제1 금속간 유전체(IMD); 제1 워드 라인 및 제1 IMD와 접촉하는 제1 메모리 필름; 제1 메모리 필름 위의 제1 산화물 반도체(OS) 층 - 제1 OS 층은 소스 라인 및 비트 라인과 접촉함 - ; 제1 IMD를 통해 연장되고 제1 워드 라인에 전기적으로 결합된 제1 전도성 콘택; 제2 워드 라인에 전기적으로 결합된 제2 전도성 콘택; 및 제1 IMD 위로 연장되고 제1 전도성 콘택을 제2 전도성 콘택에 전기적으로 결합하는 제1 전도성 라인 - 제1 전도성 라인은 제1 방향에 수직인 제2 방향으로 연장됨 - 를 포함한다. 일 실시예에서, 반도체 기판의 주 표면에 수직인 제3 방향에서 제1 워드 라인과 반도체 기판 사이의 제1 거리는 제3 방향에서 제2 워드 라인과 반도체 기판 사이의 제2 거리와 동일하다. 일 실시예에서, IMD는 단면도에서 계단 구조물을 갖는다. 일 실시예에서, 디바이스는 제2 워드 라인과 접촉하는 제2 메모리 필름; 제2 메모리 필름 위의 제2 OS 층 - 제2 OS 층은 소스 라인 및 비트 라인과 접촉함 - ; 및 제1 OS 층을 제2 OS 층으로부터 분리하는 제1 유전체 물질을 더 포함한다. 일 실시예에서, 디바이스는 제2 워드 라인 위의 제2 IMD - 제2 메모리 필름은 제2 IMD와 접촉함 - ; 및 제1 IMD와 제2 IMD를 분리하는 제2 유전체 물질 - 제2 유전체 물질은 제1 유전체 물질과 상이한 물질을 포함함 - 을 더 포함한다. 일 실시예에서, 디바이스는 반도체 기판 위의 제3 워드 라인 - 제3 워드 라인은 제1 방향으로 제3 길이를 갖고, 제3 길이는 제1 길이 및 제2 길이와 상이함 - ; 제1 워드 라인에 전기적으로 결합된 제3 전도성 콘택; 제3 워드 라인에 전기적으로 결합된 제4 전도성 콘택; 및 제3 전도성 콘택을 제4 전도성 콘택에 전기적으로 결합하는 제2 전도성 라인 - 제2 전도성 라인은 제1 방향으로 연장됨 - 을 더 포함한다. 일 실시예에서, 제1 OS 층은 제1 방향에서 제1 전도성 콘택과 제3 전도성 콘택 사이에 있다.
또 다른 실시예에 따르면, 방법은 반도체 기판 위에 다층 스택을 성막하는 단계 - 다층 스택은 제1 물질 및 제2 물질의 교번 층을 포함함 - ; 다층 스택이 단면도에서 계단 구조물을 포함하도록 다층 스택을 패턴화하는 단계; 다층 스택의 계단 구조물 위에 금속간 유전체(IMD)를 형성하는 단계; 다층 스택에 복수의 워드 라인을 형성하는 단계; 복수의 워드 라인에 인접하게 다층 스택에 메모리 필름을 성막하는 단계; 메모리 필름 위에 산화물 반도체(OS) 층을 성막하는 단계; 복수의 워드 라인 중 제1 워드 라인을 노출시키는 제1 개구부 및 복수의 워드 라인 중 제2 워드 라인을 노출시키는 제2 개구부를 형성하도록 IMD를 에칭하는 단계 - 제1 개구부는 제1 깊이로 연장되고, 제2 개구부는 제1 깊이와 상이한 제2 깊이로 연장됨 - ; 제1 워드 라인에 전기적으로 결합된 제1 전도성 콘택을 제1 개구부에 형성하고 제2 워드 라인에 전기적으로 결합된 제2 전도성 콘택을 제2 개구부에 형성하는 단계; 및 IMD, 제1 전도성 콘택, 및 제2 전도성 콘택 위에 제1 전도성 라인을 형성하는 단계 - 제1 전도성 라인은 제1 전도성 콘택을 제2 전도성 콘택에 전기적으로 결합함 - 를 포함한다. 일 실시예에서, 제1 전도성 라인, 제1 워드 라인, 및 제2 워드 라인은 제1 방향으로 연장된다. 일 실시예에서, 방법은 제1 워드 라인을 노출시키는 제3 개구부 및 복수의 워드 라인 중 제3 워드 라인을 노출시키는 제4 개구부를 형성하도록 IMD를 에칭하는 단계 - 제3 개구부 및 제4 개구부는 제1 깊이로 연장됨 - ; 제1 워드 라인에 전기적으로 결합된 제3 전도성 콘택을 제3 개구부에 형성하고 제3 워드 라인에 전기적으로 결합된 제4 전도성 콘택을 제4 개구부에 형성하는 단계; 및 IMD, 제3 전도성 콘택, 및 제4 전도성 콘택 위에 제2 전도성 라인을 형성하는 단계 - 제2 전도성 라인은 제3 전도성 콘택을 제4 전도성 콘택에 전기적으로 결합함 - 를 더 포함한다. 일 실시예에서, 제1 워드 라인 및 제2 워드 라인은 제1 방향으로 연장되고, 제2 전도성 라인은 제1 방향에 수직인 제2 방향으로 연장된다. 일 실시예에서, 제1 물질은 유전체 물질을 포함하고, 제2 물질은 전도성 물질을 포함하고, 다층 스택에 복수의 워드 라인을 형성하는 단계는 제2 물질로 형성된 인접한 워드 라인을 분리하기 위해 다층 스택을 패턴화하는 단계를 포함한다. 일 실시예에서, 제1 물질은 산화물을 포함하고, 제2 물질은 질화물을 포함하고, 다층 스택에서 복수의 워드 라인을 형성하는 단계는 다층 스택을 패턴화하는 단계, 및 제2 물질을 전도성 물질로 대체하는 단계를 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
1. 메모리 어레이에 있어서,
반도체 기판 위의 제1 워드 라인 - 상기 제1 워드 라인의 종축은 제1 방향으로 연장됨 - ;
상기 반도체 기판의 주 표면에 수직인 제2 방향으로 상기 제1 워드 라인 위의 제2 워드 라인 - 상기 제2 워드 라인의 종축은 상기 제1 방향으로 연장됨 - ;
상기 제1 워드 라인 및 상기 제2 워드 라인에 접촉하는 메모리 필름;
제1 소스 라인 및 제1 비트 라인에 접촉하는 산화물 반도체(oxide semiconductor; OS) 층 - 상기 메모리 필름은 상기 OS 층과 상기 제1 워드 라인 및 상기 제2 워드 라인 각각 사이에 있음 - ; 및
상기 제1 워드 라인 및 상기 제2 워드 라인 위의 테스트 구조물 - 상기 테스트 구조물은 상기 제1 워드 라인을 상기 제2 워드 라인에 전기적으로 결합하는 제1 전도성 라인을 포함하고, 상기 제1 전도성 라인의 종축은 상기 제1 방향으로 연장됨 -
을 포함하는 메모리 어레이.
2. 제1항에 있어서, 상기 제1 워드 라인은 상기 제2 워드 라인의 제2 길이보다 긴 제1 길이를 갖는 것인, 메모리 어레이.
3. 제1항에 있어서, 상기 테스트 구조물은 제2 전도성 라인을 더 포함하고, 상기 제2 전도성 라인은 상기 제1 워드 라인에 전기적으로 결합되고, 상기 제2 전도성 라인은 상기 메모리 어레이의 경계까지 연장되고, 상기 제2 전도성 라인의 종축은 상기 제1 방향으로 연장되는 것인, 메모리 어레이.
4. 제1항에 있어서,
상기 제1 방향에 수직인 제3 방향으로 상기 제1 워드 라인에 인접한 제3 워드 라인
을 더 포함하고, 상기 메모리 필름 및 상기 OS 층은 상기 제3 방향으로 상기 제1 워드 라인과 상기 제3 워드 라인 사이에 있고, 상기 테스트 구조물은 제2 전도성 라인을 더 포함하고, 상기 제2 전도성 라인은 상기 제1 워드 라인을 상기 제3 워드 라인에 전기적으로 결합하고, 상기 제2 전도성 라인의 종축은 상기 제3 방향으로 연장되는 것인, 메모리 어레이.
5. 제1항에 있어서, 상기 제1 워드 라인은 제1 전도성 물질과 제2 전도성 물질 사이의 이음매(seam)를 포함하는 것인, 메모리 어레이.
6. 제1항에 있어서,
상기 제2 방향으로 상기 제1 워드 라인 아래의 제3 워드 라인
을 더 포함하고, 상기 제3 워드 라인의 종축은 상기 제1 방향으로 연장되고, 상기 테스트 구조물은 상기 제1 워드 라인을 상기 제3 워드 라인에 전기적으로 결합하는 제2 전도성 라인을 더 포함하고, 상기 제2 전도성 라인의 종축은 상기 제1 방향으로 연장되는 것인, 메모리 어레이.
7. 제6항에 있어서, 상기 제1 워드 라인은 상기 제2 워드 라인의 제2 길이보다 긴 제1 길이를 갖고, 상기 제3 워드 라인은 상기 제1 길이보다 긴 제3 길이를 갖는 것인, 메모리 어레이.
8. 디바이스에 있어서,
반도체 기판 위의 제1 워드 라인 - 상기 제1 워드 라인은 제1 방향으로 제1 길이를 가짐 - ;
상기 반도체 기판 위의 제2 워드 라인 - 상기 제2 워드 라인은 상기 제1 방향으로 제2 길이를 갖고, 상기 제2 길이는 상기 제1 길이와 동일함 - ;
상기 제1 워드 라인 위의 제1 금속간 유전체(inter-metal dielectric; IMD);
상기 제1 워드 라인 및 상기 제1 IMD와 접촉하는 제1 메모리 필름;
상기 제1 메모리 필름 위의 제1 산화물 반도체(oxide semiconductor; OS) 층 - 상기 제1 OS 층은 소스 라인 및 비트 라인과 접촉함 - ;
상기 제1 IMD를 통해 연장되고 상기 제1 워드 라인에 전기적으로 결합된 제1 전도성 콘택;
상기 제2 워드 라인에 전기적으로 결합된 제2 전도성 콘택; 및
상기 제1 IMD 위로 연장되고 상기 제1 전도성 콘택을 상기 제2 전도성 콘택에 전기적으로 결합하는 제1 전도성 라인 - 상기 제1 전도성 라인은 상기 제1 방향에 수직인 제2 방향으로 연장됨 -
를 포함하는 디바이스.
9. 제8항에 있어서, 상기 반도체 기판의 주 표면에 수직인 제3 방향에서 상기 제1 워드 라인과 상기 반도체 기판 사이의 제1 거리는 상기 제3 방향에서 상기 제2 워드 라인과 상기 반도체 기판 사이의 제2 거리와 동일한 것인, 디바이스.
10. 제8항에 있어서, 상기 IMD는 단면도에서 계단 구조물을 갖는 것인, 디바이스.
11. 제8항에 있어서,
상기 제2 워드 라인과 접촉하는 제2 메모리 필름;
상기 제2 메모리 필름 위의 제2 OS 층 - 상기 제2 OS 층은 상기 소스 라인 및 상기 비트 라인과 접촉함 - ; 및
상기 제1 OS 층을 상기 제2 OS 층으로부터 분리하는 제1 유전체 물질
을 더 포함하는 디바이스.
12. 제11항에 있어서,
상기 제2 워드 라인 위의 제2 IMD - 상기 제2 메모리 필름은 상기 제2 IMD와 접촉함 - ; 및
상기 제1 IMD와 상기 제2 IMD를 분리하는 제2 유전체 물질 - 상기 제2 유전체 물질은 상기 제1 유전체 물질과 상이한 물질을 포함함 -
을 더 포함하는 디바이스.
13. 제8항에 있어서,
상기 반도체 기판 위의 제3 워드 라인 - 상기 제3 워드 라인은 상기 제1 방향으로 제3 길이를 갖고, 상기 제3 길이는 상기 제1 길이 및 상기 제2 길이와 상이함 - ;
상기 제1 워드 라인에 전기적으로 결합된 제3 전도성 콘택;
상기 제3 워드 라인에 전기적으로 결합된 제4 전도성 콘택; 및
상기 제3 전도성 콘택을 상기 제4 전도성 콘택에 전기적으로 결합하는 제2 전도성 라인 - 상기 제2 전도성 라인은 상기 제1 방향으로 연장됨 -
을 더 포함하는 디바이스.
14. 제13항에 있어서, 상기 제1 OS 층은 상기 제1 방향에서 상기 제1 전도성 콘택과 상기 제3 전도성 콘택 사이에 있는 것인, 디바이스.
15. 방법에 있어서,
반도체 기판 위에 다층 스택을 성막하는 단계 - 상기 다층 스택은 제1 물질 및 제2 물질의 교번 층을 포함함 - ;
상기 다층 스택이 단면도에서 계단 구조물을 포함하도록 상기 다층 스택을 패턴화하는 단계;
상기 다층 스택의 상기 계단 구조물 위에 금속간 유전체(inter-metal dielectric; IMD)를 형성하는 단계;
상기 다층 스택에 복수의 워드 라인을 형성하는 단계;
상기 복수의 워드 라인에 인접하게 상기 다층 스택에 메모리 필름을 성막하는 단계;
상기 메모리 필름 위에 산화물 반도체(oxide semiconductor; OS) 층을 성막하는 단계;
상기 복수의 워드 라인 중 제1 워드 라인을 노출시키는 제1 개구부 및 상기 복수의 워드 라인 중 제2 워드 라인을 노출시키는 제2 개구부를 형성하도록 상기 IMD를 에칭하는 단계 - 상기 제1 개구부는 제1 깊이로 연장되고, 상기 제2 개구부는 상기 제1 깊이와 상이한 제2 깊이로 연장됨 - ;
상기 제1 워드 라인에 전기적으로 결합된 제1 전도성 콘택을 상기 제1 개구부에 형성하고 상기 제2 워드 라인에 전기적으로 결합된 제2 전도성 콘택을 상기 제2 개구부에 형성하는 단계; 및
상기 IMD, 상기 제1 전도성 콘택, 및 상기 제2 전도성 콘택 위에 제1 전도성 라인을 형성하는 단계 - 상기 제1 전도성 라인은 상기 제1 전도성 콘택을 상기 제2 전도성 콘택에 전기적으로 결합함 -
를 포함하는 방법.
16. 제15항에 있어서, 상기 제1 전도성 라인, 상기 제1 워드 라인, 및 상기 제2 워드 라인은 제1 방향으로 연장되는 것인, 방법.
17. 제15항에 있어서,
상기 제1 워드 라인을 노출시키는 제3 개구부 및 상기 복수의 워드 라인 중 제3 워드 라인을 노출시키는 제4 개구부를 형성하도록 상기 IMD를 에칭하는 단계 - 상기 제3 개구부 및 상기 제4 개구부는 상기 제1 깊이로 연장됨 - ;
상기 제1 워드 라인에 전기적으로 결합된 제3 전도성 콘택을 상기 제3 개구부에 형성하고 상기 제3 워드 라인에 전기적으로 결합된 제4 전도성 콘택을 상기 제4 개구부에 형성하는 단계; 및
상기 IMD, 상기 제3 전도성 콘택, 및 상기 제4 전도성 콘택 위에 제2 전도성 라인을 형성하는 단계 - 상기 제2 전도성 라인은 상기 제3 전도성 콘택을 상기 제4 전도성 콘택에 전기적으로 결합함 -
를 더 포함하는 방법.
18. 제17항에 있어서, 상기 제1 워드 라인 및 상기 제2 워드 라인은 제1 방향으로 연장되고, 상기 제2 전도성 라인은 상기 제1 방향에 수직인 제2 방향으로 연장되는 것인, 방법.
19. 제15항에 있어서, 상기 제1 물질은 유전체 물질을 포함하고, 상기 제2 물질은 전도성 물질을 포함하고, 상기 다층 스택에 상기 복수의 워드 라인을 형성하는 단계는 상기 제2 물질로 형성된 인접한 워드 라인을 분리하기 위해 상기 다층 스택을 패턴화하는 단계를 포함하는 것인, 방법.
20. 제15항에 있어서, 상기 제1 물질은 산화물을 포함하고, 상기 제2 물질은 질화물을 포함하고, 상기 다층 스택에서 상기 복수의 워드 라인을 형성하는 단계는 상기 다층 스택을 패턴화하는 단계, 및 상기 제2 물질을 전도성 물질로 대체하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 메모리 어레이에 있어서,
    반도체 기판 위의 제1 워드 라인 - 상기 제1 워드 라인의 종축은 제1 방향으로 연장됨 - ;
    상기 반도체 기판의 주 표면에 수직인 제2 방향으로 상기 제1 워드 라인 위의 제2 워드 라인 - 상기 제2 워드 라인의 종축은 상기 제1 방향으로 연장됨 - ;
    상기 제1 워드 라인 및 상기 제2 워드 라인에 접촉하는 메모리 필름;
    제1 소스 라인 및 제1 비트 라인에 접촉하는 산화물 반도체(oxide semiconductor; OS) 층 - 상기 메모리 필름은 상기 OS 층과 상기 제1 워드 라인 및 상기 제2 워드 라인 각각 사이에 있음 - ; 및
    상기 제1 워드 라인 및 상기 제2 워드 라인 위의 테스트 구조물 - 상기 테스트 구조물은 상기 제1 워드 라인을 상기 제2 워드 라인에 전기적으로 결합하는 제1 전도성 라인을 포함하고, 상기 제1 전도성 라인의 종축은 상기 제1 방향으로 연장됨 -
    을 포함하는 메모리 어레이.
  2. 제1항에 있어서, 상기 제1 워드 라인은 상기 제2 워드 라인의 제2 길이보다 긴 제1 길이를 갖는 것인, 메모리 어레이.
  3. 제1항에 있어서, 상기 테스트 구조물은 제2 전도성 라인을 더 포함하고, 상기 제2 전도성 라인은 상기 제1 워드 라인에 전기적으로 결합되고, 상기 제2 전도성 라인은 상기 메모리 어레이의 경계까지 연장되고, 상기 제2 전도성 라인의 종축은 상기 제1 방향으로 연장되는 것인, 메모리 어레이.
  4. 제1항에 있어서,
    상기 제1 방향에 수직인 제3 방향으로 상기 제1 워드 라인에 인접한 제3 워드 라인
    을 더 포함하고, 상기 메모리 필름 및 상기 OS 층은 상기 제3 방향으로 상기 제1 워드 라인과 상기 제3 워드 라인 사이에 있고, 상기 테스트 구조물은 제2 전도성 라인을 더 포함하고, 상기 제2 전도성 라인은 상기 제1 워드 라인을 상기 제3 워드 라인에 전기적으로 결합하고, 상기 제2 전도성 라인의 종축은 상기 제3 방향으로 연장되는 것인, 메모리 어레이.
  5. 제1항에 있어서, 상기 제1 워드 라인은 제1 전도성 물질과 제2 전도성 물질 사이의 이음매(seam)를 포함하는 것인, 메모리 어레이.
  6. 제1항에 있어서,
    상기 제2 방향으로 상기 제1 워드 라인 아래의 제3 워드 라인
    을 더 포함하고, 상기 제3 워드 라인의 종축은 상기 제1 방향으로 연장되고, 상기 테스트 구조물은 상기 제1 워드 라인을 상기 제3 워드 라인에 전기적으로 결합하는 제2 전도성 라인을 더 포함하고, 상기 제2 전도성 라인의 종축은 상기 제1 방향으로 연장되는 것인, 메모리 어레이.
  7. 제6항에 있어서, 상기 제1 워드 라인은 상기 제2 워드 라인의 제2 길이보다 긴 제1 길이를 갖고, 상기 제3 워드 라인은 상기 제1 길이보다 긴 제3 길이를 갖는 것인, 메모리 어레이.
  8. 디바이스에 있어서,
    반도체 기판 위의 제1 워드 라인 - 상기 제1 워드 라인은 제1 방향으로 제1 길이를 가짐 - ;
    상기 반도체 기판 위의 제2 워드 라인 - 상기 제2 워드 라인은 상기 제1 방향으로 제2 길이를 갖고, 상기 제2 길이는 상기 제1 길이와 동일함 - ;
    상기 제1 워드 라인 위의 제1 금속간 유전체(inter-metal dielectric; IMD);
    상기 제1 워드 라인 및 상기 제1 IMD와 접촉하는 제1 메모리 필름;
    상기 제1 메모리 필름 위의 제1 산화물 반도체(oxide semiconductor; OS) 층 - 상기 제1 OS 층은 소스 라인 및 비트 라인과 접촉함 - ;
    상기 제1 IMD를 통해 연장되고 상기 제1 워드 라인에 전기적으로 결합된 제1 전도성 콘택;
    상기 제2 워드 라인에 전기적으로 결합된 제2 전도성 콘택; 및
    상기 제1 IMD 위로 연장되고 상기 제1 전도성 콘택을 상기 제2 전도성 콘택에 전기적으로 결합하는 제1 전도성 라인 - 상기 제1 전도성 라인은 상기 제1 방향에 수직인 제2 방향으로 연장됨 -
    를 포함하는 디바이스.
  9. 방법에 있어서,
    반도체 기판 위에 다층 스택을 성막하는 단계 - 상기 다층 스택은 제1 물질 및 제2 물질의 교번 층을 포함함 - ;
    상기 다층 스택이 단면도에서 계단 구조물을 포함하도록 상기 다층 스택을 패턴화하는 단계;
    상기 다층 스택의 상기 계단 구조물 위에 금속간 유전체(inter-metal dielectric; IMD)를 형성하는 단계;
    상기 다층 스택에 복수의 워드 라인을 형성하는 단계;
    상기 복수의 워드 라인에 인접하게 상기 다층 스택에 메모리 필름을 성막하는 단계;
    상기 메모리 필름 위에 산화물 반도체(oxide semiconductor; OS) 층을 성막하는 단계;
    상기 복수의 워드 라인 중 제1 워드 라인을 노출시키는 제1 개구부 및 상기 복수의 워드 라인 중 제2 워드 라인을 노출시키는 제2 개구부를 형성하도록 상기 IMD를 에칭하는 단계 - 상기 제1 개구부는 제1 깊이로 연장되고, 상기 제2 개구부는 상기 제1 깊이와 상이한 제2 깊이로 연장됨 - ;
    상기 제1 워드 라인에 전기적으로 결합된 제1 전도성 콘택을 상기 제1 개구부에 형성하고 상기 제2 워드 라인에 전기적으로 결합된 제2 전도성 콘택을 상기 제2 개구부에 형성하는 단계; 및
    상기 IMD, 상기 제1 전도성 콘택, 및 상기 제2 전도성 콘택 위에 제1 전도성 라인을 형성하는 단계 - 상기 제1 전도성 라인은 상기 제1 전도성 콘택을 상기 제2 전도성 콘택에 전기적으로 결합함 -
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 워드 라인을 노출시키는 제3 개구부 및 상기 복수의 워드 라인 중 제3 워드 라인을 노출시키는 제4 개구부를 형성하도록 상기 IMD를 에칭하는 단계 - 상기 제3 개구부 및 상기 제4 개구부는 상기 제1 깊이로 연장됨 - ;
    상기 제1 워드 라인에 전기적으로 결합된 제3 전도성 콘택을 상기 제3 개구부에 형성하고 상기 제3 워드 라인에 전기적으로 결합된 제4 전도성 콘택을 상기 제4 개구부에 형성하는 단계; 및
    상기 IMD, 상기 제3 전도성 콘택, 및 상기 제4 전도성 콘택 위에 제2 전도성 라인을 형성하는 단계 - 상기 제2 전도성 라인은 상기 제3 전도성 콘택을 상기 제4 전도성 콘택에 전기적으로 결합함 -
    를 더 포함하는 방법.
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