CN111108600A - 三维存储器件及其形成方法 - Google Patents

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Abstract

提供了一种半导体器件。所述半导体器件包括衬底、在衬底之上交替堆叠的字线层和绝缘层的堆叠层，以及形成于堆叠层的第一阵列区和第二阵列区中的沟道结构。第一阵列区和第二阵列区位于堆叠层的相反侧处。第一阶梯形成于衬底之上的堆叠层的连接区中，其中，所述连接区布置在第一阵列区与第二阵列区之间。第二阶梯形成于衬底之上的堆叠层的连接区中，并且堆叠层内的所述连接区包括处于第一阶梯与第二阶梯之间的隔离区。

Description

三维存储器件及其形成方法
背景技术
闪速存储器件近来一直在经历快速发展。闪速存储器件能够在不施加电压的情况下在长时间段内保持存储的数据。此外，闪速存储器件的读取速率可以是相对高的，并且易于擦除存储的数据以及向闪速存储器件内重写数据。因此，闪速存储器件已经被广泛地应用在微型计算机、自动化控制系统等中。为了提高闪速存储器件的位密度并且降低其位成本，三维(3D)NAND(Not AND(与非))闪速存储器件正处于开发中。
发明内容
根据本公开内容的一方面，提供了一种半导体器件。所述半导体器件可以包括衬底，交替堆叠在衬底之上的字线层和绝缘层的堆叠层，以及形成于所述堆叠层的第一阵列区和第二阵列区中的沟道结构。第一阵列区和第二阵列区位于堆叠层的相反侧处。第一阶梯形成于衬底之上的堆叠层的连接区中。所述连接区布置在第一阵列区与第二阵列区之间。第二阶梯形成于衬底之上的堆叠层的连接区中，并且所述堆叠层中的连接区包括处于第一阶梯与第二阶梯之间的隔离区。
在一些实施例中，第一阶梯可以具有第一组梯级(或第一梯级)和第二组梯级(或第二梯级)，所述第一组梯级具有第一下台阶方向，并且所述第二组梯级具有第二下台阶方向。第一下台阶方向与第二下台阶方向相反，并且第一组梯级和第二组梯级在第一共享梯级处会合。此外，第二阶梯可以具有第三组梯级(又称为第三梯级)和第四组梯级(又称为第四梯级)，所述第三组梯级具有所述第一下台阶方向，并且所述第四组梯级具有所述第二下台阶方向，使得第三组梯级和第四组梯级在第二共享梯级处会合。
在一些实施例中，第一阶梯中的第一组梯级和第二组梯级可以具有垂直于第一和第二下台阶方向的第三下台阶方向。第二阶梯中的第三组梯级和第四组梯级可以具有垂直于第一和第二下台阶方向的第四下台阶方向。第四下台阶方向可以与第三下台阶方向相反。
在一些实施例中，所述半导体器件中的隔离区进一步包括位于隔离区的相反末端处的第一部分和第二部分，以及位于第一部分与第二部分之间的第三部分。第一阶梯布置在第一部分与第二部分之间并且沿第三部分延伸。第二阶梯布置在第一部分与第二部分之间并且沿第三部分延伸。第一阶梯和第二阶梯通过第三部分相互隔开。
在一些实施例中，第一阶梯中的每个梯级可以具有与处于隔离区的相反侧处的第二阶梯中的梯级的高度相比要小的高度。此外，隔离区的第一部分和第二部分可以具有相同宽度，并且第三部分具有比第一部分和第二部分小的宽度。此外，第二阶梯中的最上梯级与隔离区可以具有相同高度。
在一些实施例中，所述半导体器件还可以包括形成于第一阶梯上并且连接至第一阶梯中的字线层的第一接触结构。所述半导体器件可以具有形成于第二阶梯上并且连接至第二阶梯中的字线层的第二接触结构。
根据本公开的另一方面，提供了一种制作半导体器件的方法。在半导体器件的衬底之上形成牺牲字线层和绝缘层的初始堆叠层。牺牲字线层和绝缘层交替设置在衬底之上。在初始堆叠层的连接区的第一阶梯区中形成第一阶梯。在初始堆叠层的连接区的第二阶梯区中形成第二阶梯。初始堆叠层的连接区包括处于第一阶梯与第二阶梯之间的隔离区，并且连接区位于初始堆叠层的处于初始堆叠的相反侧处的阵列区之间。
在一些实施例中，为了形成第一阶梯，可以移除在连接区的第一阶梯区中的牺牲字线层和绝缘层中的一者或多者。此外，可以对第一阶梯区中的牺牲字线层和绝缘层中的至少一者进行整形，以形成具有第一下台阶方向的第一梯级。第一梯级将第一阶梯区划分成第一区段和第二区段。接下来可以对在第一阶梯区中的牺牲字线层和绝缘层中的至少一者进行整形，以形成具有第二下台阶方向的梯级。可以对第一阶梯区中的牺牲字线层和绝缘层依次执行抗蚀剂修整工艺和蚀刻工艺，以在第一阶梯区中形成第一阶梯。
在一些实施例中，为了形成第一阶梯，可以对连接区的第二阶梯区中的牺牲字线层和绝缘层中的至少一者进行整形，以形成具有第一下台阶方向的第二梯级。第二梯级将第二阶梯区划分成第三区段和第四区段。可以对在第二阶梯区中的牺牲字线层和绝缘层中的至少一者进行整形，以形成具有与第二下台阶方向相反的第三下台阶方向的梯级。接下来，可以对第二阶梯区中的牺牲字线层和绝缘层依次执行抗蚀剂修整工艺和蚀刻工艺，以在第二阶梯区中形成第二阶梯。
第一阶梯可以包括处于第一区段中的具有第四下台阶方向的第一梯级以及处于第二区段中的具有第一下台阶方向的第二梯级。第一梯级和第二梯级可以在第一共享梯级处会合，并且第四下台阶方向与第一下台阶方向相反。第二阶梯可以具有处于第三区段中的具有第四下台阶方向的第三梯级以及处于第四区段中的具有第一下台阶方向的第四梯级。第三梯级和第四梯级可以在第二共享梯级处会合。
在一些实施例中，第一梯级和第二梯级可以进一步具有第二下台阶方向。第三梯级和第四梯级可以进一步具有第三下台阶方向。第二下台阶方向与第三下台阶方向相反。
在一些实施例中，隔离区进一步包括位于隔离区的末端处的第一部分和第二部分，以及位于第一部分与第二部分之间的第三部分。第一阶梯可以布置在第一部分与第二部分之间并且沿第三部分延伸。第二阶梯可以布置在第一部分与第二部分之间并且沿第三部分延伸。第一阶梯和第二阶梯可以通过第三部分相互隔开。
在一些实施例中，第一阶梯中的每个梯级可以具有与处于隔离区的相反侧处的第二阶梯当中的梯级的高度相比要小的高度。
在所公开的方法中，接下来可以在初始堆叠层的阵列区中形成沟道结构，其中，沟道结构从衬底延伸并且延伸穿过初始堆叠层的阵列区中的牺牲字线层和绝缘层。之后，可以采用由导电材料构成的字线层代替牺牲字线层。此外，可以在第一阶梯上形成第一接触结构以及在第二阶梯上形成第二接触结构。第一接触结构连接至第一阶梯中的字线层，并且第二接触结构连接至第二阶梯中的字线层。
附图说明
通过结合附图阅读下述具体实施方式，本公开内容的各方面将得到最佳的理解。应当注意，根据本行业的标准惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以增大或者缩小各种特征的尺寸。
图1是3D NAND器件的三维视图。
图2是图1所示的3D NAND器件的自顶向下视图。
图3是根据本公开内容的示例性实施例的示例性3D NAND器件的自顶向下视图。
图4A和图4B是根据本公开的示例性实施例的在示例性3D NAND器件中的连接区的三维视图。
图5是根据本公开的示例性实施例的在示例性3D NAND器件中的连接区的示意性自顶向下视图。
图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A和图10B是根据本公开的示例性实施例的制作示例性3D NAND器件的各种中间步骤的三维视图。
图11是根据本公开的示例性实施例的用于制造示例性3D NAND器件的过程的流程图。。
具体实施方式
下文的公开内容提供了用于实现所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开内容。当然，这些只是示例，并且不旨在构成限制。例如，下文的描述当中出现的在第二特征之上或上形成第一特征可以包括所述第一特征和所述第二特征可以直接接触的实施例，并且还可以包括可以在所述第一特征与所述第二特征之间形成额外的特征使得所述第一特征和所述第二特征可以不直接接触的实施例。此外，本公开内容可以在各个示例中重复使用附图标记和/或字母。这种重复是为了简化和清楚的目的，并且其本身并不指示在所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述本文可以采用空间相对术语，诸如“之下”、“以下”、“下方”、“之上”、“上方”等，以描述一个元件或特征与其它元件或特征的如图所示的关系。空间相对术语旨在包含除了附图所示的取向之外的在使用或操作中的器件的不同取向。装置可以具有其它取向(旋转90度或者处于其它取向)，并且本文使用的空间相对描述词可以类似相应地解释。
3D NAND器件可以包括阵列区以及位于阵列区的边界处的一个或多个连接区。阵列区可以包括多个沟道结构，所述沟道结构延伸穿过堆叠在器件的衬底之上的多个字线层。所述字线层可以进一步横向延伸至具有阶梯/台阶状构形的连接区。多个接触结构可以在连接区内连接至字线层，并且进一步耦接至外部控制信号。
本公开内容包括涉及3D NAND器件中的阶梯构形的实施例。阶梯构形可以包括布置在3D NAND器件的两个阵列区之间的阶梯连接区，其中，所述两个阵列区形成在3D NAND器件的两个对侧上。阶梯构形不仅能够增强字线控制，而且还能够通过合并制造工艺期间的切削(chop)工艺和梯级划分方案而简化制造工艺并且缩小掩模层或使掩模层最小化。
图1是3D NAND器件100的三维视图。如图1所示，器件100可以包括交替布置在衬底(未示出)之上的字线层和绝缘层的堆叠。所述堆叠可以具有阵列区102，其中，多个沟道结构(未示出)可以从衬底延伸，并且可以延伸穿过阵列区内的字线层和绝缘层。所述堆叠还可以具有连接区，所述连接区形成有阶梯构形并且位于阵列区102的侧面。连接区可以具有连接至器件100的一个或多个底部选择栅的第一阶梯部分104。连接区还可以具有连接至阵列区102中的沟道结构以形成存储单元的阵列的第二阶梯部分106。在图1的示例性实施例中，器件100可以具有四个块，其中，四个块中的每一者可以具有一个或多个子块(又称为指部或指状结构)。
图2是3D NAND器件100中的块200的自顶向下图示。块200可以具有连接区(又称为阶梯区)202和阵列区204。连接区位于阵列区202的第一侧。在一些实施例中，另一连接区(未示出)可以位于阵列区202的第二侧。例如，第二侧与第一侧相反。块200可以具有狭缝结构(又称为栅缝隙)206、208、210、212，所述狭缝结构将块200划分成三个子块(或指状结构)213A-213C。狭缝结构(例如，206和212)可以位于块的顶部边界和底部边界，并且具有连续形状。狭缝结构(例如，208，210)可以被设置在块200内，并且具有不连续形状。在一些实施例中，栅极最后制作技术被用于形成3D NAND器件100，因而所述狭缝结构被形成为以辅助移除牺牲字线层并且形成实际栅极。在一些实施例中，狭缝结构可以由导电材料构成，并且位于阵列公共源极(ACS)区上以充当接触，其中，ACS区形成在衬底中以充当公共源极。在一些实施例中，狭缝结构可以由电介质材料构成，以充当隔离结构。
连接区202可以具有多个梯级。例如，在图2的连接区202中包含14个梯级S1-S14，这些梯级具有沿-X方向的下台阶方向。连接区202可以具有多个伪沟道结构218。伪沟道结构218可以被设置到适当的地方，以用于在制作期间进行工艺变化控制和/或用于额外的机械支持。连接区202还可以具有位于梯级S1-S14上并且连接至字线层的多个接触结构216。接触结构216可以从梯级S1-S14延伸并且进一步连接至后道工序(BEOL)的金属层(例如，M0层、M1层)，其中，所述金属层堆叠被堆叠在接触结构216之上。
在阵列区204中，设置多个沟道结构214。沟道结构214可以从衬底延伸，并且延伸穿过字线层，从而形成垂直存储单元串的阵列。垂直存储单元串中的每一者可以包括耦接至字线层的相应沟道结构，以形成在衬底之上顺序且串联设置的一个或多个底部选择晶体管(BST)、多个存储单元(MC)以及一个或多个顶部选择晶体管(TST)。沟道结构中的每一者可以进一步包括沟道层、围绕沟道层的隧道层、围绕隧道层的电荷捕集层以及围绕电荷捕集层并且进一步与字线层直接接触的势垒层。在一些实施例中，诸如HfO2或AlO的高K层可以设置在字线层与势垒层之间。
在一些实施例中，(例如，充当顶部选择栅切口(TSG-Cut)结构的)一个或多个沟槽220可以设置在阵列区204中。如图2中所示，TSG-Cut结构220可以设置在指状(或子块)部分213A-213C中的每一者的中间，以将对应的存储指部的顶部选择栅(TSG)层划分成两个部分，并且由此能够将对应的存储指部划分成两个可单独编程(读/写)的页。尽管可以在存储块级别上执行对3D NAND器件的擦除操作，但是也可以在存储页级别上执行读操作和写操作。
在3D NAND器件100中，可以通过依次对字线层和绝缘层执行抗蚀剂修整过程和蚀刻过程而形成连接区202。如图2所示，连接区202是沿一个下台阶方向(例如，-X方向)形成的，其具有三种或更多梯级划分方案(或者经划分的梯级区)。随着3D NAND技术向更高密度和更高容量迁变，例如，从64层(64L)架构向128L架构迁变，3D NAND器件100的阶梯构形的形成变成了更加耗时的过程。此外，随着3D NAND技术迁变至128L架构，位于堆叠的底部的字线层可能具有沿下台阶方向(例如，-X方向)的长尺寸，其可能导致高电阻-电容(RC)延迟。
在本公开内容当中，提供了3D NAND器件中的阶梯构形。可以将连接区布置在3DNAND器件的阵列区(例如，两个阵列区)之间。例如，阵列区形成在3D NAND器件的两个相反侧处。一个或多个阶梯可以形成在连接区中。每个阶梯可以具有处于两个或更多下台阶方向上的梯级。所述阶梯构形不仅能够增强字线控制，而且还能够通过合并制造工艺期间的切削工艺和梯级划分方案而简化制造工艺并且使掩模需求将至最低。
图3是示例性3D NAND器件的自顶向下视图。为了简单和清楚起见，图3仅示出了3DNAND器件的一个块300。然而，所述3D NAND器件可以包括任何数量的块，例如，根据电路设计。如图3所示，块300可以具有由在衬底(未示出)之上交替设置的字线层和绝缘层形成的堆叠。块300可以具有阵列区(例如，两个阵列区302和304)以及连接区306。两个阵列区302和304位于块300的两个相反侧上。连接区306可以设置在两个阵列区302与304之间。块300还可以具有多个狭缝结构(或栅缝隙)308、310、312、314、316、318、320和322。狭缝结构308和310分别位于块300的顶部边界和底部边界处。狭缝结构312和314设置在阵列区302内，并且狭缝结构316和318设置在阵列区304内。相应地，阵列区302和304通过狭缝结构312、314、316和318被划分成三个子块(或指部)324A-324C。狭缝结构320和322位于连接区306内，并且可以具有不连续构形。在一些实施例中，狭缝结构320和322可以是伪狭缝结构，即，狭缝结构320和322不连接至任何电输入。在一些实施例中，连接区中的狭缝结构(例如，320和322)不与阵列区中的狭缝结构(例如，312、314、316和318)中的一者或多者对准，或者与之存在偏移。
还是在图3中，与块200类似，块300的阵列区302和304可以具有多个沟道结构326。沟道结构326可以从衬底延伸，并且延伸穿过阵列区中的字线层和绝缘层。连接区306可以具有多个接触结构328以及多个伪沟道结构330。接触结构328和伪沟道结构330位于字线层上，并且进一步地在连接区中从字线层延伸(例如，沿着与衬底垂直的方向)。例如，所述多个接触结构中的每一者可以位于不同的字线层上。
图4A和图4B是块300中的连接区306的实施例的三维视图。图4A是从连接区的正面获得的，以及图4B是从连接区的背面获得的。如图4A和图4B所示，连接区306可以具有第一阶梯402和第二阶梯404。在一些实施例中，连接区306包括设置在第一阶梯402与第二阶梯404之间的隔离区406。
第一阶梯402可以具有第一组梯级402A和第二组梯级402B。第一组梯级402A和第二组梯级402B可以具有相同数量或不同数量的梯级，例如，基于在堆叠中的字线层的数量。在图4A的示例性实施例中，第一组梯级402A可以沿着第一下台阶方向(例如，X方向)具有八个台阶，并且第二组梯级402B可以沿第二下台阶方向(例如，-X方向)具有九个台阶。第一下台阶方向与第二下台阶方向相反，使得第一组梯级402A和第二组梯级402B可以在一个或多个共享梯级(例如，梯级408)处会合。第一组梯级402A和第二组梯级402B可以进一步具有沿着垂直于第一和第二下台阶方向的第三下台阶方向(例如，-Y方向)的一个或多个台阶。例如，如图4A所示，第一组梯级和第二组梯级中的每一者可以具有沿-Y方向的三个台阶。相应地，第一阶梯可以具有沿着第三下台阶方向的三个梯级划分方案(或者三个经划分的梯级区)。
类似地，第二阶梯404可以具有第三组梯级404A和第四组梯级404B。第三组梯级404A和第四组梯级404B可以具有相同数量或不同数量的梯级，例如，基于在堆叠中的字线层的数量。第三组梯级404A可以沿着第一下台阶方向(例如，X方向)具有八个台阶，并且第四组梯级404B可以沿着第二下台阶方向(例如，-X方向)具有九个台阶。第三组梯级404A和第四组梯级404B可以在一个或多个共享梯级(例如，梯级410)处会合。第三组梯级404A和第四组梯级404B可以具有沿着垂直于第一和第二下台阶方向的第四下台阶方向(例如，Y方向)的一个或多个台阶。第四下台阶方向还与第三下台阶方向相反。在图4B的示例性实施例中，第三组梯级和第四组梯级中的每一者可以沿着Y方向具有三个台阶。相应地，第二阶梯可以具有沿着第四下台阶方向的三个梯级划分方案(或者三个经划分的梯级区)。
应当注意，图4A和图4B只是示例，并且第一阶梯402和第二阶梯404可以具有任何数量的梯级组。此外，各梯级组中的每一者可以根据器件结构具有任何数量的梯级以及任何数量的梯级划分方案。
仍然参考图4A和图4B，隔离区406可以进一步包括位于隔离区406的两个相反末端处的第一部分406A和第二部分406B，以及位于第一部分与第二部分之间的第三部分406C。相应地，第一阶梯402可以被布置到第一部分406A与第二部分406B之间，并且沿着第三部分406C延伸。第二阶梯可以被布置到第一部分406A与第二部分406B之间并且沿着第三部分406C延伸。第一阶梯402和第二阶梯404通过第三部分406C进一步相互分离或隔开。
在一些实施例中，隔离区406的第一部分406A和第二部分406B具有相同宽度T1，并且第三部分406C具有比第一部分406A和第二部分406B小的宽度T2。在一些实施例中，第二阶梯404中的最上梯级412与隔离区406具有相同高度。
图5是块300中的连接区306的实施例的示意性自顶向下视图。在图5的示例性实施例中，块300可以包括具有96对字线层和绝缘层的堆叠。堆叠的顶部字线层被标示为96，以及堆叠的底部字线层被标示为1。如图5所示，每个梯级可以具有指代该梯级的高度的数字标记或者该梯级包括的字线层的数量。该数字标记还指代字线层在每个梯级中露出的层(或最上层)。通过引入第一阶梯402，和第二阶梯404，块300中的字线层中的每一者可以露出，以接纳对应的接触结构(例如，图3中的接触结构328)。
例如，梯级408具有数字标记3，其意味着梯级408包括三个字线层(或者具有三个字线层的高度)，并且露出的顶层是堆叠中的第三字线层。在一些实施例中，第一阶梯402中的每个梯级可以具有比设置在隔离区(例如，隔离区406C)的相反侧上的第二阶梯404中的梯级的高度要小的高度。例如，第一阶梯402中的梯级408具有比第二阶梯404中的梯级410的高度(例如，51)要小的高度(例如，3)，并且梯级408和梯级410被设置在隔离区的相反两侧上。此外，第二阶梯404中的最上梯级412与隔离区406可以具有相同高度(例如，96)。
可以基于第一阶梯402来描述两个相邻梯级之间的高度差。第二阶梯404具有与第一阶梯402类似的构形。根据图5，第一阶梯402可以具有沿着第三下台阶方向(例如，-Y方向)的三个梯级，并且三个梯级中的两个相邻梯级(例如，梯级414和梯级416)之间的高度差为一，即等于一个字线层的高度。第一组梯级402A可以具有八个梯级，并且这八个梯级中的两个相邻梯级(例如，梯级408和梯级414)之间的高度差为六，即等于六个字线层的高度。第二组梯级402B可以具有九个梯级，并且这九个梯级中的两个相邻梯级之间的高度差可以为六或三，这取决于梯级的位置。例如，梯级408和梯级418具有高度差三，以及梯级418和梯级420具有高度差六。第一组梯级402A和第二组梯级402B可以在一个或多个共享梯级(例如，梯级408)处会合。
图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A和图10B是制作示例性3DNAND器件的各种中间步骤的三维视图。在图6A和图6B中，提供了字线层和绝缘层的堆叠600。在图6A和图6B的示例性实施例中，在衬底中交替堆叠96对字线层和绝缘层。图6A是从堆叠600的正面获得的，以及图6B是从堆叠600的背面获得的。字线层和绝缘层交替堆叠在衬底(未示出)之上。在一些实施例中，形成于堆叠600中的字线层可以是牺牲字线层，并且可以在后续制造步骤中采用导电材料替代牺牲字线层，以形成字线层。在一些实施例中，牺牲字线层可以由SiN构成，并且绝缘层可以由SiO构成。可以应用任何适当沉积工艺来形成牺牲字线层和绝缘层。例如，可以应用化学气相沉积工艺、物理气相沉积工艺、扩散工艺、原子层沉积工艺或者其它适当沉积工艺。
在图7A和图7B中，可以沿垂直方向(例如，-Z方向)移除牺牲字线层和绝缘层的部分，以限定堆叠600中的第一阶梯区600A。所述垂直方向垂直于衬底。为了移除堆叠600中的牺牲字线层和绝缘层的部分，可以应用光刻工艺和蚀刻工艺的组合。光刻工艺可以将掩模层施加到堆叠600的顶表面600C之上，以露出第一阶梯区600A并且覆盖堆叠的其余部分。接下来可以应用蚀刻工艺移除第一阶梯区600A中的牺牲字线层和绝缘层的部分。在图7A和图7B的示例性实施例中，沿垂直方向移除第一阶梯区600A中的字线层的一半。
在图8A和图8B中，第一梯级608可以形成于堆叠600的第一阶梯区600A当中，并且第二梯级610可以形成于堆叠600的第二阶梯区600B当中。图8A是从堆叠的正面获得的，以及图8B是从堆叠的背面获得的。第一阶梯区600A中的牺牲字线层和绝缘层可以被整形，以形成具有沿着平行于衬底的第一横向(例如，-X方向)的下台阶方向的第一梯级608。第一梯级608将第一阶梯区600A中的牺牲字线层和绝缘层分成第一区段602A和第二区段602B。此外，堆叠600的第二阶梯区600B中的牺牲字线层和绝缘层可以被整形，以形成具有沿着横向(诸如，所述第一横向)的下台阶方向的第二梯级610，其中，第二梯级610将第二阶梯区600B中的牺牲字线层和绝缘层分成第三区段604A和第四区段604B。
仍然参考图8A和图8B，当形成第一阶梯区600A和第二阶梯区600B时，可以因此在堆叠600中形成隔离区606。第一阶梯区600A和第二阶梯区600B可以通过堆叠600的隔离区606分开。隔离区606可以进一步包括位于隔离区606的两个相反末端处的第一部分606A和第二部分606B，以及位于第一部分606A与第二部分606B之间的第三部分606C。相应地，第一阶梯区600A可以被布置到第一部分606A与第二部分606B之间，并且沿着第三部分606C延伸。第二阶梯区600B可以被布置到第一部分606A与第二部分606B之间并且沿着第三部分606C延伸。第一阶梯区600A和第二阶梯区600B通过第三部分606C相互分离或隔开。
为了形成第一梯级608和第二梯级610，可以应用光刻工艺和蚀刻工艺的组合。光刻工艺可以应用图案化掩模层，以露出第一阶梯区600A的第一区段602A和第二阶梯区600B的第三区段604A。接下来可以应用蚀刻工艺，以分别移除在第一阶梯区600A的第一区段内的以及在第二阶梯区600B的第三区段604A内的牺牲字线层和绝缘层中的一者或多者的部分。梯级608和梯级610可以是作为所述蚀刻工艺完成的结果而形成的。
在图9A和图9B中，第一阶梯区600A中的牺牲字线层和绝缘层中的一者或多者可以被整形，以形成具有沿着第二横向(-Y方向)的下台阶方向的一个或多个梯级，其中，第二横向垂直于第一横向(例如，-X方向)。例如，如图9A和图9B所示，可以在第一阶梯区600A的第一区段和第二区段602A-602B中沿着-Y方向形成三个梯级。此外，第二阶梯区600B中的牺牲字线层和绝缘层中的一者或多者可以被整形，以形成具有沿着与第二横向相反的第三横向(Y方向)的下台阶方向的一个或多个梯级。如从堆叠600的背面获得的图9B中所示，可以在第二阶梯区600B的第三区段604A和第四区段604B中沿着第三横向形成三个梯级。
为了沿着第二横向或第三横向形成一个或多个梯级，可以分别在第一阶梯区600A和第二阶梯区600B中交替施行抗蚀剂修整和蚀刻工艺。例如，可以将抗蚀剂层沉积到第一阶梯区600A的第一区段602A上。光刻工艺可以引入图案化抗蚀剂层，以沿着第二横向(例如，-Y方向)露出第一区段602A的第一部分S1。可以应用等离子体蚀刻工艺，以移除在露出的第一部分S1中的字线层和绝缘层中的一者或多者的部分。因而，抗蚀剂修整工艺(诸如等离子体灰化工艺)被应用于露出沿着第二横向的第一区段602A的第二部分S2，并且等离子体蚀刻工艺可以应用于移除在露出的第二部分S2和露出的第一部分S1中的字线层和绝缘层中的一者或多者的部分。接下来，可以再次应用等离子体灰化工艺，以移除剩余抗蚀剂层。一旦移除了剩余抗蚀剂层，就在第一阶梯区600A的第一区段602A中沿着第二横向(-Y方向)形成了三个梯级。
在图10A和图10B中，可以对在第一阶梯区600A和第二阶梯区600B中的牺牲字线层和绝缘层交替应用抗蚀剂修整工艺和蚀刻工艺，以分别在第一阶梯区600A和第二阶梯区600B中形成第一阶梯602和第二阶梯604。图10A是从堆叠600的正面获得的，以及图10B是从堆叠600的背面获得的。如图10A和图10B所示，在抗蚀剂修整工艺和蚀刻工艺完成时，堆叠600可以具有与图4A和图4B中的连接区306类似的构形。
例如，如图10A和图10B所示，第一阶梯602包括处于第一区段602A中的具有沿着第四横向(例如，X方向)的下台阶方向的第一组梯级612以及处于第二区段602B中的具有沿着第一横向(-X方向)的下台阶方向的第二组梯级614。第一组梯级和第二组梯级可以在一个或多个共享梯级(例如，梯级616)处会合。第二阶梯604具有处于第三区段604A中的具有沿着第四横向(X方向)的下台阶方向的第三组梯级618以及处于第四区段604B中的具有沿着第一横向(例如，-X方向)的下台阶方向的第四组梯级620。第三组梯级和第四组梯级可以在一个或多个共享梯级(例如，梯级622)处会合。
此外，第一阶梯602可以被布置到第一部分606A与第二部分606B之间，并且沿着隔离区606的第三部分606C延伸。第二阶梯604可以布置于第一部分606A与第二部分606B之间，并且沿着隔离区606的第三部分606C延伸。第一阶梯602和第二阶梯604通过隔离区606的第三部分606C相互分离或隔开。
图11是根据本公开内容的一些实施例的用于制造所公开的3D NAND器件的过程1100的流程图。过程1100开始于步骤S1104，其中，可以在3D NAND器件的衬底之上形成牺牲字线层和绝缘层的初始堆叠。接下来，可以在初始堆叠的连接区的第一阶梯区中沿着垂直方向移除牺牲字线层和绝缘层中的一者或多者的部分。所述连接区位于初始堆叠的阵列区(例如，两个阵列区)之间。例如，所述连接区设置在初始堆叠的两个相反侧处。在一些实施例中，可以如参考图6A、图6B、图7A和图7B所例示的来执行步骤S1104。
之后，过程1100进行至步骤S1106，其中，第一阶梯区中的牺牲字线层和绝缘层中的一者或多者可以被整形或移除，以形成具有沿着第一横向(例如，-X方向)的下台阶方向的第一梯级。第一梯级将第一阶梯区中的牺牲字线层和绝缘层分成第一区段和第二区段。在过程1100的步骤S1108中，所述连接区的第二阶梯区中的牺牲字线层和绝缘层中的一者或多者可以被整形或移除，以形成具有沿着横向(诸如第一横向)的下台阶方向的第二梯级。第二梯级将第二阶梯区中的牺牲字线层和绝缘层分成第三区段和第四区段。第一阶梯区和第二阶梯区可以进一步通过连接区的隔离区被隔离。在一些实施例中，可以如参考图8A和图8B所例示的来执行步骤S1106和步骤S1108。在一些实施例中，步骤S1106可以在步骤S1108之前执行。在一些实施例中，步骤S1108可以在步骤S1106之前执行。在一些实施例中，步骤S1106和步骤S1108可以依据制造流程同时执行。同时执行步骤S1106和步骤S1108的好处是能够缩短制造时间。
在过程1100的步骤S1110中，在第一阶梯区中的牺牲字线层和绝缘层中的一者或多者可以被整形，以形成具有沿着第二横向(例如，-Y方向)的下台阶方向的一个或多个梯级。例如，第二横向垂直于第一横向(例如，-X方向)。在过程1100的步骤S1112中，第二阶梯区中的牺牲字线层和绝缘层中的一者或多者可以被整形，以形成具有沿着第三横向(例如，Y方向)的下台阶方向的一个或多个梯级。例如，第三横向与第二横向相反。在一些实施例中，可以如参考图9A和图9B所例示的来执行步骤S1110和步骤S1112。在一些实施例中，步骤S1110可以在步骤S1112之前执行。在一些实施例中，步骤S1112可以在步骤S1110之前执行。在一些实施例中，步骤S1110和步骤S1112可以依据制造流程同时执行。同时执行步骤S1110和步骤S1112的好处是能够缩短制造时间。
之后，过程1100进行至步骤S1114，其中，可以对在第一阶梯区和第二阶梯区中的牺牲字线层和绝缘层交替施行抗蚀剂修整工艺和蚀刻工艺，以分别在第一阶梯区和第二阶梯区中形成第一阶梯和第二阶梯。在一些实施例中，可以如参考图10A-10B所例示的来执行步骤S1114。
应当注意，可以在过程1100之前、期间和之后提供额外步骤，并且在过程1100的其它实施例中可以对所描述的步骤中的一些步骤予以替换、删除或者以不同顺序执行。例如，在后续工艺步骤中，可以在初始堆叠的阵列区中形成沟道结构。所述沟道结构可以从衬底延伸，并且延伸穿过在初始堆叠的阵列区内的牺牲字线层和绝缘层。之后，采用导电材料代替牺牲字线层，以形成字线层。此外，可以在第一阶梯上形成第一接触结构，并且可以在第二阶梯上形成第二接触结构。第一接触结构可以连接至第一阶梯中的字线层，并且第二接触结构可以连接至第二阶梯中的字线层。
此外，可以在3D NAND器件之上形成各种额外的互连结构(例如，具有导线和/或通孔的金属化层)。这样的互连结构使3D NAND器件与其它接触结构和/或有源器件电连接，以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的额外器件特征。
文中描述的各种实施例提供了相对于相关存储器件的几种优势。例如，在所公开的3D NAND器件中，连接区布置在3D NAND器件的阵列区之间，其中，所述阵列区可以形成在3D NAND器件的两个相反侧处。所公开的连接区可以具有一个或多个阶梯。所述一个或多个阶梯可以进一步具有两个或更多下台阶方向。所公开的连接区不仅能够增强字线控制，而且还能够通过合并制造工艺期间的切削工艺和梯级划分方案而简化制造工艺并且使得掩模需求降至最低。
前文概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本公开内容的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开作为基础来设计或者修改其它的工艺过程或结构，以达到与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到这样的等效构造不脱离本公开内容的精神和范围，而且他们可以在其中做出各种变化、替换和更改，而不脱离本公开内容的精神和范围。

Claims (20)

1.一种半导体器件，包括：
衬底；
在所述衬底之上交替堆叠的字线层和绝缘层的堆叠层；以及
形成于所述堆叠层的第一阵列区和第二阵列区中的沟道结构，所述第一阵列区和所述第二阵列区位于所述堆叠层的相反侧处，其中，
第一阶梯形成于所述衬底之上的所述堆叠层的连接区中，所述连接区布置在所述第一阵列区与所述第二阵列区之间，
第二阶梯形成于所述衬底之上的所述堆叠层的所述连接区中，以及
所述堆叠层中的所述连接区包括处于所述第一阶梯与所述第二阶梯之间的隔离区。
2.根据权利要求1所述的半导体器件，其中，
所述第一阶梯具有第一梯级和第二梯级，所述第一梯级具有第一下台阶方向，并且所述第二梯级具有第二下台阶方向，所述第一下台阶方向与所述第二下台阶方向相反，以及
所述第一梯级和所述第二梯级在第一共享梯级处会合。
3.根据权利要求2所述的半导体器件，其中，所述第一梯级和所述第二梯级进一步具有第三下台阶方向。
4.根据权利要求3所述的半导体器件，其中，
所述第二阶梯具有第三梯级和第四梯级，所述第三梯级具有所述第一下台阶方向，并且所述第四梯级具有所述第二下台阶方向，以及
所述第三梯级和所述第四梯级在第二共享梯级处会合。
5.根据权利要求4所述的半导体器件，其中，所述第三梯级和所述第四梯级进一步具有与所述第三下台阶方向相反的第四下台阶方向。
6.根据权利要求1所述的半导体器件，其中，所述隔离区进一步包括位于所述隔离区的相反末端处的第一部分和第二部分，以及位于所述第一部分与所述第二部分之间的第三部分，其中：
所述第一阶梯布置在所述第一部分与所述第二部分之间并且沿着所述第三部分延伸；
所述第二阶梯布置在所述第一部分与所述第二部分之间并且沿着所述第三部分延伸；以及
所述第一阶梯和所述第二阶梯通过所述第三部分相互隔开。
7.根据权利要求6所述的半导体器件，其中，所述第一阶梯中的每个梯级具有与处于所述隔离区的相反侧上的第二阶梯中的梯级的高度相比要小的高度。
8.根据权利要求6所述的半导体器件，其中，所述隔离区的所述第一部分和所述第二部分具有相同的宽度，并且所述第三部分具有小于所述第一部分和所述第二部分的宽度。
9.根据权利要求1所述的半导体器件，其中，所述第二阶梯中的最上梯级与所述隔离区具有相同高度。
10.根据权利要求1所述的半导体器件，进一步包括：
形成于所述第一阶梯上并且连接至所述第一阶梯中的字线层的第一接触结构；以及
形成于所述第二阶梯上并且连接至所述第二阶梯中的字线层的第二接触结构。
11.一种用于制作半导体器件的方法，包括：
形成由交替设置在所述半导体器件的衬底之上的牺牲字线层和绝缘层构成的初始堆叠层；
在所述初始堆叠层的连接区的第一阶梯区中形成第一阶梯；以及
在所述初始堆叠层的所述连接区的第二阶梯区中形成第二阶梯；其中，
所述初始堆叠层的所述连接区包括处于所述第一阶梯与所述第二阶梯之间的隔离区，以及
所述连接区位于处在所述初始堆叠层的相反侧处的阵列区之间。
12.根据权利要求11所述的方法，其中，所述在所述连接区的所述第一阶梯区中形成所述第一阶梯包括：
移除所述连接区的所述第一阶梯区中的所述牺牲字线层和所述绝缘层中的一者或多者；
对所述第一阶梯区中的所述牺牲字线层和所述绝缘层中的至少一者进行整形，以形成具有第一下台阶方向的第一梯级，所述第一梯级将所述第一阶梯区分成第一区段和第二区段；
对所述第一阶梯区中的所述牺牲字线层和所述绝缘层中的至少一者进行整形，以形成具有第二下台阶方向的梯级；以及
对所述第一阶梯区中的所述牺牲字线层和所述绝缘层依次执行抗蚀剂修整工艺和蚀刻工艺，以形成所述第一阶梯区中的所述第一阶梯。
13.根据权利要求12所述的方法，其中，所述在所述连接区的所述第二阶梯区中形成所述第二阶梯包括：
对所述连接区的所述第二阶梯区中的所述牺牲字线层和所述绝缘层中的至少一者进行整形，以形成具有所述第一下台阶方向的第二梯级，所述第二梯级将所述第二阶梯区划分成第三区段和第四区段；
对所述第二阶梯区中的所述牺牲字线层和所述绝缘层的中的至少一者进行整形，以形成具有与所述第二下台阶方向相反的第三下台阶方向的梯级；以及
对所述第二阶梯区中的所述牺牲字线层和所述绝缘层依次执行抗蚀剂修整工艺和蚀刻工艺，以形成所述第二阶梯区中的所述第二阶梯。
14.根据权利要求13所述的方法，其中，所述第一阶梯包括处于所述第一区段中的具有第四下台阶方向的第一梯级，以及处于所述第二区段中的具有所述第一下台阶方向的第二梯级，所述第一梯级和所述第二梯级在第一共享梯级处会合，并且所述第四下台阶方向与所述第一下台阶方向相反。
15.根据权利要求14所述的方法，其中，所述第二阶梯包括处于所述第三区段中的具有所述第四下台阶方向的第三梯级，以及处于所述第四区段中的具有所述第一下台阶方向的第四梯级，所述第三梯级和所述第四梯级在第二共享梯级处会合。
16.根据权利要求15所述的方法，其中，所述第三梯级和所述第四梯级进一步具有所述第三下台阶方向。
17.根据权利要求15所述的方法，其中，所述第一梯级和所述第二梯级进一步具有所述第二下台阶方向。
18.根据权利要求11所述的方法，还包括：
在所述初始堆叠层的所述阵列区中形成沟道结构，所述沟道结构从所述衬底延伸并且延伸穿过所述初始堆叠层的所述阵列区中的所述牺牲字线层和所述绝缘层；
利用字线层代替所述牺牲字线层；以及
在所述第一阶梯上形成第一接触结构并且在所述第二阶梯上形成第二接触结构，所述第一接触结构连接至所述第一阶梯中的字线层，所述第二接触结构连接至所述第二阶梯中的字线层。
19.根据权利要求11所述的方法，其中，所述隔离区进一步包括位于所述隔离区的末端处的第一部分和第二部分，以及位于所述第一部分与所述第二部分之间的第三部分，其中：
所述第一阶梯布置在所述第一部分与所述第二部分之间并且沿着所述第三部分延伸；
所述第二阶梯布置在所述第一部分与所述第二部分之间并且沿着所述第三部分延伸；并且
所述第一阶梯和所述第二阶梯通过所述第三部分相互隔开。
20.根据权利要求11所述的方法，其中，所述第一阶梯中的每个梯级具有与处于所述隔离区的相反侧处的所述第二阶梯中的梯级的高度相比要小的高度。
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