CN110085594A - 三维半导体存储器装置 - Google Patents

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Abstract

提供了一种三维半导体存储器装置，所述三维半导体存储器装置包括：栅极堆叠结构，位于基体基底上，所述栅极堆叠结构包括在与基体基底的表面垂直的方向上堆叠并且彼此分隔开的栅电极；贯通区，贯穿栅极堆叠结构并且被栅极堆叠结构围绕；以及第一垂直通道结构和第二垂直通道结构，位于贯通区的两侧上并且贯穿栅极堆叠结构，其中，贯通区位于第一垂直通道结构和第二垂直通道结构之间。

Description

三维半导体存储器装置
于2018年1月26日在韩国知识产权局提交的第10-2018-0010146号且 发明名称为“三维半导体存储器装置(Three-Dimensional Semiconductor Memory Device)”的韩国专利申请通过引用全部包含于此。
技术领域
实施例涉及一种三维半导体存储器装置。
背景技术
已经开发了包括在垂直于半导体基底的表面的方向上堆叠的栅电极的半 导体装置。为了使得半导体装置高度集成，已经增加了堆叠的栅电极的数量。
发明内容
可以通过提供一种三维半导体存储器装置来实现实施例，所述三维半导 体存储器装置包括：栅极堆叠结构，位于基体基底上，所述栅极堆叠结构包 括在与基体基底的表面垂直的方向上堆叠并且彼此分隔开的栅电极；贯通区， 贯穿栅极堆叠结构并且被栅极堆叠结构围绕；以及第一垂直通道结构和第二 垂直通道结构，位于贯通区的两侧上并且贯穿栅极堆叠结构，其中，贯通区 位于第一垂直通道结构和第二垂直通道结构之间。
可以通过提供一种三维半导体存储器装置来实现实施例，所述三维半导 体存储器装置包括：第一外部阶梯区和第二外部阶梯区，位于基体基底上； 多个存储器单元阵列区，位于第一外部阶梯区与第二外部阶梯区之间；内部 阶梯区，位于所述多个存储器单元阵列区之间；栅极堆叠结构，位于所述多 个存储器单元阵列区中，栅极堆叠结构延伸到第一外部阶梯区、第二外部阶 梯区和内部阶梯区；以及贯通区，在内部阶梯区中贯穿栅极堆叠结构。
可以通过提供一种三维半导体存储器装置来实现实施例，所述三维半导 体存储器装置包括：栅极堆叠结构，位于基体基底上；以及贯通区，贯穿栅 极堆叠结构，贯通区被栅极堆叠结构围绕，其中，栅极堆叠结构包括在与基 体基底的表面平行的第一方向上延伸的字线以及第一选择线和第二选择线， 第一选择线和第二选择线位于字线上，字线包括内部接触区，内部接触区具 有朝向贯通区沿第一方向向下步进的阶梯的形状和朝向贯通区沿第二方向向 下步进的阶梯的形状，并且第二方向平行于基体基底的表面并且垂直于第一 方向。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是清 楚的，在附图中：
图1示出了根据示例实施例的三维(3D)半导体存储器装置的示意性框 图；
图2示出了根据示例实施例的3D半导体存储器装置的存储器单元阵列 区的示例的电路图；
图3示出了根据示例实施例的3D半导体存储器装置的示例的平面图；
图4示出了根据示例实施例的3D半导体存储器装置的示例的透视图；
图5A至图5C示出了根据示例实施例的3D半导体存储器装置的示例的 剖视图；
图6A至图6C示出了根据示例实施例的3D半导体存储器装置的变型的 剖视图；
图7A示出了根据示例实施例的3D半导体存储器装置的示例的剖视图；
图7B示出了根据示例实施例的3D半导体存储器装置的示例的剖视图；
图8示出了根据示例实施例的3D半导体存储器装置的示例的剖视图；
图9A示出了根据示例实施例的3D半导体存储器装置的示例的剖视图；
图9B示出了根据示例实施例的3D半导体存储器装置的示例的剖视图；
图10A示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图10B示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图11A示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图11B示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图11C示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图12示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图13至图15示出了根据示例实施例的3D半导体存储器装置的变型的 视图；
图16A示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图16B示出了根据示例实施例的3D半导体存储器装置的变型的透视图；
图16C示出了根据示例实施例的3D半导体存储器装置的变型的透视图；
图17A示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图17B示出了根据示例实施例的3D半导体存储器装置的变型的透视图；
图17C示出了根据示例实施例的3D半导体存储器装置的变型的透视图；
图18示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图19示出了根据示例实施例的3D半导体存储器装置的变型的平面图；
图20示出了根据示例实施例的3D半导体存储器装置的变型的剖视图；
图21示出了根据示例实施例的3D半导体存储器装置的变型的透视图；
图22A示出了根据示例实施例的3D半导体存储器装置的变型的透视图；
图22B示出了图22A的部分的局部放大视图；
图23A和图23B示出了根据示例实施例的3D半导体存储器装置的变型 的剖视图；
图24A和图24B示出了根据示例实施例的形成3D半导体存储器装置的 方法的流程图；以及
图25和图26示出了根据示例实施例的形成3D半导体存储器装置的方 法的阶段的透视图。
具体实施方式
将参照图1描述根据实施例的三维(3D)半导体存储器装置的示例。图 1示出了根据示例实施例的半导体装置的示意性框图。
参照图1，根据示例实施例的3D半导体存储器装置10可以包括存储器 单元阵列区20和控制逻辑区30。存储器单元阵列区20可以包括多个存储器 块BLK，每个存储器块BLK可以包括多个存储器单元。控制逻辑区30可以 包括行解码器32、页缓冲器34和控制电路36。
存储器单元阵列区20中的多个存储器单元可以通过串选择线SSL、多条 字线WL和地选择线GSL来连接到行解码器32，并且可以经由位线BL连接 到页缓冲器34。
在实施方式中，布置在同一行中的多个存储器单元可以连接到同一字线WL，布置在同一列中的多个存储器单元可以连接到同一位线BL。
行解码器32可以解码输入地址以产生并且传输字线WL的驱动信号。在 控制电路36的控制下，行解码器32可以将由控制电路36的电压产生电路产 生的字线电压提供给字线WL之中的选择的字线WL或字线WL之中的未被 选择的字线WL。
页缓冲器34可以通过位线BL连接到存储器单元阵列区20以读取存储 在存储器单元中的数据。页缓冲器34可以根据操作模式临时存储将要存储在 存储器单元中的数据，或者可以感测存储器单元中存储的数据。页缓冲器34 可以包括列解码器和感测放大器。
列解码器可以选择性地激活存储器单元阵列区20的位线BL。感测放大 器可以在读取操作期间感测通过列解码器选择的位线BL的电压并且读取存 储在选择的存储器单元中的数据。控制电路36可以控制行解码器32和页缓 冲器34的操作。控制电路36可以接收从外部传输的控制信号和外部电压， 并且根据接收的控制信号来操作。控制电路36可以包括使用外部电压产生内 部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压产生 电路。控制电路36可以响应于控制信号来控制读取操作、写入操作和/或擦 除操作。另外，控制电路36可以包括输入/输出电路。输入/输出电路可以在 编程操作期间接收数据DATA并将数据DATA传输到页缓冲器34，并且在读 取操作期间将从页缓冲器34接收的数据DATA输出到外部。
将参照图2描述3D半导体存储器装置(图1中的10)的存储器单元阵 列区(图1中的20)的每个存储器块BLK的电路的示例。图2示出了存储 器单元阵列区(图1中的20)的示例的电路图。
参照图2，存储器单元阵列区20的存储器块BLK中的每个可以包括彼 此串联连接的存储器单元MC以及串联连接到存储器单元MC的两端的第一 选择晶体管ST1和第二选择晶体管ST2。
第一选择晶体管ST1和第二选择晶体管ST2以及在第一选择晶体管ST1 与第二选择晶体管ST2之间的存储器单元MC可以构成存储器串S。彼此串 联连接的存储器单元MC可以分别连接到用于选择存储器单元MC的字线 WL。
第一选择晶体管ST1的栅极端子可以连接到第一选择线SL1，第一选择 晶体管ST1的源极端子可以连接到共源极线CSL。第二选择晶体管ST2的栅 极端子可以连接到第二选择线SL2，第二选择晶体管ST2的源极端子可以连 接到存储器单元MC中的每个的漏极端子。
在实施方式中，第一选择晶体管ST1可以是地选择晶体管，第二选择晶 体管ST2可以是串选择晶体管。
在实施方式中，第一选择线SL1可以是地选择线(图1中的GSL)，第 二选择线SL2可以是串选择线(图1中的SSL)。
尽管在图2中示出了一个第一选择晶体管ST1和一个第二选择晶体管 ST2连接到彼此串联(一个接一个地)连接的存储器单元MC的结构，但是 多个第一选择晶体管ST1或多个第二选择晶体管ST2也可以连接到存储器单 元MC。
在实施方式中，第一虚设线DL1可以设置在字线WL之中的最下面的字 线与第一选择线SL1之间，第二虚设线DL2可以设置在最上面的字线WL与 第二选择线SL2之间。可以设置一条或多条第一虚设线DL1，并且可以设置 一条或多条第二虚设线DL2。
第二选择晶体管ST2的漏极端子可以连接到位线BL。当信号通过第二 选择线SL2施加到第二选择晶体管ST2的栅极端子时，通过位线BL施加的 信号传输到彼此串联连接的存储器单元MC，从而执行数据读取或写入操作。 此外，通过经由基底施加预定的擦除电压，可以执行用来擦除在存储器单元 MC中写入的数据的擦除操作。
根据示例实施例的半导体装置可以包括至少一个虚设串DS。虚设串DS 可以是包括与位线BL电隔离的虚设通道的串。
接下来，将描述根据示例实施例的3D半导体存储器装置的示例。首先， 参照图3、图4、图5A、图5B和图5C描述根据示例实施例的3D半导体存 储器装置的示例。图3示出了根据示例实施例的3D半导体存储器装置的示 例的平面图，图4示出了根据示例实施例的3D半导体存储器装置的示例的 透视图，图5A至图5C示出了根据示例实施例的3D半导体存储器装置的示 例的剖视图。在图5A至图5C中，图5A示出了沿图3的线I-I'截取的区域的 剖视图，图5B示出了沿图3的线II-II'截取的区域的剖视图，图5C示出了沿 图3的线III-III'截取的区域的剖视图。
参照图3、图4、图5A、图5B和图5C，包括外围电路107的下结构110 可以设置在下基底105上。下基底105可以是可由诸如单晶硅等的半导体材 料形成的半导体基底。
下结构110可以包括覆盖外围电路107的下绝缘件109。外围电路107 可以是可在图1中示出的控制逻辑区30(图1中的30)中形成的电路。外围 电路107可以包括电连接外围晶体管的外围线，以构成外围晶体管和电路。 下绝缘件109可以由诸如氧化硅等的绝缘材料形成。
基体基底115可以设置在下结构110上。基体基底115可以是可由诸如 多晶硅的半导体材料形成的半导体基底。
填隙绝缘层(也被称间隙填充绝缘层)117可以设置在贯穿基体基底115 的孔117h中。填隙绝缘层117可以贯穿基体基底115的至少一部分。可以设 置围绕基体基底115的侧表面的中间绝缘层119。填隙绝缘层117和中间绝缘 层119可以由诸如氧化硅的绝缘材料形成。
在第一方向X上按顺序布置的存储器单元阵列区MA1和MA2可以设置 在基体基底115上。存储器单元阵列区MA1和MA2可以包括第一存储器单 元阵列区MA1和第二存储器单元阵列区MA2。第一存储器单元阵列区MA1 和第二存储器单元阵列区MA2中的每个可以对应于上面参照图1描述的存储 器单元阵列区(图1中的20)。
内部阶梯区C_ST可以设置在第一存储器单元阵列区MA1与第二存储器 单元阵列区MA2之间。
可以设置与内部阶梯区C_ST面对或相对的第一外部阶梯区E_ST1，并 且具有置于其间的第一存储器单元阵列区MA1。例如，第一存储器单元阵列 区MA1可以设置在内部阶梯区C_ST与第一外部阶梯区E_ST1之间。
可以设置与内部阶梯区C_ST面对或相对的第二外部阶梯区E_ST2，并 且具有置于其间的第二存储器单元阵列区MA2。例如，第二存储器单元阵列 区MA2可以设置在内部阶梯区C_ST与第二外部阶梯区E_ST2之间。
在实施方式中，可以在第一方向X上依次布置第一外部阶梯区E_ST1、 内部阶梯区C_ST和第二外部阶梯区E_ST2。
在平面上观看时，可以设置在与第一方向X垂直的第二方向Y上布置并 且彼此面对或相对的虚设阶梯区D_ST。第一存储器单元阵列区MA1和第二 存储器单元阵列区MA2、第一外部阶梯区E_ST1、内部阶梯区C_ST和第二 外部阶梯区E_ST2可以设置在虚设阶梯区D_ST之间。
贯通区TH可以设置在内部阶梯区C_ST中。
在实施方式中，堆叠结构(或称为栅极堆叠结构)GS可以设置在多个存 储器单元阵列区(例如，在第一存储器单元阵列区MA1和第二存储器单元阵 列区MA2中)中并且延伸到第一外部阶梯区E_ST1和第二外部阶梯区E_ST2。 贯通区TH中的每个可以在内部阶梯区C_ST中或在内部阶梯区C_ST处贯穿 栅极堆叠结构GS，并且可被栅极堆叠结构GS围绕。在同一平面上，贯通区 TH可以被一个中间栅电极G_M(例如，一条字线WL)围绕。
栅极堆叠结构GS可以包括在与基体基底115的表面垂直的第三方向Z 上顺序堆叠在基体基底115上并且彼此分隔开的栅电极G_L、G_M和G_U。
栅电极G_L、G_M和G_U可以在第一存储器单元阵列区MA1和第二存 储器单元阵列区MA2中顺序地堆叠，可以彼此分隔开，并且可以延伸到内部 阶梯区C_ST以及第一外部阶梯区E_ST1和第二外部阶梯区E_ST2。栅电极 G_L、G_M和G_U可以由包括掺杂的多晶硅、诸如氮化钛的金属氮化物和诸 如钨的金属中的至少一种的导电材料形成。
栅电极G_L、G_M和G_U可以包括下栅电极G_L、在下栅电极G_L上 的中间栅电极G_M以及在中间栅电极G_M上的上栅电极G_U。在实施方式 中，上栅电极G_U可以在第三方向Z上仅具有一个电极。在实施方式中，上 栅电极G_U可以包括在第三方向Z上彼此分隔开的多个电极。上栅电极G_U 可以包括第一存储器单元阵列区MA1中的第一上栅电极G_U1和第二存储器 单元阵列区MA2中的第二上栅电极G_U2，第一上栅电极G_U1和第二上栅 电极G_U2可以彼此分隔开且彼此面对，并且贯通区TH置于第一上栅电极 G_U1与第二上栅电极G_U2之间。
下栅电极G_L可以是如上参照图2描述的第一选择线(图2中的SL1)， 上栅电极G_U可以是如上参照图2描述的第二选择线(图2中的SL2)。因 此，如上参照图2所述，下栅电极G_L和第一选择线(图2中的SL1)可以 是地选择线(图1中的GSL)，上栅电极G_U和第二选择线SL2可以是串选 择线(图1中的SSL)。下栅电极G_L可以被称为下选择线，上栅电极G_U 可以被称为上选择线。
中间栅电极G_M可以是如上参照图2描述的字线(图2中的WL)。在 下文中，对中间栅电极G_M的描述可以用将要被描述或理解的字线(图2 中的WL)来替代。
在设置在同一平面上的栅电极G_L、G_M和G_U之中，栅电极G_L、G_M和G_U中的一些可以在内部阶梯区C_ST中或在内部阶梯区C_ST处彼 此分隔开，栅电极G_L、G_M和G_U中的其它栅电极可以在内部阶梯区C_ST 中或内部阶梯区C_ST处彼此连接。例如，上栅电极G_U可以在内部阶梯区 C_ST中彼此分隔开，中间栅电极G_M和下栅电极G_L可以在内部阶梯区C_ST中(例如，如图4中所示，沿着内部阶梯区C_ST的外侧)彼此连接。
可以设置在第一方向X上延伸的主分离结构MS。主分离结构MS可以 呈在平面图中彼此平行的线的形式，并且可以在第二方向Y上分离栅极堆叠 结构GS。栅极堆叠结构GS可以是在第一方向X上延伸的线，并且可以在第 二方向Y上被主分离结构MS分离。第一存储器单元阵列区MA1和第二存 储器单元阵列区MA2以及第一外部阶梯区E_ST1和第二外部阶梯区E_ST2 可以设置在主分离结构MS之间。在实施方式中，内部阶梯区C_ST可以设 置在主分离结构MS之间。
在实施方式中，在第一存储器单元阵列区MA1和第二存储器单元阵列 区MA2中的每个中，存储器块BLK(诸如上面参照图1描述的存储器块BLK) 可以设置在彼此相邻的一对主分离结构MS之间。例如，一对主分离结构MS 可以用于将存储器块BLK彼此分离开。
在实施方式中，贯通区TH中的任意一个可以设置在彼此相邻的一对主 分离结构MS之间并且在彼此面对的存储器块BLK之间。例如，贯通区TH 中的任意一个可以形成在第一存储器单元阵列区MA1中的存储器块BLK中 的任意一个与第二存储器单元阵列区MA2中的存储器块BLK中的任意一个 之间。
在实施方式中，多个内部阶梯区C_ST可以在平面上沿第二方向Y布置。 在实施方式中，一个内部阶梯区C_ST可以设置在沿第一方向X彼此相邻的 一对存储器块BLK之间。
辅助分离结构SS可以设置在主分离结构MS之间。辅助分离结构SS可 以包括在第一方向X上依次布置的部分。例如，辅助分离结构SS可以包括 存储器隔离部分SSm、边缘隔离部分SSe和中间分离结构SSc，所述存储器 隔离部分SSm横穿第一存储器单元阵列区MA1和第二存储器单元阵列区 MA2，所述边缘隔离部分SSe以面对的方式与存储器隔离部分SSm的端部分 离开并且设置在第一外部阶梯区E_ST1和第二外部阶梯区E_ST2中，所述中 间分离结构SSc以面对的方式与存储器隔离部分SSm的端部分离开并且设置 在内部阶梯区C_ST中。贯通区TH可以设置在内部阶梯区C_ST的中间中。
在位于彼此相邻的一对主分离结构MS之间的同一平面中，多个上栅电 极G_U可以在第二方向Y上顺序地布置并且彼此分离开。例如，在彼此相邻 的一对主分离结构MS之间，多个上栅电极G_U可以形成为被设置在该对主 分离结构MS之间的辅助分离结构SS以及设置在辅助分离结构SS与主分离 结构MS之间的绝缘线IL分离开。这里，绝缘线IL可以设置在中间栅电极 G_M上。绝缘线IL可以设置在横穿上栅电极G_U的绝缘线沟槽(图4中的 IL_T)中。
栅极堆叠结构GS可以具有栅极接触区C_Ua、C_Ub、C_Ma、C_Mb、 C_La和C_Lb。
栅极接触区C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb可以包括设置 在第一外部阶梯区E_ST1中的第一外部栅极接触区(或称为第一外部接触区)、 设置在第二外部阶梯区E_ST2中的第二外部栅极接触区(或称为第二外部接 触区)以及设置在内部阶梯区C_ST中的内部栅极接触区(或称为内部接触 区)。栅极接触区C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb可以包括上 栅电极G_U的内部上接触区C_Ua和外部上接触区C_Ub、中间栅电极G_M 的内部中间接触区C_Ma和外部中间接触区C_Mb以及下栅电极G_L的内部 下接触区C_La和外部下接触区C_Lb。例如，上栅电极G_U可以具有位于内 部阶梯区C_ST中的内部上接触区C_Ua以及位于第一外部阶梯区E_ST1和 第二外部阶梯区E_ST2中的外部上接触区C_Ub。中间栅电极G_M可以具有 位于内部阶梯区C_ST中的内部中间接触区C_Ma以及位于第一外部阶梯区 E_ST1和第二外部阶梯区E_ST2中的外部中间接触区C_Mb。下栅电极G_L 可以具有位于内部阶梯区C_ST中的内部下接触区C_La以及位于第一外部阶 梯区E_ST1和第二外部阶梯区E_ST2中的外部下接触区C_Lb。内部下接触 区C_La、内部中间接触区C_Ma和内部上接触区C_Ua可以形成沿着朝向贯 通区TH的方向向下降低或向下步进的中间阶梯。例如，可由内部下接触区C_La、内部中间接触区C_Ma和内部上接触区C_Ua组成的中间阶梯可以包 括沿第一方向X向下步进的阶梯和沿第二方向Y向下步进的阶梯。
外部下接触区C_Lb、外部中间接触区C_Mb和外部上接触区C_Ub可以 形成以阶梯形状布置的边缘阶梯。因此，可由外部下接触区C_Lb、外部中间 接触区C_Mb和外部上接触区C_Ub组成的边缘阶梯可以包括可沿远离第一 存储器单元阵列区MA1和第二存储器单元阵列区MA2的第一方向X向下步 进的阶梯。内部中间接触区C_Ma和外部中间接触区C_Mb以及内部下接触 区C_La和外部下接触区C_Lb可以是不与位于相对上侧上的栅电极叠置的区域。
在彼此相邻的一对主分离结构MS之间，中间栅电极G_M和下栅电极 G_L可以通过在辅助分离结构SS的面对的端部之间的连接区(图4的IR) 在同一平面上电连接以用作单个栅电极。例如，在图4中，由SS_T表示的 部分可以是可以形成有辅助分离结构SS的辅助隔离槽SS_T，前述辅助分离 结构SS可以布置在辅助隔离槽SS_T中。
垂直通道结构VS可以设置在第一存储器单元阵列区MA1和第二存储器 单元阵列区MA2中。垂直通道结构VS可以包括设置在第一存储器单元阵列 区MA1中的第一垂直通道结构VS1和设置在第二存储器单元阵列区MA2中 的第二垂直通道结构VS2。垂直通道结构VS可以设置在基体基底115上并 且可以贯穿栅极堆叠结构GS。
第一垂直通道结构VS1可以设置在第一外部阶梯区E_ST1的第一外部接 触区与内部阶梯区C_ST的内部接触区之间，第二垂直通道结构VS2可以设 置在第二外部阶梯区E_ST2的栅极接触区(或称为第二外部接触区)与内部 阶梯区C_ST的内部接触区之间。
如上参照图1和图2描述的位线BL可以设置在垂直通道结构VS上。位 线接触插塞B_P可以设置在位线BL与垂直通道结构VS之间。
栅极堆叠结构GS可以电连接到在下结构110中的外围电路107。
栅极接触插塞G_Pa和G_Pb可以设置在栅极堆叠结构GS的栅极接触区 C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb上。外围接触插塞P_Pa和P_Pb 可以设置在外围电路107上。
栅极接触插塞G_Pa和G_Pb可以包括通过贯通区TH电连接到外围电路 107的内部栅极接触插塞G_Pa以及通过基体基底115的外部电连接到外围电 路107的外部栅极接触插塞G_Pb。
外围接触插塞P_Pa和P_Pb可以包括通过贯通区TH电连接到外围电路 107的内部外围接触插塞P_Pa以及通过基体基底115的外部电连接到外围电 路107的外部外围接触插塞P_Pb。
可以设置将内部栅极接触插塞G_Pa和内部外围接触插塞P_Pa电连接的 内部栅极连接线G_Ia以及将外部栅极接触插塞G_Pb和外部外围接触插塞 P_Pb电连接的外部栅极连接线G_Ib。
栅极堆叠结构GS的栅电极G_L、G_M和G_U可以通过内部栅极接触 插塞G_Pa和外部栅极接触插塞G_Pb、内部外围接触插塞P_Pa和外部外围 接触插塞P_Pb以及内部栅极连接线G_Ia和外部栅极连接线G_Ib电连接到外 围电路107。在实施方式中，栅极堆叠结构GS的一部分可以通过第一外部阶 梯区E_ST1和第二外部阶梯区E_ST2电连接到外围电路107。
在实施方式中，栅极堆叠结构GS中的一些可以通过内部阶梯区C_ST 电连接到外围电路107。
在实施方式中，栅极堆叠结构GS的一部分可以通过第一外部阶梯区 E_ST1和第二外部阶梯区E_ST2以及内部阶梯区C_ST连接到外围电路107。
在实施方式中，上栅电极G_U可以通过在内部上接触区C_Ua上的内部 栅极接触插塞G_Pa、通过贯通区TH电连接到外围电路107的内部外围接触 插塞P_Pa以及使内部栅极接触插塞G_Pa与内部外围接触插塞P_Pa电连接 的内部栅极连接线G_Ia，来电连接到外围电路107。
在实施方式中，中间栅电极G_M和下栅电极G_L中的至少一些可以通 过在内部中间接触区C_Ma或内部下接触区C_La上的内部栅极接触插塞 G_Pa、通过贯通区TH电连接到外围电路107的内部外围接触插塞P_Pa以及 使内部栅极接触插塞G_Pa与内部外围接触插塞P_Pa电连接的内部栅极连接 线G_Ia，来电连接到外围电路107。
在实施方式中，中间栅电极G_M和下栅电极G_L中的至少一些可以通 过在外部中间接触区C_Mb或外部下接触区C_Lb上的外部栅极接触插塞 G_Pb、设置在基体基底115外部并且电连接到外围电路107的外部外围接触 插塞P_Pb以及使外部栅极接触插塞G_Pb和外部外围接触插塞P_Pb电连接 的外部栅极连接线G_Ib，来电连接到外围电路107。
在实施方式中，包括第一存储器单元阵列区MA1和第二存储器单元阵 列区MA2的存储器单元阵列区、内部阶梯区C_ST以及外部阶梯区E_ST1 和E_ST2可以设置在可由多晶硅形成的基体基底115上。在实施方式中，如 图6A、图6B和图6C中所示，包括第一存储器单元阵列区MA1和第二存储 器单元阵列区MA2的存储器单元阵列区、内部阶梯区C_ST以及外部阶梯区 E_ST1和E_ST2可以设置在可由单晶硅形成的基体基底115a上。图6A示出 了与图5A对应的剖视图，图6B示出了与图5B对应的剖视图，图6C示出 了与图5C对应的剖视图。
将参照图7A描述如上参照图3至图5C描述的垂直通道结构VS的示例 和栅极堆叠结构GS的示例。图7A示出了如上参照图3至图5C描述的垂直 通道结构VS的示例的示意性剖视图。
参照图3至图5C以及图7A，包括栅电极G_L、G_M和G_U的栅极堆 叠结构GS可以如上描述设置在基体基底115上。
垂直通道结构VS中的每个可以贯穿栅极堆叠结构GS。垂直通道结构 VS可以设置在贯穿栅极堆叠结构GS的通道孔(图4中的CH)中。
垂直通道结构VS中的每个可以包括在与基体基底115的表面垂直的方 向上延伸并且贯穿栅极堆叠结构GS的绝缘芯层148、覆盖绝缘芯层148的侧 表面和底表面的通道半导体层146、围绕通道半导体层146的外侧的第一栅 极电介质140以及设置在绝缘芯层148上并且电连接到通道半导体层146的 垫层150。
在实施方式中，绝缘材料INS可以设置在栅极堆叠结构GS的上部和下 部上以及栅电极G_L、G_M和G_U之间。绝缘材料INS可以由氧化硅形成。 垂直通道结构VS中的每个可以贯穿绝缘材料INS和栅极堆叠结构GS。
在实施方式中，第二栅极电介质168可以设置在栅电极G_L、G_M和 G_U与垂直通道结构VS之间，并且设置在栅电极G_L、G_M和G_U与绝 缘材料INS之间。
通道半导体层146可以电连接到基体基底115。通道半导体层146可以 由诸如硅等的半导体材料形成。垫层150可以由具有N型导电性的掺杂的多 晶硅形成。绝缘芯层148可以由诸如氧化硅的绝缘材料形成。
第一栅极电介质140和第二栅极电介质168中的任意一个可以包括能够 存储数据的层。在实施方式中，第一栅极电介质140可以包括能够存储数据 的层。在实施方式中，第二栅极电介质168可以包括能够存储数据的层。在 下文中，将描述第一栅极电介质140包括能够存储数据的层的示例。
第一栅极电介质140可以包括隧道电介质144、数据存储层143和阻挡 电介质142。数据存储层143可以设置在隧道电介质144与阻挡电介质142 之间。隧道电介质144可以与通道半导体层146相邻，阻挡电介质142可以 与栅极堆叠结构GS相邻。
隧道电介质144可以包括氧化硅和/或掺杂杂质的氧化硅。阻挡电介质 142可以包括氧化硅和/或高k电介质。数据存储层143可以是在通道半导体 层146与中间栅电极G_M之间的用于存储数据的层。在实施方式中，根据诸 如闪存装置等的非易失性存储器装置的操作条件，数据存储层143可以由能 够捕获从通道半导体层146通过隧道电介质144注入的电子并保留电子的材 料或者能够将数据存储层143中捕获的电子擦除的材料(例如，氮化硅)形 成。第二栅极电介质168可以包括高k电介质(例如，AlO等)。
数据存储层143可以在面对栅极堆叠结构GS中的与上面参照图1和图2 描述的字线(图1和图2中的WL)对应的中间栅电极G_M的区域中存储数 据。在垂直通道结构VS中的数据存储层143中用于存储数据的区域可以布 置在与基体基底115的表面垂直的方向上，并且构成上面参照图2描述的存 储器单元MC。
在实施方式中，通道半导体层146可以直接连接到基体基底115。将参 照图7B描述垂直通道结构VS的变型。图7B示出了用于解释根据示例实施 例的3D半导体存储器装置中的垂直通道结构的变型的概念剖视图。
参照图7B，垂直通道结构VS可以包括面对栅极堆叠结构GS的栅电极 G_L、G_M和G_U之中最靠近基体基底115的下栅电极G_L的下通道半导 体层135。下通道半导体层135可以设置在比中间栅电极G_M更低的水平(例 如，更靠近基体基底115)处。
垂直通道结构VS可以包括在下通道半导体层135上的绝缘芯层148'、 覆盖绝缘芯层148'的侧表面和底表面的上通道半导体层146'、围绕上通道半 导体层146'的外侧的第一栅极电介质140'以及在绝缘芯层148'上并且电连接 到上通道半导体层146'的垫层150。下通道半导体层135可以直接连接到基体 基底115并且可以由外延半导体层形成。上通道半导体层146'可以由诸如硅 的半导体材料形成。第一栅极电介质140'可以与上面参照图7A描述的第一栅 极电介质(图7A的140)基本相同。可以设置第二栅极电介质168，所述第二栅极电介质168置于垂直通道结构VS'与栅极堆叠结构GS之间并且延伸到 栅极堆叠结构GS的栅电极G_L、G_M和G_U的上表面和下表面。这里，第 二栅极电介质168与上面参照图7A描述的第二栅极电介质168相同。
将参照图8描述如上参照图3至图5C描述的主分离结构MS的示例和 栅极堆叠结构GS的示例。图8示出了如上参照图3至图5C描述的主分离结 构MS的示例的示意性剖视图。
参照图8以及图3至图5C，如上参照图3至图5C所述，栅极堆叠结构 GS可以包括栅电极G_L、G_M和G_U，主分离结构MS中的每个可以贯穿 栅极堆叠结构GS的栅电极G_L、G_M和G_U。
如上参照图7A所述，绝缘材料INS可以设置在栅极堆叠结构GS的上 部和下部上以及栅电极G_L、G_M和G_U之间。主分离结构MS中的每个 可以贯穿栅极堆叠结构GS的栅电极G_L、G_M和G_U以及绝缘材料INS。 可以设置在栅电极G_L、G_M和G_U与绝缘材料INS之间延伸的第二栅极 电介质168。
主分离结构MS中的每个可以包括导电图案176和覆盖导电图案176的 侧部的分隔件174。分隔件174可以由诸如氧化硅或氮化硅的绝缘材料形成。 分隔件174可以使导电图案176与栅极堆叠结构GS分隔开。导电图案176 可以由包括掺杂的多晶硅、诸如氮化钛的金属氮化物和诸如钨的金属中的至 少一种的导电材料形成。在实施方式中，导电图案176可被称作源极接触插 塞。在实施方式中，辅助分离结构(图3至图5C中的SS)可以由与主分离结构MS的结构相同的结构以及与主分离结构MS的材料相同的材料形成。
杂质区172可以位于基体基底115中并且位于主分离结构MS下方。杂 质区172的导电类型可以是N型，基体基底115的与杂质区172相邻的部分 的导电类型可以是P型。杂质区172可以是上面参照图1和图2描述的共源 极线(图2中的CSL)。
接下来，将参照图7A和图9A描述上面参照图3至图5C描述的栅极堆 叠结构GS的栅极接触区C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb的示 例。图9A示出了栅极堆叠结构GS以及栅极堆叠结构GS的栅极接触区C_Ua、 C_Ub、C_Ma、C_Mb、C_La和C_Lb的示例的示意性剖视图。
参照图7A和图9A以及图3至图5C，与图7A中描述的第二栅极电介 质168相同的第二栅极电介质168可以延伸到栅电极G_L、G_M和G_U的 端部以覆盖栅电极G_L、G_M和G_U的端部。
在实施方式中，栅电极G_L、G_M和G_U的栅极接触区C_Ua、C_Ub、 C_Ma、C_Mb、C_La和C_Lb可以具有与其它剩余区域的厚度相同的厚度。 将参照图9B描述栅电极G_L、G_M和G_U的栅极接触区C_Ua、C_Ub、C_Ma、 C_Mb、C_La和C_Lb的厚度的变型。
参照图9B，栅电极G_L、G_M和G_U之中的上栅电极G_U的接触区 C_Ua和C_Ub可以与上栅电极G_U的其它剩余区域相同。中间栅电极G_M 和下栅电极G_L可以具有具备增大的厚度的中间栅极接触区C_Ma和C_Mb 以及下栅极接触区C_La和C_Lb。例如，上栅电极G_U可以形成为具有预定 的厚度，中间栅电极G_M和下栅电极G_L可以在中间栅极接触区C_Ma和 C_Mb以及下栅极接触区C_La和C_Lb处具有增加的厚度。这样，具有增加 的厚度的中间栅极接触区C_Ma和C_Mb以及下栅极接触区C_La和C_Lb可 以帮助防止否则由于中间栅极接触区C_Ma和C_Mb以及下栅极接触区C_La 和C_Lb被上面参照图3至图5C描述的外围接触插塞(图3至图5C中的P_Pa、 P_Pb)贯穿而会发生的缺陷。
在实施方式中，在上面参照图3至图5C描述的内部阶梯区C_ST中，内 部中间接触区C_Ma和内部下接触区C_La可以具有矩形环形状。在实施方 式中，如图10A中所示，在内部阶梯区C_ST中，接触区C_M1中的至少一 些可以被修改为具有圆环形状。在实施方式中，如图10B中所示，在内部阶 梯区C_ST中，接触区C_M2中的至少一些可以被修改为具有多边形环形状 (例如，六边形等)。这里，图10A和图10B中的每个示出了在内部阶梯区 C_ST中的一些接触区的变型的平面图。
接下来，将参照图11A描述上面参照图3至图5C描述的内部阶梯区C_ST。 图11A示出了上面参照图3至图5C描述的内部阶梯区C_ST的变型的平面图。
参照图11A以及图3至图5C，内部中间接触区C_Ma可以包括在第二 方向Y上彼此面对的第一部分C_Ma1和第三部分C_Ma3以及在第一方向X 上彼此面对的第二部分C_Ma2和第四部分C_Ma4。第二部分C_Ma2和第四 部分C_Ma4可以邻近于存储器单元阵列区MA1和MA2。第一部分C_Ma1 和第三部分C_Ma3可以邻近于主分离结构MS。
在内部中间接触区C_Ma中，彼此分离开的多个辅助分离结构SS可以 设置在相邻的主分离结构MS之间。这里，“辅助分离结构”也可被称为“次 要分离结构”。
多个辅助分离结构SS可以设置在贯通区TH的两侧，并且可以包括中间 分离结构SSc和虚设辅助分离结构SSd，所述中间分离结构SSc横穿内部中 间接触区C_Ma的第二部分C_Ma2和第四部分C_Ma4，所述虚设辅助分离 结构SSd比中间分离结构SSc更靠近主分离结构MS。
虚设辅助分离结构SSd可以横穿第一部分C_Ma1和第三部分C_Ma3并 且横穿第二部分C_Ma2的一部分以及第四部分C_Ma4的一部分。
在实施方式中，虚设辅助分离结构SSd中的每个可以具有在存储器单元 阵列区MA1和MA2之间沿第一方向X延伸的一条线的形状。将分别参照图 11B和图11C描述虚设辅助分离结构SSd的变型。图11B和图11C示出了分 别示出图11A的虚设辅助分离结构SSd的变型的平面图。
在实施方式中，参照图11B，虚设辅助分离结构SSd'可以在第一方向X 上依次布置，并且可以具有在第一方向X上彼此分离开的多条线的形状。
在实施方式中，参照图11C，虚设辅助分离结构SSd”可以在第一方向X 上依次布置，可以具有在第一方向X上彼此分离开的多条线的形状，并且可 以在第二方向Y上彼此平行地布置。虚设辅助分离结构SSd”中的一些可以穿 过内部下接触区C_La。在实施方式中，虚设辅助分离结构SSd”可以设置在沿 第二方向Y布置的阶梯中的位于不同平面上的阶梯之间。例如，在沿第二方 向Y布置的阶梯中，所述阶梯中的任意一个可以与虚设辅助分离结构SSd” 中的任意一个相邻。将参照图12描述在辅助分离结构SS之中的横穿内部中 间接触区C_Ma的第一部分C_Ma1和第三部分C_Ma3的虚设辅助分离结构 SSd'的变型。
参照图12，虚设辅助分离结构SSd'的侧表面的部分SS_P可以在第二方 向Y上突出。例如，虚设辅助分离结构SSd'可以包括在第二方向Y上突出的 部分SS_P。
如上描述的内部阶梯区C_ST中的任意一个可以设置在沿第一方向X顺 序布置并且彼此面对的一对存储器块BLK之间。例如，内部阶梯区C_ST中 的任意一个可以位于第一存储器单元阵列区MA1中的任意一个存储器块 BLK与第二存储器单元阵列区MA2中的任意一个存储器块BLK之间。另外， 贯通区TH可以设置在内部阶梯区C_ST中，并且贯通区TH中的任意一个可 以位于第一存储器单元阵列区MA1中的任意一个存储器块BLK与第二存储 器单元阵列区MA2中的任意一个存储器块BLK之间。将参照图13至图15 描述内部阶梯区C_ST和贯通区TH可以被修改的示例。图13示出了根据示 例实施例的3D半导体存储器装置的变型的平面图，图14示出了根据示例实 施例的3D半导体存储器装置的变型的透视图，图15示出了沿图13的线IV-IV' 截取的区域的剖视图。在图13中，与图3的线I-I'和III-III'对应的区域与图5A和图5C的剖面区域基本相同，因此，将省略上面参照图5A和图5C描述 的内容。在图13至图15中，可以省略与上面描述的内容重复的内容的详细 描述，并且将主要描述上面描述的内容中可被修改的部分。因此，在下文中， 将直接引用上面描述的组件而没有额外的解释。
参照图13至图15，可以布置与上面描述的那些相同的下基底105、包括 外围电路107的下结构110、在下结构110上的基体基底115以及贯穿基体基 底115的填隙绝缘层117。与上面描述的那些相同的第一存储器单元阵列区 MA1和第二存储器单元阵列区MA2以及第一外部阶梯区E_ST1和第二外部 阶梯区E_ST2可以布置在基体基底115上。
内部阶梯区C_ST'可以位于第一存储器单元阵列区MA1与第二存储器单 元阵列区MA2之间。内部阶梯区C_ST'可以位于第一存储器单元阵列区MA1 中沿第二方向Y顺序布置的多个存储器块BLK与第二存储器单元阵列区 MA2中沿第二方向Y顺序布置的多个存储器块BLK之间。因此，内部阶梯 区C_ST'可以位于布置在第一存储器单元阵列区MA1中的多个存储器块BLK 与布置在第二存储器单元阵列区MA2中的多个存储器块BLK之间。例如， 内部阶梯区C_ST'可以位于布置在第一存储器单元阵列区MA1中并彼此相邻 的两个存储器块BLK与布置在第二存储器单元阵列区MA2中并彼此相邻的 两个存储器块BLK之间。
贯通区TH'可以位于内部阶梯区C_ST'中。贯通区TH'可以与填隙绝缘层 117叠置。与内部阶梯区C_ST'类似，贯通区TH'可以位于第一存储器单元阵 列区MA1中的多个存储器块BLK与第二存储器单元阵列区MA2中的多个 存储器块BLK之间。例如，贯通区TH'可以位于布置在第一存储器单元阵列 区MA1中并彼此相邻的两个存储器块BLK与布置在第二存储器单元阵列区 MA2中并彼此相邻的两个存储器块BLK之间。
栅极堆叠结构GS可以位于基体基底115上。栅极堆叠结构GS可以包括 下栅电极G_L、在下栅电极G_L上的中间栅电极G_M以及在中间栅电极G_M 上的上栅电极G_U。位于第一存储器单元阵列区MA1和第二存储器单元阵 列区MA2以及第一外部阶梯区E_ST1和第二外部阶梯区E_ST2中的栅极堆 叠结构GS与上面描述的栅极堆叠结构GS基本相同。
上栅电极G_U可以具有位于内部阶梯区C_ST'中的内部上接触区C_Ua 并且可以具有位于第一外部阶梯区E_ST1和第二外部阶梯区E_ST2中的外部 上接触区C_Ub。中间栅电极G_M可以具有位于内部阶梯区C_ST'中的内部 中间接触区C_Ma'并且可以具有位于第一外部阶梯区E_ST1和第二外部阶梯 区E_ST2中的外部中间接触区C_Mb。下栅电极G_L可以具有位于内部阶梯 区C_ST'中的内部下接触区C_La'并且可以具有位于第一外部阶梯区E_ST1 和第二外部阶梯区E_ST2中的外部下接触区C_Lb。内部下接触区C_La'、内 部中间接触区C_Ma'和内部上接触区C_Ua可以形成中间阶梯。
可以设置在第一方向X上延伸并且在第二方向Y上分离存储器块BLK 的主分离结构MS。主分离结构MS可以在第二方向Y上使栅极堆叠结构GS 分离。
主分离结构MS可以包括第一主分离结构MS1和在第一主分离结构MS1 之间的第二主分离结构MS2。
在实施方式中，内部阶梯区C_ST'可以位于第一主分离结构MS1之间， 第二主分离结构MS2可以在第一主分离结构MS1之间横穿内部阶梯区C_ST' 的阶梯部分的同时，将内部阶梯区C_ST'的阶梯部分分离。
在第一存储器单元阵列区MA1和第二存储器单元阵列区MA2中的任意 一个中，任意一个存储器块BLK可以位于第一主分离结构MS1与第二主分 离结构MS2之间。
内部阶梯区C_ST'的内部中间接触区C_Ma'和内部下接触区C_La'可以在 第一存储器单元阵列区MA1中的一对存储器块BLK与第二存储器单元阵列 区MA2中的一对存储器块BLK之间具有围绕贯通区TH'的多边形(例如， 四边形或六边形)环形状或者圆环或椭圆环形状。
内部阶梯区C_ST'的内部中间接触区C_Ma'和内部下接触区C_La'可以在 第一存储器单元阵列区MA1中的一个存储器块BLK与第二存储器单元阵列 区MA2中的一个存储器块BLK之间具有多边形环(诸如，四边形或六边形) 被切成一半的形状或者圆环或椭圆环被切成一半的形状。例如，内部阶梯区 C_ST'的内部中间接触区C_Ma'和内部下接触区C_La'可以在第一存储器单元 阵列区MA1中的一个存储器块BLK与第二存储器单元阵列区MA2中的一 个存储器块BLK之间具有形状。在同一平面中，贯通区TH'可被两个 中间栅电极G_M(即，两条字线WL)围绕。
在限定在第一主分离结构MS1与第二主分离结构MS2之间的第一存储 器单元阵列区MA1中的一个存储器块BLK与第二存储器单元阵列区MA2 中的一个存储器块BLK之间，内部中间接触区C_Ma'可以包括与第一主分离 结构MS1相邻并且沿远离第一主分离结构MS1的第二方向Y向下步进的阶 梯部分，以及在与第一存储器单元阵列区MA1和第二存储器单元阵列区MA2 相邻的区域中沿从第一存储器单元阵列区MA1和第二存储器单元阵列区 MA2朝向贯通区TH'的方向向下步进的阶梯部分。
栅极堆叠结构GS的在内部阶梯区C_ST'中的接触区域C_Ua、C_Ma'和 C_La'中的至少一些可以通过贯通区TH'电连接到外围电路107。例如，内部 栅极接触插塞G_Pa电连接到栅极堆叠结构GS的在内部阶梯区C_ST'中的接 触区域C_Ua、C_Ma'和C_La'中的至少一些。可以设置内部外围接触插塞P_Pa 和内部栅极连接线G_Ia，所述内部外围接触插塞P_Pa延伸通过贯通区TH' 以穿过填隙绝缘层117从而电连接到外围电路107，所述内部栅极连接线G_Ia 用于使内部外围接触插塞P_Pa和内部栅极接触插塞G_Pa电连接。
在实施方式中，如上所述，第一存储器单元阵列区MA1和第二存储器 单元阵列区MA2可以布置在第一方向X上。将参照图16A、图16B、图16C、 图17A、图17B和图17C以及图13至图15描述在第一存储器单元阵列区 MA1与第二存储器单元阵列区MA2之间设置一个或更多个存储器单元阵列 区的示例。在图16A至图17C中，图16A和图17A中的每个示出了根据示例实施例的半导体装置的变型的示意性平面图，图16B、图16C、图17B和 图17C中的每个示出了任意一个栅电极的电连接关系的示意性透视图。在下 文中，可以省略与上面描述的内容重复的内容的详细描述，并且将主要描述 上面描述的内容中可被修改的部分。因此，在下文中，将直接引用上面描述 的组件而没有额外的解释。
参照图16A至图16C以及图3至图5C，根据示例实施例，如上参照图3 至图5C所述，多个存储器单元阵列区可以设置在基体基底115上，并且可以 设置彼此面对且具有多个存储器单元阵列区置于其间的第一外部阶梯区 E_ST1和第二外部阶梯区E_ST2。多个内部阶梯区C_ST可以设置在多个存 储器单元阵列区之间。第三存储器单元阵列区MA3可以设置在第一存储器单 元阵列区MA1与第二存储器单元阵列区MA2之间。第三存储器单元阵列区MA3可以布置成多个。
内部阶梯区C_ST可以设置在第一存储器单元阵列区MA1与第三存储器 单元阵列区MA3之间以及第三存储器单元阵列区MA3与第二存储器单元阵 列区MA2之间。内部阶梯区C_ST中的每个可以位于在第一方向X上布置的 一个存储器块BLK与另一存储器块BLK之间。
在第一外部阶梯区E_ST1和第二外部阶梯区E_ST2中的边缘阶梯C_E 可以包括如上参照图3至图5C描述的外部下接触区C_Lb、外部中间接触区 C_Mb和外部上接触区C_Ub。
在内部阶梯区C_ST中的第一中间阶梯C_C1和第二中间阶梯C_C2中的 每个可以包括上面参照图3至图5C描述的内部下接触区C_La、内部中间接 触区C_Ma和内部上接触区C_Ua。
在平面上，可以布置被第一中间阶梯C_C1和第二中间阶梯C_C2围绕 的第一贯通区TH1和第二贯通区TH2。第一贯通区TH1和第二贯通区TH2 中的每个可以对应于上面参照图3至图5C描述的贯通区TH。
为了解释中间栅电极G_M的电连接关系，将主要描述中间栅电极G_M 之中的任意一个第一中间栅电极G_M1和另一个第二中间栅电极G_M2。
可以设置贯穿第一中间栅电极G_M1和第二中间栅电极G_M2的通道孔 CH。通道孔CH可以用垂直通道结构VS来填充。
第一贯通区TH1和第二贯通区TH2可以贯穿第一中间栅电极G_M1和 第二中间栅电极G_M2。第一贯通区TH1可以被第一中间栅电极G_M1和第 二中间栅电极G_M2的第一中间阶梯C_C1围绕，第二贯通区TH2可以被第 一中间栅电极G_M1和第二中间栅电极G_M2的第二中间阶梯C_C2围绕。 第一中间栅电极G_M1和第二中间栅电极G_M2可以具有设置在其两端部处 的边缘阶梯C_E。第一中间栅电极G_M1和第二中间栅电极G_M2的第一中 间阶梯C_C1和第二中间阶梯C_C2以及边缘阶梯C_E可以是栅极接触区。
在第一中间栅电极G_M1中，第二内部栅极接触插塞G_Pa2可以位于第 二中间阶梯C_C2上，外部栅极接触插塞G_Pb可以设置在边缘阶梯C_E之 中的任意一个阶梯上。
在第二中间栅电极G_M2中，第一内部栅极接触插塞G_Pa1可以位于第 一中间阶梯C_C1上，外部栅极接触插塞G_Pb可以位于边缘阶梯C_E之中 的任意一个阶梯上。外部栅极接触插塞G_Pb可以通过外部栅极连接线G_Ib 和外部外围接触插塞P_Pb(诸如上面参照图5A描述的外部栅极连接线G_Ib 和外部外围接触插塞P_Pb)电连接到外围电路107。
在第二中间栅电极G_M2中，可以安置穿过第一贯通区TH1的第一内部 外围接触插塞P_Pa1，在第一中间栅电极G_M1中，可以安置穿过第二贯通 区TH2的第二内部外围接触插塞P_Pa2。
第一内部外围接触插塞P_Pa1和第二内部外围接触插塞P_Pa2可以通过 第一贯通区TH1和第二贯通区TH2电连接到上面参照图3至图5C描述的外 围电路107。
第一内部栅极连接线G_Ia1可以位于第一内部外围接触插塞P_Pa1和第 一内部栅极接触插塞G_Pa1上，第二内部栅极连接线G_Ia2可以位于第二内 部外围接触插塞P_Pa2和第二内部栅极接触插塞G_Pa2上。
第一中间栅电极G_M1和第二中间栅电极G_M2可以通过第一中间阶梯 C_C1、第二中间阶梯C_C2和边缘阶梯C_E中的至少一个电连接到外围电路 107。
第一中间栅电极G_M1和第二中间栅电极G_M2可以通过第一中间阶梯 C_C1、第二中间阶梯C_C2和边缘阶梯C_E中的至少两个电连接到外围电路 107。例如，可以防止因中间栅电极G_M在第一方向X上的长度增加而会发 生的栅极电压散射特性(gate voltagescattering characteristics)的劣化。
接下来，参照图17A至图17C以及图13至图15，上面参照图16A至图 16C描述的内部阶梯区C_ST中的每个可被修改为具有图17A至图17C中示 出的形状的内部阶梯区C_ST'。修改后的内部阶梯区C_ST'中的每个可以对应 于上面参照图13至图15描述的内部阶梯区C_ST'。例如，在内部阶梯区C_ST' 中的第一中间阶梯C_C1'和第二中间阶梯C_C2'中的每个可以如上面参照图 13至图15描述的内部下接触区C_La'、内部中间接触区C_Ma'和内部上接触 区C_Ua那样构造。
可以设置被第一中间阶梯C_C1'和第二中间阶梯C_C2'围绕的第一贯通 区TH1'和第二贯通区TH2'。第一贯通区TH1'和第二贯通区TH2'中的每个可 以对应于上面参照图13至图15描述的贯通区TH'。
例如，如图17B和图17C中示出的第一中间栅电极G_M1和第二中间栅 电极G_M2与上面参照图16B和图16C描述的第一中间栅电极G_M1和第二 中间栅电极G_M2相同并且可以电连接到上面参照图3至图5C描述的外围 电路107。
在实施方式中，内部阶梯区C_ST'可以设置在多个存储器单元阵列区之 间。多个存储器单元阵列区可以在第一方向X上顺序布置。当多个存储器单 元阵列区包括第一存储器单元阵列区MA1、第二存储器单元阵列区MA2以 及在第一存储器单元阵列区MA1与第二存储器单元阵列区MA2之间的第三 存储器单元阵列区MA3时，内部阶梯区C_ST'可以在第一存储器单元阵列区 MA1与第三存储器单元阵列区MA3之间沿第二方向Y顺序布置为多个，并且可以在第二存储器单元阵列区MA2与第三存储器单元阵列区MA3之间沿 第二方向Y顺序布置为多个。以这种方式，在第二方向Y上顺序地布置的内 部阶梯区C_ST'中的任意一个可以位于多个存储器块BLK和多个存储器块 BLK之间。第一贯通区TH1'和第二贯通区TH2'可以设置在内部阶梯区C_ST' 中，并且贯通区TH1'和TH2'中的任意一个可以与内部阶梯区C_ST'类似地位 于多个存储器块BLK与多个存储器块BLK之间。类似地，第一中间阶梯C_C1'和第二中间阶梯C_C2'中的任意一个可以位于多个存储器块BLK和多个存储 器块BLK之间。例如，内部阶梯区C_ST'中的任意一个、第一贯通区TH1' 中的任意一个、第二贯通区TH2'中的任意一个、第一中间阶梯C_C1'中的任 意一个和第二中间阶梯C_C2'中的任意一个可以位于两个存储器块BLK与两 个存储器块BLK之间。
在实施方式中，内部阶梯区C_ST'可以设置在第一主分离结构MS1之间。 第二主分离结构MS2可以横穿在第一主分离结构MS1之间的内部阶梯区 C_ST'的阶梯部分以将内部阶梯区C_ST'的阶梯部分分离。例如，内部阶梯区 C_ST'可以在第一方向X上依次布置在虚拟直线上。在实施方式中，布置内 部阶梯区C_ST'的方式可被修改。将参照图18描述内部阶梯区C_ST'的布置 的变型。
在实施方式中，参照图18，如上所述，多个存储器单元阵列区可以布置 在第一方向X上。例如，顺序地布置在第一方向X上的多个存储器单元阵列 区MA可以包括第一存储器单元阵列区MA1和第二存储器单元阵列区MA2 以及设置在第一存储器单元阵列区MA1与第二存储器单元阵列区MA2之间 的多个第三存储器单元阵列区MA3a、MA3b和MA3c。如同在上面描述的图 17A中的内部阶梯区C_ST'可以布置为多个。例如，多个内部阶梯区C_ST' 可以在多个存储器单元阵列区MA之中的两个相邻的存储器单元阵列区之间 沿第二方向Y依次布置。例如，多个内部阶梯区C_ST'可以在沿第一方向X 布置的多个存储器单元阵列区MA之间沿第一方向X按Z字形布置。
上面参照图13描述的贯通区TH'可以位于多个内部阶梯区C_ST'中的每 个中。与多个内部阶梯区C_ST'类似，贯通区TH'可以设置为多个。例如，多 个贯通区TH'可以在多个存储器单元阵列区MA之中的两个相邻的存储器单 元阵列区之间沿第二方向Y依次布置，并且可以在沿第一方向X布置的多个 存储器单元阵列区MA之间沿第一方向按Z字形布置。
上述主分离结构MS中的任意一个可以在第一方向X上沿直线延伸，以 在多个内部阶梯区C_ST'之中的在第二方向Y上布置的两个内部阶梯区之间 延伸并穿过，并且可以从所述两个内部阶梯区之间延伸到沿第一方向X安置 的另一内部阶梯区的中间。
图3至图18示出了栅电极G_L、G_M和G_U电连接到外围电路107的 示例。在实施方式中，除了图3至图18中描述的将栅电极G_L、G_M和G_U 电连接到外围电路107的示例之外，将参照图19和图20描述使电连接到参 照图3至图18中描述的垂直通道结构VS的位线BL与外围电路107电连接 的示例。在图19和图20中，图19示出了根据示例实施例的3D半导体存储 器装置的示例的平面图，图20示出了沿图19的线V-V'截取的剖面图。在下 文中，可以省略与参照图13至图18描述的内容重复的内容的详细描述，并 且将主要描述在上面描述的内容中的可被修改的元件。在下文中，将直接引 用上面参照图3至图18描述的组件而无需另外说明，并且将参照图20和图 21以及图3至图18描述将位线BL电连接到外围电路107的示例。
参照图19和图20以及图3至图18，位线贯通区TH_BL可以位于沿第 二方向Y布置的存储器块BLK之间。因此，位线贯通区TH_BL可以贯穿第 一存储器单元阵列区MA1、第二存储器单元阵列区MA2和第三存储器单元 阵列区MA3中的栅极堆叠结构GS。位线贯通区TH_BL可以位于位线阶梯 区C_BL中，并且栅电极G_L、G_M和G_U可以延伸到位线阶梯区C_BL 中。
位线贯通区TH_BL可以在上面描述的主分离结构MS之间。如上描述的 位线BL可以通过位线接触插塞B_P电连接到垂直通道结构VS。
可以布置位线填隙绝缘层117'，所述位线填隙绝缘层117'与位线贯通区 TH_BL叠置并且填充贯穿基体基底115的孔117h'。
位线外围接触插塞P_Pc可以通过位线贯通区TH_BL和位线填隙绝缘层 117'延伸到外围电路107。
位线BL可以电连接到位线外围接触插塞P_Pc和位线接触插塞B_P。因 此，垂直通道结构VS可以经由位线接触插塞B_P、位线BL和位线外围接触 插塞P_Pc电连接到在基体基底115与下基底105之间的外围电路107。
接下来，上面描述的阶梯可被修改并且布置成不同形状。在下文中，将 参照图21、图22A、图22B、图23A和图23B描述阶梯的示例。在下文中， 在参照图21、图22A、图22B、图23A和图23B描述阶梯的示例时，可以用 上面参照图1至图20描述的内容来理解3D半导体存储器装置的其它组件， 因此除了这些阶梯之外的内容可以通过直接引用上面描述的组件来进行描述 而不用额外的解释。
首先，将参照图21描述图1至图20中描述的第一外部阶梯区E_ST1和 第二外部阶梯区E_ST2中的任意一个的阶梯的示例。图21示出了上面描述 的第一外部阶梯区E_ST1和第二外部阶梯区E_ST2中的任意一个中的阶梯的 透视图。
参照图21，可以设置与上面描述的那些元件相同的下基底105、包括外 围电路107的下结构110以及基体基底115。
栅极堆叠结构GS可以设置在基体基底115上。栅极堆叠结构GS可以包 括下栅电极G_L、在下栅电极G_L上的中间栅电极G_M以及在中间栅电极 G_M上的一个或更多个上栅电极G_U。如上所述，栅极堆叠结构GS可以具 有填充有垂直通道结构VS的通道孔CH。
栅极堆叠结构GS可以在第二方向Y上被填充有上述主分离结构MS的 主隔离沟槽MS_T分离。例如，栅极堆叠结构GS可以被填充有上述辅助分 离结构SS的辅助隔离沟槽SS_T贯穿。此外，可以设置贯穿上栅电极G_U 的绝缘线沟槽IL_T。在上栅电极G_U之中，最下面的电极可以是虚设栅电 极。
中间栅电极G_M可以具有外部中间接触区C_Mb，所述外部中间接触区 C_Mb按照在第一方向X上以第一倾斜角度θ1向下步进的阶梯形状以及在主 隔离沟槽MS_T的两侧上在远离主隔离沟槽MS_T的方向上以比第一倾斜角 度θ1小的第二倾斜角度θ2向下步进的阶梯形状来布置，其中，θ1和θ2是相 对于第一方向X与第二方向Y所限定的水平面的夹角。例如，外部中间接触 区C_Mb可以按照沿第一方向X一次向下步进四个栅电极的阶梯形状来布置并且按照在主隔离沟槽MS_T的两侧上一次向下步进一个栅电极的阶梯形状 来布置。
与下栅电极G_L相邻的中间栅电极G_M和下栅电极G_L可以具有按照 沿第一方向X一次向下步进一个栅电极并且沿第二方向Y一次向下步进一个 栅电极的阶梯形状来布置的接触区。
在实施方式中，面对上栅电极G_U的边缘虚设浮置电极G_Fe可以设置 在中间栅电极G_M上。边缘虚设浮置电极G_Fe可以是电浮置的。
例如，上面所述的第一外部阶梯区E_ST1和第二外部阶梯区E_ST2中的 至少一个可以具有以如图21中示出的阶梯形状布置的阶梯。
如图1至图20中所述，内部阶梯区C_ST的栅极堆叠结构GS的栅电极 可以具有以阶梯形状布置的栅极接触区。将参照图22A和图22B描述可以由 栅极接触区形成的阶梯的形状。图22A示出了贯通区TH和内部阶梯区C_ST 的平面的四分之一的透视图以解释上面描述的内部阶梯区C_ST的阶梯的示 意性形状，图22B示出了在图22A中用“A”表示的部分、用“B”表示的 部分和用“C”表示的部分的局部放大图。
参照图22A和图22B，如上描述的被内部阶梯区C_ST围绕的贯通区TH 可以与填隙绝缘层117叠置。关于在布置栅极堆叠结构GS的栅极接触区时 形成的阶梯，在第一方向X上形成的阶梯的形状与在第二方向Y上形成的阶 梯的形状可以是不同的。如图22B的局部放大图中所示，绝缘材料INS可以 位于栅电极G_M和G_U之间。
首先，将描述当从贯通区TH沿第二方向Y观看时位于内部阶梯区C_ST 中的阶梯的形状的示例。
当从贯通区TH沿第二方向Y观看时，内部阶梯区C_ST可以包括第一 阶梯结构SA1、第二阶梯结构SA2以及中间缓冲阶梯结构SB，所述第一阶 梯结构SA1包括在第一方向上以第一步长D1顺序地向下步进的阶梯以及在 朝向贯通区TH的方向上以比第一步长D1大的第二步长D2顺序地向下步进 的阶梯，所述第二阶梯结构SA2设置在第一阶梯结构SA1下方并且具有以比 第二步长D2大的第三步长D3向下步进的阶梯，所述中间缓冲阶梯结构SB 位于第一阶梯结构SA1和第二阶梯结构SA2之间并且具有在第一方向X和 第二方向Y上以第一步长D1向下步进的阶梯。
当从贯通区TH沿第二方向Y观看时，(在第一方向X上向下顺序地步 进并且电浮置的)虚设电极G_Fc可以在内部阶梯区C_ST中设置在第一阶梯 结构SA1上方。
接下来，将描述当从贯通区TH沿第一方向X观看时位于内部阶梯区 C_ST中的阶梯的示例。
当从贯通区TH沿第一方向X观看时，内部阶梯区C_ST可以包括第三 阶梯结构SA3和上阶梯结构SA_U，所述第三阶梯结构SA3具有以比第三步 长D3大的第四步长D4向下步进的阶梯，上阶梯结构SA_U位于第三阶梯结 构SA3上。上阶梯结构SA_U可以具有朝向贯通区TH以第一步长D1顺序 地向下步进的阶梯。这里，上阶梯结构SA_U的阶梯可以是上栅电极G_U的 可以形成为多个的栅极接触区C_Ua。
在实施方式中，第一步长D1可以指栅电极一次降低一阶的高度，第二 步长D2可以指栅电极一次降低四阶的高度，第三步长D3可以指栅电极一次 降低八阶的高度，第四步长D4可以指栅电极一次降低十六阶的高度，其中， 一阶包括一个栅电极和一层绝缘材料INS。换言之，第一步长D1可以指在第 三方向Z上一个栅电极的高度和一层绝缘材料INS的高度的和。
第三阶梯结构SA3的高度差可以大于第一阶梯结构SA1的高度差。另外， 第三阶梯结构SA3的高度差可以大于第二阶梯结构SA2的高度差。
将通过在第一方向X和第二方向Y上切割贯通区TH和内部阶梯区C_ST 的平面来描述内部阶梯区C_ST的阶梯的具体形状。图23A示出了沿第二方 向Y截取的贯通区TH和内部阶梯区C_ST的剖视图，图23B示出了沿第一 方向X截取的贯通区TH和内部阶梯区C_ST的剖视图。例如，图23A示出 了位于上面描述的主分离结构MS之间的贯通区TH和内部阶梯区C_ST的剖 面形状，图23B示出了位于布置有垂直通道结构VS的存储器单元阵列区MA1 和MA2之间的贯通区TH和内部阶梯区C_ST的剖面形状。
首先，将参照图23A描述基于贯通区TH在第二方向Y上观看内部阶梯 区C_ST的两侧时的阶梯的形状的示例。
参照图23A，在示例中，在图23A中，图23A的左侧部分中的栅电极可 以表示图22A的右侧部分的剖面的栅电极。因此，当基于贯通区TH在第二 方向Y上观看内部阶梯区C_ST的一侧的剖面形状时，可以布置具有以第二 步长D2向下步进的阶梯的第一阶梯结构SA1、位于第一阶梯结构SA1下方 并且具有以第三步长D3向下步进的阶梯的第二阶梯结构SA2以及具有以第 一步长D1向下步进的阶梯的中间缓冲阶梯结构SB。
当基于贯通区TH在第二方向Y上观看内部阶梯区C_ST的另一侧的剖 面形状时，可以设置具有与第二阶梯结构SA2对应的形状的第二阶梯结构 SA2'、设置在第二阶梯结构SA2'下方并且具有与第一阶梯结构SA1对应的形 状的第一阶梯结构SA1'以及设置在第一阶梯结构SA1'下方并且与中间缓冲阶 梯结构SB对应的下缓冲阶梯结构SB'。
在实施方式中，在第二方向Y的剖面形状中，第二阶梯结构SA2、中间 缓冲阶梯结构SB和第一阶梯结构SA1可以顺序地设置在基体基底115上并 且基于贯通区TH位于内部阶梯区C_ST的一侧上，下缓冲阶梯结构SB'、第 一阶梯结构SA1'和第二阶梯结构SA2'可以顺序地设置在基体基底115上并且 基于贯通区TH位于内部阶梯区C_ST的另一侧上。在实施方式中，在第二方 向Y的剖面形状中，内部阶梯区C_ST的所述一侧和内部阶梯区C_ST的所 述另一侧关于贯通区TH是不对称的。在实施方式中，在第二方向Y的剖面 形状中，内部阶梯区C_ST的基于贯通区TH的两侧可以形成为具有与图23A 的任意一侧的结构相同的结构。
接下来，将参照图23B描述当基于贯通区TH在第一方向X上观看内部 阶梯区C_ST的两侧时的阶梯的形状。
参照图23B，图23B的左侧的栅电极可以表示图22A中的左侧部分的剖 面的栅电极。因此，当基于贯通区TH在第一方向X上观看内部阶梯区C_ST 的一侧的剖面形状时，可以如图22A中所描述地设置具有以第四步长D4向 下步进的阶梯的第三阶梯结构SA3和位于第三阶梯结构SA3上的上阶梯结构 SA_U。另外，当基于贯通区TH在第一方向X上观看内部阶梯区C_ST的另 一侧的剖面形状时，可以设置与第三阶梯结构SA3对应的第三阶梯结构SA3'和与上阶梯结构SA_U对应的位于第三阶梯结构SA3'上的上阶梯结构SA_U'。
在实施方式中，可以对内部阶梯区C_ST的阶梯的形状进行各种修改。 例如，根据实施例的3D半导体存储器装置可以包括包含阶梯的内部阶梯区 C_ST，并且可以包括内部阶梯区C_ST的阶梯的可以进行各种修改的合适的 形状。
接下来，将参照图24A、图24B、图25和图26描述根据示例实施例的 形成3D半导体存储器装置的方法的示例。图24A和图24B示出了根据示例 实施例的形成3D半导体存储器装置的方法的示例的流程图，图25和图26 示出了根据示例实施例的形成3D半导体存储器装置的方法的阶段的透视图。
参照图24A、图24B和图25，在操作S5中，可以在下基底105上形成 包括外围电路107的下结构110。可以用下绝缘件109覆盖外围电路107。
在操作S10中，可以在下结构110上形成上基底115。这里，上基底115 也可被称为基体基底。上基底115可以由诸如硅的半导体材料形成。
可以形成贯穿上基底115的填隙绝缘层117。
可以在上基底115上形成存储器单元阵列区MA、在存储器单元阵列区 MA之间的内部阶梯区C_ST以及在存储器单元阵列区MA的外侧上的外部 阶梯区E_ST。存储器单元阵列区MA可以包括上面描述的第一存储器单元阵 列区MA1和第二存储器单元阵列区MA2，内部阶梯区C_ST可以是上面描 述的内部阶梯区C_ST，外部阶梯区E_ST可以是上面描述的第一外部阶梯区 E_ST1和第二外部阶梯区E_ST2中的任意一个。
现在将描述形成存储器单元阵列区MA、内部阶梯区C_ST和外部阶梯 区E_ST的方法的示例。
在操作S15中，可以形成包括交替且重复地堆叠在上基底115上的层间 绝缘层205和牺牲层210的模制结构MO。层间绝缘层205可以由诸如氧化 硅等的绝缘材料形成，牺牲层210可以由相对于层间绝缘层205具有蚀刻选 择性的材料(例如，氮化硅)形成。
在实施方式中，形成模制结构MO的步骤可以包括形成牺牲层210之中 的最下面的牺牲层、对最下面的牺牲层进行图案化并且随后形成层间绝缘层 205和其它牺牲层210。这里，最下面的牺牲层可以是用于形成上面描述的最 下面的栅电极G_L的层。
在操作S20中，在模制结构MO之中，可以对上模制结构MO2进行图 案化以形成上阶梯。
上阶梯可以包括存储器上模制阶梯结构MO2m、外部上模制阶梯结构 MO2e和内部上模制阶梯结构MO2c。
可以以与上面描述的上栅电极G_U的栅极接触区C_Ua和C_Ub的位置 和阶梯结构对应的位置和形状形成存储器上模制阶梯结构MO2m。图25示出 了形成有多个上栅电极G_U的示例。例如，存储器上模制阶梯结构MO2m 可以具有顺序地降低阶梯的形状。
外部上模制阶梯结构MO2e可以形成在外部阶梯区E_ST处，并且可被 用于形成参照图21描述的沿第二方向Y顺序地向下步进的阶梯。
内部上模制阶梯结构MO2c可以用于形成来自图22A中描述的第一阶梯 结构SA1和中间缓冲阶梯结构SB的在第一方向X上顺序地向下步进的阶梯。
在实施方式中，可以省略形成外部上模制阶梯结构MO2e和内部上模制 阶梯结构MO2c的步骤。
通过对上模制结构MO2进行图案化来形成上阶梯的步骤可以包括：形 成第一光致抗蚀剂图案220，将第一光致抗蚀剂图案用作蚀刻掩模对一个层 间绝缘层和一个牺牲层进行蚀刻，减小第一光致抗蚀剂图案的尺寸，将具有 减小了尺寸的第一光致抗蚀剂图案用作蚀刻掩模对一个层间绝缘层和一个牺 牲层进行蚀刻；再次减小第一光致抗蚀剂图案的尺寸，将具有减小了尺寸的 第一光致抗蚀剂图案用作蚀刻掩模对一个层间绝缘层和一个牺牲层进行蚀刻。
随后，可以去除具有减小了尺寸的第一光致抗蚀剂图案220。
参照图24A、图24B和图26，在操作S25中，可以对模制结构MO之中 的下模制结构MO1进行图案化以形成下阶梯。在去除图25中描述的第一光 致抗蚀剂图案220之后，可以形成第二光致抗蚀剂图案230。第二光致抗蚀 剂图案230可以具有暴露内部阶梯区C_ST的一部分的内部开口232和暴露 外部阶梯区E_ST的一部分的外部开口231。第二光致抗蚀剂图案230可以具 有内部开口232的第一内边界线230c1和外部开口231的第一外边界线230e1。
随后，可以将第二光致抗蚀剂图案230用作蚀刻掩模来对模制结构MO 的牺牲层210和层间绝缘层205进行蚀刻。例如，将第二光致抗蚀剂图案230 用作掩模可以对四层牺牲层和四层层间绝缘层进行蚀刻。
然后，可以在逐渐减小第二光致抗蚀剂图案230的尺寸的同时对模制结 构MO进行顺序地蚀刻。例如，在第二光致抗蚀剂图案230的尺寸逐渐减小 的情况下，外部开口231的边界线可以从第一外边界线230e1顺序地移至第 二外边界线230e2、第三外边界线230e3和第四外边界线230e4，内部开口232 的边界线可以从第一内边界线230c1顺序地移至第二内边界线230c2、第三内 边界线230c3和第四内边界线230c4。例如，可以每次蚀刻模制结构MO的 四层牺牲层，共进行四次蚀刻，同时每次逐渐减小第二光致抗蚀剂图案230 的尺寸，因此可以用第二光致抗蚀剂图案230蚀刻十六层牺牲层。在使用逐 渐减小的尺寸的第二光致抗蚀剂图案230对模制结构MO进行蚀刻的工艺的 情况下，可以适当地改变重复形成的内部开口232的尺寸和位置以形成上面 参照图22A描述的阶梯结构的形状。例如，在四次形成内部开口232的步骤 中，内部开口的形成有第一阶梯结构SA1的区域中的边界线可以彼此不叠置， 内部开口的形成有第二阶梯结构SA2和第三阶梯结构SA3的区域中的边界线 可以叠置或者可以形成为彼此相邻，从而形成第二阶梯结构SA2和第三阶梯 结构SA3的阶梯的形状。例如，可以将模制结构MO图案化为上面描述的阶 梯的形状。在形成已图案化的模制结构MO之后，可以形成覆盖模制结构 MO的绝缘材料。
然后，在操作S30中，可以形成贯穿模制结构MO的垂直通道结构。垂 直通道结构可以是图3至图23B中描述的垂直通道结构VS。
在操作S35中，可以形成贯穿模制结构MO以暴露牺牲层210的隔离沟 槽。在操作S40中，可以去除被隔离沟槽暴露的牺牲层210以形成空间。在 操作S45中，可以在所述空间中形成栅极。栅极可以包括上面描述的栅电极 G_L、G_M和G_U以及上面描述的第二栅极电介质168。
在操作S50中，可以在隔离沟槽中形成分离结构。分离结构可以是上面 描述的主分离结构MS和辅助分离结构SS。随后，在操作S55中可以形成接 触插塞和线。
如上所述，根据示例实施例，多个存储器单元阵列区MA1和MA2可以 设置在外部阶梯区E_ST1和E_ST2之间，内部阶梯区C_ST可以位于存储器 单元阵列区MA1和MA2之间。上面描述的栅极堆叠结构GS可以位于多个 存储器单元阵列区MA1和MA2中并且延伸到第一外部阶梯区E_ST1和第二 外部阶梯区E_ST2以及内部阶梯区C_ST。此外，上面描述的贯通区TH可以 贯穿位于内部阶梯区C_ST中的栅极堆叠结构GS，并且可被栅极堆叠结构 GS围绕。
位于多个存储器单元阵列区MA1和MA2中的栅极堆叠结构GS的字线 WL可以在内部阶梯区C_ST中连接，多个存储器单元阵列区MA1和MA2 可以共享字线WL。字线WL的位于第一外部阶梯区E_ST1和第二外部阶梯 区E_ST2以及内部阶梯区C_ST中的接触区可以用于电连接到基体基底115 下方的的外围电路107，所述基体基底115上设置有多个存储器单元阵列区 MA1和MA2。以这种方式布置的接触区的结构可以帮助减少用于操作多个 存储器单元阵列区MA1和MA2的外围电路(例如，外围电路的数量)，以 及增加字线WL的堆叠数量，改善3D半导体存储器装置的集成度。
通过总结和回顾，随着在与半导体基底的表面垂直的方向上堆叠的栅电 极的数量逐渐增加，也会增加由于栅电极与外围电路相邻而产生的缺陷。
根据示例实施例，可以提供能够增加可以用于将栅电极与外围电路连接 的栅极接触区的结构。
根据示例实施例，彼此分离开的存储器单元阵列区可以共享字线并在存 储器单元阵列区之间设置字线接触区。因此，可以改善集成度。
实施例可以提供一种包括贯穿栅极结构的贯通区的三维半导体存储器装 置。
实施例可以提供一种高度集成的三维半导体存储器装置及其形成方法。
在这里已经公开了示例实施例，虽然采用了特定的术语，但是使用它们 并将仅以一般的和描述性的含义来对它们进行解释，而不是为了限制的目的。 在一些情形下，如对于本领域的普通技术人员而言将清楚的是，自提交本申 请之时起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或 元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使 用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本发 明的精神和范围的情况下，可以做出形式上和细节上的各种变化。

Claims (20)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
栅极堆叠结构，位于基体基底上，所述栅极堆叠结构包括在与所述基体基底的表面垂直的方向上堆叠并且彼此分隔开的栅电极；
贯通区，贯穿所述栅极堆叠结构并且被所述栅极堆叠结构围绕；以及
第一垂直通道结构和第二垂直通道结构，位于所述贯通区的两侧上并且贯穿所述栅极堆叠结构，
其中，所述贯通区位于所述第一垂直通道结构和所述第二垂直通道结构之间。
2.如权利要求1所述的三维半导体存储器装置，其中，
所述栅极堆叠结构包括：位于所述栅极堆叠结构的相对侧上的第一外部接触区和第二外部接触区以及位于所述第一外部接触区与所述第二外部接触区之间的内部接触区，
所述第一垂直通道结构位于所述第一外部接触区与所述内部接触区之间；并且
所述第二垂直通道结构位于所述第二外部接触区与所述内部接触区之间。
3.如权利要求2所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：贯穿所述栅极堆叠结构的分离结构，所述分离结构在与所述基体基底的所述表面平行的第一方向上延伸，
其中，所述分离结构包括主分离结构，所述主分离结构在与所述基体基底的所述表面平行且与所述第一方向垂直的第二方向上分离所述栅极堆叠结构。
4.如权利要求3所述的三维半导体存储器装置，其中，所述分离结构中的一些分离结构贯穿所述内部接触区。
5.如权利要求4所述的三维半导体存储器装置，其中，当在平面上观看时，在所述分离结构之中的贯穿所述内部接触区的所述一些分离结构中的至少一些分离结构包括从在所述第一方向上延伸的线形状在与所述第一方向垂直的所述第二方向上突出的部分。
6.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
第一外部阶梯区和第二外部阶梯区，位于基体基底上；
多个存储器单元阵列区，位于所述第一外部阶梯区与所述第二外部阶梯区之间；
内部阶梯区，位于所述多个存储器单元阵列区之间；
栅极堆叠结构，位于所述多个存储器单元阵列区中，所述栅极堆叠结构延伸到所述第一外部阶梯区、所述第二外部阶梯区和所述内部阶梯区；以及
贯通区，在所述内部阶梯区中贯穿所述栅极堆叠结构。
7.如权利要求6所述的三维半导体存储器装置，其中，
所述栅极堆叠结构包括字线，所述字线位于所述基体基底上并且位于所述存储器单元阵列区中，
所述字线具有：外部接触区，延伸到所述第一外部阶梯区和所述第二外部阶梯区并且具有阶梯形状，以及内部接触区，延伸到所述内部阶梯区并且在所述内部阶梯区中具有阶梯形状，并且
所述字线分别从所述存储器单元阵列区延伸并且在所述内部接触区中彼此连接。
8.如权利要求7所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
下基底，位于所述基体基底下方；
下结构，位于所述下基底与所述基体基底之间并且包括外围电路；以及
填隙绝缘层，贯穿所述基体基底，
其中，所述填隙绝缘层与所述贯通区叠置。
9.如权利要求8所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
内部接触插塞，位于所述内部接触区中的一个上；
内部外围接触插塞，贯穿所述贯通区和所述填隙绝缘层，并且电连接到所述外围电路；以及
内部栅极连接线，将所述内部接触插塞电连接到所述内部外围接触插塞。
10.如权利要求9所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
外部接触插塞，位于所述外部接触区上；
外部外围接触插塞，位于所述基体基底的外部，并且电连接到所述外围电路；以及
外部栅极连接线，将所述外部接触插塞电连接到所述外部外围接触插塞。
11.如权利要求8所述的三维半导体存储器装置，其中，
所述字线的所述外部接触区具有沿远离所述存储器单元阵列区的方向向下步进的阶梯形状，并且
所述字线的所述内部接触区具有在朝向所述贯通区的方向向下步进的阶梯形状。
12.如权利要求8所述的三维半导体存储器装置，其中，所述贯通区在同一平面上被一条字线围绕。
13.如权利要求8所述的三维半导体存储器装置，其中，所述贯通区在同一平面上被两条字线围绕。
14.如权利要求7所述的三维半导体存储器装置，其中，
所述栅极堆叠结构还包括位于所述字线上的上选择线，并且
所述上选择线位于所述多个存储器单元阵列区中并且在所述内部阶梯区中彼此分隔开。
15.如权利要求7所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
下基底，位于所述基体基底下方；
下结构，位于所述下基底与所述基体基底之间并且包括外围电路；
填隙绝缘层，贯穿所述基体基底；
垂直通道结构，在所述多个存储器单元阵列区中贯穿所述栅极堆叠结构；
位线，电连接到所述垂直通道结构；
位线贯通区，在所述多个存储器单元阵列区中贯穿所述栅极堆叠结构；以及
位线外围接触插塞，贯穿所述位线贯通区和所述填隙绝缘层，并且将所述外围电路电连接到所述位线。
16.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
栅极堆叠结构，位于基体基底上，以及
贯通区，贯穿所述栅极堆叠结构，所述贯通区被所述栅极堆叠结构围绕，
其中：
所述栅极堆叠结构包括在与所述基体基底的表面平行的第一方向上延伸的字线以及第一选择线和第二选择线，所述第一选择线和所述第二选择线位于所述字线上，
所述字线包括内部接触区，所述内部接触区具有朝向所述贯通区沿所述第一方向向下步进的阶梯的形状和朝向所述贯通区沿第二方向向下步进的阶梯的形状，并且
所述第二方向平行于所述基体基底的所述表面并且垂直于所述第一方向。
17.如权利要求16所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
下基底，位于所述基体基底下方；
下结构，位于所述下基底与所述基体基底之间并且包括外围电路；
填隙绝缘层，贯穿所述基体基底；
外围接触插塞，贯穿所述贯通区和所述填隙绝缘层，并且电连接到所述外围电路；
内部接触插塞，电连接到所述内部接触区中的至少一个；以及
内部栅极连接线，将所述外围接触插塞电连接到所述内部接触插塞。
18.如权利要求16所述的三维半导体存储器装置，其中，相对于所述贯通区位于所述第二方向上的所述内部接触区被布置为以在阶梯之间的不同距离向下步进的至少两种阶梯结构。
19.如权利要求18所述的三维半导体存储器装置，其中，相对于所述贯通区在所述第一方向上的所述内部接触区具有不同的阶梯结构，所述不同的阶梯结构以比相对于所述贯通区在所述第二方向上的所述内部接触区的所述阶梯结构的阶梯之间的所述不同距离大的阶梯间距离向下步进。
20.如权利要求16所述的三维半导体存储器装置，所述三维半导体存储器装置还包括贯穿所述栅极堆叠结构的垂直通道结构，
其中，所述垂直通道结构包括：栅极电介质，在与所述基体基底的表面垂直的方向上延伸；通道半导体层，在与所述基体基底的所述表面垂直的所述方向上延伸，所述栅极电介质位于所述栅极堆叠结构和所述通道半导体层之间。
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