JP2022540024A - 三次元メモリデバイス - Google Patents

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Abstract

階段構造（１０４、２０４、３０１、４００）を有する３Ｄメモリデバイス（１００、２００、３００）が開示される。３Ｄメモリデバイス（１００、２００、３００）は、メモリアレイ構造（１０６、２０６－１、２０６－２）と、階段構造（１０４、２０４、３０１、４００）とを含む。階段構造（１０４、２０４、３０１、４００）は、第１の階段ゾーン（４０２）と、ブリッジ構造（４０４、５０８、６２０）とを含む。ブリッジ構造（４０４、５０８、６２０）は、下壁部（４０４－１）および上階段部（４０４－２）を含む。第１の階段ゾーン（４０２）は、異なる深さで互いに面する第１の対の階段（４０６－１／４０６－２、６０６－１／６０６－２）を含む。第１の対の階段（４０６－１／４０６－２、６０６－１／６０６－２）内の少なくとも１つの階段は、第１および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの特徴サイズが下限に近付くにつれて、平面プロセスおよび製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近付く。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
階段構造を有する３Ｄメモリデバイスおよびその形成方法の実施形態が本明細書に開示される。
一例では、３Ｄメモリデバイスは、メモリアレイ構造と、メモリアレイ構造の中間にあり且つメモリアレイ構造を第１のメモリアレイ構造と第２のメモリアレイ構造とに横方向に分割する階段構造とを含む。階段構造は、第１の階段ゾーンと、第１および第２のメモリアレイ構造を接続するブリッジ構造とを含む。ブリッジ構造は、下壁部および上階段部を含む。第１の階段ゾーンは、第１の横方向において異なる深さに互いに面する第１の対の階段を含む。各階段は、複数の階段を含む。第１の対の階段内の少なくとも１つの階段は、ブリッジ構造を介して第１のメモリアレイ構造および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。
別の例では、３Ｄメモリデバイスは、メモリアレイ構造と、メモリアレイ構造の中間にあり且つメモリアレイ構造を第１のメモリアレイ構造と第２のメモリアレイ構造とに横方向に分割する階段構造とを含む。階段構造は、第１の階段ゾーンと、第１および第２のメモリアレイ構造を接続するブリッジ構造とを含む。ブリッジ構造は、下壁部と、上階段部と、相互接続部とを含む。上階段部は、第１の横方向において同じ深さに複数の階段を含む。各階段は、複数の階段を含む。相互接続部は、ブリッジ構造の上階段部の階段の同じレベルで階段のセットを電気的に接続する。
さらに別の例では、３Ｄメモリデバイスの階段構造を形成するための方法が開示される。垂直方向に交互配置された第１の材料層および第２の材料層を含むスタック構造が形成される。第１の横方向におけるスタック構造の中間には、第１の横方向において互いに面する少なくとも一対の階段が同じ深さに形成されている。第１の階段ゾーンおよび第２の階段ゾーンにおける少なくとも一対の階段の各階段の部分は、下壁部および上階段部を備えるブリッジ構造が、第１の横方向に垂直な第２の横方向において第１の階段ゾーンと第２の階段ゾーンとの間に形成されるように、異なる深さまで切断される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作製および使用することを有効にするのにさらに役立つ。
階段構造を有する３Ｄメモリデバイスの概略図を示している。 本開示のいくつかの実施形態にかかる、階段構造を有する典型的な３Ｄメモリデバイスの概略図を示している。 本開示のいくつかの実施形態にかかる、階段構造を有する典型的な３Ｄメモリデバイスの平面図を示している。 本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造の上正面斜視図を示している。 本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための様々な典型的なマスクを示している。 本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための様々な典型的なマスクを示している。 本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための様々な典型的なマスクを示している。 本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための様々な典型的なマスクを示している。 本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための様々な典型的なマスクを示している。 本開示の様々な実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための製造プロセスを示している。 本開示の様々な実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための製造プロセスを示している。 本開示の様々な実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための製造プロセスを示している。 本開示の様々な実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための製造プロセスを示している。 本開示の様々な実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための製造プロセスを示している。 本開示のいくつかの実施形態にかかる、階段構造において異なる深さに階段を切断する様々な典型的な方式を示している。 本開示のいくつかの実施形態にかかる、階段構造において異なる深さに階段を切断する様々な典型的な方式を示している。 本開示のいくつかの実施形態にかかる、階段構造において異なる深さに階段を切断する様々な典型的な方式を示している。 本開示のいくつかの実施形態にかかる、階段構造において異なる深さに階段を切断する様々な典型的な方式を示している。 いくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための方法のフローチャートである。 いくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための別の方法のフローチャートである。
本開示の実施形態は、添付の図面を参照しながら記載される。
特定の構成および配置が記載されるが、特定の構成および配置は例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用されることができることを認識するであろう。本開示がまた様々な他の用途にも使用されることができることは、当業者にとって明らかであろう。
本明細書における 「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「典型的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含むことができることを示すが、全ての実施形態が必ずしも特定の特徴、構造、または特性を含むことができるとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解されることができる。例えば、本明細書で使用される「１つ以上（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数形の意味で説明するために使用されることができ、または特徴、構造、または特性の組み合わせを複数形の意味で説明するために使用されることができる。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、この場合にも、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、または複数形の用法を伝えると理解されることができる。さらに、「に基づく（ｂａｓｅｄ ｏｎ）」という用語は、必ずしも排他的な要因のセットを伝えることを意図していないと理解されることができ、代わりに、文脈に少なくとも部分的に依存して、この場合にも、必ずしも明示的に記載されていない追加の要因の存在を可能にすることができる。
本開示における「上に（ｏｎ）」、「上方に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間特徴または層を有する何かの「上に（ｏｎ）」の意味も含み、「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」が、何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間特徴または層を有しない何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との関係を記載するための説明を容易にするために使用されることができる。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中の装置の異なる向きを包含することを意図している。装置は、他の方向に向けられることができ（９０度または他の向きに回転されることができ）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されることができる。
本明細書で使用される場合、「基板」 という用語は、後続の材料層がその上に追加される材料を指す。基板自体はパターニングされることができる。基板の上に追加される材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらにまた、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製されることができる。
本明細書で使用される場合、「層」 という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域とすることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面における任意の対の水平面の間に位置することができる。層は、横方向、垂直方向、および／またはテーパ面に沿って延在することができる。基板は、層とすることができ、層の中に１つ以上の層を含むことができ、および／または層の上、層の上方、および／または層の下に１つ以上の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、１つ以上の導体および接触層（相互接続線および／またはビアコンタクトが形成される）ならびに１つ以上の誘電体層を含むことができる。
本明細書で使用される場合、「公称／名目上」という用語は、製品またはプロセスの設計段階中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値よりも上および／または下の値の範囲と共に指す。値の範囲は、製造プロセスまたは公差の僅かな変動に起因することができる。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化することができる所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」 と本明細書では呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直に」 という用語は、基板の側面に対して名目上垂直であることを意味する。
いくつかの３Ｄメモリデバイスでは、データを記憶するためのメモリセルは、積層記憶構造（例えば、メモリスタック）を介して垂直に積層される。３Ｄメモリデバイスは、通常、ワード線ファンアウトなどの目的のために積層記憶構造の１つ以上の側面（エッジ）に形成された階段構造を含む。階段構造は、通常、各メモリプレーンのエッジに形成されるため、メモリセルは、ワード線および対応する階段構造を介して各メモリプレーンのエッジにも配置された行デコーダ（「ｘデコーダ」としても知られる）によって片側駆動される。
例えば、図１は、階段構造１０４を有する３Ｄメモリデバイス１００の概略図を示している。３Ｄ ＮＡＮＤメモリデバイスなどの３Ｄメモリデバイス１００は、それぞれがメモリアレイ構造１０６内のメモリセルアレイを有する２つのメモリプレーン１０２を含む。ウェハ面内の２つの直交（垂直）方向を示すために、図１には、ｘ軸およびｙ軸が含まれていることに留意されたい。ｘ方向は、３Ｄメモリデバイス１００のワード線方向であり、ｙ方向は、３Ｄメモリデバイス１００のビット線方向である。３Ｄメモリデバイス１００はまた、各メモリアレイ構造１０６のｘ方向の両側に２つの階段構造１０４を含む。メモリプレーン１０２の各ワード線は、階段構造１０４内のそれぞれの階段（レベル）までメモリプレーン１０２全体にわたってｘ方向において横方向に延在する。配線長を低減するために、行デコーダ（図示せず）がそれぞれの階段構造１０４の真上、真下、またはその近傍に形成される。すなわち、各行デコーダは、メモリプレーン１０２全体を横切る半分のワード線を介して半分のメモリセルを片側で（正または負のｘ方向のいずれかであるが、双方ではない）駆動する。
したがって、片側の行ワード線駆動方式の負荷は、メモリプレーン１０２にわたるワード線全体の抵抗を含む。さらに、より大記憶容量化の要求が高まり続けると、積層記憶構造の垂直レベル数が増加し、各ワード線膜を含むスタック層の厚さが減少する。したがって、負荷にさらに高い抵抗が導入されることができ、それによって著しい抵抗－容量（ＲＣ）遅延を引き起こす。したがって、読み出しおよび書き込み速度などの３Ｄメモリデバイス１００の性能は、側階段構造１０４を有する片側ワード線駆動方式によって影響を受ける可能性がある。さらに、側階段構造１０４は、メモリアレイ構造１０６と階段構造１０４との間に望ましくない応力および膨張を導入することがある。
本開示にかかる様々な実施形態は、メモリプレーンの中間に階段構造およびその製造方法を提供して、ＲＣ遅延を低減するための両側ワードライン駆動方式を有効にする。従来の側階段構造を、例えば、中央階段構造に置き換えることにより、各行デコーダは、メモリプレーンの中央から反対方向にワード線を双方向に駆動することができ、その結果、行デコーダによって駆動されるワード線の長さが例えば半分に減少するにつれて、負荷における抵抗が低減されることができる。いくつかの実施形態では、中央階段構造によって分離されたワード線を接続するために、階段構造の一部としてブリッジ構造が導入される。本明細書に開示されるブリッジ構造は、下壁部および上階段部を含むことができる。すなわち、いくつかの実施形態によれば、ブリッジ構造は、階段を形成するときにハードマスクで覆われる必要がなく、それによって製造コストおよびプロセスの複雑さを低減する。いくつかの実施形態では、ブリッジ構造の上階段部において切断されたワード線の一部は、バックエンドオブライン（ＢＥＯＬ）相互接続などの相互接続構造に電気的に接続されている。
図２は、本開示のいくつかの実施形態にかかる、階段構造２０４を有する典型的な３Ｄメモリデバイス２００の概略図を示している。いくつかの実施形態では、３Ｄメモリデバイス２００は、複数のメモリプレーン２０２を含む。各メモリプレーン１０２は、メモリアレイ構造２０６－１／２０６－２と、メモリアレイ構造２０６－１／２０６－２の中間にあり且つメモリアレイ構造２０６－１／２０６－２をｘ方向（ワード線方向）において第１のメモリアレイ構造２０６－１および第２のメモリアレイ構造２０６－２に横方向に分割する階段構造２０４とを含むことができる。いくつかの実施形態によれば、階段構造１０４が各メモリアレイ構造１０６の両側にある図１の３Ｄメモリデバイス１００とは異なり、３Ｄメモリデバイス２００の階段構造２０４は、第１のメモリアレイ構造２０６－１と第２のメモリアレイ構造２０６－２との間の中間にある。いくつかの実施形態では、各メモリプレーン２０２について、階段構造２０４は、メモリアレイ構造２０６－１／２０６－２の中央にある。すなわち、階段構造２０４は、メモリアレイ構造２０６－１／２０６－２を同じ数のメモリセルを有する第１および第２のメモリアレイ構造２０６－１および２０６－２に均等に分割する中央階段構造とすることができる。例えば、第１および第２のメモリアレイ構造２０６－１および２０６－２は、中央階段構造２０４に対してｘ方向に対称とすることができる。いくつかの例では、階段構造２０４は、第１および第２のメモリアレイ構造２０６－１および２０６－２が異なるサイズおよび／または数のメモリセルを有することができるように、メモリアレイ構造２０６－１／２０６－２の中央（中心）ではなく中間にあってもよいことが理解される。いくつかの実施形態では、３Ｄメモリデバイス２００は、メモリセルが第１および第２のメモリアレイ構造２０６－１および２０６－２内のＮＡＮＤメモリストリング（図示せず）のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。第１および第２のメモリアレイ構造２０６－１および２０６－２は、限定されないが、ゲート線スリット（ＧＬＳ）、スルーアレイ接点（ＴＡＣ）、アレイ共通ソース（ＡＣＳ）などを含む任意の他の適切な構成要素を含むことができる。
ｘ方向に横方向に延在するメモリプレーン２０２の各ワード線（図示せず）は、階段構造２０４によって２つの部分、すなわち、第１のメモリアレイ構造２０６－１を横切る第１のワード線部分と、第２のメモリアレイ構造２０６－２を横切る第２のワード線部分とに分離されることができる。以下に詳細に説明するように、各ワード線の２つの部分は、階段構造２０４内のそれぞれの階段において階段構造２０４内のブリッジ構造（図示せず）によって電気的に接続されることができる。配線長を低減するために、行デコーダ（図示せず）がそれぞれの階段構造２０４の真上、真下、またはその近傍に形成されることができる。結果として、図１の３Ｄメモリデバイス１００の行デコーダとは異なり、３Ｄメモリデバイス２００の各行デコーダは、第１のメモリアレイ構造２０６－１および第２のメモリアレイ構造２０６－２内のメモリセルを両側で（正および負のｘ方向の双方で）駆動することができる。すなわち、従来の側階段構造（例えば、図１の１０４）を、例えばメモリアレイ構造２０６－１／２０６－２の中間の階段構造２０４に置き換えることにより、各行デコーダは、メモリプレーン２０２の中間から反対方向にワード線を両側駆動することができ、その結果、階段構造２０４がメモリアレイ構造２０６－１／２０６－２の中間にあるとき、行デコーダによって駆動される各ワード線の部分の長さが例えば半分に減少するにつれて、負荷における抵抗が低減されることができる。すなわち、いくつかの実施形態によれば、３Ｄメモリデバイス２００の行デコーダは、各ワード線の第１のワード線部分または第２のワード線部分のいずれかを駆動するだけでよい。
図２では、それぞれのメモリプレーン２０２の中間にある階段構造２０４は、ランディング相互接続（例えば、ワード線接点）に使用される機能的階段構造であるが、製造中のエッチングまたは化学機械研磨（ＣＭＰ）プロセスにおける負荷のバランスをとり、隣接するメモリプレーン２０２を分離するために、追加の階段構造（例えば、図示されていないダミー階段構造）が１つ以上の側面に形成されてもよいことが理解される。それぞれのメモリプレーン２０２の中間にある階段構造２０４は、メモリプレーン２０２の総面積を増加させることができるため、より小さい面積を有するより急なダミー階段構造が形成されてダイサイズを低減することができる。
図３は、本開示のいくつかの実施形態にかかる、階段構造３０１を有する典型的な３Ｄメモリデバイス３００の平面図を示している。３Ｄメモリデバイス３００は、階段構造２０４を含む図２のメモリプレーン２０２の一部の一例とすることができ、３Ｄメモリデバイス３００の階段構造３０１は、メモリプレーン２０２内の階段構造２０４の一例とすることができる。図３に示すように、３Ｄメモリデバイス３００は、並列ＧＬＳ３０８によって分離されたｙ方向（ビットライン方向）の複数のブロック３０２を含むことができる。３Ｄメモリデバイス３００がＮＡＮＤフラッシュメモリデバイスであるいくつかの実施形態では、各ブロック３０２は、ＮＡＮＤフラッシュメモリデバイスの最小消去可能単位である。各ブロック３０２は、「Ｈ」カット３１０を有するいくつかのＧＬＳ３０８によって分離されたｙ方向の複数のフィンガ３０４をさらに含むことができる。
いくつかの実施形態では、階段構造３０１は、ｘ方向（ワード線方向）において３Ｄメモリデバイス３００の中間（例えば、中央）にある。いくつかの実施形態では、図３はまた、階段構造３０１に隣接するメモリアレイ構造の一対の周辺領域３０３を示している。階段構造３０１によって分離された周辺領域３０３が使用されて、階段構造３０１上の相互接続によって個別に駆動または電気的に接続されることができる上部選択ゲート（ＴＳＧ）を形成することができる。以下に詳細に説明するように、階段構造３０１は、それぞれのフィンガ３０４にそれぞれ対応する複数の階段ゾーンを含むことができ、ｙ方向において２つの隣接する階段ゾーンの間にそれぞれ複数のブリッジ構造３０６を含むことができる。各階段ゾーンは、１つまたは２つのブロック３０２内にあることができる。３Ｄメモリデバイス３００は、機械的支持および／または負荷バランスを提供するために、階段ゾーンおよびブリッジ構造３０６内に複数のダミーチャネル構造３１４を含むことができる。３Ｄメモリデバイス３００は、ワード線駆動のために階段構造３０１の各階段においてそれぞれのワード線（図示せず）上にそれぞれランディングされるように階段構造３０１の階段ゾーン内にワード線接点３１２をさらに含むことができる。
両側ワードライン駆動方式を達成するために、いくつかの実施形態によれば、各ブリッジ構造３０６は、第１のメモリアレイ構造と第２のメモリアレイ構造（図示せず）とを（物理的および電気的に）接続する。すなわち、いくつかの実施形態によれば、階段構造３０１は、中間のメモリアレイ構造を完全には遮断せず、代わりに、階段構造のブリッジ構造３０６によって接続された第１および第２のメモリアレイ構造を残す。したがって、各ワード線は、ブリッジ構造３０６を介して３Ｄメモリデバイス３００の中間の階段構造３０１の階段ゾーン内のそれぞれのワード線接点３１２から両側で（正および負のｘ方向の双方で）駆動されることができる。例えば、図３は、ブリッジ構造３０６を有する両側ワード線駆動方式の例示的な電流経路をさらに示している。実線矢印で示す第１の電流経路および白抜き矢印で示す第２の電流経路は、それぞれ異なるレベルの２つの別々のワード線を通過する電流を表す。
図４は、本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造４００の上正面斜視図を示している。階段構造４００は、図２の３Ｄメモリデバイス２００の階段構造２０４または図３の３Ｄメモリデバイス３００の階段構造３０１の一例とすることができる。階段構造４００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレ－タ（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板（図示せず）上のスタック構造４０１を含むことができる。
階段構造４００内の構成要素の空間的関係をさらに示すために、ｘ軸、ｙ軸、およびｚ軸が図４に含まれていることに留意されたい。３Ｄメモリデバイスの基板は、ｘ－ｙ平面内で横方向に延在する２つの側面、すなわち、階段構造４００が形成されることができるウェハの前面における上面と、ウェハの前面とは反対の裏面における底面とを含む。ｚ軸は、ｘ軸およびｙ軸の双方に垂直である。本明細書で使用される場合、３Ｄメモリデバイスの１つの構成要素（例えば、層またはデバイス）が、３Ｄメモリデバイスの別の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」にあるかどうかは、基板が３Ｄメモリデバイスのｚ方向の最下面に配置されたときに、ｚ方向（ｘ－ｙ平面に垂直な垂直方向）において３Ｄメモリデバイスの基板に対して判定される。空間的関係を説明するための同じ概念が本開示全体にわたって適用される。
スタック構造４０１は、垂直方向に交互配置された第１の材料層と、第１の材料層とは異なる第２の材料層とを含むことができる。第１の材料層および第２の材料層は、垂直方向に交互にすることができる。いくつかの実施形態では、スタック構造４０１は、それぞれが第１の材料層および第２の材料層を含む、ｚ方向に垂直に積層された複数の材料層対を含むことができる。スタック構造４０１内の材料層対の数（例えば、３２、６４、９６、１２８、１６０、１９２、２２４、または２５６）は、３Ｄメモリデバイス内のメモリセルの数を決定することができる。
いくつかの実施形態では、３Ｄメモリデバイスは、ＮＡＮＤフラッシュメモリデバイスであり、スタック構造４０１は、ＮＡＮＤメモリストリングが形成される積層記憶構造である。第１の材料層のそれぞれは、導電層を含み、第２の材料層のそれぞれは、誘電体層を含む。すなわち、スタック構造４０１は、交互配置された導電層および誘電体層（図示せず）を含むことができる。いくつかの実施形態では、各導電層は、ＮＡＮＤメモリストリングのゲート線、およびゲート線から横方向に延在し且つワード線ファンアウトのために階段構造４００において終端するワード線として機能することができる。導電層は、限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。誘電体層は、限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電体材料を含むことができる。いくつかの実施形態では、導電層は、タングステンなどの金属を含み、誘電体層は、酸化ケイ素を含む。
階段構造４００の各階段（「レベル」として示す）は、１つ以上の材料層対を含むことができる。いくつかの実施形態では、各階段の最上部材料層は、垂直方向の相互接続のための導電層である。いくつかの実施形態では、階段構造４００の全ての２つの隣接する階段は、ｚ方向に名目上同じ距離だけオフセットされ、ｘ方向に名目上同じ距離だけオフセットされる。したがって、各オフセットは、ｚ方向において３Ｄメモリデバイスのワード線接点（例えば、図４には示されていない図３の３１２）と相互接続するための「ランディング領域」を形成することができる。
図４に示すように、階段構造４００は、第１の階段ゾーン４０２と、第２の階段ゾーン４１２と、ｙ方向（ビットライン方向）における第１の階段ゾーン４０２と第２の階段ゾーン４１２との間のブリッジ構造４０４とを含むことができる。いくつかの実施形態では、第１の階段ゾーン４０２は、ｘ方向（ワード線方向）に、第１の対の階段４０６－１／４０６－２、第２の対の階段４０８－１／４０８－２、第３の対の階段４１０－１／４１０－２、第４の対の階段４１２－１／４１２－２、および第５の対の階段４１４－１／４１４／２を含む複数対の階段を含む。いくつかの実施形態によれば、各階段４０６－１、４０６－２、４０８－１、４０８－２、４１０－１、４１０－２、４１２－１、４１２－２、４１４－１、または４１４－２は、ｘ方向に複数の階段を含む。いくつかの実施形態では、階段４０６－１、４０６－２、４０８－１、４０８－２、４１０－１、４１０－２、４１２－１、４１２－２、４１４－１、および４１４－２のうちの１つ以上は、ダミー階段とは対照的に、ランディング相互接続（例えば、ワード線ビアコンタクト）に使用される機能的階段である。
いくつかの実施形態では、階段４０６－１／４０６－２、４０８－１／４０８－２、４１０－１／４１０－２、４１２－１／４１２－２、および４１４－１／４１４－２のうちの少なくとも一対は、ｘ方向において互いに面する。一例では、第１の対の階段４０６－１／４０６－２は、ｘ方向において互いに面することができ、例えば、階段４０６－１は、負のｘ方向に向かって傾斜し、階段４０６－２は、正のｘ方向に向かって傾斜する。同様に、別の例では、第２の対の階段４０８－１／４０８－２は、ｘ方向において互いに面することができ、例えば、階段４０８－１は、負のｘ方向に向かって傾斜し、階段４０８－２は、正のｘ方向に向かって傾斜する。いくつかの実施形態では、階段４０６－１／４０６－２、４０８－１／４０８－２、４１０－１／４１０－２、４１２－１／４１２－２、または４１４－１／４１４－２の各対は、ｘ方向において互いに面する。
いくつかの実施形態では、階段４０６－１／４０６－２、４０８－１／４０８－２、４１０－１／４１０－２、４１２－１／４１２－２、および４１４－１／４１４－２のうちの少なくとも一対は、異なる深さにある。１つの階段は、複数の階段を含むことができるため、本明細書に開示される階段の深さは、最上段、中間段、または最下段などの、（同じ相対レベルで）ｚ方向における同じ階段の深さを指すことができることが理解される。一例では、階段４０６－１／４０６－２の第１の対は、異なる深さにあってもよく、例えば、階段４０６－１の最上部の階段は、ｚ方向において階段４０６－２の最上部の階段よりも高い。同様に、別の例では、第２の対の階段４０８－１／４０８－２は、異なる深さにあってもよく、例えば、階段４０８－１の最上部の階段は、ｚ方向において階段４０８－２の最上部の階段よりも高い。いくつかの実施形態では、階段４０６－１／４０６－２、４０８－１／４０８－２、４１０－１／４１０－２、４１２－１／４１２－２、および４１４－１／４１４－２のうちの少なくとも一対は、ｚ方向において重なっていない。すなわち、いくつかの実施形態によれば、より高い階段の下階段は、同じ対の下階段の上階段よりも低くない。いくつかの例では、一対の階段は、同じ深さ（例えば、図４の第３の対の階段４１０－１／４１０－２）にあってもよいことが理解される。図４に示すように、各階段ゾーン（例えば、第１の階段ゾーン４０２）の階段の対の数は５つに限定されないが、上述した同じ階段パターン（すなわち、ｘ方向において互いに面し、異なる深さにある少なくとも一対の階段）は、任意の数の階段の対に適用されることができることが理解される。
図４に示すように、階段構造４００は、各階段ゾーン（例えば、第１の階段ゾーン４０２または第２の階段ゾーン４１２）においてｙ方向に複数の分割部を含む多分割階段構造とすることができる。いくつかの実施形態では、第１の階段ゾーン４０２内の各階段４０６－１、４０６－２、４０８－１、４０８－２、４１０－１、４１０－２、４１２－１、４１２－２、４１４－１、または４１４－２は、それぞれがｘ方向に複数の階段を含む、ｙ方向における複数の分割部を含む。ｙ方向に複数の分割部を導入することにより、階段の総数を減らすことなく、階段構造４００のｘ方向の寸法（例えば、長さ）が低減されることができる。例えば、図４に示すように、階段構造４００は、階段ゾーンの各階段（例えば、第１の階段ゾーン４０２内の各階段４０６－１、４０６－２、４０８－１、４０８－２、４１０－１、４１０－２、４１２－１、４１２－２、４１４－１、または４１４－２）がｙ方向に３つの分割部４１６－１、４１６－２、および４１６－３を含むことができる三分割階段構造とすることができる。分割数は、図４の例によって限定されず、任意の正の整数（すなわち、１、２、３、４、５、・・・）であってもよいことが理解される。
第１の階段ゾーン４０２が詳細に上述されているが、本明細書に開示されている第１の階段ゾーン４０２に階段を配置する方式は、階段構造４００における第２の階段ゾーン４１２または任意の他の階段ゾーンにも同様に適用されることができることが理解される。例えば、第２の階段ゾーン４１２は、第１の階段ゾーン４０２のように、ｘ方向において異なる深さで互いに面する少なくとも一対の階段（例えば、多分割階段）を含んでもよい。図４に示すように、いくつかの実施形態によれば、第１の階段ゾーン４０２および第２の階段ゾーン４１２は、ｙ方向において対称である。例えば、第１および第２の階段ゾーン４０２および４１２の階段パターンは、ブリッジ構造４０４に対して対称であってもよい。他の例では、第１の階段ゾーン４０２および第２の階段ゾーン４１２は、ｙ方向において非対称であってもよいことが理解される。階段を隣接する階段ゾーンに非対称に配置することにより、階段構造４００によって導入される機械的応力がより均一に分散されることができる。
図４に示すように、階段構造４００は、ｙ方向における第１および第２の階段ゾーン４０２および４１２の間のブリッジ構造４０４を含む複数のブリッジ構造を含む。ブリッジ構造４０４は、下壁部４０４－１と、下壁部４０４－１の上方の上階段部４０４－２とを含むことができる。換言すれば、ブリッジ構造４０４は、いくつかの実施形態によれば、平坦な上面を有するのとは対照的に、ブリッジ構造の頂部に複数の階段を有する連続壁型構造である。いくつかの実施形態では、ブリッジ構造４０４は、ブリッジ構造４０４の上階段部４０４－２の上方にあり、上階段部と接触する相互接続構造４２０をさらに含む。スタック構造４０１の一部として、ブリッジ構造４０４の下壁部４０４－１は、垂直に交互配置された導電層および誘電体層（図示せず）を含むことができ、導電層（例えば、金属層またはポリシリコン層）は、ワード線の一部として機能することができる。ワード線がメモリアレイ構造からｘ方向（例えば、正のｘ方向、負のｘ方向、またはその双方に）に切断される第１および階段ゾーン４０２および４１２内の少なくともいくつかの階段とは異なり、ブリッジ構造４０４の下壁部４０４－１を通過するワード線は、両側ワード線駆動方式を達成するために、階段およびメモリアレイ構造上にランディングされたワード線接点をブリッジするために維持されることができる。
いくつかの実施形態では、第１または第２の階段ゾーン４０２または４１２内の階段内の少なくとも１つの階段は、ブリッジ構造４０４の下壁部４０４－１を介して第１のメモリアレイ構造および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。少なくとも１つのワード線は、少なくとも１つの階段が少なくとも１つのワード線によってブリッジ構造４０４の下壁部４０４－１を介して第１および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されることができるように、メモリアレイ構造およびブリッジ構造４０４の下壁部４０４－１内で横方向に延在することができる。一例では、階段４０８－１内の階段は、ブリッジ構造４０４の下壁部４０４－１を介して負のｘ方向に延在するそれぞれのワード線部分によって（負のｘ方向において）第１のメモリアレイ構造に電気的に接続されてもよい。しかしながら、ブリッジ構造４０４の下壁部４０４－１は、正のｘ方向に延在するそれぞれのワード線部分が切断されないため、同じ階段を第２のメモリアレイ構造に（正のｘ方向において）電気的に接続する必要がない場合がある。別の例では、階段４１２－２内の階段は、ブリッジ構造４０４の下壁部４０４－１を介して正のｘ方向に延在するそれぞれのワード線部分によって（正のｘ方向において）第２のメモリアレイ構造に電気的に接続されてもよい。しかしながら、ブリッジ構造４０４の下壁部４０４－１は、負のｘ方向に延在するそれぞれのワード線部分が切断されないため、同じ階段を第１のメモリアレイ構造に（負のｘ方向において）電気的に接続する必要がない場合がある。
いくつかの実施形態では、第１または第２の階段ゾーン４０２または４１２内の階段内の少なくとも１つの階段は、ブリッジ構造４０４の下壁部４０４－１を介して第１のメモリアレイ構造および第２のメモリアレイ構造のそれぞれに電気的に接続されている。例えば、図４に示すように、階段４０８－２内の階段は、（矢印によって表される）電流経路によって示されるように、それぞれ負および正のｘ方向に延在するそれぞれのワード線部分によって、ブリッジ構造４０４の下壁部４０４－１を介して第１および第２のメモリアレイ構造の双方に電気的に接続されてもよい。
いくつかの実施形態では、ブリッジ構造４０４の上階段部４０４－２は、ｘ方向において同じ深さで互いに面する少なくとも一対の階段４１８－１／４１８－２を含む。第１の階段ゾーン４０２内の第２の対の階段４０８－１／４０８－２と同様に、階段４１８－１および４１８－２は、互いに面し、例えば、階段４１８－１は、負のｘ方向に向かって傾斜し、階段４１８－２は、正のｘ方向に向かって傾斜する。いくつかの実施形態によれば、異なる深さの第１の階段ゾーン４０２内の第２の対の階段４０８－１／４０８－２とは異なり、階段４１８－１および４１８－２は同じ深さにある。製造プロセスに関して以下に詳細に説明するように、ブリッジ構造４０４の上階段部４０４－２内の階段（例えば、４１８－１および４１８－２）および階段ゾーン（例えば、４０２）内の階段（例えば、４０８－１および４０８－２）は、同じトリムエッチングプロセスによって形成されることができ、したがって、同じパターン（例えば、互いに面する各対の階段）を有することができる。一例では、ブリッジ構造４０４の上階段部４０４－２における階段の対の数は、各階段ゾーン４０２または４１２における階段の対の数と同じであってもよい。一方、階段ゾーン（例えば、４０２）内の階段（例えば、４１８－１および４１８－２）が切断プロセスによって異なる深さに切断され、したがって同じ深さのままである場合、ブリッジ構造４０４の上階段部４０４－２内の階段（例えば、４０８－１および４０８－２）は、保護される（例えば、エッチングマスクによって覆われる）ことができる。いくつかの実施形態では、ブリッジ構造４０４の上階段部４０４－２は、ｘ方向において同じ深さに複数の階段（例えば、第１の階段ゾーン４０２内の階段４０６－１、４０６－２、４０８－１、４０８－２、４１０－１、４１０－２、４１２－１、４１２－２、４１４－１、および４１４－２と同じ数）を含む。
いくつかの実施形態では、ブリッジ構造４０４の上階段部４０４－２を通過するワード線のいくつかは、内部に階段を形成するトリムエッチングプロセスによって切断されるため、相互接続構造４２０は、各階段ゾーン４０２または４１２内のいくつかの階段（例えば、４０６－１および４１４－２）内の階段がブリッジ構造４０４の上階段部４０４－２を介して第１のメモリアレイ構造および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されることができるように、上階段部４０４－２内の各レベルにおいて切断されたワード線部分を電気的に接続する。例えば、相互接続構造４２０は、それぞれがブリッジ構造４０４の上階段部４０４－２の階段の同じレベルにある階段のセットを電気的に接続する複数の相互接続部を含むことができる。一例では、図４に示すように、相互接続構造４２０の相互接続部は、ブリッジ構造４０４の上階段部４０４－２の各階段の最上段を電気的に接続することができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）および／またはＢＥＯＬ内の横方向相互接続線および垂直相互接続アクセス（ＶＩＡ）接点を含むなど、任意の適切なタイプの相互接続を広く含むことができる。例えば、相互接続構造４２０内の相互接続部は、金属１（Ｍ１）および／または金属２（Ｍ２）層などのＢＥＯＬ内の側方相互接続線およびＶＩＡ接点を含むことができる。相互接続構造４２０内の相互接続部は、限定されないが、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含むことができる。
いくつかの実施形態では、階段内の少なくとも１つの階段は、相互接続構造４２０内の相互接続部および上階段部４０４－２の階段内の同じレベルの階段の対応するセットを介して、第１および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。一例では、第１の階段ゾーン４０２内の階段４０６－１内の階段は、ブリッジ構造４０４の上階段部４０４－２内の負のｘ方向に延在するワード線部分、ならびに相互接続構造４２０内の対応する相互接続部によって、（負のｘ方向において）第１のメモリアレイ構造に電気的に接続されることができる。別の例では、第１の階段ゾーン４０２内の階段４１４－２内の階段は、ブリッジ構造４０４の上階段部４０４－２内の正のｘ方向に延在するワード線部分、ならびに相互接続構造４２０内の対応する相互接続部によって、（正のｘ方向において）第２のメモリアレイ構造に電気的に接続されてもよい。
図５Ａ～図５Ｅは、本開示のいくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための様々な典型的なマスクを示している。図６Ａ～図６Ｅは、本開示の様々な実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための製造プロセスを示している。図８は、いくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための方法８００のフローチャートである。図９は、いくつかの実施形態にかかる、３Ｄメモリデバイスの典型的な階段構造を形成するための別の方法９００のフローチャートである。図６Ａ～図６Ｅ、図８、および図９に示す階段構造の例は、図４に示す階段構造４００を含む。図５Ａ～図５Ｅ、図６Ａ～図６Ｅ、図８、および図９が一緒に説明される。方法８００および９００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も実行されることができることが理解される。さらに、動作のいくつかは、同時に、または図８および図９に示す順序とは異なる順序で実行されてもよい。
図８を参照すると、方法８００は、動作８０２において開始し、ここでは垂直に交互配置された第１の材料層および第２の材料層を含むスタック構造が形成される。いくつかの実施形態では、スタック構造は、誘電体スタックであり、第１の材料層のそれぞれは、第１の誘電体層（「犠牲層」としても知られる）を含み、第２の材料層のそれぞれは、第１の誘電体層とは異なる第２の誘電体層を含む。交互配置された第１の誘電体層および第２の誘電体層は、基板上に交互に堆積されることができる。
図６Ａを参照すると、第１の誘電体層（図示されていない「犠牲層」としても知られている）および第２の誘電体層（本明細書では一緒に「誘電体層対」と呼ばれ、図示されていない）の複数対を含むスタック構造６０２が、シリコン基板（図示せず）上に形成される。すなわち、いくつかの実施形態によれば、スタック構造６０２は、交互配置された犠牲層および誘電体層を含む。誘電体層および犠牲層は、シリコン基板上に交互に堆積されてスタック構造６０２を形成することができる。いくつかの実施形態では、各誘電体層は、酸化シリコンの層を含み、各犠牲層は、窒化シリコンの層を含む。スタック構造６０２は、限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含む１つ以上の薄膜堆積プロセスによって形成されることができる。
いくつかの実施形態では、スタック構造は、メモリスタックであり、第１の材料層のそれぞれは、導電層を含み、第２の材料層のそれぞれは、誘電体層を含む。交互配置された導電層（例えば、ポリシリコン層）および誘電体層（例えば、酸化ケイ素層）は、基板上に交互に堆積されることができる。交互配置された導電層（例えば、金属層）および誘電体層（例えば、酸化ケイ素層）は、誘電体スタック内の犠牲層を導電層によって置き換えるゲート置換プロセスによっても形成されることができる。すなわち、階段構造は、誘電体スタック上またはメモリスタック上でゲート置換プロセスの前または後のいずれかに形成されることができる。
図６Ａを参照すると、スタック構造６０２は、導電層と誘電体層との複数対（本明細書では一緒に「導電／誘電体層の対」と呼ばれ、図示されていない）を含むことができる。すなわち、いくつかの実施形態によれば、スタック構造６０２は、交互配置された導電層および誘電体層を含む。いくつかの実施形態では、各誘電体層は、酸化ケイ素の層を含み、各導電層は、タングステンなどの金属の層、またはポリシリコンなどの半導体の層を含む。いくつかの実施形態では、スタック構造６０２を形成するために、誘電体スタックを介してスリット開口部（図示せず）が形成されることができ、誘電体スタック内の犠牲層は、スリット開口部を介してエッチャントを塗布することによってエッチングされて複数の横方向凹部を形成することができ、限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含む１つ以上の薄膜堆積プロセスを使用して横方向凹部内に導電層が堆積されることができる。
任意に、方法８００は、図８に示すように、動作８０４に進み、ここでは、第２の横方向の複数の分割部が異なる深さに形成される。図９を参照すると、分割部を形成するために、動作９０２において、第１および第２の階段ゾーンに開口部を含む分割マスクがパターニングされ、動作９０４において、分割マスクにしたがって、異なる深さの複数の分割部が、一回以上のトリムエッチングサイクルによって形成される。多分割階段構造が使用されないいくつかの例では、動作８０４はスキップされてもよいことが理解される。
図５Ａに示すように、分割マスク５０２がスタック構造６０２（図示せず）上にパターニングされる。いくつかの実施形態によれば、分割マスク５０２は、ｙ方向（ビットライン方向）に複数の分割部を形成するための開口部５１０－１および５１０－２を含む。スタック構造６０２は、並列ＧＬＳ５０６によって分離されたｙ方向の複数のブロック５０４を含むことができる。いくつかの実施形態では、開口部５１０－１および５１０－２は、それぞれスタック構造６０２内に形成される第１の階段ゾーン６１６および第２の階段ゾーン６１８（例えば、図６Ｃに示す）内にある。いくつかの実施形態では、分割マスク５０２は、ソフトマスク（例えば、フォトレジストマスク）であり、これは、ｙ方向に分割部を形成するためのトリムエッチングプロセスにおいてトリミングされることができる。各開口部５１０－１または５１０－２は、名目上矩形の形状を有することができる。図５Ａの開口部５１０－１および５１０－２の実線は、スタック構造６０２（図６Ａに示す）の下方を覆うフォトレジスト層の境界を示している。いくつかの実施形態では、分割マスク５０２は、スピンコーティングを使用してスタック構造６０２上にフォトレジスト層をコーティングし、リソグラフィおよび現像プロセスを使用してコーティングされたフォトレジスト層をパターニングすることによって形成される。分割マスク５０２は、スタック構造６０２の露出部分をエッチングするためのエッチングマスクとして使用されることができる。
図６Ａに示すように、分割マスク５０２（図５Ａに示す）にしたがって、１回以上のトリムエッチングサイクル（例えば、一回のトリムエッチングサイクル）によって、ｙ方向において異なる深さに複数の分割部（例えば、３つの分割部６０４－１、６０４－２、および６０４－３）が形成される。開口部５１０－１および５１０－２（実線で表される）を有する分割マスク５０２は、第１のエッチングマスクとして使用されることができる。第１のエッチングマスクによって覆われていないスタック構造６０２の部分は、ウェットエッチングおよび／またはドライエッチングプロセスを使用して分割深さだけエッチングされることができる。露出部分においてスタック構造６０２の特定の厚さ（例えば、分割深さ）を除去するために、任意の適切なエッチャント（例えば、ウェットエッチングおよび／またはドライエッチング）が使用されることができる。エッチングされた厚さ（例えば、分割深さ）は、エッチング速度および／またはエッチング時間によって制御されることができる。いくつかの実施形態では、分割深さは、材料層対（例えば、誘電体層対または導電／誘電体層対）の厚さと名目上同じである。いくつかの実施形態では、分割深さは、材料層対の厚さの複数倍であることが理解される。
図５Ａに示すように、分割マスク５０２は、トリミングされることができる（例えば、漸増的および内方的にエッチングされる）。開口部５１０－１および５１０－２の破線は、スタック構造６０２の下方を覆うトリミングされたフォトレジスト層の境界を示している。開口部５１０－１および５１０－２のそれぞれは、ｙ方向にトリミングされることができる。トリミングされた開口部５１０－１および５１０－２（破線で表される）を有する分割マスク５０２は、第２のエッチングマスクとして使用されることができる。
図６Ａに示すように、第１のエッチングマスクからトリミングされるフォトレジスト層の量は、トリミング速度および／またはトリミング時間によって制御されることができ、得られる分割部の寸法に直接関連する（例えば、決定因子）ことができる。第１のエッチングマスクのトリムは、任意の適切なエッチングプロセス、例えば等方性ドライエッチングまたはウェットエッチングを使用して実行されることができる。第１のエッチングマスクのトリムは、第１のエッチングマスクによって覆われていないスタック構造６０２の部分を拡大させることができる。スタック構造６０２の拡大されて覆われていない部分は、トリミングされた第１のエッチングマスクを第２のエッチングマスクとして使用して再びエッチングされ、各開口部５１０－１または５１０－２に対応する異なる深さにより多くの分割部を形成することができる。拡大された露出部分においてスタック構造６０２の特定の厚さ（例えば、分割深さ）を除去するために、任意の適切なエッチャント（例えば、ウェットエッチングおよび／またはドライエッチング）が使用されることができる。エッチングされた厚さ（例えば、分割深さ）は、エッチング速度および／またはエッチング時間によって制御されることができる。いくつかの実施形態では、エッチングされた厚さは、前のエッチングステップにおいてエッチングされた厚さと名目上同じである。結果として、隣接する分割部間の深さオフセットは名目上同じである。いくつかの実施形態では、エッチングされた厚さは、深さオフセットが隣接する分割部間で異なるように、異なるエッチングステップにおいて異なることが理解される。フォトレジストマスクのトリムプロセスとそれに続くスタック構造のエッチングプロセスは、本明細書ではトリムエッチングサイクルと呼ばれる。
トリムエッチングサイクルの数は、分割マスク５０２にしたがって形成される分割部の数を決定することができる。図６Ａは、異なる深さに３つの分割部６０４－１、６０４－２、および６０４－３を含む三分割階段構造を形成する例を示しているが、多分割階段構造およびその製造方法は、三分割に限定されず、トリムエッチングサイクルの数ならびにそれに応じて分割マスク５０２の設計を変更することによって、１よりも大きい任意の整数であってもよいことが理解される。
方法８００は、図８に示すように、動作８０６に進み、ここでは、スタック構造の第１の横方向の中間において、第１の横方向において互いに面する少なくとも一対の階段が同じ深さに形成される。いくつかの実施形態では、少なくとも一対の階段の各階段は、第１の横方向において複数の階段を含む。動作８０４において分割部が第２の横方向に形成されるいくつかの実施形態では、動作８０６は、動作８０４の後に実行される。すなわち、第２の横方向の分割部は、第１の横方向の階段の前に形成される。いくつかの実施形態では、動作８０６は、動作８０４の前に実行されてもよいことが理解される。すなわち、第１の横方向に階段を形成した後に、第２の横方向の分割部が形成されることができる。それにもかかわらず、いくつかの実施形態によれば、少なくとも一対の階段の各階段は複数の分割部を含む。図９を参照すると、階段を形成するために、動作９０６において、第１の横方向に開口部を含む階段マスクがパターニングされ、動作９０８において、少なくとも一対の階段が、階段マスクにしたがって複数のトリムエッチングサイクルによって同じ深さに形成される。ここでも、動作９０６および９０８は、異なる例では動作９０２および９０４の前または後に実行されてもよいことが理解される。
図５Ｂに示すように、分割部６０４－１、６０４－２、および６０４－３が形成されると、分割マスク５０２（図５Ａに示す）が除去され、階段マスク５１４がスタック構造６０２上にパターニングされる。いくつかの実施形態によれば、階段マスク５１４は、それぞれが同じ深さで互いに面する階段のそれぞれの対を形成するためのｘ方向の開口部５１２－１、５１２－２、５１２－３、５１２－４、および５１２－５を含む。開口部５１２－１、５１２－２、５１２－３、５１２－４、および５１２－５の数は、形成される互いに面する階段の対の数を決定することができ、したがって、３Ｄメモリデバイスの最終製品における階段構造の配置に応じて任意の適切な数とすることができることが理解される。いくつかの実施形態では、階段マスク５１４は、ソフトマスク（例えば、フォトレジストマスク）であり、これは、ｘ方向に階段を形成するためのトリムエッチングプロセスにおいてトリミングされることができる。各開口部５１２－１、５１２－２、５１２－３、５１２－４、および５１２－５は、名目上矩形の形状を有し、ブリッジ構造６２０の上階段部が同じ深さの階段の一部を含むように、スタック構造６０２（例えば、図６Ｃに示す）に形成されるブリッジ構造６２０をｙ方向に横切って延在することができる。図５Ｂの開口部５１２－１、５１２－２、５１２－３、５１２－４、および５１２－５の実線は、スタック構造６０２（図６Ａに示す）の下方を覆うフォトレジスト層の境界を示している。いくつかの実施形態では、階段マスク５１４は、スピンコーティングを使用してスタック構造６０２上にフォトレジスト層をコーティングし、リソグラフィおよび現像プロセスを使用してコーティングされたフォトレジスト層をパターニングすることによって形成される。階段マスク５１４は、スタック構造６０２の露出部分をエッチングするためのエッチングマスクとして使用されることができる。
図６Ｂに示すように、スタック構造６０２のｘ方向の中間において、階段マスク５１４（図５Ｂに示す）にしたがって複数のトリムエッチングサイクルによって同じ深さに複数対の階段（例えば、５対の階段６０６－１／６０６－２、６０８－１／６０８－２、６１０－１／６１０－２、６１２－１／６１２－２、および６１４－１／６１４－２）が形成される。いくつかの実施形態によれば、階段６０６－１／６０６－２、６０８－１／６０８－２、６１０－１／６１０－２、６１２－１／６１２－２、または６１４－１／６１４－２の各対は、ｘ方向において互いに面し、同じ深さにある。一対の階段６０６－１／６０６－２を例にとると、階段６０６－１は、負のｘ方向に向かって傾斜してもよく、階段６０６－２は、正のｘ方向に向かって傾斜してもよい。各階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、または６１４－２は、ｘ方向に同じ数の階段を含むことができる。いくつかの実施形態では、階段の対（例えば、５対の階段６０６－１／６０６－２、６０８－１／６０８－２、６１０－１／６１０－２、６１２－１／６１２－２、および６１４－１／６１４－２）の数は、階段マスク５１４の開口部（例えば、５つの開口部５１２－１、５１２－２、５１２－３、５１２－４、および５１２－５）の数に基づいて決定され、各階段における階段の数は、トリムエッチングサイクルの数に基づいて決定される。いくつかの実施形態では、図６Ｂに示すように、複数の分割部６０４－１、６０４－２、および６０４－３は、各階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２が複数の分割部６０４－１、６０４－２、および６０４－３を含むように、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、または６１４－２の形成前に形成される。他の例では、各階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、または６１４－２が、異なるパターンで複数の分割部６０４－１、６０４－２、および６０４－３を依然として含むことができるように、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２の形成後に複数の分割部６０４－１、６０４－２、および６０４－３が形成されることができることが理解される。
図６Ｂに示すいくつかの実施形態によれば、階段マスク５１４の各開口部５１２－１、５１２－２、５１２－３、５１２－４、または５１２－５がスタック構造６０２を横切ってｙ方向に延在すると、階段６０６－１／６０６－２、６０８－１／６０８－２、６１０－１／６１０－２、６１２－１／６１２－２、または６１４－１／６１４－２の各対がスタック構造６０２を横切ってｙ方向に延在する。すなわち、いくつかの実施形態によれば、各階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、または６１４－２は、各階段ゾーン６１６または６１８、ならびにスタック構造６０２に形成されることになるブリッジ構造６２０（例えば、図６Ｃに示すように）に形成される。換言すれば、各階段ゾーン６１６または６１８およびブリッジ構造６２０は、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２の一部を含むことができる。いくつかの実施形態では、スタック構造６０２内に形成されることになるブリッジ構造６２０は、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２を形成するときに階段マスク５１４によって覆われる必要はない。
階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２を形成するためのトリムエッチングプロセスは、上記詳細に説明したため、説明を容易にするために繰り返されない。階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２における各階段の寸法は、各サイクルにおける階段マスク５１４内のトリミングされたフォトレジスト層の量（例えば、ｘ方向の寸法を決定する）および各サイクルにおけるエッチングされた厚さ（例えば、ｚ方向の深さを決定する）によって決定されることができる。いくつかの実施形態では、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２のｘ方向の各階段の寸法が名目上同じであるように、各サイクルにおけるトリミングされたフォトレジスト層の量は名目上同じである。いくつかの実施形態では、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２の各階段の深さが名目上同じであるように、各サイクルのエッチングされた厚さは名目上同じである。同じトリムエッチングプロセス（例えば、同じ回数のトリムエッチングサイクル）が階段マスク５１４の開口部５１２－１、５１２－２、５１２－３、５１２－４、および５１２－５を介して同時に適用されるため、各階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、または６１４－２は同じ深さを有することができる。例えば、第１の対の階段６０６－１／６０６－２は、開口部５１２－１を介して形成されることができ、第２の対の階段６０８－１／６０８－２は、開口部５１２－２を介して形成されることができ、第３の対の階段６１０－１／６１０－２は、開口部５１２－３を介して形成されることができ、第４の対の階段６１２－１／６１２－２は、開口部５１２－４を介して形成されることができ、第５の対の階段６１４－１／６１４－２は、開口部５１２－５を介して形成されることができる。
方法８００は、図８に示すように、動作８０８に進み、ここでは、下壁部および上階段部を含むブリッジ構造が、第１の横方向に垂直な第２の横方向において第１の階段ゾーンと第２の階段ゾーンとの間に形成されるように、第１の階段ゾーンおよび第２の階段ゾーンにおける少なくとも一対の階段の各階段の部分が異なる深さまで切断される。図９を参照すると、階段を切断するために、動作９１０において、第１および第２の階段ゾーンに第１の開口部を含む第１の切断マスクがパターニングされ、動作９１２において、第１の開口部によって露出された階段の第１のセットが、第１の切断マスクにしたがって複数のエッチングサイクルによって第１の深さだけ切断される。いくつかの実施形態では、階段を切断するために、動作９１４において、第１および第２の階段ゾーンに第２の開口部を含む第２の切断マスクがパターニングされ、動作９１６において、第２の開口部によって露出された階段の第２のセットが、第２の切断マスクにしたがって複数のエッチングサイクルによって第２の深さだけ切断される。
図５Ｃに示すように、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２が形成されると、階段マスク５１４（図５Ｂに示す）が除去され、第１の切断マスク５１６がスタック構造６０２上にパターニングされる。いくつかの実施形態によれば、第１の切断マスク５１６は、開口部５１８－１および５１８－２によって露出された階段の第１のセットを同じ第１の深さだけ切断するために、第１の階段ゾーン６１６および第２の階段ゾーン６１８（例えば、図６Ｃに示す）の開口部内にそれぞれ開口部５１８－１および５１８－２を含む。開口部５１８－１および５１８－２によって露出された階段６１４－１、６１２－２、６１２－１、６１０－２、および６１０－１の部分のみが第１の切断マスク５１６にしたがって第１の深さだけ切断されることができるように、第１の切断マスク５１６内の開口部５１８－１および５１８－２は、階段６１４－１、６１２－２、６１２－１、６１０－２、および６１０－１（例えば、図６Ｃに示す）に対応する。第１の切断マスク５１６は、トリミングされる必要がないため、第１の切断マスク５１６は、ハードマスクまたはソフトマスクのいずれかとすることができる。各開口部５１８－１または５１８－２は、名目上矩形の形状を有し、階段ゾーン６１６または６１８のそれぞれの開口部にある。第１の切断マスク５１６がソフトマスクであるいくつかの実施形態では、第１の切断マスク５１６は、スピンコーティングを使用してスタック構造６０２上のフォトレジスト層をコーティングし、リソグラフィおよび現像プロセスを使用してコーティングされたフォトレジスト層をパターニングすることによって形成される。第１の切断マスク５１６がハードマスクであるいくつかの実施形態では、第１の切断マスク５１６は、限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含む１つ以上の薄膜堆積プロセスを使用してスタック構造６０２上にハードマスク材料層を最初に堆積することによって形成される。次いで、ハードマスク材料層がパターニングされて、リソグラフィおよびドライエッチングおよび／またはＲＩＥなどのウェットエッチングプロセスを使用して開口部５１８－１および５１８－２を形成することができる。第１の切断マスク５１６は、露出した第１のセットの階段６１４－１、６１２－２、６１２－１、６１０－２、および６１０－１を同じ第１の深さだけ切断するためのエッチングマスクとして使用されることができる。
本明細書で使用される場合、「切断」プロセスは、複数のエッチングサイクルによって１つ以上の階段の深さを減少させるプロセスである。各エッチングサイクルは、１つの階段をエッチングする、すなわち１つの階段深さだけ深さを減少させる１つ以上のドライエッチングおよび／またはウェットエッチングプロセスを含むことができる。上記詳細に説明したように、いくつかの実施形態によれば、切断プロセスの目的は、３Ｄメモリデバイスの最終製品内の少なくともいくつかの階段（およびその各階段）を異なる深さにすることである。したがって、階段の数によっては、ある程度の数の切断プロセスが必要となる場合がある。
図５Ｄに示すように、階段６１４－１、６１２－２、６１２－１、６１０－２、および６１０－１の第１のセットが切断されると、第１の切断マスク５１６（図５Ｃに示される）が除去され、第２の切断マスク５２０がスタック構造６０２上にパターニングされる。いくつかの実施形態によれば、第２の切断マスク５２０は、開口部５２２－１および５２２－２によって露出される第２のセットの階段を同じ第２の深さだけ切断するために、第１の階段ゾーン６１６および第２の階段ゾーン６１８（例えば、図６Ｄに示す）の開口部内にそれぞれ開口部５２２－１および５２２－２を含む。開口部５２２－１および５２２－２によって露出された階段６１２－２、６１０－２、６１０－１、６０８－２、および６０６－２の部分のみが第２の切断マスク５２０にしたがって第２の深さだけ切断されることができるように、第２の切断マスク５２０内の開口部５２２－１および５２２－２は、階段６１２－２、６１０－２、６１０－１、６０８－２、および６０６－２（例えば、図６Ｄに示す）に対応する。第１の切断マスク５１６と同様に、第２の切断マスク５２０は、ハードマスクまたはソフトマスクのいずれかとすることができる。第２の切断マスク５２０は、露出した第２のセットの階段６１２－２、６１０－２、６１０－１、６０８－２、および６０６－２を同じ第２の深さだけ切断するためのエッチングマスクとして使用されることができる。第２の切断マスク５２０にしたがった第２の切断プロセスの後、いくつかの階段（例えば、６１２－２、６１０－２、および６１０－１）は、第１の深さおよび第２の深さの合計だけ２回切断され、いくつかの階段（例えば、６１４－１および６１２－２）は、第１の深さだけ１回切断され、いくつかの階段（例えば、６０８－２および６０６－２）は、第２の深さだけ１回切断され、いくつかの階段（例えば、６１４－２、６０８－１、および６０６－１）はまだ切断されない。
異なる深さにより多くの階段を作製するために、１つ以上の切断マスクおよび切断プロセスが必要とされることができる。例えば、図５Ｅに示すように、第２のセットの階段６１２－２、６１０－２、６１０－１、６０８－２、および６０６－２が切断されると、第２の切断マスク５２０（図５Ｄに示す）が除去されることができ、第３の切断マスク５２４がスタック構造６０２上にパターニングされることができる。いくつかの実施形態によれば、第３の切断マスク５２４は、開口部５２６－１および５２６－２によって露出された第３のセットの階段を同じ第３の深さだけ切断するために、第１の階段ゾーン６１６および第２の階段ゾーン６１８（例えば、図６Ｅに示す）の開口部にそれぞれ開口部５２６－１および５２６－２を含む。開口部５２６－１および５２６－２によって露出された階段６１２－１、６１０－２、６１０－１、６０８－２、および６０８－１の部分のみが第３の切断マスク５２４にしたがって第３の深さだけ切断されることができるように、第３の切断マスク５２４内の開口部５２６－１および５２６－２は、階段６１２－１、６１０－２、６１０－１、６０８－２、および６０８－１（例えば、図６Ｅに示す）に対応する。第１および第２の切断マスク５１６および５２０と同様に、第３の切断マスク５２４は、ハードマスクまたはソフトマスクのいずれかとすることができる。第３の切断マスク５２４は、エッチングマスクとして使用されて、露出した第３のセットの階段６１２－１、６１０－２、６１０－１、６０８－２、および６０８－１を同じ第３の深さだけ切断することができる。
切断プロセスはまた、ｙ方向に複数の階段ゾーンおよびブリッジ構造を形成して、３Ｄメモリデバイスの最終製品のメモリアレイ構造の中間に階段構造を形成することができる。図５Ｃ～図５Ｅおよび図６Ｃ～図６Ｅに示すように、いくつかの実施形態によれば、切断プロセスが階段ゾーン６１６および６１８内の階段に適用されるが、階段ゾーン間のブリッジ構造６２０には適用されないように、第１、第２、および第３の切断マスク５１６，５２０、および５２４は、それぞれ、スタック構造６０２内のブリッジ構造６２０を覆うブリッジ構造５０８を含む。結果として、いくつかの実施形態によれば、階段の一部が切断されている領域は、階段ゾーン（例えば、６１６および６１８）になり、階段の一部が切断されていない領域は、ブリッジ構造（例えば、６２０）になる。いくつかの実施形態によれば、ブリッジ構造６２０に関して、隣接する階段ゾーン６１６および６１８の切断された階段によってｙ方向に露出している部分は下壁部であり、同じ深さの階段の切断されていない部分を有する部分は上階段部である。すなわち、これにより、第１および第２の階段ゾーン６１６および６１８の間の下壁部および上階段部を含むブリッジ構造６２０が形成されることができる。
上述した第１、第２、および第３の切断マスク５１６，５２０、および５２４ならびに第１、第２、および第３の切断プロセスは、階段６０６－１、６０６－２、６０８－１、６０８－２、６１０－１、６１０－２、６１２－１、６１２－２、６１４－１、および６１４－２を切断するための一例であり、他の適切な切断方式（様々な切断マスクおよび切断プロセスを含む）が使用されて同じ結果を達成することができることが理解される。様々な切断方式は、３Ｄメモリデバイスの最終製品の階段構造内のいくつかの階段が異なる深さを有するという同じ効果を達成することができることがさらに理解される。例えば、図７Ａ～図７Ｄは、本開示のいくつかの実施形態にかかる、階段構造において異なる深さに階段を切断する様々な典型的な方式を示している。図７Ａ～図７Ｄの各図は、６つの階段（図７Ａ～図７Ｄに破線で表されている）を異なる深さまで切断することができる１つの典型的な切断方式を示している。上述したように、切断マスクの数、切断マスクのシーケンス、各切断マスクの設計（例えば、開口部の数およびパターン）、および／または各切断プロセスによる低減された深さ（例えば、エッチングサイクルの数）は、階段が異なる深さにあるにもかかわらず、切断プロセス後の各階段の特定の深さに影響を及ぼすことがある。
方法８００は、図８に示すように、動作８１０に進み、ここでは、ブリッジ構造の上階段部内の少なくとも一対の階段の同じレベルにある階段のセットを電気的に接続する相互接続部が形成される。図６Ｅに示すように、相互接続構造６２２は、ブリッジ構造６２０の上方に接触して形成される。相互接続構造６２２は、それぞれがブリッジ構造６２０の上階段部内の階段の同じレベルにある階段のセットを電気的に接続する複数の相互接続部を含むことができる。相互接続構造６２２を形成するために、限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含む１つ以上の薄膜堆積プロセスを使用して誘電体材料（例えば、酸化ケイ素および／または窒化ケイ素）を堆積することによって、スタック構造６０２上に１つ以上の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）が形成されることができる。次いで、ＩＤＬ層を貫通する開口部を形成し、限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含む１つ以上の薄膜堆積プロセスを使用して、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、ケイ化物、またはそれらの任意の組み合わせなどの導電性材料を開口部に堆積することによって、ＩＬＤ層を貫通してブリッジ構造６２０の上階段部に接触するように相互接続部が形成されることができる。
本開示の一態様によれば、３Ｄメモリデバイスは、メモリアレイ構造と、メモリアレイ構造の中間にあり且つメモリアレイ構造を第１のメモリアレイ構造と第２のメモリアレイ構造とに横方向に分割する階段構造とを含む。階段構造は、第１の階段ゾーンと、第１および第２のメモリアレイ構造を接続するブリッジ構造とを含む。ブリッジ構造は、下壁部および上階段部を含む。第１の階段ゾーンは、第１の横方向において異なる深さに互いに面する少なくとも一対の階段を含む。各階段は、複数の階段を含む。第１の対の階段内の少なくとも１つの階段は、ブリッジ構造を介して第１のメモリアレイ構造および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。
いくつかの実施形態では、上階段部は、第１の横方向において同じ深さに互いに面する第１の少なくとも一対の階段を含む。いくつかの実施形態では、上階段部は、第１の横方向において同じ深さに複数の階段を含む。
いくつかの実施形態では、ブリッジ構造は、上階段部の階段の同じレベルにある階段のセットを電気的に接続する相互接続部をさらに含む。
いくつかの実施形態では、階段内の少なくとも１つの階段は、上階段部の階段の同じレベルで相互接続部および階段のセットを介して第１および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。
いくつかの実施形態では、少なくとも一対の階段の各階段は、第１の横方向に垂直な第２の横方向において複数の分割部を含む。
いくつかの実施形態では、階段構造は、第２の階段ゾーンをさらに含む。いくつかの実施形態では、ブリッジ構造は、第２の横方向において第１の階段ゾーンと第２の階段ゾーンとの間にある。
いくつかの実施形態では、第１の階段ゾーンおよび第２の階段ゾーンは、ブリッジ構造に対して第２の横方向に対称である。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリアレイ構造およびブリッジ構造内で横方向に延在する少なくとも１つのワード線をさらに含み、少なくとも１つの階段は、少なくとも１つのワード線によってブリッジ構造を介して第１および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。
いくつかの実施形態では、階段内の少なくとも１つの階段は、ブリッジ構造を介して第１のメモリアレイ構造および第２のメモリアレイ構造のそれぞれに電気的に接続されている。
いくつかの実施形態では、ブリッジ構造の下壁部は、垂直に交互配置された導電層および誘電体層を含む。
本開示の別の態様によれば、３Ｄメモリデバイスは、メモリアレイ構造と、メモリアレイ構造の中間にあり且つメモリアレイ構造を第１のメモリアレイ構造と第２のメモリアレイ構造とに横方向に分割する階段構造とを含む。階段構造は、第１の階段ゾーンと、第１および第２のメモリアレイ構造を接続するブリッジ構造とを含む。ブリッジ構造は、下壁部と、上階段部と、相互接続部とを含む。上階段部は、第１の横方向において同じ深さに複数の階段を含む。各階段は、複数の階段を含む。相互接続部は、ブリッジ構造の上階段部の階段の同じレベルで階段のセットを電気的に接続する。
いくつかの実施形態では、第１の階段ゾーンは、第１の横方向において異なる深さに互いに面する少なくとも一対の階段を含む。いくつかの実施形態では、階段内の少なくとも１つの階段は、ブリッジ構造を介して第１のメモリアレイ構造および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリアレイ構造およびブリッジ構造内で横方向に延在する少なくとも１つのワード線をさらに含み、少なくとも１つの階段は、少なくとも１つのワード線によってブリッジ構造を介して第１および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。
いくつかの実施形態では、階段内の少なくとも１つの階段は、ブリッジ構造を介して第１のメモリアレイ構造および第２のメモリアレイ構造のそれぞれに電気的に接続されている。
いくつかの実施形態では、階段内の少なくとも１つの階段は、上階段部の階段の同じレベルで相互接続部および階段のセットを介して第１および第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている。
いくつかの実施形態では、少なくとも一対の階段の各階段は、第１の横方向に垂直な第２の横方向において複数の分割部を含む。
いくつかの実施形態では、階段構造は、第２の階段ゾーンをさらに含む。いくつかの実施形態では、ブリッジ構造は、第２の横方向において第１の階段ゾーンと第２の階段ゾーンとの間にある。
いくつかの実施形態では、第１の階段ゾーンおよび第２の階段ゾーンは、ブリッジ構造に対して第２の横方向に対称である。
いくつかの実施形態では、ブリッジ構造の下壁部は、垂直に交互配置された導電層および誘電体層を含む。
本開示のさらに別の態様によれば、３Ｄメモリデバイスの階段構造を形成するための方法が開示される。垂直方向に交互配置された第１の材料層および第２の材料層を含むスタック構造が形成される。第１の横方向におけるスタック構造の中間には、第１の横方向において互いに面する少なくとも一対の階段が同じ深さに形成されている。第１の階段ゾーンおよび第２の階段ゾーンにおける少なくとも一対の階段の各階段の部分は、下壁部および上階段部を備えるブリッジ構造が、第１の横方向に垂直な第２の横方向において第１の階段ゾーンと第２の階段ゾーンとの間に形成されるように、異なる深さまで切断される。
いくつかの実施形態では、少なくとも一対の階段の各階段が複数の分割部を備えるように、第２の横方向において異なる深さに複数の分割部が形成される。
いくつかの実施形態では、複数の分割部を形成するために、第１および第２の階段ゾーンに開口部を含む分割マスクがパターニングされ、複数の分割部は、分割マスクにしたがって１つ以上のトリムエッチングサイクルによって異なる深さに形成される。
いくつかの実施形態では、少なくとも一対の階段を形成するために、第１の横方向に開口部を含む階段マスクがパターニングされ、少なくとも一対の階段は、階段マスクにしたがって複数のトリムエッチングサイクルによって同じ深さに形成される。いくつかの実施形態では、階段マスクの開口部は、ブリッジ構造の上階段部が同じ深さの少なくとも一対の階段の一部を含むように、第２の横方向においてブリッジ構造を横切って延在する。
いくつかの実施形態では、ブリッジ構造の上階段部内の少なくとも一対の階段の同じレベルにある階段のセットを電気的に接続する相互接続部が形成される。
いくつかの実施形態では、各階段を切断するために、第１および第２の階段ゾーンに第１の開口部を含む第１の切断マスクが形成され、第１の開口部によって露出された階段の第１のセットは、第１の切断マスクにしたがって複数のエッチングサイクルによって第１の深さだけ切断される。
いくつかの実施形態では、各階段を切断するために、第１および第２の階段ゾーンに第２の開口部を含む第２の切断マスクが形成され、第２の開口部によって露出された階段の第２のセットは、第２の切断マスクにしたがって複数のエッチングサイクルによって第２の深さだけ切断される。
いくつかの実施形態では、第１の材料層のそれぞれは、犠牲層を含み、第２の材料層のそれぞれは、誘電体層を含む。
いくつかの実施形態では、第１の材料層のそれぞれは、導電層を含み、第２の材料層のそれぞれは、誘電体層を含む。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技術の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に変更および／または適合させることができる。したがって、そのような適合および変更は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるべきであるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能および機能の関係の実装を示す機能的構成ブロックを用いて上述されている。これらの機能的構成ブロックの境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能および機能の関係が適切に実行される限り、代替の境界が定義されることができる。
発明の概要および要約のセクションは、発明者によって企図される本開示の全てではないが１つ以上の典型的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図するものではない。
本開示の幅および範囲は、上述した典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲および特許請求の範囲の均等物にしたがってのみ定義されるべきである。

Claims (31)

  1. 三次元（３Ｄ）メモリデバイスであって、
    メモリアレイ構造と、
    前記メモリアレイ構造の中間にあり、前記メモリアレイ構造を第１のメモリアレイ構造と第２のメモリアレイ構造とに横方向に分割する階段構造であって、第１の階段ゾーンと、前記第１のメモリアレイ構造と前記第２のメモリアレイ構造とを接続するブリッジ構造と、を備える、階段構造と、を備え、
    前記ブリッジ構造が、下壁部および上階段部を備え、
    前記第１の階段ゾーンが、第１の横方向において異なる深さに互いに面する少なくとも一対の階段を備え、各階段が複数の階段を備え、
    前記階段内の少なくとも１つの階段が、前記ブリッジ構造を介して前記第１のメモリアレイ構造および前記第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている、３Ｄメモリデバイス。
  2. 前記上階段部が、前記第１の横方向において同じ深さに互いに面する少なくとも一対の階段を備える、請求項１に記載の３Ｄメモリデバイス。
  3. 前記上階段部が、前記第１の横方向において前記同じ深さに複数の階段を備える、請求項２に記載の３Ｄメモリデバイス。
  4. 前記ブリッジ構造が、前記上階段部の前記階段の同じレベルで階段のセットを電気的に接続する相互接続部をさらに備える、請求項３に記載の３Ｄメモリデバイス。
  5. 前記階段内の前記少なくとも１つの階段が、前記上階段部の前記階段の同じレベルで前記相互接続部および前記階段のセットを介して前記第１および第２のメモリアレイ構造のうちの前記少なくとも一方に電気的に接続されている、請求項４に記載の３Ｄメモリデバイス。
  6. 前記少なくとも一対の階段の各階段が、前記第１の横方向に垂直な第２の横方向において複数の分割部を備える、請求項１～５のいずれか一項に記載の３Ｄメモリデバイス。
  7. 前記階段構造が、第２の階段ゾーンをさらに備え、
    前記ブリッジ構造が、前記第２の横方向において前記第１の階段ゾーンと前記第２の階段ゾーンとの間にある、
    請求項１～６のいずれか一項に記載の３Ｄメモリデバイス。
  8. 前記第１の階段ゾーンおよび前記第２の階段ゾーンが、前記ブリッジ構造に対して前記第２の横方向に対称である、請求項７に記載の３Ｄメモリデバイス。
  9. 前記メモリアレイ構造および前記ブリッジ構造内で横方向に延在する少なくとも１つのワード線をさらに備え、前記少なくとも１つの階段が、前記少なくとも１つのワード線によって前記ブリッジ構造を介して前記第１および第２のメモリアレイ構造のうちの前記少なくとも一方に電気的に接続されている、請求項１～８のいずれか一項に記載の３Ｄメモリデバイス。
  10. 前記階段内の前記少なくとも１つの階段が、前記ブリッジ構造を介して前記第１のメモリアレイ構造および前記第２のメモリアレイ構造のそれぞれに電気的に接続されている、請求項１～９のいずれか一項に記載の３Ｄメモリデバイス。
  11. 前記ブリッジ構造の前記下壁部が、垂直に交互配置された導電層および誘電体層を備える、請求項１～１０のいずれか一項に記載の３Ｄメモリデバイス。
  12. 三次元（３Ｄ）メモリデバイスであって、
    メモリアレイ構造と、
    前記メモリアレイ構造の中間にあり、前記メモリアレイ構造を第１のメモリアレイ構造と第２のメモリアレイ構造とに横方向に分割する階段構造であって、第１の階段ゾーンと、前記第１のメモリアレイ構造と前記第２のメモリアレイ構造とを接続するブリッジ構造と、を備える、階段構造と、を備え、
    前記ブリッジ構造が、下壁部と、上階段部と、相互接続部と、を備え、
    前記上階段部が、第１の横方向において同じ深さに複数の階段を備え、各階段が複数の階段を備え、
    前記相互接続部が、前記ブリッジ構造の前記上階段部の前記階段と同じレベルにある階段のセットを電気的に接続する、３Ｄメモリデバイス。
  13. 前記第１の階段ゾーンが、前記第１の横方向において異なる深さに互いに面する少なくとも一対の階段を備え、
    前記階段内の少なくとも１つの階段が、前記ブリッジ構造を介して前記第１のメモリアレイ構造および前記第２のメモリアレイ構造のうちの少なくとも一方に電気的に接続されている、請求項１２に記載の３Ｄメモリデバイス。
  14. 前記メモリアレイ構造および前記ブリッジ構造内で横方向に延在する少なくとも１つのワード線をさらに備え、前記少なくとも１つの階段が、前記少なくとも１つのワード線によって前記ブリッジ構造を介して前記第１および第２のメモリアレイ構造のうちの前記少なくとも一方に電気的に接続されている、請求項１３に記載の３Ｄメモリデバイス。
  15. 前記階段内の前記少なくとも１つの階段が、前記ブリッジ構造を介して前記第１のメモリアレイ構造および前記第２のメモリアレイ構造のそれぞれに電気的に接続されている、請求項１３または１４に記載の３Ｄメモリデバイス。
  16. 前記階段内の前記少なくとも１つの階段が、前記上階段部の前記階段の同じレベルで前記相互接続部および前記階段のセットを介して前記第１および第２のメモリアレイ構造のうちの前記少なくとも一方に電気的に接続されている、請求項１３～１５のいずれか一項に記載の３Ｄメモリデバイス。
  17. 前記少なくとも一対の階段の各階段が、前記第１の横方向に垂直な第２の横方向において複数の分割部を備える、請求項１３～１７のいずれか一項に記載の３Ｄメモリデバイス。
  18. 前記階段構造が、第２の階段ゾーンをさらに備え、
    前記ブリッジ構造が、前記第２の横方向において前記第１の階段ゾーンと前記第２の階段ゾーンとの間にある、
    請求項１２～１７のいずれか一項に記載の３Ｄメモリデバイス。
  19. 前記第１の階段ゾーンおよび前記第２の階段ゾーンが、前記ブリッジ構造に対して前記第２の横方向に対称である、請求項１８に記載の３Ｄメモリデバイス。
  20. 前記ブリッジ構造の前記下壁部が、垂直に交互配置された導電層および誘電体層を備える、請求項１２～１９のいずれか一項に記載の３Ｄメモリデバイス。
  21. 三次元（３Ｄ）メモリデバイスの階段構造を形成するための方法であって、
    垂直方向に交互配置された第１の材料層および第２の材料層を備えるスタック構造を形成することと、
    第１の横方向における前記スタック構造の中間において、前記第１の横方向において互いに面する少なくとも一対の階段を同じ深さに形成することと、
    下壁部および上階段部を備えるブリッジ構造が、前記第１の横方向に垂直な第２の横方向において第１の階段ゾーンと第２の階段ゾーンとの間に形成されるように、前記第１の階段ゾーンおよび前記第２の階段ゾーンにおける少なくとも一対の階段の各階段の部分を異なる深さまで切断することと、を含む、方法。
  22. 前記少なくとも一対の階段の各階段が複数の分割部を備えるように、前記第２の横方向において異なる深さに前記複数の分割部を形成することをさらに含む、請求項２１に記載の方法。
  23. 前記複数の分割部を形成することが、
    前記第１の階段ゾーンおよび前記第２の階段ゾーンに開口部を備える分割マスクをパターニングすることと、
    前記分割マスクにしたがって１回以上のトリムエッチングサイクルによって異なる深さに前記複数の分割部を形成することと、を含む、請求項２２に記載の方法。
  24. 前記少なくとも一対の階段を形成することが、
    前記第１の横方向に開口部を備える階段マスクをパターニングすることと、
    前記階段マスクにしたがって複数のトリムエッチングサイクルによって前記同じ深さに前記少なくとも一対の階段を形成することと、を含む、請求項２１～２３のいずれか一項に記載の方法。
  25. 前記ブリッジ構造の前記上階段部が前記同じ深さにある前記少なくとも一対の階段の部分を備えるように、前記階段マスクの前記開口部が、前記第２の横方向において前記ブリッジ構造を横切って延在している、請求項２４に記載の方法。
  26. 前記ブリッジ構造の前記上階段部内の前記少なくとも一対の階段の同じレベルにある階段のセットを電気的に接続する相互接続部を形成することをさらに含む、請求項２５に記載の方法。
  27. 各階段を切断することが、
    前記第１の階段ゾーンおよび前記第２の階段ゾーンに第１の開口部を備える第１の切断マスクをパターニングすることと、
    前記第１の開口部によって露出された前記階段の第１のセットを、前記第１の切断マスクにしたがって複数のエッチングサイクルによって第１の深さだけ切断することと、を含む、請求項２１～２６のいずれか一項に記載の方法。
  28. 各階段を切断することが、
    前記第１の階段ゾーンおよび前記第２の階段ゾーンに第２の開口部を備える第２の切断マスクをパターニングすることと、
    前記第２の開口部によって露出された前記階段の第２のセットを、前記第２の切断マスクにしたがって複数のエッチングサイクルによって第２の深さだけ切断することと、を含む、請求項２７に記載の方法。
  29. 前記ブリッジ構造が、前記第１の切断マスクおよび前記第２の切断マスクのそれぞれによって覆われる、請求項２７または２８に記載の方法。
  30. 前記第１の材料層のそれぞれが犠牲層を備え、前記第２の材料層のそれぞれが誘電体層を備える、請求項２１～２９のいずれか一項に記載の方法。
  31. 前記第１の材料層のそれぞれが導電層を備え、前記第２の材料層のそれぞれが誘電体層を備える、請求項２１～２９のいずれか一項に記載の方法。
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