CN114586153A - 在三维存储器件中的阶梯结构及用于形成其的方法 - Google Patents

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Abstract

公开了具有阶梯结构的3D存储器件以及用于形成其的方法的实施例。在示例中，3D存储器件包括存储阵列结构和阶梯结构，该阶梯结构在存储阵列结构的中间体中并且将存储阵列结构横向地划分为第一存储阵列结构和第二存储阵列结构。阶梯结构包括第一阶梯区域和连接第一存储阵列结构和第二存储阵列结构的桥接结构。第一阶梯区域包括在第一横向方向上并且在不同的深度处彼此面对的第一对阶梯。各阶梯包括多个台阶。各阶梯包括在垂直于第一横向方向的第二横向方向上在不同的深度处的分区。第一对阶梯中的至少一个台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。

Description

在三维存储器件中的阶梯结构及用于形成其的方法
技术领域
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，针对平面存储单元的存储密度接近上限。
3D存储架构可以解决在平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往存储阵列和来自存储阵列的信号的外围器件。
发明内容
本文公开了具有阶梯结构的3D存储器件以及用于形成其的方法的实施例。
在一个示例中，一种3D存储器件包括：存储阵列结构和阶梯结构，该阶梯结构在存储阵列结构的中间体中并且将存储阵列结构横向地划分为第一存储阵列结构和第二存储阵列结构。阶梯结构包括第一阶梯区域和连接第一存储阵列结构和第二存储阵列结构的桥接结构。第一阶梯区域包括在第一横向方向上并且在不同的深度处彼此面对的第一对阶梯。各阶梯包括多个台阶。第一对阶梯中的各阶梯包括在垂直于第一横向方向的第二横向方向上在不同的深度处的多个分区。第一对阶梯中的至少一个台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。
在另一个示例中，一种3D存储器件包括：存储阵列结构和阶梯结构，该阶梯结构在存储阵列结构的中间体中并且将存储阵列结构横向地划分为第一存储阵列结构和第二存储阵列结构。阶梯结构包括第一阶梯区域和连接第一存储阵列结构和第二存储阵列结构的桥接结构。第一阶梯区域包括在第二横向方向上包括多个分区的第一阶梯。各分区包括在垂直于第二横向方向的第一横向方向上的多个台阶。在分区中的一个分区中的各台阶位于在分区中的另一个分区中的任何台阶上方或之下。第一阶梯中的至少一个台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。
在另一个示例中，公开了一种用于形成3D存储器件的阶梯结构的方法。在包括垂直地交错的第一材料层和第二材料层的堆叠结构的中间体中，对包括针对第一阶梯区域和第二阶梯区域的开口的阶梯区域掩模进行图案化。在第一阶梯区域和第二阶梯区域中的各者中，在相同的深度处形成在第一横向方向上彼此面对的至少一对阶梯，使得桥接结构是在垂直于第一横向方向的第二横向方向上在第一阶梯区域和第二阶梯区域之间形成的。在形成至少一对阶梯之后，在第一阶梯区域和第二阶梯区域的各者中，在不同的深度处形成在所述第二横向方向上的多个分区，使得至少一对阶梯中的各阶梯包括在不同深度处的多个分区。在第一阶梯区域和第二阶梯区域中的各者中，将至少一对阶梯中的各阶梯削减到不同的深度。
附图说明
并入本文并形成说明书的一部分的附图说明了本公开内容的实施例，并且连同下文的详细描述一起，用于进一步解释本公开内容的原理，以及使相关领域技术人员能够制造和使用本公开内容。
图1示出一种具有阶梯结构的3D存储器件的示意图。
图2根据本公开内容的一些实施例示出具有阶梯结构的示例性3D存储器件的示意图。
图3根据本公开内容的一些实施例示出具有阶梯结构的示例性3D存储器件的平面图。
图4根据本公开内容的一些实施例示出3D存储器件的示例性阶梯结构的顶部正面透视图。
图5A-5F根据本公开内容的一些实施例示出用于形成3D存储器件的示例性阶梯结构的各种示例性掩模。
图6A-6E根据本公开内容的各种实施例示出用于形成3D存储器件的示例性阶梯结构的制造工艺。
图7A-7D根据本公开内容的一些实施例示出在阶梯结构中将阶梯削减到不同的深度的各种示例性方案。
图8是根据一些实施例用于形成3D存储器件的示例性阶梯结构的方法的流程图。
图9是根据一些实施例用于形成3D存储器件的示例性阶梯结构的另一种方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然讨论了具体的配置和布置，但应当理解的是，这仅是出于说明性目的。相关领域技术人员将认识到，在不背离本公开内容的精神和保护范围的情况下，可以使用其它配置和布置。对于相关领域技术人员来说将显而易见的是，本公开内容还可以用于各种其它应用中。
应当注意的是，在说明书中对“一个实施例”、“一实施例”、“示例性实施例”、“一些实施例”等等的引用，指示所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括特定的特征、结构或特性。此外，这样的短语不一定必须指代同一实施例。进一步地，当结合实施例描述特定的特征、结构或特性时，无论是否明确地描述，结合其它实施例来实现这样的特征、结构或特性将在相关领域技术人员的知识范围内。
通常，可以至少部分地根据在上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一(a)”、“一个(an)”或“该”的术语可以被理解为传达单数用法或者传达复数用法。另外，至少部分地取决于上下文，可以将术语“基于”理解为不一定旨在传达一组排他性因素，以及反而可以考虑到存在不一定明确地描述的其它因素。
应当容易理解的是，本公开内容中的“在……上(on)”、“上方(above)”和“之上(over)”的含义应该以最广泛的方式来解释，使得“在……上”不仅意指“直接在某物上”，而且还包括在其之间具有中间特征或层的“在某物上”的含义，以及“上方”或“之上”不仅意指“在某物上方”或“在某物之上”的含义，而且还可以包括在其之间不具有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
进一步地，为了便于描述以说明一个元件或特征与另一个元件或特征的关系(如图所示)，在本文中可以使用诸如“下方(beneath)”、“之下(below)”、“下面(lower)”、“上方”、“上面(upper)”等等的空间相对术语。除了附图中所描绘的定向之外，空间相对术语旨在涵盖在使用或操作中的设备的不同定向。装置可以以其它方式来定向(旋转90度或者在其它定向上)，以及同样可以相应地解释本文所使用的空间相对描述符。
如本文所使用的，术语“衬底”指代在其上添加后续材料层的材料。衬底本身可以进行图案化。在衬底的顶部添加的材料可以是图案化的或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等等。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
如本文所使用的，术语“层”指代包括具有厚度的区域的材料部分。层可以在整个底层结构或上覆结构之上延伸，或者可以具有小于底层结构或上覆结构的范围的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或者在顶表面和底表面处的任何一对水平面之间。层可以横向地、垂直地和/或沿锥形表面进行延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中在触点层中，形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所使用的，术语“名义上的/名义上地”指代在产品或工艺的设计阶段期间设定的针对组件或工艺操作的特征或参数的期望值或目标值、连同高于和/或低于期望值的一系列值。值的范围可能是由于在制造工艺或公差的微小变化导致的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点来变化的给定数量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10-30％内变化的给定数量的值(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”指代在横向定向的衬底上具有垂直定向的存储单元晶体管串(本文称为“存储串”，诸如NAND存储串)使得存储串在相对于衬底的垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。
在一些3D存储器件中，通过堆叠的存储结构(例如，存储器堆叠体)垂直地堆叠用于存储数据的存储单元。3D存储器件通常包括在堆叠的存储结构的一个或多个侧面(边缘)上形成的用于诸如字线扇出的阶梯结构。由于通常在各存储平面的边缘处形成阶梯结构，因此由也通过字线和相应的阶梯结构布置在各存储平面的边缘处的行解码器(还称为“x解码器”)来单方面地驱动存储单元。
例如，图1示出具有阶梯结构104的3D存储器件100的示意图。诸如3D NAND存储器件的3D存储器件100包括两个存储平面102，各存储平面102具有在存储阵列结构106中的存储单元阵列。应当注意的是，在图1中包括x轴和y轴以示出在晶圆平面中的两个正交(垂直)方向。x方向是3D存储器件100的字线方向，以及y方向是3D存储器件100的位线方向。3D存储器件100还包括在各存储阵列结构106的x方向上的相对侧的两个阶梯结构104。存储平面102的各字线在x方向上横向地延伸跨越整个存储平面102，到达在阶梯结构104中的各自的台阶(水平)。在各自的阶梯结构104的正上方、正下方或接近各自的阶梯结构104形成行解码器(未示出)，以减小互连长度。也就是说，各行解码器通过一半的字线单方面地(在正x方向或负x方向上，但不是在两者上)驱动一半的存储单元，其中的各字线横跨整个存储平面102。
因此，单方面行字线驱动方案的负载包括整个字线的跨越存储平面102的电阻。此外，随着对更高存储容量的需求不断增加，堆叠的存储结构的垂直水平的数量增加，以及包括各字线膜的堆叠体的厚度减小。因此，可能在负载中引入甚至更高的电阻，从而导致明显的阻容(RC)延迟。因此，具有侧阶梯结构104的单方面字线驱动方案可能影响3D存储器件100的性能，诸如读取和写入速度。
根据本公开内容的各种实施例提供在存储平面的中间体中的阶梯结构以及其制造方法，以实现用于减小RC延迟的双向字线驱动方案。通过利用例如中心阶梯结构代替常规的侧阶梯结构，各行解码器可以从存储平面的中间在相反的方向上双向地驱动字线，从而可以减小在负载中的电阻，这是因为要由行解码器驱动的字线的长度减少到例如一半。在一些实施例中，引入桥接结构作为阶梯结构的一部分，以连接由中心阶梯结构分开的字线。在一些实施例中，使用多分区阶梯结构(在其中阶梯结构的各台阶包括用于扇出多个字线的多个分区)来增加阶梯结构的利用率以及降低制造复杂性。在一些实施例中，使用多个削减(chop)工艺来形成在不同的深度处的多个阶梯，以减少修整蚀刻工艺的数量，从而进一步降低制造复杂性以及提高产量。在一些实施例中，在形成阶梯之后形成分区，以减少在将要蚀刻的堆叠结构中的材料层对(例如，氮化硅和氧化硅对)的数量，从而减少针对在用于覆盖阶梯区域之外的区域(例如，桥接结构)的硬掩模的厚度要求。
图2根据本公开内容的一些实施例示出具有阶梯结构204的示例性3D存储器件200的示意图。在一些实施例中，3D存储器件200包括多个存储平面202。各存储平面102可以包括存储阵列结构206-1/206-2和在存储阵列结构206-1/206-2的中间体中并且在x方向(字线方向)上将存储阵列结构206-1/206-2横向地划分为第一存储阵列结构206-1和第二存储阵列结构206-2的阶梯结构204。根据一些实施例，与在图1中的3D存储器件100(在其中阶梯结构104在各存储阵列结构106的相对侧)不同，在3D存储器件200中的阶梯结构204在第一存储阵列结构206-1与第二存储阵列结构206-2之间的中间体中。在一些实施例中，针对各存储平面202，阶梯结构204在存储阵列结构206-1/206-2的中间。也就是说，阶梯结构204可以是中心阶梯结构，其将存储阵列结构206-1/206-2均等地划分为具有相同数量的存储单元的第一存储阵列结构206-1和第二存储阵列结构206-2。例如，第一存储阵列结构206-1和第二存储阵列结构206-2可以相对于中心阶梯结构204在x方向上对称。应当理解的是，在一些示例中，阶梯结构204可以在中间体中，但是不在存储阵列结构206-1/206-2的中间(中心)，使得第一存储阵列结构206-1和第二存储阵列结构206-2可以具有不同大小和/或数量的存储单元。在一些实施例中，3D存储器件200是NAND闪存器件，在其中在第一存储阵列结构206-1和第二存储阵列结构206-2中以NAND存储串(未示出)的形式来提供存储单元。第一存储阵列结构206-1和第二存储阵列结构206-2可以包括任何其它适当的组件，其包括但不限于栅极线缝隙(GLS)、贯穿阵列触点(TAC)、阵列公共源极(ACS)等。
存储平面202的在x方向上横向地延伸的各字线(未示出)可以被阶梯结构204分成两部分：跨越第一存储阵列结构206-1的第一字线部分和跨越第二字线存储阵列结构206-2的第二字线部分。如下文所详细描述的，各字线的两个部分可以是在阶梯结构204中的各自的台阶处通过在阶梯结构204中的桥接结构(未示出)进行电连接的。可以在各自的阶梯结构204的正上方、正下方或接近各自的阶梯结构104形成行解码器(未示出)，以减小互连长度。结果，与在图1中的3D存储器件100的行解码器不同，3D存储器件200的各行解码器可以双向地(在正x方向和负x方向两者上)驱动在第一存储阵列结构206-1和第二存储阵列206-2中的存储单元。也就是说，通过利用例如在存储阵列结构206-1/206-2的中间体中的阶梯结构204代替常规的侧阶梯结构(例如，在图1中的104)，各行解码器可以在与存储平面202的中间体相反的方向上双向地驱动字线，使得可以减小在负载中的电阻，这是因为当阶梯结构204在存储阵列结构206-1/206-2的中间时，要由行解码器驱动的各字线的部分的长度减小到例如一半。也就是说，根据一些实施例，3D存储器件200的行解码器仅需要驱动各字线的第一字线部分或第二字线部分。
虽然在图2中，均在各自的存储平面202的中间体中的阶梯结构204是用于着陆(landing)互连(例如，字线触点)的功能阶梯结构，但应当理解的是，还可以在一个或多个侧面处形成另外的阶梯结构(例如，虚设阶梯结构，未示出)，用于在制造期间平衡在蚀刻或化学机械抛光(CMP)工艺中的负载以及用于分开邻近的存储平面202。由于均在各自存储平面202的中间体中的阶梯结构204可以增加存储平面202的总面积，因此可以形成具有较小面积的较陡的虚设阶梯结构以减小管芯尺寸。
图3根据本公开内容的一些实施例示出具有阶梯结构301的示例性3D存储器件300的平面图。3D存储器件300可以是在图2中的包括阶梯结构204的存储平面202的一部分的一个示例，以及3D存储器件300的阶梯结构301可以是在存储平面202中的阶梯结构204的一个示例。如图3中所示，3D存储器件300可以包括在y方向(位线方向)上被平行的GLS 308分开的多个块302。在3D存储器件300是NAND闪存器件的一些实施例中，各块302是NAND闪存器件的最小可擦除单元。各块302还可以包括在y方向上被具有“H”切口310的GLS 308中的一些GLS 308分开的多个指状物304。
在一些实施例中，阶梯结构301在x方向(字线方向)上在3D存储器件300的中间体中(例如，中间)。在一些实施例中，图3还示出与阶梯结构301邻近的存储阵列结构的一对外围区域303。可以使用通过阶梯结构301分开的外围区域303来形成顶部选择栅(TSG)，其可以被独立地驱动或者通过在阶梯结构301之上的互连来电连接。如下文所详细描述的，阶梯结构301可以包括多个阶梯区域，各阶梯区域对应于各自的指状物304，以及包括多个桥接结构306，各桥接结构在y方向上位于两个邻近的阶梯区域之间。各阶梯区域可以在一个或两个块302中。3D存储器件300可以包括在阶梯区域中的多个虚设沟道结构314和桥接结构306，以提供机械支撑和/或负载平衡。3D存储器件300还可以包括在阶梯结构301的阶梯区域中的字线触点312，以均着陆在阶梯结构301的各台阶处的各自的字线(未示出)上以用于字线驱动。
为了实现双向字线驱动方案，根据一些实施例，各桥接结构306(物理地和电气地两者)连接第一存储阵列结构和第二存储阵列结构(未示出)。也就是说，根据一些实施例，阶梯结构301并不完全地切断在中间体中的存储阵列结构，而是反而留下通过其桥接结构306连接的第一存储阵列结构和第二存储阵列结构。因此，可以通过桥接结构306，在3D存储器件300的中间体中的阶梯结构301的阶梯区域中，从各自的字线触点312(在正x方向和负x方向两者上)双向地驱动各字线。例如，图3进一步示出具有桥接结构306的双向字线驱动方案的示例性电流路径。通过实线箭头指示的第一电流路径和通过空心箭头指示的第二电流路径分别表示穿过以不同电平的两个单独的字线的电流。
图4根据本公开内容的一些实施例示出3D存储器件的示例性阶梯结构400的顶部正面透视图。阶梯结构400可以是在图2中的3D存储器件200的阶梯结构204或者在图3中的3D存储器件300的阶梯结构301的一个示例。阶梯结构400可以包括在衬底(未示出)上的堆叠结构401，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其它适当的材料。
应当注意的是，在图4中包括x轴、y轴和z轴，以进一步说明在阶梯结构400中的组件的空间关系。3D存储器件的衬底包括在x-y平面中横向地延伸的两个侧面：在晶圆的正面上的顶表面(在其上可以形成阶梯结构400)，以及在与晶圆的正面相对的背面上的底表面。z轴垂直于x和y轴两者。如本文所使用的，当衬底是安置在z方向上在3D存储器件的最低平面中时，一个组件(例如，层或器件)是在3D存储器件的另一组件(例如，层或器件)“上”、“上方”还是“之下”是在z方向(垂直于x-y平面的垂直方向)上相对于3D存储器件的衬底来确定的。用于描述空间关系的相同的概念是贯穿本公开内容来应用的。
堆叠结构401可以包括垂直地交错的第一材料层和与第一材料层不同的第二材料层。第一材料层和第二材料层可以在垂直方向上交替。在一些实施例中，堆叠结构401可以包括在z方向上垂直地堆叠的多个材料层对，其中的各材料层对包括第一材料层和第二材料层。在堆叠结构401中的材料层对的数量(例如，32、64、96、128、160、192、224或256)可以确定在3D存储器件中的存储单元的数量。
在一些实施例中，3D存储器件是NAND闪存器件，以及堆叠结构401是通过其形成NAND存储串的堆叠的存储结构。第一材料层中的各第一材料层包括导电层，并且第二材料层中的各第二材料层包括电介质层。也就是说，堆叠结构401可以包括交错的导电层和电介质层(未示出)。在一些实施例中，各导电层可以充当NAND存储串的栅极线和字线，该字线从栅极线横向地延伸并且终止于阶梯结构400用于字线扇出。导电层可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶的硅(多晶硅)、掺杂的硅、硅化物或者其任意组合。电介质层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施例中，导电层包括金属(诸如钨)，以及电介质层包括氧化硅。
阶梯结构400的各台阶(如作为“层”所示)可以包括一个或多个材料层对。在一些实施例中，各台阶的顶部材料层是用于在垂直方向上互连的导电层。在一些实施例中，阶梯结构400的每两个邻近的台阶在z方向上偏移名义上相同的距离，并且在x方向上偏移名义上相同的距离。因此，各偏移可以形成用于在z方向上与3D存储器件的字线触点(例如，在图3中的312，在图4中未示出)互连的“着陆区”。
如图4中所示，阶梯结构400可以包括第一阶梯区域402、第二阶梯区域412以及在y方向(位线方向)上在第一阶梯区域402与第二阶梯区域412之间的桥接结构404。在一些实施例中，第一阶梯区域402包括多对阶梯，其包括在x方向(字线方向)上的第一对阶梯406-1和406-2、第二对阶梯410-1和410-2、第三对阶梯414-1和414-2以及第四对阶梯416-1和416-2。根据一些实施例，各阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1或416-2包括在x方向上的多个台阶。在一些实施例中，与虚设阶梯相比，各阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1或416-2是用于使互连(例如，经由触点的字线)着陆的功能阶梯。换言之，根据一些实施例，在第一阶梯区域402中的阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1和416-2都不是虚设阶梯。
在一些实施例中，各对阶梯406-1/406-2、410-1/410-2、414-1/414/2或416-1/416-2在x方向上彼此面对并且在不同的深度处。在一个示例中，第一对阶梯406-1/406-2可以在x方向上彼此面对，例如，阶梯406-1朝着负x方向倾斜，以及阶梯406-2朝着正x方向倾斜。类似地，在另一个示例中，第二对阶梯410-1/410-2可以在x方向上彼此面对，例如，阶梯410-1朝着负x方向倾斜，以及阶梯410-2朝着正x方向倾斜。应当理解的是，由于一个阶梯可以包括多个台阶，因此本文所公开的阶梯的深度可以参考在z方向上的(在相同的相对的水平处)相同台阶的深度，诸如顶部台阶、中间台阶或底部台阶。在一个示例中，第一对阶梯406-1/406-2可以在不同的深度处，例如，阶梯406-1的顶部台阶在z方向上高于阶梯406-2的顶部台阶。类似地，在另一个示例中，第二对阶梯410-1/410-2可以在不同的深度处，例如，阶梯410-2的顶部台阶在z方向上高于阶梯410-1的顶部台阶。在一些实施例中，各对阶梯406-1/406-2、410-1/410-2、414-1/414-2或416-1/416-2在z方向上不重叠。也就是说，根据一些实施例，在同一对中，较高阶梯的底部台阶不低于较低阶梯的顶部台阶。
应当理解的是，虽然在各阶梯区域(例如，第一阶梯区域402)中的阶梯对的数量不限于在图4中所示的四对，但是可以将上文所描述的相同台阶图案(即，在x方向上彼此面对并且在不同的深度的各对阶梯)应用于任意数量的阶梯对。结果，在一些实施例中，在第一阶梯区域402中的各阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1或416-2在不同的深度处。也就是说，根据一些实施例，在第一阶梯区域402中的阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1和416-2都不在z方向上重叠。此外，由于在阶梯中的各台阶可以在不同的深度处，因此在第一阶梯区域402中的各台阶可以在不同的深度处。也就是说，根据一些实施例，在第一阶梯区域402中的所有阶梯都不在z方向上重叠(即，不在同一水平处)。结果，在阶梯区域(例如，第一阶梯区域402)中的各台阶可以用于使与在不同水平处的各自的字线相接触的互连(例如，字线触点)着陆。
如图4中所示，阶梯结构400可以是在各阶梯区域(例如，第一阶梯区域402或第二阶梯区域412)中包括在y方向上的多个分区的多分区阶梯结构。在一些实施例中，在第一阶梯区域402中的各阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1或416-2包括在y方向上的多个分区，分区中的各分区包括在x方向上的多个台阶。通过在y方向上引入多个分区，可以减小阶梯结构400在x方向上的尺寸(例如，长度)，而不减少台阶的总数。在一些实施例中，在各阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1或416-2中，在分区中的一个分区中的各台阶位于在分区中的另一个分区中的两个台阶上方或之下。也就是说，在各阶梯内，台阶的深度首先沿x方向改变(例如，在图4中沿负x方向增加)，然后沿y方向改变(例如，在图4中沿负y方向增加)。结果，针对在阶梯内的任何分区，所有台阶的深度都可以在其邻近的分区的深度范围之外。可以基于应用修整蚀刻工艺和分区工艺的顺序，来设置上文所描述的在分区之中的台阶深度图案。具体而言，可以通过在修整蚀刻工艺之后应用分区工艺，来实现本文所公开的在分区之中的阶梯深度图案，如下文关于制造工艺所详细描述的。例如，如图4中所示，阶梯结构400可以是三分区阶梯结构，在其中在阶梯区域中的各阶梯(例如，在第一阶梯区域402中的各阶梯406-1、406-2、410-1、410-2、414-1、414-2、416-1或416-2)可以包括在y方向上的三个分区408-1、408-2和408-3。在一个示例中，在阶梯406-2中，在分区408-2中的各台阶在分区408-1中的任何台阶之下，并且在分区408-3中的任何台阶上方。应当理解的是，分区的数量并不受图4的示例的限制，以及其可以是任何正整数(即，1、2、3、4、5、...)。
虽然上文详细地描述了第一阶梯区域402，但应当理解的是，在本文所公开的在第一阶梯区域402中布置台阶的方案可以类似地应用于第二阶梯区域412或者在阶梯结构400中的任何其它阶梯区域。例如，第二阶梯区域412可以包括在x方向上并且在不同的深度处彼此面对的一对阶梯(例如，多分区阶梯)，类似于第一阶梯区域402。
如图4中所示，根据一些实施例，第一阶梯区域402和第二阶梯区域412在y方向上是对称的。例如，在第一阶梯区域402和第二阶梯区域412中的阶梯图案可能是相对于桥接结构404对称的。应当理解的是，在其它示例中，第一阶梯区域402和第二阶梯区域412还可以是在y方向上相对于桥接结构404不对称的。通过将阶梯非对称地布置在邻近的阶梯区域中，可以更均匀地分布由阶梯结构400所引入的机械应力。
作为堆叠结构401的一部分，桥接结构404可以包括垂直地交错的导电层和电介质层(未示出)，以及导电层(例如，金属层或多晶硅层)可以充当字线的一部分。与在第一阶梯区域402和第二阶梯区域412中的至少一些阶梯(在其中在x方向(例如，在正x方向、负x方向或两者上)从存储阵列结构中切断在其中的字线)不同，可以保留在桥接结构404中的字线以桥接着陆在阶梯和存储阵列结构上的字线触点，以便实现双向字线驱动方案。在一些实施例中，在第一阶梯区域402或第二阶梯区域412中的阶梯中的至少一个台阶通过桥接结构404电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。至少一个字线可以在存储阵列结构和桥接结构404中横向地延伸，使得至少一个台阶可以通过至少一个字线经由桥接结构404电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。在一个示例中，在阶梯406-1中的台阶可以通过在负x方向上延伸穿过桥接结构404的各自的字线部分，(在负x方向上)电连接至第一存储阵列结构。但是，可能不需要桥接结构404将同一台阶(在正x方向上)电连接至第二存储阵列结构，这是因为在正x方向上延伸的各自的字线部分未被切断。在另一个示例中，在阶梯416-2中的台阶可以通过在正x方向上延伸穿过桥接结构404的各自的字线部分，(在正x方向上)电连接至第二存储阵列结构。但是，可能不需要桥接结构404将同一台阶(在负x方向上)电连接至第一存储阵列结构，这是因为在负x方向上延伸的各自的字线部分未被切断。
在一些实施例中，在第一阶梯区域402或第二阶梯区域412中的阶梯中的至少一个台阶是通过桥接结构404电连接至第一存储阵列结构和第二存储阵列结构中的各者的。例如，如图4中所示，在阶梯410-2中的台阶可以通过分别在负x方向和正x方向上延伸的各自的字线部分，经由桥接结构404电连接至第一存储阵列结构和第二存储阵列结构两者，如通过(通过箭头来表示的)电流路径所指示的。
图5A-5F根据本公开内容的一些实施例示出用于形成3D存储器件的示例性阶梯结构的各种示例性掩模。图6A-6E根据本公开内容的各种实施例示出用于形成3D存储器件的示例性阶梯结构的制造工艺。图8是根据一些实施例用于形成3D存储器件的示例性阶梯结构的方法800的流程图。图9是根据一些实施例用于形成3D存储器件的示例性阶梯结构的另一种方法900的流程图。在图6A-6E、图8和图9中描绘的阶梯结构的示例包括在图4中所描绘的阶梯结构400。将一起描述图5A-5F、图6A-6E、图8和图9。应当理解的是，在方法800和900中所示出的操作不是穷举的，以及在所示的操作中的任何操作之前、之后或之间也可以执行其它操作。此外，操作中的一些操作可以同时地执行，或者以与在图8和9所示的顺序不同的顺序来执行。
参照图8，方法800开始于操作802，其中在操作802处，对阶梯区域掩模进行图案化，该阶梯区域掩模包括针对在堆叠结构的中间体中的第一阶梯区域和第二阶梯区域的开口。在一些实施例中，阶梯区域掩模包括硬掩模。堆叠结构可以包括垂直地交错的第一材料层和第二材料层。在一些实施例中，堆叠结构是电介质堆叠体，并且第一材料层中的各第一材料层包括第一电介质层(还称为“牺牲层”)，以及第二材料层中的各第二材料层包括与第一电介质层不同的第二电介质层。可以在衬底上方交替地沉积交错的第一电介质层和第二电介质层。
参见图6A，在硅衬底(未示出)上方形成堆叠结构602，该堆叠结构602包括多个对的第一电介质层(还称为“牺牲层”，未示出)和第二电介质层(本文统称为“电介质层对”，未示出)。也就是说，根据一些实施例，堆叠结构602包括交错的牺牲层和电介质层。可以将电介质层和牺牲层交错地沉积在硅衬底上以形成堆叠结构602。在一些实施例中，各电介质层包括氧化硅的层，并且各牺牲层包括氮化硅的层。可以通过一种或多种薄膜沉积工艺来形成堆叠结构602，该薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合。
在一些实施例中，堆叠结构是存储器堆叠体，并且第一材料层中的各第一材料层包括导电层，以及第二材料层中的各第二材料层包括电介质层。可以在衬底上方交替地沉积交错的导电层(例如，多晶硅层)和电介质层(例如，氧化硅层)。交错的导电层(例如，金属层)和电介质层(例如，氧化硅层)还可以是通过栅极替换工艺来形成的，该栅极替换工艺利用导电层来替换在电介质堆叠体中的牺牲层。也就是说，可以在电介质堆叠体上或在存储器堆叠体上的栅极替换工艺之前或之后，形成阶梯结构。
参见图6A，堆叠结构602可以包括多对的导电层和电介质层(在本文中统称为“导电/电介质层对”)。也就是说，根据一些实施例，堆叠结构602包括交错的导电层和电介质层。在一些实施例中，各电介质层包括氧化硅的层，以及各导电层包括诸如钨的金属的层或诸如多晶硅的半导体的层。在一些实施例中，为了形成堆叠结构602，可以通过电介质堆叠体形成缝隙开口(未示出)，可以通过经由缝隙开口施加蚀刻剂以形成多个横向凹槽来蚀刻在电介质堆叠体中的牺牲层，以及可以使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺，将导电层沉积在横向凹槽中。
参照图5A，在(图6A中示出的)堆叠结构602上图案化阶梯区域掩模502。阶梯区域掩模502包括针对多个阶梯区域的开口508-1和508-2，所述多个阶梯区域包括在x方向(字线方向)上在堆叠结构602的中间体中(例如，中间)的第一阶梯区域和第二阶梯区域。堆叠结构602可以包括在y方向(位线方向)上被平行的GLS 506分开的多个块504。根据一些实施例，各开口508-1或508-2在跨越在其之间的各自的GLS 506的两个块504中，如图5A中所示。应当理解的是，在另一个示例中，各开口508-1或508-2可以在一个块504中而不横跨GLS506。由于阶梯区域掩模502可以用于通过开口508-1和508-2来限定在阶梯结构中的阶梯区域，因此各阶梯区域可以对应于在3D存储器件的最终产品中的一个或两个块。如在图5A中所示，根据一些实施例，阶梯区域掩模502在y方向上覆盖在邻近的开口508-01和508-2之间的桥接结构510。在阶梯区域掩模502中的桥接结构510可以限定能够在其中形成在3D存储器件的最终产品中的阶梯结构中的桥接结构的区域，并且在阶梯区域掩模502中的开口508-1和508-2可以限定能够在其中形成在3D存储器件的最终产品中的阶梯结构中的阶梯的区域。参照图6A，根据一些实施例，阶梯区域604和616是分别通过在阶梯区域掩模502中的开口508-1和508-2来限定的，以及在y方向上在阶梯区域604与616之间的桥接结构614是通过在阶梯区域掩模502中的桥接结构510覆盖的。
在一些实施例中，与软掩模(例如，光致抗蚀剂掩模)相比，阶梯区域掩模502是硬掩模，其可以由能够维持各种工艺直到形成阶梯结构的材料为止(例如，可以保留直到至少在下文描述的操作808处的削减工艺为止)来制成。因此，阶梯区域掩模502可以在随后的工艺期间保护堆叠结构602的被覆盖的部分(例如，桥接结构614)，直到阶梯区域掩模502被移除为止，留下堆叠结构602的被覆盖的部分(以及在其中交错的第一材料层和第二材料层))完整。阶梯区域掩模502可以由例如多晶硅、高介电常数(高k)电介质、氮化钛(TiN)或任何其它适当的硬掩模材料制成。可以通过首先使用包括但不限于CVD、PVD、ALD、电镀、化学镀或者其任意组合的一种或多种薄膜沉积工艺，在堆叠结构602上沉积硬掩模材料层来形成阶梯区域掩模502。然后，可以使用光刻和干法蚀刻和/或湿法蚀刻工艺(诸如反应离子蚀刻(RIE))，对硬掩模材料层进行图案化以形成开口508-1和508-2。在一些实施例中，在形成阶梯区域掩模502之前，在x方向上与开口508-1和508-2邻近地形成在各对外围区域(例如，在图3中的外围区域303)中的TSG削减阶梯。
如图8中所示，方法800进行到操作804，在其中在第一阶梯区域和第二阶梯区域中的各者中，在相同的深度处形成在第一横向方向上彼此面对的至少一对阶梯，使得在垂直于第一横向方向的第二横向方向上，在第一阶梯区域与第二阶梯区域之间形成桥接结构。在一些实施例中，至少一对阶梯中的各阶梯包括在第一横向方向上的多个台阶。参照图9，为了形成阶梯，在操作902处，对包括在第一横向方向上的开口的阶梯掩模进行图案化，以及在操作904处，根据阶梯掩模，通过多个修整蚀刻循环在相同的深度处形成至少一对阶梯。
如图5B中所示，在阶梯区域掩模502上对阶梯掩模512进行图案化。根据一些实施例，阶梯掩模512包括在x方向上的开口514-1、514-2、514-3和514-4，各开口用于形成在相同的深度处彼此面对的一对阶梯。应当理解的是，开口514-1、514-2、514-3和514-4的数量可以确定要形成的彼此面对的阶梯对的数量，因此取决于对在3D存储器件的最终产品中的阶梯结构的布置，其可以是任何合适的数量。在一些实施例中，阶梯掩模512是软掩模(例如，光致抗蚀剂掩模)，其可以在修整蚀刻工艺中进行修整以在x方向上形成阶梯。各开口514-1、514-2、514-3或514-4可以具有名义上地矩形形状，并且跨越阶梯区域的开口508-1和508-2进行延伸。在图5B中的开口514-1、514-2、514-3和514-4的实线示出用于覆盖在底下的堆叠结构602(在图6A中示出)的光刻胶层的边界。在一些实施例中，通过使用旋涂在阶梯区域掩模502上涂覆光致抗蚀剂层，以及使用光刻和显影工艺对所涂覆的光致抗蚀剂层进行图案化，来形成阶梯掩模512。阶梯掩模512可以用作为蚀刻掩模以蚀刻堆叠结构602的暴露的部分。
如图6A中所示，根据阶梯掩模512(在图5B中示出)，通过多个修整蚀刻循环，在各阶梯区域604或616中在相同的深度处形成多对阶梯(例如，四对阶梯606-1/606-2、608-1/608-2、610-1/610-2和612-1/612-2)。根据一些实施例，在y方向上在阶梯区域604与616之间形成桥接结构614。根据一些实施例，各对阶梯606-1/606-2、608-1/608-2、610-1/610-2或612-1/612-2在x方向上彼此面对并且处于相同的深度处。以一对阶梯606-1/606-2为例，阶梯606-1可以朝着负x方向倾斜，以及阶梯606-2可以朝正x方向倾斜。各阶梯606-1/606-2、608-1/608-2、610-1/610-2或612-1/612-2可以包括在x方向上的相同数量的台阶。在一些实施例中，基于在阶梯掩模512中的开口的数量(例如，四个开口514-1、514-2、514-3和514-4)来确定在各阶梯区域604或616中的阶梯对的数量(例如，四对阶梯606-1/606-2、608-1/608-2、610-1/610-2或612-1/612-2)，以及基于修整蚀刻循环的数量来确定在各阶梯中的台阶的数量。
具有开口514-1、514-2、514-3和514-4(在图5B中通过实线来表示)的阶梯掩模512可以用作为第一蚀刻掩模。可以使用湿法蚀刻和/或干法蚀刻工艺，通过台阶深度来蚀刻堆叠结构602的未被第一蚀刻掩模覆盖的部分。可以使用任何适当的(例如，湿法蚀刻和/或干法蚀刻的)蚀刻剂来去除堆叠结构602的在暴露的部分中的一定厚度(例如，台阶深度)。可以通过蚀刻速率和/或蚀刻时间来控制蚀刻的厚度(例如，台阶深度)。在一些实施例中，台阶深度名义上与材料层对(例如，电介质层对或导电/电介质层对)的厚度相同。应当理解的是，在一些实施例中，台阶深度是材料层对的厚度的多倍。
一旦对第一台阶深度进行了蚀刻，然后就可以修整(例如，递增地和向内地蚀刻)分区掩模516。在x方向上但不在y方向上，对开口514-1、514-2、514-3和514-4中的各者进行修整，这是因为各开口514-1、514-2、514-3或514-4在y方向上延伸到分区掩模516的边缘。具有修整的开口514-1、514-2、514-3和514-4(在图5B中未示出)的分区掩模516可以用作为第二蚀刻掩模。从第一蚀刻掩模修整的光致抗蚀剂层的量可以是通过修整速率和/或修整时间来控制的，并且可以与所产生的阶梯的尺寸直接地相关(例如，决定因素)。可以使用任何适当的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来执行对第一蚀刻掩模的修整。对第一蚀刻掩模的修整可以使堆叠结构602的未被第一蚀刻掩模覆盖的部分扩大。
可以使用修整的第一蚀刻掩模作为第二蚀刻掩模来再次蚀刻堆叠结构602的扩大的未被覆盖的部分，以在各阶梯区域604或616中在不同的深度处形成更多的台阶。可以使用任何适当的(例如，湿法蚀刻和/或干法蚀刻的)蚀刻剂来去除堆叠结构602的在扩大的暴露的部分中的一定厚度(例如，台阶深度)。可以通过蚀刻速率和/或蚀刻时间来控制蚀刻的厚度(例如，台阶深度)。在一些实施例中，蚀刻的厚度名义上与在先前的蚀刻步骤中的蚀刻的厚度相同。结果，在邻近的台阶之间的深度偏移在名义上是相同的。应当理解的是，在一些实施例中，在不同的蚀刻步骤中，蚀刻的厚度是不同的，使得深度偏移在邻近的台阶之间是不同的。光致抗蚀剂掩模的修整工艺之后是堆叠结构的蚀刻工艺，在本文中称为修整蚀刻循环。修整蚀刻循环的数量可以确定在根据阶梯掩模512形成的各阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1或612-2中的台阶的数量。
在一些实施例中，在各修整蚀刻循环中的修整的光致抗蚀剂层的量是在名义上相同的，从而在阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1和612-2中的各台阶在x方向上的尺寸是名义上地相同的。在一些实施例中，在各循环中的蚀刻的厚度是名义上地相同的，使得在阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1和612-2中的各台阶的深度是名义上地相同的。由于通过阶梯掩模512的开口514-1、514-2、514-3和514-4同时地施加相同的修整蚀刻工艺(例如，相同数量的修整蚀刻循环)，所以各阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1或612-2可以具有相同的深度。例如，可以通过开口514-1形成第一对阶梯606-1/606-2，可以通过开口514-2形成第二对阶梯608-1/608-2，可以通过开口514-3形成第三对阶梯610-1/610-2，以及可以通过开口514-4形成第四对阶梯612-1/612-2。在一些实施例中，由于受到在阶梯区域掩模502(在图5B中示出)中的桥接结构510的保护，因此在通过多次修整蚀刻循环来形成阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1和612-2之后，桥接结构614保持完整。
如图8中所示，方法800进行到操作806，在其中在形成至少一对阶梯之后，在第一阶梯区域和第二阶梯区域的各者中，在不同的深度处形成在第二横向方向上的多个分区，使得至少一对阶梯中的各阶梯包括在不同的深度处的多个分区。参照图9，为了形成分区，在操作906处，对包括第一阶梯区域和第二阶梯区域中的开口的分区掩模进行图案化，以及在操作908处，根据分区掩模通过一个或多个修整蚀刻循环形成在不同的深度处的多个分区。
如图5C中所示，一旦形成阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1和612-2，就去除阶梯掩模512(在图5B中示出)，以及在阶梯区域掩模502上对分区掩模516进行图案化。根据一些实施例，分区掩模516包括分别在针对第一阶梯区域508-1和第二阶梯区域508-2的开口中的开口518-1和518-2，由于在y方向上形成分区。在一些实施例中，分区掩模516是软掩模(例如，光致抗蚀剂掩模)，其可以是在修整蚀刻工艺中进行修整的，用于在y方向上形成分区。各开口518-1或518-2可以具有名义上地矩形形状。在图5B中的开口518-1和518-2的实线示出了用于覆盖在底下的堆叠结构602(图6A中所示)的光刻胶层的边界。根据一些实施例，桥接结构510保留在分区掩模516上以覆盖在底下的桥接结构614(图6B中所示)。在一些实施例中，通过使用旋涂在阶梯区域掩模502上涂覆光致抗蚀剂层，以及使用光刻和显影工艺对所涂覆的光致抗蚀剂层进行图案化，来形成分区掩模516。分区掩模516可以用作为蚀刻掩模以蚀刻堆叠结构602的暴露的部分。
如图6B中所示，通过根据分区掩模516(在图5C中示出)在y方向上进行一个或多个修整蚀刻循环，形成在不同的深度处的多个分区(例如，三个分区618-1、618-2和618-3)。具有开口5184-1和518-2(通过实线来表示)的分区掩模516可以用作为第一蚀刻掩模。可以使用湿法蚀刻和/或干法蚀刻工艺，通过分区深度来蚀刻堆叠结构602的未被第一蚀刻掩模覆盖的部分。可以使用任何适当的(例如，湿法蚀刻和/或干法蚀刻的)蚀刻剂来去除堆叠结构602的在暴露的部分中的一定厚度(例如，分区深度)。可以通过蚀刻速率和/或蚀刻时间来控制蚀刻的厚度(例如，分区深度)。在一些实施例中，分区深度名义上与材料层对(例如，电介质层对或导电/电介质层对)的厚度相同。应当理解的是，在一些实施例中，分区深度是材料层对的厚度的多倍。
如图5C中所示，可以修整(例如，递增地和向内地蚀刻)分区掩模516。开口518-1和518-2的虚线示出了用于覆盖在底下的堆叠结构602的修整后的光刻胶层的边界。可以在x方向和y方向两者上修整开口518-1和518-2中的各者，由于其矩形形状。具有修整的开口518-1和518-2(通过虚线来表示)的分区掩模516可以用作为第二蚀刻掩模。
如图6B中所示，从第一蚀刻掩模修整的光致抗蚀剂层的量可以是通过修整速率和/或修整时间来控制的，以及可以与所产生的分区的尺寸直接地相关(例如，决定因素)。可以使用任何适当的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来执行对第一蚀刻掩模的修整。对第一蚀刻掩模的修整可以使堆叠结构602的未被第一蚀刻掩模覆盖的部分扩大。可以使用修整的第一蚀刻掩模作为第二蚀刻掩模来再次蚀刻堆叠结构602的扩大的未被覆盖的部分，以在各阶梯区域604或616中在不同的深度处形成更多的分区。可以使用任何适当的(例如，湿法蚀刻和/或干法蚀刻的)蚀刻剂来去除堆叠结构602的在扩大的暴露的部分中的一定厚度(例如，分区深度)。可以通过蚀刻速率和/或蚀刻时间来控制蚀刻的厚度(例如，分区深度)。在一些实施例中，蚀刻的厚度名义上与在先前的蚀刻步骤中的蚀刻的厚度相同。结果，在邻近的分区之间的深度偏移是在名义上相同的。应当理解的是，在一些实施例中，在不同的蚀刻步骤中，蚀刻的厚度是不同的，从而深度偏移是在邻近的分区之间不同的。修整蚀刻循环的数量可以确定根据分区掩模516形成的分区的数量。在一些实施例中，由于在未经修整的分区掩模516(如图5C中所示)中的桥接结构510的保护，在通过一个或多个修整蚀刻循环形成分区618-1、618-2和618-3之后，桥接结构614保持完整。
在一些实施例中，如图6B中所示，在形成阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1和612-2之后，形成多个分区618-1、618-2和618-3，使得各阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1或612-2包括在不同的深度处的多个分区618-1、618-2和618-3。此外，因为在形成阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1和612-2之后形成分区618-1、618-2和618-3，因此在分区618-1、618-2和618-3中的一个分区中的各台阶位于在分区618-1、618-2和618-3中的另一个分区中的任何台阶上方或之下，如图6B中所示。为了实现该效果，在一些实施例中，基于在先前的修整蚀刻工艺中形成的各阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1或612-2中的台阶数量，来确定在各修整蚀刻循环中蚀刻的分区深度。例如，分区深度可以不小于在先前的修整蚀刻工艺中形成的各606-1、606-2、608-1、608-2、610-1、610-2、612-1或612-2中的所有台阶的总深度。在一个例子中，针对各具有名义上相同的阶梯深度D的n个台阶，分区深度可以是(n+1)×D。
虽然图6B示出了形成三分区阶梯结构的示例，该三分区阶梯结构包括在各阶梯区域604或616中在不同的深度处的四个分区618-1、618-2和618-3，但是应当理解的是，多分区阶梯结构及其制造方法并不限于三分区，以及可以是通过改变修整蚀刻循环的数量以及分区掩模516的设计来相应地大于1的任何整数。
如图8中所示，方法800进行到操作808，其中在操作808中，在第一阶梯区域和第二阶梯区域中的各者中，将至少一对阶梯中的各阶梯削减到不同的深度。在一些实施例中，在削减各阶梯之后，各阶梯的至少一个台阶通过牺牲层中的至少一个牺牲层或者通过导电层中的至少一个导电层，经由桥接结构连接到堆叠结构的被阶梯区域掩模覆盖的其余部分。参照图9，为了削减阶梯，在操作910处，对第一削减掩模进行图案化，该第一削减掩模包括在第一阶梯区域和第二阶梯区域中的第一开口，以及在操作912处，根据第一削减掩模，通过多个蚀刻循环将被第一开口暴露的第一组阶梯削减第一深度。在一些实施例中，为了削减阶梯，在操作914处，对第二削减掩模进行图案化，该第二削减掩模包括在第一阶梯区域和第二阶梯区域中的第二开口，以及在操作916处，根据第二削减掩模，通过多个蚀刻循环将被第二开口暴露的第二组阶梯削减第二深度。
如图5D中所示，一旦形成了分区618-1、618-2和618-3，就去除分区掩模516(在图5C中示出)，以及在阶梯区域掩模502上对第一削减掩模520进行图案化。根据一些实施例，第一削减掩模520包括分别在第一阶梯区域508-1和第二阶梯区域508-2的开口中的开口522-1和522-2，用于对被开口522-1和522-2暴露的第一组阶梯削减相同的第一深度。在第一削减掩模520中的开口522-1和522-2对应于阶梯610-1、610-2、612-1和612-2(在图6C中示出)，以便可以根据第一削减掩模520对仅阶梯610-1、610-2、612-1和612-2削减第一深度。由于不需要修整第一削减掩模520，因此第一削减掩模520可以是硬掩模或软掩模。各开口522-1或522-2具有名义上地矩形形状，并且在阶梯区域508-1或508-2的各自的开口中。在第一削减掩模520是软掩模的一些实施例中，通过使用旋涂在阶梯区域掩模502上涂覆光致抗蚀剂层，并且使用光刻和显影工艺对所涂覆的光致抗蚀剂层图案化，来形成第一削减掩模520。在第一削减掩模520是硬掩模的一些实施例中，通过使用包括但不限于CVD、PVD、ALD、电镀、化学镀或者其任意组合的一种或多种薄膜沉积工艺，首先在阶梯区域掩模502上沉积硬掩模材料层，来形成第一削减掩模520。然后，可以使用光刻和干法蚀刻和/或湿法蚀刻工艺(诸如RIE)，对硬掩模材料层进行图案化以形成开口522-1和522-2。第一削减掩模520可以用作为蚀刻掩模，以将暴露的第一组阶梯610-1、610-2、612-1和612-2削减相同的第一深度。
如本文所使用的，“削减”工艺是通过多个蚀刻循环来减小一个或多个阶梯的深度的工艺。各蚀刻循环可以包括蚀刻一个台阶(即，将深度减小一个台阶深度)的一种或多种干法蚀刻和/或湿法蚀刻工艺。如上文所详细描述的，根据一些实施例，削减工艺的目的是使在3D存储器件的最终产品中的各阶梯(以及其各台阶)在不同的深度处。因此，取决于阶梯的数量，可能需要一定数量的削减工艺。
如图5E中所示，一旦对第一组阶梯610-1、610-2、612-1和612-2进行了削减，则去除第一削减掩模520(在图5D中示出)，在阶梯区域掩模502上对第二削减掩模524进行图案化。根据一些实施例，第二削减掩模524包括分别在第一阶梯区域508-1和第二阶梯区域508-2的开口中的开口526-1和526-2，用于将被开口526-1和526-2暴露的第二组阶梯削减相同的第二深度。在第二削减掩模524中的开口526-1和526-2对应于阶梯606-2、608-1、610-2和612-1(在图6D中示出)，以便可以根据第二削减掩模524对仅阶梯606-2、608-1、610-2和612-1削减第二深度。类似于第一削减掩模520，第二削减掩模524可以是硬掩模或软掩模。第二削减掩模524可以用作为蚀刻掩模，以将暴露的第二组阶梯606-2、608-1、610-2和612-1削减相同的第二深度。在根据第二削减掩模524的第二削减工艺之后，将一些阶梯(例如，610-2和612-1)削减两次第一深度和第二深度的总和，将一些阶梯(例如，610-1和612-2)削减一次第一深度，将一些阶梯(例如，608-1和606-2)削减一次第二深度，以及一些阶梯(例如，606-1和608-2)尚未被削减。
可能需要一个或多个削减掩模和削减工艺以使各阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1或612-2在不同的深度处。例如，如图5F中所示，一旦形成第二组阶梯606-2、608-1、610-2和612-1，则可以去除第二削减掩模524(在图5E中示出)，以及可以在阶梯区域掩模502上对第三削减掩模528进行图案化。根据一些实施例，第三削减掩模528包括分别在第一阶梯区域508-1和第二阶梯区域508-2的开口中的开口530-1和530-2，用于将被开口530-1和530-2暴露的第三组阶梯削减相同的第三深度。在第三削减掩模528中的开口530-1和530-2对应于阶梯608-1、608-2、610-1和610-2(在图6E中示出)，以便可以根据第三削减掩模528对仅阶梯608-1、608-2、610-1和610-2削减第三深度。类似于第一削减掩模520和第二削减掩模524，第三削减掩模528可以是硬掩模或软掩模。第三削减掩模528可以用作为蚀刻掩模，以将暴露的第三组阶梯608-1、608-2、610-1和610-2削减相同的第三深度。结果，在根据第三削减掩模528的第三削减工艺之后，各阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1或612-2可以具有不同的深度。
在一些实施例中，在第三削减工艺之后(即，在削减工艺完成之后)，例如使用湿法蚀刻和/或干法蚀刻工艺，去除阶梯区域掩模502。也就是说，根据一些实施例，阶梯区域掩模502保留在堆叠结构602上，直到至少在操作808处的削减工艺为止，以保护在阶梯结构以及存储阵列结构的桥接结构614中的交错的第一材料层和第二材料层不被各种修整蚀刻工艺和削减工艺所蚀刻。
应当理解的是，上文所描述的第一、第二和第三削减掩模520、524和528以及上文所描述的第一、第二和第三削减工艺是削减阶梯606-1、606-2、608-1、608-2、610-1、610-2、612-1和612-2的一个示例，可以使用其它适当的削减方案(包括各种削减掩模和削减工艺)来实现相同的结果。应当进一步理解的是，各种削减方案可以实现相同的效果，即在3D存储器件的最终产品中的阶梯结构中的各阶梯具有不同的深度。例如，图7A-7D根据本公开内容的一些实施例示出将阶梯削减到在阶梯结构中的不同的深度的各种示例性方案。图7A-7D的各图示出一种示例性的削减方案，该削减方案可以将六个阶梯(通过图7A-7D中的虚线表示)削减到不同的深度。如上所述，削减掩模的数量、削减掩模的顺序、各削减掩模的设计(例如，开口的数量和图案)和/或被各削减工艺减小的深度(例如，蚀刻循环的数量)可能影响在削减工艺之后各阶梯的特定深度，尽管阶梯在不同的深度处。
根据本公开内容的一个方面，一种3D存储器件包括：存储阵列结构和阶梯结构，该阶梯结构在存储阵列结构的中间体中并且将存储阵列结构横向地划分为第一存储阵列结构和第二存储阵列结构。阶梯结构包括第一阶梯区域和连接第一存储阵列结构和第二存储阵列结构的桥接结构。第一阶梯区域包括在第一横向方向上并且在不同的深度处彼此面对的第一对阶梯。各阶梯包括多个台阶。第一对阶梯中的各阶梯包括在垂直于第一横向方向的第二横向方向上在不同的深度处的多个分区。第一对阶梯中的至少一个台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。
在一些实施例中，在分区中的一个分区中的各台阶位于在分区中的另一个分区中的任何台阶上方或之下。
在一些实施例中，存储阵列结构包括在第二横向方向上的多个块。在一些实施例中，第一阶梯区域在块中的一个或两个块中。
在一些实施例中，阶梯结构还包括第二阶梯区域。在一些实施例中，桥接结构位于在第二横向方向上的第一阶梯区域与第二阶梯区域之间。
在一些实施例中，第二阶梯区域包括在第一横向方向上并且在不同的深度处彼此面对的第二对阶梯。在一些实施例中，第一阶梯区域和第二阶梯区域在第二横向方向上对称。
在一些实施例中，第一阶梯区域包括在第一横向方向上并且在不同的深度处彼此面对的第二对阶梯。在一些实施例中，第一对阶梯和第二对阶梯中的各阶梯在不同的深度处。在一些实施例中，第一对阶梯和第二对阶梯中的各台阶在不同的深度处。
在一些实施例中，3D存储器件还包括：在存储阵列结构和桥接结构中横向地延伸的至少一个字线，使得至少一个台阶通过至少一个字线经由桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。
在一些实施例中，第一对阶梯中的至少一个台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的各者。
在一些实施例中，桥接结构包括垂直地交错的导电层和电介质层。
根据本公开内容的另一个方面，一种3D存储器件包括：存储阵列结构和阶梯结构，该阶梯结构在存储阵列结构的中间体中并且将存储阵列结构横向地划分为第一存储阵列结构和第二存储阵列结构。阶梯结构包括第一阶梯区域和连接第一存储阵列结构和第二存储阵列结构的桥接结构。第一阶梯区域包括在第二横向方向上包括多个分区的第一阶梯。各分区包括在垂直于第二横向方向的第一横向方向上的多个台阶。在分区中的一个分区中的各台阶位于在分区中的另一个分区中的任何台阶上方或之下。第一阶梯中的至少一个台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。
在一些实施例中，第一阶梯区域还包括第二阶梯。在一些实施例中，第一阶梯和第二阶梯在第一横向方向上彼此面对并且具有不同的深度。
在一些实施例中，在第一阶梯和第二阶梯中的各台阶在不同的深度处。在一些实施例中，在第一阶梯和第二阶梯中的各台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。
在一些实施例中，存储阵列结构包括在第二横向方向上的多个块。在一些实施例中，第一阶梯区域在块中的一个或两个块中。
在一些实施例中，阶梯结构还包括第二阶梯区域。在一些实施例中，桥接结构在第二横向方向上位于第一阶梯区域与第二阶梯区域之间。
在一些实施例中，3D存储器件还包括：在存储阵列结构和桥接结构中横向地延伸的至少一个字线，使得至少一个台阶通过至少一个字线经由桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的至少一者。
在一些实施例中，第一对阶梯中的至少一个台阶通过桥接结构电连接至第一存储阵列结构和第二存储阵列结构中的各者。
在一些实施例中，桥接结构包括垂直地交错的导电层和电介质层。
在一些实施例中，阶梯结构在存储阵列结构的中间。
根据本公开内容的另一个方面，公开了一种用于形成3D存储器件的阶梯结构的方法。在包括垂直地交错的第一材料层和第二材料层的堆叠结构的中间体中，对包括针对第一阶梯区域和第二阶梯区域的开口的阶梯区域掩模进行图案化。在第一阶梯区域和第二阶梯区域中的各者中，在相同的深度处形成在第一横向方向上彼此面对的至少一对阶梯，使得在垂直于第一横向方向的第二横向方向上在第一阶梯区域与第二阶梯区域之间形成桥接结构。在形成至少一对阶梯之后，在第一阶梯区域和第二阶梯区域的各者中，在不同深度处形成在第二横向方向上的多个分区，使得至少一对阶梯中的各阶梯包括在不同的深度处的多个分区。在第一阶梯区域和第二阶梯区域的各者中，将至少一对阶梯中的各阶梯削减到不同的深度。
在一些实施例中，为了形成至少一对阶梯，对包括第一阶梯区域和第二阶梯区域中的开口的分区掩模进行图案化，以及根据分区掩模通过一个或多个修整蚀刻循环在不同的深度处形成多个分区。
在一些实施例中，为了形成多个分区，对包括第一阶梯区域和第二阶梯区域中的开口的分区掩模进行图案化，以及根据分区掩模通过一个或多个修整蚀刻循环在不同的深度处形成多个分区。
在一些实施例中，在形成多个分区之后，在分区中的一个分区中的各台阶位于在分区中的另一个分区中的任何台阶上方或之下。
在一些实施例中，桥接结构是被阶梯区域掩模或分区掩模覆盖的。
在一些实施例中，为了对各阶梯进行削减，对包括第一阶梯区域和第二阶梯区域中的第二开口的第二削减掩模进行图案化，以及根据第二削减掩模通过多个蚀刻循环将被第二开口暴露的第二组阶梯削减第二深度。
在一些实施例中，为了对各阶梯进行削减，形成包括第一阶梯区域和第二阶梯区域中的第二开口的第二削减掩模，以及根据第二削减掩模，通过多个蚀刻循环，将被第二开口暴露的第二组阶梯削减第二深度。
在一些实施例中，第一材料层中的各第一材料层包括牺牲层，以及第二材料层中的各第二材料层包括电介质层。
在一些实施例中，第一材料层中的各第一材料层包括导电层，以及第二材料层中的各第二材料层包括电介质层。
在一些实施例中，至少一对阶梯中的各阶梯包括在第一横向方向上的多个台阶。在一些实施例中，在削减各阶梯之后，各阶梯中的至少一个台阶通过牺牲层中的至少一个牺牲层或导电层中的至少一个导电层经由桥接结构连接到堆叠结构的被阶梯区域掩模覆盖的其余部分。
在一些实施例中，阶梯区域掩模保持直到至少削减各阶梯为止。在一些实施例中，阶梯区域掩模包括硬掩模。
特定实施例的前述描述将揭示本公开内容的一般性质，在不背离本公开内容的一般概念的情况下，本领域技术人员可以通过应用在本领域技术范围内的知识，容易地针对这样的特定实施例的各种应用进行修改和/或调整，而无需过多的实验。因此，基于本文给出的教导和指导，这样的调整和修改旨在落入所公开的实施例的等效物的含义和范围内。应当理解的是，本文中的措辞或术语是出于描述的目的而非做出限制，使得本说明书的术语或措辞将由熟练的技术人员根据教导和指导来解释。
上文借助于用于示出特定功能的实现方式以及其关系的功能构建块，来描述了本公开内容的实施例。为了便于描述起见，本文任意定义了这些功能构建块的边界。可以定义替代的边界，只要能适当地执行指定的功能以及其关系即可。
发明内容和摘要部分可以阐述如发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此，其并不是旨在以任何方式对本公开内容和所附权利要求进行限制。
本公开内容的广度和范围不应受到任何上述示例性实施例的限制，而应当仅是根据所附权利要求及其等效物来限定的。

Claims (32)

1.一种三维(3D)存储器件，包括：
存储阵列结构；以及
阶梯结构，其在所述存储阵列结构的中间体中并且将所述存储阵列结构横向地划分为第一存储阵列结构和第二存储阵列结构，所述阶梯结构包括第一阶梯区域和连接所述第一存储阵列结构和所述第二存储阵列结构的桥接结构，
其中，所述第一阶梯区域包括在第一横向方向上并且在不同的深度处彼此面对的第一对阶梯，各阶梯包括多个台阶；
所述第一对阶梯中的各阶梯包括在垂直于所述第一横向方向的第二横向方向上在不同的深度处的多个分区；以及
所述第一对阶梯中的至少一个台阶通过所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构中的至少一者。
2.根据权利要求1所述的3D存储器件，其中，所述分区中的一个分区中的各台阶位于在所述分区中的另一个分区中的任何台阶上方或之下。
3.根据权利要求1或2所述的3D存储器件，其中，
所述存储阵列结构包括在所述第二横向方向上的多个块；以及
所述第一阶梯区域在所述块中的一个或两个块中。
4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，
所述阶梯结构还包括第二阶梯区域；以及
所述桥接结构在所述第二横向方向上位于所述第一阶梯区域与所述第二阶梯区域之间。
5.根据权利要求4所述的3D存储器件，其中，
所述第二阶梯区域包括在所述第一横向方向上并且在不同的深度处彼此面对的第二对阶梯；以及
所述第一阶梯区域和所述第二阶梯区域在所述第二横向方向上对称。
6.根据权利要求1-5中的任何一项所述的3D存储器件，其中，
所述第一阶梯区域包括在所述第一横向方向上并且在不同的深度处彼此面对的第二对阶梯；以及
所述第一对阶梯和所述第二对阶梯中的各阶梯在不同的深度处。
7.根据权利要求6所述的3D存储器件，其中，所述第一对阶梯和所述第二对阶梯中的各台阶在不同的深度处。
8.根据权利要求1-7中的任何一项所述的3D存储器件，还包括在所述存储阵列结构和所述桥接结构中横向地延伸的至少一个字线，使得所述至少一个台阶通过所述至少一个字线经由所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构中的所述至少一者。
9.根据权利要求1-8中的任何一项所述的3D存储器件，其中，所述第一对阶梯中的所述至少一个台阶通过所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构中的各者。
10.根据权利要求1-9中的任何一项所述的3D存储器件，其中，所述桥接结构包括垂直地交错的导电层和电介质层。
11.一种三维(3D)存储器件，包括：
存储阵列结构；以及
阶梯结构，其在所述存储阵列结构的中间体中并且将所述存储阵列结构横向地划分为第一存储阵列结构和第二存储阵列结构，所述阶梯结构包括第一阶梯区域和连接所述第一存储阵列结构和所述第二存储阵列结构的桥接结构，
其中，所述第一阶梯区域包括在第二横向方向上包括多个分区的第一阶梯，各分区包括在垂直于所述第二横向方向的第一横向方向上的多个台阶；
所述分区中的一个分区中的各台阶位于所述分区中的另一个分区中的任何台阶上方或之下；以及
所述第一阶梯中的至少一个台阶通过所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构中的至少一者。
12.根据权利要求11所述的3D存储器件，其中，
所述第一阶梯区域还包括第二阶梯；以及
所述第一阶梯和所述第二阶梯在所述第一横向方向上彼此面对并且具有不同的深度。
13.根据权利要求12所述的3D存储器件，其中，所述第一阶梯和所述第二阶梯中的各台阶在不同的深度处。
14.根据权利要求13所述的3D存储器件，其中，所述第一阶梯和所述第二阶梯中的各台阶通过所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构中的至少一者。
15.根据权利要求11-14中的任何一项所述的3D存储器件，其中，
所述存储阵列结构包括在所述第二横向方向上的多个块；以及
所述第一阶梯区域在所述块中的一个或两个块中。
16.根据权利要求11-15中的任何一项所述的3D存储器件，其中，
所述阶梯结构还包括第二阶梯区域；以及
所述桥接结构在所述第二横向方向上位于所述第一阶梯区域与所述第二阶梯区域之间。
17.根据权利要求11-16中的任何一项所述的3D存储器件，还包括在所述存储阵列结构和所述桥接结构中横向地延伸的至少一个字线，使得所述至少一个台阶通过所述至少一个字线经由所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构中的所述至少一者。
18.根据权利要求11-17中的任何一项所述的3D存储器件，其中，所述第一阶梯中的所述至少一个台阶通过所述桥接结构电连接至所述第一存储阵列结构和所述第二存储阵列结构中的各者。
19.根据权利要求11-18中的任何一项所述的3D存储器件，其中，所述桥接结构包括垂直地交错的导电层和电介质层。
20.根据权利要求11-19中的任何一项所述的3D存储器件，其中，所述阶梯结构在所述存储阵列结构的中间。
21.一种用于形成三维(3D)存储器件的阶梯结构的方法，包括：
在包括垂直地交错的第一材料层和第二材料层的堆叠结构的中间体中，对包括针对第一阶梯区域和第二阶梯区域的开口的阶梯区域掩模进行图案化；
在所述第一阶梯区域和所述第二阶梯区域中的各者中，在第一横向方向上在相同的深度处形成彼此面对的至少一对阶梯，使得桥接结构是在垂直于所述第一横向方向的第二横向方向上在所述第一阶梯区域与所述第二阶梯区域之间形成的；
在形成所述至少一对阶梯之后，在所述第一阶梯区域和所述第二阶梯区域中的各者中，在所述第二横向方向上在不同的深度处形成多个分区，使得所述至少一对阶梯中的各阶梯包括在不同的深度处的所述多个分区；以及
在所述第一阶梯区域和所述第二阶梯区域中的各者中，将所述至少一对阶梯中的各阶梯削减到不同的深度。
22.根据权利要求21所述的方法，其中，形成所述至少一对阶梯包括：
对包括在所述第一横向方向上的开口的阶梯掩模进行图案化；以及
根据所述阶梯掩模，通过多个修整蚀刻循环在所述相同的深度处形成所述至少一对阶梯。
23.根据权利要求21或22所述的方法，其中，形成所述多个分区包括：
对包括所述第一阶梯区域和所述第二阶梯区域中的开口的分区掩模进行图案化；以及
根据所述分区掩模，通过一个或多个修整蚀刻循环在不同的深度处形成所述多个分区。
24.根据权利要求23所述的方法，其中，在形成所述多个分区之后，所述分区中的一个分区中的各台阶位于在所述分区中的另一个分区中的任何台阶上方或之下。
25.根据权利要求23或24所述的方法，其中，所述桥接结构是被所述阶梯区域掩模或所述分区掩模覆盖的。
26.根据权利要求21-25中的任何一项所述的方法，其中，对各阶梯进行削减包括：
对包括所述第一阶梯区域和所述第二阶梯区域中的第一开口的第一削减掩模进行图案化；以及
根据所述第一削减掩模，通过多个蚀刻循环将被所述第一开口暴露的第一组所述阶梯削减第一深度。
27.根据权利要求26所述的方法，其中，削减各阶梯还包括：
对包括所述第一阶梯区域和所述第二阶梯区域中的第二开口的第二削减掩模进行图案化；以及
根据所述第二削减掩模，通过多个蚀刻循环将被所述第二开口暴露的第二组所述阶梯削减第二深度。
28.根据权利要求21-27中的任何一项所述的方法，其中，所述第一材料层中的各第一材料层包括牺牲层，以及所述第二材料层中的各第二材料层包括电介质层。
29.根据权利要求21-27中的任何一项所述的方法，其中，所述第一材料层中的各第一材料层包括导电层，以及所述第二材料层中的各第二材料层包括电介质层。
30.根据权利要求28或29所述的方法，其中，
所述至少一对阶梯中的各阶梯包括在所述第一横向方向上的多个台阶；并且
在削减各阶梯之后，各阶梯中的至少一个台阶通过所述牺牲层中的至少一个牺牲层或通过所述导电层中的至少一个导电层，经由所述桥接结构连接到所述堆叠结构的被所述阶梯区域掩模覆盖的其余部分。
31.根据权利要求21-30中的任何一项所述的方法，其中，所述阶梯区域掩模保持直到至少削减各阶梯为止。
32.根据权利要求31所述的方法，其中，所述阶梯区域掩模包括硬掩模。
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