CN113410241A - 半导体存储器装置 - Google Patents

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Abstract

一种根据实施例的半导体存储器装置包含衬底、第一构件、第一导电层与第一柱及第二柱。所述衬底包含第一区域及第二区域与块区域。所述第一导电层被所述第一构件分割。所述第一柱被提供在其中所述第一区域与所述块区域重叠的区域中。所述第二柱被提供在其中所述第二区域与所述块区域重叠的区域中。所述第二区域包含其中所述第二柱周期性地布置在与所述块区域中的至少一个块区域重叠的区域中的第一子区域。在所述第一子区域中，从周期性地布置的所述第二柱省略至少一个第二柱。

Description

半导体存储器装置
相关申请案的交叉参考
本申请案基于且主张2020年3月16日申请的第2020-44896号日本专利申请案的优先权的权益，所述申请案的全部内容以引用的方式并入本文中。
技术领域
本文中所描述的实施例大体上涉及半导体存储器装置。
背景技术
已知能够以非易失性方式存储数据的NAND型快闪存储器。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含衬底、多个第一构件、多个第一导电层、多个第一柱及多个第二柱。所述衬底包含第一区域、第二区域及多个块区域。所述第一区域及所述第二区域沿第一方向布置。所述块区域被提供为沿所述第一方向延伸。所述块区域沿与所述第一方向相交的第二方向布置。所述多个第一构件被提供为沿所述第一方向延伸。所述第一构件中的每一者经布置在所述块区域之间的边界部分处。所述多个第一导电层沿与所述第一方向及所述第二方向相交的第三方向布置且被提供为彼此分离。所述第一导电层被所述第一构件分割。所述多个第一柱被提供在其中所述第一区域与所述块区域重叠的区域中，以沿所述第三方向穿透所述第一导电层。所述多个第二柱被提供在其中所述第二区域与所述块区域重叠的区域中，以沿所述第三方向穿透所述第一导电层。所述第二区域包含其中所述第二柱周期性地布置在与所述块区域中的至少一个块区域重叠的区域中的第一子区域。在所述第一子区域中，从周期性地布置的所述第二柱省略至少一个第二柱。
根据所述实施例，其能够提高所述半导体存储器装置的成品率。
附图说明
图1是展示根据实施例的半导体存储器装置的总体配置的实例的框图。
图2是展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的电路配置的实例的电路图。
图3是展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的平面布局的实例的平面视图。
图4是展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列中的存储器区域的详细平面布局的实例的平面视图。
图5是沿着图4的线V-V截取的横截面视图，其展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的存储器区域的横截面结构的实例。
图6是沿着图5的线VI-VI截取的横截面视图，其展示根据所述实施例的半导体存储器装置中的存储器柱的横截面结构的实例。
图7是展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的连接(hookup)区域的平面布局的实例的平面视图。
图8是沿着图7的线VIII-VIII截取的横截面视图，其展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的连接区域的横截面结构的实例。
图9是展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的接触区域的平面布局的实例的平面视图。
图10是展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的接触区域的横截面结构的实例的横截面视图。
图11是沿着图10的线XI-XI截取的横截面视图，其展示被包含在根据所述实施例的半导体存储器装置中的存储器单元阵列的接触区域的横截面结构的实例。
图12是展示制造根据所述实施例的半导体存储器装置的方法的实例的流程图。
图13是展示根据所述实施例的在制造进程中的半导体存储器装置的平面布局的实例的平面视图。
图14是展示根据所述实施例的在制造进程中的半导体存储器装置的横截面结构的实例的横截面视图。
图15是展示根据所述实施例的在制造进程中的半导体存储器装置的平面布局的实例的平面视图。
图16、17及18是展示根据所述实施例的在制造进程中的半导体存储器装置的横截面结构的实例的横截面视图。
图19是展示根据所述实施例的在制造进程中的半导体存储器装置的平面布局的实例的平面视图。
图20是展示根据所述实施例的在制造进程中的半导体存储器装置的横截面结构的实例的横截面视图。
图21是展示根据所述实施例的在制造进程中的半导体存储器装置的平面布局的实例的平面视图。
图22及23是展示根据所述实施例的在制造进程中的半导体存储器装置的横截面结构的实例的横截面视图。
图24是展示根据所述实施例的在制造进程中的半导体存储器装置的平面布局的实例的平面视图。
图25及26是展示根据所述实施例的在制造进程中的半导体存储器装置的横截面结构的实例的横截面视图。
图27是展示根据所述实施例的比较实例的半导体存储器装置的制造过程中的长度测量方法的实例的示意图。
图28是展示根据所述实施例的半导体存储器装置的制造过程中的长度测量方法的实例的示意图。
图29是展示根据所述实施例的第一修改的半导体存储器装置中的独特图案的布置的实例的平面视图。
图30是展示根据所述实施例的第二修改的半导体存储器装置中的独特图案的配置的实例的平面视图。
图31是展示根据所述实施例的第三修改的半导体存储器装置中的独特图案的布置的实例的平面视图。
图32是展示被包含在根据所述实施例的第四修改的半导体存储器装置中的存储器单元阵列的横截面结构的实例的横截面视图。
具体实施方式
在后文中，将参考附图描述实施例。所述实施例例示用于体现本发明的技术理念的装置及方法。所述附图是示意性或概念性的，且所述附图中的尺寸、比等不始终与实际尺寸、比等相同。本发明的技术理念并非由组件的形状、结构、布置等来指定。
在以下描述中，具有基本上相同的功能及配置的组件将由相同参考符号来指示。构成参考符号的字母之后的数字用于区分由包含相同字母的参考符号指代且具有相同配置的组件。如果不需要区分由包含相同字母的参考符号表示的组件，那么此类组件被指派仅包含相同字母的参考符号。
[实施例]
在后文中，将描述根据实施例的半导体存储器装置1。
[1]半导体存储器装置1的配置
[1-1]半导体存储器装置1的总体配置
图1展示根据实施例的半导体存储器装置1的配置实例。半导体存储器装置1例如是能够以非易失性方式存储数据的NAND快闪存储器，且受外部存储器控制器2控制。
如图1中所展示，半导体存储器装置1包含例如存储器单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储器单元阵列10包含多个块BLK0到BLKn(其中，n是等于或大于1的整数)。块BLK是能够以非易失性方式存储数据的一组多个存储器单元，且例如用作数据擦除单元。多个位线及多个字线被提供在存储器单元阵列10中。每一存储器单元例如与单个位线及单个字线相关联。稍后将描述存储器单元阵列10的详细配置。
命令寄存器11存储由半导体存储器装置1从存储器控制器2接收的命令CMD。命令CMD包含用于引起定序器13执行例如读取操作、写入操作、擦除操作等的指令。
地址寄存器12存储由半导体存储器装置1从存储器控制器2接收的地址信息ADD。地址信息ADD含有例如块地址BAd、页地址PAd及列地址CAd。块地址BAd、页地址PAd及列地址CAd用于分别选择例如块BLK、字线及位线。
定序器13控制半导体存储器装置1的整体操作。例如，定序器13基于存储在命令寄存器11中的命令CMD而控制驱动器模块14、行解码器模块15及感测放大器模块16等，以执行读取操作、写入操作、擦除操作等。
驱动器模块14生成在读取操作、写入操作、擦除操作等中使用的电压。例如，基于存储在地址寄存器12中的页地址PAd，驱动器模块14将经生成电压施加到对应于选定字线的信号线。
基于存储在地址寄存器12中的块地址BAd，行解码器模块15选择存储器单元阵列10中的对应块BLK。此后，行解码器模块15将例如施加到对应于选定字线的信号线的电压传输到选定块BLK中的选定字线。
在写入操作中，感测放大器模块16根据从存储器控制器2接收的写入数据DAT而将所期望电压施加到每一位线。在读取操作中，感测放大器模块16基于对应位线的电压而确定存储在存储器单元中的数据，且将确定结果作为读取数据DAT传输到存储器控制器2。
上述半导体存储器装置1及存储器控制器2组合地可配置单个半导体装置。此类半导体装置的实例包含例如SDTM卡的存储卡、固态驱动器(SSD)等。
[1-2]存储器单元阵列10的电路配置
图2展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的电路配置的实例，其说明被包含在存储器单元阵列10中的多个块BLK中的一者。如图2中所展示，每一块BLK包含例如五个串单元SU0到SU4。
每一串单元SU包含分别与位线BL0到BLm(其中m是等于或大于1的整数)相关联的多个NAND串NS。每一NAND串NS包含例如存储器单元晶体管MT0到MT7与选择晶体管ST1及ST2。每一存储器单元晶体管MT包含控制栅极及电荷存储层，且以非易失性方式存储数据。选择晶体管ST1及ST2中的每一者用于在各种操作中选择串单元SU。
在每一NAND串NS中，存储器单元晶体管MT0到MT7串联地耦合。选择晶体管ST1的漏极经耦合到对应位线BL。选择晶体管ST1的源极经耦合到串联地耦合的一组存储器单元晶体管MT0到MT7的一端。选择晶体管ST2的漏极经耦合到串联地耦合的所述组的存储器单元晶体管MT0到MT7的另一端。选择晶体管ST2的源极经耦合到源极线SL。
同一块BLK中的存储器单元晶体管MT0到MT7的组的控制栅极分别耦合到字线WL0到WL7。串单元SU0中的选择晶体管ST1的栅极经耦合到选择栅极线SGD0。串单元SU1中的选择晶体管ST1的栅极经耦合到选择栅极线SGD1。串单元SU2中的选择晶体管ST1的栅极经耦合到选择栅极线SGD2。串单元SU3中的选择晶体管ST1的栅极经耦合到选择栅极线SGD3。串单元SU4中的选择晶体管ST1的栅极经耦合到选择栅极线SGD4。选择晶体管ST2的栅极经耦合到选择栅极线SGS。
不同列地址分别被指派给位线BL0到BLm。在被指派相同列地址的不同块BLK中的NAND串NS当中共享位线BL。为每一块BLK提供一组字线WL0到WL7。在例如多个块BLK当中共享源极线SL。
耦合到单个串单元SU中的共同字线WL的一组存储器单元晶体管MT被称为例如“单元单位CU”。例如，包含个别地存储1位数据的存储器单元晶体管MT的单元单位CU的存储容量被定义为“1页数据”。根据存储在存储器单元晶体管MT中的数据的位的数目，单元单位CU可具有2页或更多页数据的存储容量。
被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的电路配置不限于上述配置。被包含在每一块BLK中的串单元SU的数目以及被包含在每一NAND串NS中的存储器单元晶体管MT与选择晶体管ST1及ST2中的每一者的数目可为任何数目。
[1-3]存储器单元阵列10的结构
在后文中，将描述根据所述实施例的半导体存储器装置1的结构的实例。在后文中将参考的附图中，“X方向”对应于字线WL延伸所沿的方向，“Y方向”对应于位线BL延伸所沿的方向，且“Z方向”对应于垂直于用于形成半导体存储器装置1的半导体衬底20的表面的方向。在平面视图中，在必要的情况下施加阴影以提高可见性。平面视图中应用的阴影不一定与阴影组件的材料或特性相关。在横截面视图中，在不必要的情况下省略配置以提高可见性。
(存储器单元阵列10的平面布局)
图3展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的平面布局的实例，其中说明对应于四个块BLK0到BLK3的区域。如图3中所展示，呈平面布局的存储器单元阵列10沿X方向被划分成例如存储器区域MA1及MA2、连接区域HA1及HA2与接触区域CA。而且，存储器单元阵列10包含多个狭缝SLT、SHE及OST。
存储器区域MA1及MA2经布置在连接区域HA1与HA2之间。接触区域CA经布置在存储器区域MA1与MA2之间。存储器区域MA1及MA2中的每一者包含多个NAND串NS。连接区域HA1及HA2中的每一者包含堆叠式互连件(例如，字线WL与选择栅极线SGD及SGS)的阶梯结构。用于在耦合到NAND串NS的堆叠式互连件与行解码器模块15之间提供电连接的多个接触件经耦合到阶梯结构。接触区域CA包含穿透存储器单元阵列10的堆叠式结构的穿透接触件。
狭缝SLT沿Y方向布置，所述狭缝SLT中的每一者包含被提供为沿着X方向延伸的一部分。如沿X方向观看，狭缝SLT中的每一者与存储器区域MA1及MA2、连接区域HA1及HA2与接触区域CA相交。每一狭缝SLT具有例如其中内部嵌入有绝缘体或板形接触件的结构，且分割经由狭缝SLT而彼此邻近的互连件(例如，字线WL0到WL7与选择栅极线SGD及SGS)。
狭缝SHE经布置在存储器区域MA1及MA2中的每一者中。对应于存储器区域MA1的狭缝SHE被提供为与存储器区域MA1相交，且沿Y方向布置。对应于存储器区域MA2的狭缝SHE被提供为与存储器区域MA2相交，且沿Y方向布置。在本实例中，四个狭缝SHE经布置在邻近狭缝SLT之间。每一狭缝SHE具有其中内部嵌入有绝缘体的结构。每一狭缝SHE分割经由狭缝SHE而彼此邻近的互连件(至少选择栅极线SGD)。
狭缝OST经布置在接触区域CA中。每一狭缝OST包含被提供为沿X方向延伸的一部分。在本实例中，两个狭缝OST经布置在邻近狭缝SLT之间。两个狭缝OST经布置在邻近狭缝SLT之间以便彼此分离，且沿Y方向布置。每一狭缝OST具有其中内部嵌入有绝缘体的结构。其中布置有穿透接触件的穿透区域OA被提供在邻近狭缝SLT之间提供的两个狭缝OST之间。
在存储器单元阵列10的上述平面布局中，通过狭缝SLT而分离的区域中的每一者对应于一个块BLK。而且，通过狭缝SLT及SHE而分离的区域中的每一者对应于单个串单元SU。在存储器单元阵列10中，图3中所展示的布局例如沿Y方向重复地布置。
被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的平面布局不限于上述布局。布置在邻近狭缝SLT之间的狭缝SHE的数目可被设计成任何数目。形成在邻近狭缝SLT之间的串单元SU的数目可基于布置在邻近狭缝SLT之间的狭缝SHE的数目而改变。
(存储器区域MA中的存储器单元阵列10的结构)
图4展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的存储器区域MA的详细平面布局的实例，其说明包含单个块BLK(即，串单元SU0到SU4)的区域。如图4中所展示，存储器区域MA中的存储器单元阵列10包含多个存储器柱MP、多个接触件CV及多个位线BL。每一狭缝SLT包含接触件LI及间隔物SP。
每一存储器柱MP用作例如单个NAND串NS。存储器柱MP呈例如24行交错布置位于两个邻近狭缝SLT之间的区域中。从附图顶部计数的第五行中的存储器柱MP、第十行中的存储器柱MP、第十五行中的存储器柱MP及第二十行中的存储器柱MP例如与单个狭缝SHE重叠。
位线BL沿Y方向延伸，且沿X方向布置。每一位线BL经布置以便在每一串单元SU中与至少一个存储器柱MP重叠。在本实例中，两个位线BL与每一存储器柱MP重叠。接触件CV被提供在存储器柱MP与重叠于存储器柱MP的位线BL中的一者之间。每一存储器柱MP经由接触件CV而电耦合到对应位线BL。
省略位线BL与重叠于狭缝SHE的存储器柱MP之间的接触件CV。换句话说，省略位线BL与接触两个不同选择栅极线SGD的存储器柱MP之间的接触件CV。邻近狭缝SLT之间的存储器柱MP、狭缝SHE等的数目及布置不限于参考图4所描述的配置，且可适当地变动。与每一存储器柱MP重叠的位线BL的数目可被设计成任何数目。
接触件LI是包含沿X方向延伸的一部分的导体。间隔物SP是提供在接触件LI的侧表面上的绝缘体。接触件LI及沿Y方向邻近于接触件LI的导体通过间隔物SP而隔开且绝缘。接触件LI被用作例如源极线SL的部分。
图5是沿着图4的线V-V截取的横截面视图，其展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的存储器区域MA的横截面结构的实例。如图5中所展示，存储器单元阵列10包含例如导电层21到25。导电层21到25被提供在半导体衬底20上方。
具体来说，导电层21被提供在半导体衬底20上方，其中绝缘层经插置于导电层21与半导体衬底20之间。在半导体衬底20与导电层21之间的绝缘层中，提供对应于例如行解码器模块15、感测放大器模块16等的电路，即使未说明此类电路。导电层21经形成为例如沿着XY平面延伸的板形状，且被用作源极线SL。导电层21含有例如掺杂磷的硅。
导电层22被提供在导电层21上方，其中绝缘层经插置于导电层22与导电层21之间。导电层22经形成为例如沿着XY平面延伸的板形状，且被用作选择栅极线SGS。导电层22含有例如钨。
绝缘层及导电层23以交替方式堆叠在导电层22上方。导电层23经形成为例如沿着XY平面延伸的板形状。堆叠式导电层23按从半导体衬底20的侧开始的顺序被用作字线WL0到WL7。导电层23含有例如钨。
导电层24被提供在最顶导电层23上方，其中绝缘层经插置于导电层24与最顶导电层23之间。导电层24经形成为例如沿着XY平面延伸的板形状。导电层24被用作选择栅极线SGD。导电层24含有例如钨。
导电层25被提供在导电层24上方，其中绝缘层经插置于导电层25与导电层24之间。每一导电层25经形成为例如沿着Y方向延伸的线性形状，且被用作位线BL。即，多个导电层25沿着X方向布置在未说明区域中。导电层25含有例如铜。
存储器柱MP中的每一者被提供为沿着Z方向延伸且穿透导电层22到24。每一存储器柱MP包含例如芯构件30、半导体层31及堆叠式膜32。芯构件30被提供为沿着Z方向延伸。例如，芯构件30的上端被包含在最顶导电层24上方的层中，且芯构件30的下端被包含在其中提供导电层21的层中。半导体层31覆盖例如芯构件30的外围。在存储器柱MP的底部部分处，半导体层31的一部分与导电层21接触。除半导体层31及导电层21彼此接触的一部分之外，堆叠式膜32覆盖半导体层31的侧表面及底表面。芯构件30例如含有例如氧化硅的绝缘体。半导体层31含有例如硅。
在存储器柱MP的上述结构中，存储器柱MP与导电层22彼此相交的一部分用作选择晶体管ST2。存储器柱MP与每一导电层23相交的一部分用作存储器单元晶体管MT。存储器柱MP与导电层24彼此相交的一部分用作选择晶体管ST1。
柱形接触件CV被提供在存储器柱MP中的半导体层31的上表面上。在所说明区域中，展示分别对应于六个存储器柱MP中的两者的两个接触件CV。接触件CV在未说明区域中耦合到存储器柱MP，所说明区域中接触件CV未耦合到所述存储器柱MP且所述存储器柱MP不与狭缝SHE重叠。
接触件CV的顶表面与导电层25中的一者，即，位线BL中的一者接触。单个接触件CV在通过狭缝SLT及SHE而分离的每一空间中耦合到导电层25中的一者。即，邻近狭缝SLT与SHE之间的单个存储器柱MP及两个邻近狭缝SHE之间的单个存储器柱MP电耦合到导电层25中的每一者。
狭缝SLT经形成为例如沿着XZ平面延伸的板形状，且分割导电层22到24。在狭缝SLT中，接触件LI沿着狭缝SLT提供，且间隔物SP至少提供在接触件LI与导电层22到24之间。接触件LI的上端被包含在导电层24与导电层25之间的层中。接触件LI的下端与例如导电层21接触。根据存储器单元阵列10的结构，可省略狭缝SLT中的接触件LI。
狭缝SHE经形成为例如沿着XZ平面延伸的板形状，且分割导电层24。狭缝SHE的上端被包含在导电层24与导电层25之间的层中。狭缝SHE的下端被包含在例如最顶导电层23与导电层24之间的层中。狭缝SHE例如含有例如氧化硅的绝缘体。狭缝SHE的上端及狭缝SLT的上端可对准或不对准。狭缝SHE的上端及存储器柱MP的上端可对准或不对准。
图6是沿着图5的线VI-VI截取的横截面视图，其展示根据所述实施例的半导体存储器装置1中的存储器柱MP的横截面结构的实例。更具体来说，图6说明在平行于半导体衬底20的表面且包含导电层23的层中的存储器柱MP的横截面结构。
如图6中所展示，堆叠式膜32包含例如隧道绝缘膜33、绝缘膜34及块绝缘膜35。在包含导体层23的层中，芯构件30被提供例如在存储器柱MP的中间。半导体层31包围芯构件30的侧表面。隧道绝缘膜33包围半导体层31的侧表面。绝缘膜34包围隧道绝缘膜33的侧表面。块绝缘膜35包围绝缘膜34的侧表面。导体层23包围块绝缘膜35的侧表面。
半导体层31被用作存储器单元晶体管MT0到MT7与选择晶体管ST1及ST2中的每一者的沟道(电流路径)。隧道绝缘膜33及块绝缘膜35两者含有例如氧化硅。绝缘膜34被用作存储器单元晶体管MT的电荷存储层，且含有例如氮化硅。由此，每一存储器柱MP用作单个NAND串NS。
(连接区域HA中的存储器单元阵列10的结构)
在根据所述实施例的半导体存储器装置1中，连接区域HA1中的偶数块BLK的结构与连接区域HA2中的奇数块BLK的结构类似。而且，连接区域HA2中的偶数块BLK的结构与连接区域HA1中的奇数块BLK的结构类似。
具体来说，连接区域HA2中的块BLK0的平面布局例如与其中连接区域HA1中的块BLK1的结构相对于X及Y方向倒置的布局相同。连接区域HA2中的块BLK1的平面布局例如与其中连接区域HA1中的块BLK0的结构相对于X及Y方向倒置的布局相同。在后文中，偶数块BLK将被称为“BLKe”，且奇数块BLK将被称为“BLKo”。
图7展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的连接区域HA1的详细平面布局的实例，其说明对应于邻近块BLKe及BLKo的区域。在图7中，还展示存储器区域MA1的在连接区域HA1附近的一部分。在后文中，将基于图7中所展示的连接区域HA1中的块BLKe及BLKo的平面布局而描述连接区域HA1及HA2中的块BLK的平面布局。
如图7中所展示，在连接区域HA1中，选择栅极线SGS、字线WL0到WL7及选择栅极线SGD中的每一者包含不与其上互连层(导电层)重叠的一部分(平台部分)。在连接区域HA1中，存储器单元阵列10包含多个接触件CC及多个支撑柱HR。
在连接区域HA1中，不与上互连层重叠的部分在形状上与阶梯、平台、缘石等的形状类似。具体来说，台阶被个别地提供在选择栅极线SGS与字线WL0之间，在字线WL0与字线WL1之间，...，在字线WL6与字线WL7之间，且在字线WL7与选择栅极线SGD之间。在本实例中，字线WL0到WL7的端部分被提供成其中沿X方向形成台阶的阶梯形状。
在其中连接区域HA1与块BLKe彼此重叠的区域中，多个接触件CC被分别提供在选择栅极线SGS、字线WL0到WL7及选择栅极线SGD0到SGD4的平台部分上。在其中连接区域HA1与块BLKo彼此重叠的区域中，多个接触件CC被分别提供在选择栅极线SGD0到SGD4的平台部分中。
在其中连接区域HA2与块BLKo彼此重叠的区域中，多个接触件CC被分别提供在选择栅极线SGS、字线WL0到WL7及选择栅极线SGD0到SGD4的平台部分上，即使未说明此配置。在其中连接区域HA2与块BLKe彼此重叠的区域中，多个接触件CC被分别提供在选择栅极线SGD0到SGD4的平台部分上。
选择栅极线SGS、字线WL0到WL7及选择栅极线SGD0到SGD4经由对应接触件CC而电耦合到行解码器模块15。即，电压例如经由布置在连接区域HA1及HA2中的至少一者中的接触件CC而施加到选择栅极线SGS、字线WL0到WL7及选择栅极线SGD0到SGD4。在互连层中，接触件CC可经耦合到连接区域HA1及连接区域HA2中的每一者。在这种情况下，电压例如从连接区域HA1中的接触件CC及连接区域HA2中的接触件CC两者施加到字线WL。
除形成狭缝SLT所在的一部分及形成接触件CC所在的一部分之外，多个支撑柱HR适当地布置在其中连接区域HA1及HA2中的每一者与块BLK彼此重叠的区域中。优选的是，支撑柱HR不与接触件CC及狭缝SLT重叠。每一支撑柱HR具有其中绝缘体经嵌入在沿Z方向延伸的孔中的结构，且穿透互连层的堆叠(例如，字线WL与选择栅极线SGS及SGD)。
图8是沿着图7中的线VIII-VIII截取的横截面视图，其展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的连接区域HA1的横截面结构的实例。在图8中，还展示存储器区域MA1的在连接区域HA1附近的一部分。如图8中所展示，在连接区域HA1中，导电层22、23及24的对应于字线WL与选择栅极线SGD及SGS的端部分被提供成阶梯形状。在连接区域HA1中，存储器单元阵列10包含多个导电层26。
接触件CC被提供在选择栅极线SGS、字线WL0到WL7及选择栅极线SGD的相应平台部分上。单个导电层26被提供在每一接触件CC上。由此，导电层22、23及24与相关联于其的导电层26经由接触件CC而电耦合。导电层26被包含在例如与导电层25相同的层中。
支撑柱HR被提供为沿Z方向延伸，且穿透例如导电层22到24。支撑柱HR的上端被包含在例如导电层25与存储器柱MP的上端之间的层中。支撑柱HR的下端被包含在例如其中提供导电层21的层中。
当用作选择栅极线SGS的部分及蚀刻止挡件的半导体层被提供在导电层21与导电层22之间时，支撑柱HR的下端至少到达半导体层便足够。支撑柱HR可由多种类型的绝缘层来配置。在支撑柱HR中，可含有与导电层22到24绝缘的导体或半导体。
(接触区域CA中的存储器单元阵列10的结构)
图9展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的接触区域CA的详细平面布局的实例。在图9中，还展示存储器区域MA1及MA2的在接触区域CA附近的部分。如图9中所展示，提供在存储器区域MA1中的选择栅极线SGD及提供在存储器区域MA2中的选择栅极线SGD经由例如接触区域CA中的绝缘层INS而被分割。在接触区域CA中，存储器单元阵列10包含接触件C4及多个支撑柱HR。
对应于串单元SU0的选择栅极线SGD0被分成存储器区域MA1中的选择栅极线SGD0a及存储器区域MA2中的选择栅极线SGD0b。对应于串单元SU1的选择栅极线SGD1被分成存储器区域MA1中的选择栅极线SGD1a及存储器区域MA2中的选择栅极线SGD1b。类似地，形成分别对应于串单元SU2到SU4的一组选择栅极线SGD2a及SGD2b、一组选择栅极线SGD3a及SGD3b与一组选择栅极线SGD4a及SGD4b。
选择栅极线SGD0a到SGD4a中的每一者包含在存储器区域MA1中沿X方向延伸的一部分。选择栅极线SGD0b到SGD4b中的每一者包含在存储器区域MA2中沿X方向延伸的一部分。为每一串单元SU提供的所述组选择栅极线SGD可经由未说明互连件而彼此电耦合，或如果可形成围住绝缘层INS的图案，那么可连续地形成。
接触件C4被提供在穿透区域OA中。具体来说，接触件C4被提供在布置在邻近狭缝SLT之间的两个狭缝OST之间。每一接触件C4穿透存储器单元阵列10的堆叠式结构。接触件C4电耦合存储器单元阵列10上方的互连件与存储器单元阵列10下方的互连件。在穿透区域OA中，可提供一或多个接触件C4。
支撑柱HR周期性地布置在接触区域CA中的不含穿透区域OA的区域中。接触区域CA中的支撑柱HR可以交错方式或以格子图案布置。优选的是，支撑柱HR不与狭缝SLT及OST重叠。接触区域CA中的支撑柱HR的结构例如与连接区域HA中的支撑柱HR的结构类似。
在接触区域CA中，例如，从周期性地布置在存储器区域MA1与接触区域CA之间的边界附近的多个支撑柱HR剔除单个支撑柱HR。具体来说，在接触区域CA中，例如，多个支撑柱HR包含布置在六边形形状的顶点部分处的六个支撑柱HR，且省略被六个支撑柱HR包围的区域中的支撑柱HR。
在后文中，其中周期性地布置多个支撑柱HR且从其剔除支撑柱HR的区域的一部分将被称为“独特图案UP”。至少一个独特图案UP例如配置在邻近狭缝SLT之间。独特图案UP可被提供在存储器区域MA1与接触区域CA之间的边界附近及存储器区域MA2与接触区域CA之间的边界附近中的每一者中。
图10是被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的接触区域CA中的横截面结构的实例，其展示包含对应于字线WL0的导电层23且平行于半导体衬底20的表面的横截面。在图10中，还展示存储器区域MA1及MA2的在接触区域CA附近的部分。如图10中所展示，字线WL0(导电层23)经由接触区域CA而被连续地提供在存储器区域MA1与MA2之间。在接触区域CA中，存储器单元阵列10进一步包含牺牲构件SM。
牺牲构件SM是用于堆叠式互连件的替换过程的构件。在替换过程中，牺牲构件SM对应于绝缘体的保留而未被导体替换的一部分，且在替换过程之后布置在与导电层23相同的层中。牺牲构件SM被提供在穿透区域OA中，且与沿Y方向彼此邻近的狭缝OST中的每一者接触。换句话说，狭缝OST在导电层23与作为绝缘层的牺牲构件SM之间沿X方向延伸。在穿透区域OA中，牺牲构件SM使接触存储器区域MA1的侧的导电层23与接触存储器区域MA2的侧的导电层23沿X方向分离。导电层23的与牺牲构件SM接触的部分位于沿Y方向彼此邻近的狭缝OST之间。接触件C4穿透牺牲构件SM。牺牲构件SM含有例如氮化硅。
图11是沿着图10中的线XI-XI截取的横截面视图，其展示被包含在根据所述实施例的半导体存储器装置1中的存储器单元阵列10的接触区域CA的横截面结构的实例。如图11中所展示，存储器单元阵列10进一步包含接触区域CA中的导电层27及28。
每一狭缝OST包含沿Z方向延伸的一部分。狭缝OST的上端被包含在未说明导电层24与未说明导电层25之间的层中。狭缝OST的下端被包含在例如其中提供导体层21的层中。在位于与导电层22相同的层处且被两个狭缝OST内插的一部分中，提供牺牲构件SM。类似地，在位于与导电层23相同的层处且被两个狭缝OST内插的一部分中，提供牺牲构件SM。在接触区域CA中，绝缘体例如被提供在与导电层24相同的层处。
导电层27被提供在半导体衬底20与导电层21之间的层处，且经耦合到存储器单元阵列10下方的电路。接触件C4被提供在导电层27上。接触件C4被提供为沿Z方向延伸，且穿透接触区域CA中的绝缘层及牺牲构件SM。绝缘层(未说明)经布置在接触件C4与导电层21之间，且接触件C4及导电层21彼此隔开且绝缘。导电层28被提供在接触件C4上方。导电层28被提供在与导电层26相同的层处，且经耦合到存储器单元阵列10上方的电路。可经由另一接触件而提供接触件C4与导电层28之间的耦合。
在以上描述中，已解释其中存储器单元阵列10包含单个接触区域CA的情况；然而，存储器单元阵列10可包含多个接触区域CA。在这种情况下，连接区域HA1与HA2之间的存储器区域MA被划分成三个或更多个区段。接触区域CA可被提供在连接区域HA中。当接触区域CA经形成在连接区域HA中时，可适当地省略与选择栅极线SGD相关的上述结构。
[2]制造半导体存储器装置1的方法
图12展示制造根据所述实施例的半导体存储器装置1的方法的流程图的实例。图13到26中的每一者展示在根据所述实施例的半导体存储器装置1的制造进程中的平面布局或横截面结构的实例。所说明平面布局展示对应于图9的区域。所说明横截面结构展示对应于图11的区域及存储器区域MA的部分两者。如图12中所展示，在根据所述实施例的半导体存储器装置1的制造过程中，循序地执行步骤S10到S18。在后文中，将参考图12描述与根据所述实施例的半导体存储器装置1的存储器单元阵列10中的堆叠式互连件结构相关的制造过程的实例。
首先，循序地执行步骤S10到S12的过程，形成堆叠式互连件的牺牲构件50、51及52，如图13及14中所展示，形成堆叠式互连件的阶梯结构，且形成多个孔MH及HRH。
简单来说，在半导体衬底20上形成包含导电层27及对应于例如感测放大器模块16的电路系统(未说明)的绝缘层40。在绝缘层40上循序地形成导电层21、绝缘层41及牺牲构件50。在牺牲构件50上以交替方式堆叠绝缘层42及牺牲构件51。在最顶牺牲构件51上循序地形成绝缘层43及牺牲构件52(步骤S10)。
将堆叠式牺牲构件50到52的端部分处理成连接区域HA1及HA2中的阶梯形状，且移除例如接触区域CA中的牺牲构件52。此后，通过绝缘层44而嵌入连接区域HA1及HA2中的阶梯部分与接触区域CA中的台阶部分，且通过例如化学机械抛光(CMP)而平面化绝缘层44的顶表面(步骤S11)。
此后，通过例如光刻而形成包含对应于存储器柱MP及支撑柱HR的位置处的开口的掩模。通过使用掩模进行各向异性蚀刻，形成穿透例如绝缘层41到44及牺牲构件50到52的孔MH及HRH，且在所述孔的底部部分处暴露导电层21的一部分(步骤S12)。孔MH及HRH分别对应于存储器柱MP及支撑柱HR。
随后，通过步骤S13的过程而在每一孔HRH中形成绝缘体53。具体来说，如图15中所展示，形成掩膜REG1，所述掩膜REG1包含其中提供多个孔HRH的一部分中的开口且覆盖其中提供多个孔MH的一部分。掩模REG1至少覆盖其中存储器区域MA与每一块BLK重叠的整个区域。例如通过光刻而形成掩模REG1。掩模REG1不限于此，且可为通过光刻及蚀刻而处理的硬掩模。绝缘体53经形成以便填充在每一孔HRH中，如图16中所展示。此后，移除形成在孔HRH外部的绝缘体53及掩模REG，如图17中所展示。由此，绝缘体53保留在每一孔HRH中，且形成对应于支撑柱HR的结构。
随后，如图18中所展示，通过步骤S14的过程而在每一孔MH中形成存储器柱MP。简单来说，在每一孔MH的侧表面及底表面上循序地形成块绝缘膜35、绝缘膜34及隧道绝缘膜33。移除提供在孔MH的底部部分处的绝缘膜35、绝缘膜34及隧道绝缘膜33的部分，且在孔MH中形成半导体层31及芯构件30。此后，移除提供在孔MH的上部分处的芯构件30的一部分，且在那个部分中形成半导体层31。由此，在每一孔MH中形成对应于存储器柱MP的结构。
随后，如图19及20中所展示，通过步骤S15的处理而共同形成多个狭缝SLT及OST。具体来说，例如在绝缘层44上形成绝缘层45。此后，通过例如光刻而形成在对应于狭缝SLT及OST的位置处的具有开口的掩模。通过使用掩模进行各向异性蚀刻而形成穿透例如绝缘层41到45及牺牲构件50到52的狭缝SLT以及穿透绝缘层41、42、44及45与牺牲构件50及51的狭缝OST。
随后，通过步骤S16的过程而在每一狭缝OST中形成绝缘体54。具体来说，如图21中所展示，形成掩模REG2，所述掩模REG2包含其中分别提供狭缝OST的部分中的多个开口且覆盖狭缝SLT。通过例如光刻而形成掩模REG2。掩模REG2不限于此，且可为通过光刻及蚀刻而处理的硬掩模。绝缘体54经形成以便填充在每一狭缝OST中，如图22中所展示。此后，移除形成在狭缝OST外部的绝缘体54及掩模REG2，如图23中所展示。由此，形成其中绝缘体54保留在每一狭缝OST中的结构。
随后，如图24及25中所展示，通过步骤S17的过程而执行堆叠式互连件的替换过程，且形成堆叠式互连件结构。具体来说，通过使用例如热磷酸进行湿式蚀刻经由狭缝SLT而选择性地移除牺牲构件50到52。以使得保留穿透区域OA中的牺牲构件50及51的方式设定湿式蚀刻。通过存储器柱MP、支撑柱HR及狭缝OST而维持已从其移除牺牲构件50到52的结构的三维架构。此后，经由狭缝SLT而将导体嵌入在已从其移除牺牲构件50到52的空间中。为了在这个步骤中形成导体，例如使用化学气相沉积(CVD)。
此后，通过回蚀过程而移除形成在狭缝SLT内部的导体，且分离形成在邻近互连层中的导体。由此，形成用作选择栅极线SGS的导电层22、分别用作字线WL0到WL7的导电层23及用作选择栅极线SGD的多个导电层24。在这个步骤中形成的导电层22到24可包含势垒金属。在移除牺牲构件50到52之后形成导体中，在例如形成氮化钛膜作为势垒金属之后形成钨。
最后，通过步骤S18的过程而在每一狭缝SLT中形成接触件LI，如图26中所展示。具体来说，形成绝缘膜(间隔物SP)以便覆盖每一狭缝SLT的侧表面及底表面。此后，移除提供在狭缝SLT的底部部分处的间隔物SP的一部分，且在狭缝SLT的底部部分处暴露导电层21的一部分。之后，在狭缝SLT中形成导体(接触件LI)，且通过例如CMP而移除形成在狭缝SLT外部的导体。
通过根据上文所描述的实施例的半导体存储器装置1的制造过程，形成存储器单元阵列10中的堆叠式互连件结构。上述制造过程仅仅是实例，且制造过程不限于此。例如，可在制造步骤之间插入其它过程，且可省略或集成一些步骤。在可能的情况下，制造步骤可互换。例如，形成存储器柱MP的步骤及在孔HRH中形成绝缘体53的步骤可互换。
[3]实施例的有利效应
根据上文所描述的实施例的半导体存储器装置1能够提高半导体存储器装置1的成品率。在后文中，将描述根据所述实施例的半导体存储器装置1的有利效应的细节。
在包括三维堆叠式存储器单元的半导体存储器装置中，通过例如堆叠式互连件的替换过程而形成例如字线WL的堆叠式互连件。简单来说，在堆叠式互连件的替换过程中以交替方式形成绝缘层及牺牲构件。通过选择性地移除牺牲构件且在从其移除牺牲构件的空间中形成导体，形成例如字线WL的堆叠式互连件。为了执行此替换过程，在存储器单元阵列中提供支撑柱HR以便在移除牺牲构件时维持三维结构。
为了提高半导体存储器装置的存储密度，考虑增加例如字线WL的堆叠的数目。字线WL的堆叠的数目的增加引起用于形成存储器柱MP的孔MH的深孔处理。在与孔MH的深度类似的深度处处理用于形成支撑柱HR的孔HRH，以穿透绝缘层及牺牲构件的堆叠式结构。此类孔MH及HRH的深孔处理花费高制造成本且是困难的。因此，优选的是，共同执行孔MH的处理及孔HRH的处理。
当共同处理孔MH及孔HRH，且形成在孔MH中的结构及形成在孔HRH中的结构不同时，形成覆盖其中提供孔MH的区域(例如，存储器区域MA)及其中提供孔HRH的区域(例如，接触区域CA)中的一者的掩模，且形成不同结构以填充在孔MH及HRH中。由于在掩模的形成中可能发生过程变动，因此优选的是，在批量生产时管理区域的边界部分的位置。
图27是展示根据所述实施例的比较实例的半导体存储器装置的制造过程中的长度测量方法的实例的示意图，其说明当在步骤S13的过程中形成掩模REG1时包含存储器区域MA与接触区域CA之间的边界部分BP的区域。如图27中所展示，根据所述实施例的比较实例的半导体存储器装置具有从其省略所述实施例的独特图案UP的配置。
尺寸长度测量装置的实例包含CD-SEM。此长度测量装置辨识例如待测量的晶片上的锚图案，且参考锚图案执行聚焦过程、寻址过程及长度测量过程。使用包含长度测量部分的区域附近的区域来执行聚焦过程。在寻址过程(其是例如搜索用于跳跃到长度测量部分的参考的过程)，在扫描区域中的图案与预先获取的参考图案之间执行图像比较。当例如图像的匹配系数由于例如寻址过程中的图像比较的结果已超过预定阈值时，长度测量装置参考扫描区域中的锚图案执行扫描区域跳跃到长度测量部分。当抗蚀剂用作掩模REG1时，抗蚀剂可能在聚焦过程中收缩，且优选的是，在不同区域中设定聚焦部分及长度测量部分。
因此，长度测量装置使用例如包含块BLK0的边界部分BP的区域来执行聚焦过程及寻址过程。长度测量装置参考块BLK0中的锚图案扫描包含块BLK3的边界部分BP的区域。所述测量装置测量块BLK3的边界部分BP与预先设定的特定孔HRH之间的距离。
然而，边界部分BP的位置可根据上述过程变动而变动。当边界部分BP的位置变动时，所述测量装置变得难以在寻址过程中正确地辨识锚图案。当所述测量装置已错误地辨识锚图案时，长度测量部分中可能出现偏差，从而可能导致错误的长度测量。此错误测量的发生可能是在后续制造步骤中在所期望结构中未形成支撑柱HR的原因，从而导致由支撑柱HR引起的故障的发生。
另一方面，根据所述实施例的半导体存储器装置1在边界部分BP附近包含其中省略周期性地布置的一些孔HRH的独特图案UP。图28是展示根据所述实施例的半导体存储器装置1的制造过程中的长度测量方法的实例的示意图，且说明与图27中的区域类似的区域。
如图28中所展示，在根据所述实施例的半导体存储器装置1的制造过程中，当通过步骤S13的过程而形成覆盖多个孔MH的掩模REG1时，在长度测量时将独特图案UP用作聚焦过程及寻址过程的锚图案。独特图案UP阐明周期性地布置的孔HRH与边界部分BP之间的位置关系。即，所述测量装置能够使用不受过程变动影响的独特图案UP来精确地辨识锚图案。
由此，在根据所述实施例的半导体存储器装置1中，可提高边界部分BP的测量精度。因此，根据所述实施例的半导体存储器装置1能够抑制由于掩模REG1的错误长度测量所致的缺陷的出现，由此提高半导体存储器装置1的成品率。
在根据所述实施例的半导体存储器装置1中，为每一块BLK布置上述独特图案UP。因此，在测量掩模REG1的边界部分BP时，所述测量装置能够执行沿着Y方向的多个点的长度测量。这允许用户获得掩模REG1的边界部分BP的多个测量结果，且通过执行测量结果的均等化等而获得具有更高可靠性的测量结果。
[4]实施例的修改
可对根据上文所描述的实施例的半导体存储器装置1进行各种修改。在后文中，将按第一修改、第二修改、第三修改及第四修改的顺序描述与根据所述实施例的半导体存储器装置1不同的事项。
[4-1]第一修改
所述实施例的第一修改涉及独特图案UP的布置。在根据所述实施例的第一修改的半导体存储器装置1中，存储器单元阵列10进一步包含沿Y方向邻近于块BLK的虚拟块DBLK。在虚拟块DBLK中，例如，提供周期性地布置的支撑柱HR来取代存储器柱MP。
图29展示被包含在根据所述实施例的第一修改的半导体存储器装置1中的存储器单元阵列10的平面布局的实例，其说明彼此邻近的块BLK及虚拟块DBLK的区域。图29对应于其中通过所述实施例的步骤S13的过程而形成掩模REG的状态。如图29中所展示，例如，可在虚拟块DBLK中布置多个孔HRH而非孔MH。
在根据所述实施例的第一修改的半导体存储器装置1中，虚拟块DBLK中的孔HRH包含与所述实施例的独特图案UP类似的独特图案UP。换句话说，在虚拟块DBLK中，周期性地布置多个孔HRH，且省略一些孔HRH。根据所述实施例的第一修改的半导体存储器装置1的其它配置与所述实施例的半导体存储器装置1的配置相同。
在根据所述实施例的第一修改的半导体存储器装置1的制造过程中，在块BLK中的孔MH及虚拟块DBLK中的孔HRH中嵌入不同材料。即，在根据所述实施例的第一修改的半导体存储器装置1中，优选的是，在步骤S13的过程中，还管理块BLK与虚拟块DBLK之间的边界部分处的掩模REG的边界位置。
在根据所述实施例的第一修改的半导体存储器装置1的制造方法中，当通过步骤S13的过程而形成覆盖块BLK及虚拟块DBLK中的一者的掩模REG1时，在长度测量时将虚拟块DBLK中与所述实施例的独特图案相同的独特图案用作锚图案。
由此，与所述实施例类似，在根据所述实施例的第一修改的半导体存储器装置1中，可提高块BLK与虚拟块DBLK之间的边界位置的测量精度。因此，与所述实施例类似，根据所述实施例的第一修改的半导体存储器装置1能够抑制由于掩模REG1的错误长度测量所致的缺陷的出现，由此提高半导体存储器装置1的成品率。
独特图案UP不需要布置在虚拟块DBLK或接触区域CA中。在管理其中提供多个第一孔的区域与其中嵌入有与第一孔的构件不同的构件的多个第二孔的区域之间的边界位置时，可以与所述实施例相同的方式使用独特图案UP。
[4-2]第二修改
所述实施例的第二修改涉及独特图案UP的配置。图30展示被包含在根据所述实施例的第二修改的半导体存储器装置1中的存储器单元阵列10的平面布局的实例，其说明与图29的区域及状态类似的区域及状态。如图30中所展示，在所述实施例的第二修改中，独特图案UP的配置与所述实施例的配置不同。
具体来说，根据所述实施例的第二修改的独特图案UP由布置成沿单个方向伸长的六边形形状的八个孔HRH来配置，其中在被八个孔HRH包围的一部分处省略两个支撑柱HR。换句话说，在所述实施例的第二修改中，将省略周期性地布置的多个孔HRH(即，支撑柱HR)中的两个连续孔HRH的一部分用作独特图案UP。根据所述实施例的第二修改的半导体存储器装置1的其它配置与所述实施例的半导体存储器装置1的配置相同。
与所述实施例类似，根据上文所描述的实施例的第二修改的独特图案UP可在长度测量时用作锚图案。因此，根据所述实施例的第二修改的半导体存储器装置1能够实现与所述实施例的有利效应类似的有利效应。
独特图案UP的配置不限于所述实施例或所述实施例的第二修改中所描述的配置。独特图案UP需要通过从周期性地布置的多个支撑柱HR省略至少一个支撑柱HR来配置。当将多个支撑柱HR布置成格子图案时，支撑柱HR的周期性布置包含布置在矩形形状的顶点部分处的四个支撑柱HR，且可省略被四个支撑柱HR包围的区域中的至少一个支撑柱HR。换句话说，独特图案UP以使得省略多个支撑柱HR中的至少一个支撑柱HR的方式来配置便足够，所述支撑柱HR分别布置在被所述支撑柱HR包围的区域中的多边形形状的顶点处。如果在堆叠式互连件的替换过程中可维持那个部分处的三维结构，那么可自由地设计经省略以配置独特图案UP的支撑柱HR的数目及布置。
[4-3]第三修改
所述实施例的第三修改涉及独特图案UP的布置。图31展示被包含在根据所述实施例的第三修改的半导体存储器装置1中的存储器单元阵列10的平面布局的实例，其说明与图21的区域及状态类似的区域及状态。如图31中所展示，在所述实施例的第三修改中，独特图案UP的布置及掩模REG2的形状与所述实施例不同。
具体来说，根据所述实施例的第三修改的独特图案UP适当地布置在狭缝OST附近。独特图案UP例如经布置以便沿X方向邻近于沿Y方向彼此邻近的狭缝OST中的一者。当例如通过步骤S16的过程而形成掩模REG2时，在掩模REG2的开口部分处布置独特图案UP。
在这个实例中，在狭缝OST中的一者的两侧上沿X方向布置独特图案UP；然而，可在掩模REG2的开口部分中布置至少一个独特图案UP。布置在掩模REG2的开口部分中的独特图案UP的数目及布置不限于图31中所展示的实例，且可适当地变动。根据所述实施例的第三修改的半导体存储器装置1的其它配置与所述实施例的半导体存储器装置1的配置相同。
在根据上文所描述的实施例的第三修改的半导体存储器装置1中，例如管理通过步骤S16的过程而形成的狭缝OST与掩模REG2之间的位置关系。在这个长度测量中，测量装置将布置在掩模REG2的开口部分处的独特图案UP用作锚图案。
因此，在根据所述实施例的第三修改的半导体存储器装置1中，可提高在不同步骤中一体地形成狭缝SLT及OST与嵌入式构件的过程(步骤S16)中的掩模位置的测量精度。因此，根据所述实施例的第三修改的半导体存储器装置1能够抑制与由于错误长度测量而可能发生的与狭缝OST相关的缺陷的出现，由此提高半导体存储器装置1的成品率。
[4-4]第四修改
所述实施例的第四修改涉及存储器柱MP的结构。图32展示被包含在根据所述实施例的第四修改的半导体存储器装置1中的存储器单元阵列10的横截面结构的实例，其说明与图5的区域类似的区域。如图32中所展示，根据所述实施例的第四修改的存储器柱MP具有其中多个柱LMP及UMP沿Z方向耦合的结构。
具体来说，所述实施例的第四修改中的存储器单元阵列10包含多个字线LWL及多个字线UWL。所述实施例的第四修改中的存储器柱MP包含下柱LMP及上柱UMP。下柱LMP及上柱UMP中的每一者具有与所述实施例的存储器柱MP的结构类似的结构。
下柱LMP穿透多个字线LWL及选择栅极线SGS。上柱UMP被提供在下柱LMP上方，且穿透多个字线UWL及选择栅极线SGD。下柱LMP的半导体层31经耦合到源极线SL。上柱UMP的半导体层31的底部部分经耦合到下柱LMP的半导体层31的上部分。上柱UMP的半导体层31的上部分经由接触件CV而耦合到位线BL。
沿Z方向的最顶字线LWL与最底字线UWL之间的距离大于沿Z方向的邻近字线LWL之间的距离，且大于沿Z方向的邻近字线UWL之间的距离。狭缝SLT分割例如选择栅极线SGD及SGS与字线LWL及UWL。
下柱LMP与字线LWL之间的相交部分及上柱UMP与字线UWL之间的相交部分中的每一者用作存储器单元晶体管MT。下柱LMP及上柱UMP不需要直接耦合，且可提供用于耦合下柱LMP及上柱UMP的中间结构。根据所述实施例的第四修改的半导体存储器装置1的其它配置与所述实施例的半导体存储器装置1的配置相同。
在根据所述实施例的第四修改的半导体存储器装置1中，由于存储器柱MP由多个柱LMP及UMP来配置，因此可增加堆叠的字线WL的数目，从而导致存储容量的增加。在这种情况下，支撑柱HR具有例如与存储器柱MP的外形类似的外形，且具有其中每一者内部嵌入有绝缘体的结构。即使在这种情况下，也可使用支撑柱HR来配置独特图案UP。
由此，与所述实施例类似，根据所述实施例的第四修改的半导体存储器装置1能够使用独特图案UP，所述独特图案UP在长度测量时使用支撑柱HR作为锚图案。因此，根据所述实施例的第四修改的半导体存储器装置1能够抑制由于在形成掩模REG1时的错误长度测量所致的缺陷的出现，由此提高半导体存储器装置1的成品率。
[5]其它
一种根据实施例的半导体存储器装置包含衬底、多个第一构件、多个第一导电层、多个第一柱及多个第二柱。所述衬底包含第一区域、第二区域及多个块区域。所述第一区域及所述第二区域沿第一方向布置。所述块区域被提供为沿所述第一方向延伸。所述块区域沿与所述第一方向相交的第二方向布置。所述多个第一构件被提供为沿所述第一方向延伸。所述第一构件中的每一者经布置在所述块区域之间的边界部分处。所述多个第一导电层沿与所述第一方向及所述第二方向相交的第三方向布置且被提供为彼此分离。所述第一导电层被所述第一构件分割。所述多个第一柱被提供在其中所述第一区域与所述块区域重叠的区域中，以沿所述第三方向穿透所述第一导电层。所述多个第二柱被提供在其中所述第二区域与所述块区域重叠的区域中，以沿所述第三方向穿透所述第一导电层。所述第二区域包含其中所述第二柱周期性地布置在与所述块区域中的至少一个块区域重叠的区域中的第一子区域。在所述第一子区域中，从周期性地布置的所述第二柱省略至少一个第二柱。由此，可提高所述半导体存储器装置的成品率。
在本实施例中用于说明的附图中，作为实例，展示其中存储器柱MP及支撑柱HR沿Z方向具有相等直径的情况；然而，配置不限于此。存储器柱MP及支撑柱HR可具有锥形或倒锥形形状，或可具有在中间隆起的形状(弓形形状)。类似地，狭缝SLT及SHE可具有锥形或倒锥形形状，或可具有弓形形状。在所述实施例中，作为实例，已描述其中存储器柱MP、支撑柱HR及接触件CC中的每一者具有圆形横截面结构的情况；然而，横截面结构的形状可为椭圆形，或被设计为任何其它形状。
在所述实施例中，一或多种类型的绝缘体可经嵌入在狭缝SLT中。在这种情况下，对应于源极线SL(导电层21)的接触件被提供在连接区域HA或接触区域CA中。在说明书中，狭缝SLT的位置基于例如接触件LI的位置而指定。当狭缝SLT由绝缘体来配置时，狭缝SLT的位置可由狭缝SLT中的接缝或在替换过程时保留在狭缝SLT中的材料来指定。
在所述实施例中，已描述其中存储器单元阵列10包含两个连接区域HA1及HA2的情况；然而，配置不限于此。在存储器单元阵列10中，可提供至少一个连接区域HA。在这种情况下，连接区域HA可被提供为邻近于存储器区域MA，或可被提供在存储器区域MA的中间。
在所述实施例中，作为实例，已描述其中连接区域HA中的字线WL0到WL7的端部分经形成为仅包含沿X方向的台阶的阶梯形状的情况；然而，配置不限于此。例如，台阶可沿Y方向形成以提供平台部分。沿X及Y方向形成在堆叠式字线WL的端部分处的台阶的数目可被设计成任何数目。即，半导体存储器装置1中的连接区域HA中的字线WL的端部分可被设计为具有任何数目个行的台阶的阶梯形状。
在本文中，术语“耦合”是指电耦合，且不排除另一组件的内插。例如“电耦合”的表述涵盖允许与没有绝缘体的电耦合相同的操作的绝缘体内插耦合。术语“柱”是指提供在半导体存储器装置1的制造过程中形成的孔中的结构。表述“相同层结构”是指其中至少层的形成顺序相同的结构。
在本说明书中，术语“区域”可被认为是被包含在半导体衬底20中的配置。例如，当半导体衬底20被定义为包含存储器区域MA1及MA2、连接区域HA1及HA2与接触区域CA时，存储器区域MA1及MA2、连接区域HA1及HA2与接触区域CA分别相关联于半导体衬底20上方的不同区域。“高度”对应于例如在待测量的配置与半导体衬底20之间沿Z方向的距离。为了参考“高度”，可使用与半导体衬底20不同的配置。
虽然已描述某些实施例，但是这些实施例已仅以实例方式呈现，且并不意在限制本发明的范围。实际上，本文中所描述的新颖实施例可以多种其它形式来体现；此外，在不脱离本发明的精神的情况下，可对本文中所描述的实施例的形式进行各种省略、置换及改变。所附权利要求书及其等效物意在涵盖如将落入本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
衬底，其包含第一区域、第二区域及多个块区域，所述第一区域及所述第二区域沿第一方向布置，所述块区域被提供为沿所述第一方向延伸，且所述块区域沿与所述第一方向相交的第二方向布置；
多个第一构件，其被提供为沿所述第一方向延伸，所述第一构件中的每一者经布置在所述块区域之间的边界部分处；
多个第一导电层，其沿与所述第一方向及所述第二方向相交的第三方向布置且被提供为彼此分离，所述第一导电层被所述第一构件分割；
多个第一柱，其被提供在其中所述第一区域与所述块区域重叠的区域中，以沿所述第三方向穿透所述第一导电层；及
多个第二柱，其被提供在其中所述第二区域与所述块区域重叠的区域中，以沿所述第三方向穿透所述第一导电层，其中
所述第二区域包含其中所述第二柱周期性地布置在与所述块区域中的至少一个块区域重叠的区域中的第一子区域，且
在所述第一子区域中，从周期性地布置的所述第二柱省略至少一个第二柱。
2.根据权利要求1所述的半导体存储器装置，其中
所述第二区域包含其中在分别与所述块区域重叠的区域中的每一者中省略至少一个第二柱的所述第一子区域。
3.根据权利要求1所述的半导体存储器装置，其中
所述第一子区域包含布置在多边形形状的相应顶点处的所述第二柱，且
在被布置在相应顶点处的所述第二柱包围的区域中省略一个第二柱。
4.根据权利要求1所述的半导体存储器装置，其中
所述第一子区域包含布置在六边形形状的相应顶点处的六个第二柱，且
在被布置在相应顶点处的所述六个第二柱包围的区域中省略一个第二柱。
5.根据权利要求1所述的半导体存储器装置，其中
所述第一子区域包含布置在多边形形状的相应顶点处的所述第二柱，且
在被布置在相应顶点处的所述第二柱包围的区域中省略两个连续第二柱。
6.根据权利要求1所述的半导体存储器装置，其中
其中所述第二区域与所述块区域中的至少一个块区域重叠的区域包含与所述第一子区域不同的第二子区域，
所述第二子区域包含第二构件、第三构件、多个绝缘层及第一接触件，所述第二构件及所述第三构件沿所述第二方向布置以与所述第一构件分离，所述第二构件及所述第三构件中的每一者包含沿所述第一方向延伸的一部分，所述绝缘层沿所述第二方向布置在所述第二构件与所述第三构件之间，所述绝缘层被提供在与所述第一导电层的高度相同的高度处，且所述第一接触件被提供为沿所述第三方向穿透所述绝缘层，且
所述第二构件及所述第三构件中的每一者在所述第一导电层与所述绝缘层之间沿所述第三方向延伸。
7.根据权利要求6所述的半导体存储器装置，其中
从其省略所述至少一个第二柱的一部分邻近于所述第二构件。
8.根据权利要求6所述的半导体存储器装置，其中
所述第一接触件用于耦合所述衬底与所述第一导电层之间的互连件及所述第一导电层上方的互连件。
9.根据权利要求1所述的半导体存储器装置，其中
所述衬底进一步包含沿所述第二方向邻近于所述块区域的虚拟块区域，
所述第一区域在与所述虚拟块区域重叠的区域中包含其中周期性地布置含有与所述第二柱的材料相同的材料的多个相同材料柱的第三子区域，且
在所述第三子区域中，从周期性地布置的所述相同材料柱省略至少一个相同材料柱。
10.根据权利要求1所述的半导体存储器装置，其进一步包括：
多个第二导电层，其被提供在所述第一导电层上方，所述第二导电层沿所述第三方向布置且彼此分离，所述第二导电层被所述第一构件分割；
多个第三柱，其被提供为沿所述第三方向穿透所述第二导电层，所述第三柱分别耦合到所述第一柱；及
多个第四柱，其被提供为沿所述第三方向穿透所述第二导电层，所述第四柱分别耦合到所述第二柱，其中
沿所述第三方向的所述第二导电层的最底第二导电层与沿所述第三方向的所述第一导电层的最顶第一导电层之间的距离大于沿所述第三方向的邻近第一导电层之间的距离，且大于沿所述第三方向的邻近第二导电层之间的距离。
11.根据权利要求1所述的半导体存储器装置，其中
所述第一柱中的一者与所述第一导电层中的一者相交的一部分用作存储器单元，且
所述第二柱由绝缘体来配置。
12.根据权利要求1所述的半导体存储器装置，其进一步包括：
多个第二接触件；及
多个第五柱，其中
所述衬底进一步包含第三区域，
所述第一区域沿所述第一方向内插在所述第二区域与所述第三区域之间，
所述第二接触件分别耦合到所述第三区域中的所述第一导电层，
所述第五柱被提供为穿透所述第三区域中的所述第一导电层中的至少一者，且
所述第五柱含有与所述第二柱的材料相同的材料。
13.根据权利要求1所述的半导体存储器装置，其进一步包括：
多个第六柱，其中
所述衬底进一步包含第四区域，
所述第二区域沿所述第一方向内插在所述第一区域与所述第四区域之间，
所述第六柱被提供在其中所述第四区域与所述块区域重叠的区域中，以沿所述第三方向穿透所述第一导电层，且
所述第六柱含有与所述第一柱的材料相同的材料。
14.一种半导体存储器装置，其包括：
衬底，其包含多个块区域及虚拟块区域，所述块区域被提供为沿第一方向延伸，所述块区域沿与所述第一方向相交的第二方向布置，且所述虚拟块区域沿所述第二方向邻近于所述块区域；
多个第一构件，其被提供为沿所述第一方向延伸，所述第一构件分别布置在所述块区域与所述虚拟块区域之间的边界部分处；
多个第一导电层，其沿与所述第一方向及所述第二方向相交的第三方向布置且被提供为彼此分离，所述第一导电层被所述第一构件分割；
多个第一柱，其被提供在所述块区域中以沿所述第三方向穿透所述第一导电层；及
多个第二柱，其被提供在所述虚拟块区域中以沿所述第三方向穿透所述第一导电层，其中
所述虚拟块区域包含其中周期性地布置所述第二柱的子区域，且
在所述子区域中，从周期性地布置的所述第二柱省略至少一个第二柱。
15.根据权利要求14所述的半导体存储器装置，其中
所述子区域包含布置在多边形形状的相应顶点处的所述第二柱，且
在被布置在相应顶点处的所述第二柱包围的区域中省略第二柱。
16.根据权利要求14所述的半导体存储器装置，其中
所述子区域包含布置在六边形形状的相应顶点处的六个第二柱，且
在被布置在相应顶点处的所述六个第二柱包围的区域中省略第二柱。
17.根据权利要求14所述的半导体存储器装置，其中
所述子区域包含布置在多边形形状的相应顶点处的所述第二柱，且
在被布置在相应顶点处的所述第二柱包围的区域中省略两个连续第二柱。
18.根据权利要求14所述的半导体存储器装置，其进一步包括：
多个第二导电层，其被提供在所述第一导电层上方，所述第二导电层沿所述第三方向布置且彼此分离，所述第二导电层被所述第一构件分割；
多个第三柱，其被提供为沿所述第三方向穿透所述第二导电层，所述第三柱分别耦合到所述第一柱，及
多个第四柱，其被提供为沿所述第三方向穿透所述第二导电层，所述第四柱分别耦合到所述第二柱，其中
沿所述第三方向的所述第二导电层的最底第二导电层与沿所述第三方向的所述第一导电层的最顶第一导电层之间的距离大于沿所述第三方向的邻近第一导电层之间的距离，且大于沿所述第三方向的邻近第二导电层之间的距离。
19.根据权利要求14所述的半导体存储器装置，其中
所述第一柱中的一者与所述第一导电层中的一者相交的一部分用作存储器单元，且
所述第二柱由绝缘体来配置。
20.根据权利要求14所述的半导体存储器装置，其进一步包括：
多个相同材料柱，其含有与所述第二柱的材料相同的材料，所述相同材料柱被提供为穿透所述块区域中的所述第一导电层中的至少一者。
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