WO2024057540A1 - 半導体記憶装置、および半導体記憶装置の製造方法 - Google Patents

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耕生 野田
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キオクシア株式会社
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    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • Embodiments of the present invention relate to a semiconductor memory device and a method for manufacturing a semiconductor memory device.
  • a semiconductor memory device that has a stacked body in which word lines and insulating layers are alternately stacked, a memory pillar passing through the stacked body, and a source line connected to the memory pillar.
  • Embodiments of the present invention provide a semiconductor memory device and a method of manufacturing the semiconductor memory device that can improve manufacturability.
  • the semiconductor memory device of the embodiment includes a substrate, a transistor, a stacked body, a columnar body, and a source line.
  • the transistor is provided on the substrate.
  • the stacked body is arranged on a side opposite to the substrate with respect to the transistor.
  • a plurality of gate electrode layers and a plurality of insulating layers are alternately stacked one layer at a time in a first direction.
  • the columnar body extends in the first direction within the laminate.
  • the columnar body includes an insulating core, a channel layer disposed between the plurality of gate electrode layers and the insulating core, and a memory film disposed between the plurality of gate electrode layers and the channel layer. including.
  • the source line is disposed between the stacked body and the substrate, and extends at least in a second direction intersecting the first direction.
  • the columnar body has a first end in contact with the source line, and a second end located on the opposite side of the first end in the first direction.
  • the width of the first end in the second direction is greater than the width of the second end in the second direction.
  • FIG. 1 is a block diagram showing part of the configuration of a semiconductor memory device according to a first embodiment.
  • FIG. 3 is a diagram showing an equivalent circuit of a part of the memory cell array of the first embodiment.
  • FIG. 1 is a cross-sectional view showing a part of the semiconductor memory device of the first embodiment.
  • 4 is a cross-sectional view showing a region surrounded by line F4 of the semiconductor memory device shown in FIG. 3.
  • FIG. 5 is a cross-sectional view taken along line F5-F5 of the semiconductor memory device shown in FIG. 4.
  • FIG. 5 is a cross-sectional view showing a region surrounded by line F6 of the semiconductor memory device shown in FIG. 4.
  • FIG. 1 is a block diagram showing part of the configuration of a semiconductor memory device according to a first embodiment.
  • FIG. 3 is a diagram showing an equivalent circuit of a part of the memory cell array of the first embodiment.
  • FIG. 1 is a cross-sectional view showing a part of the semiconductor memory device of the
  • FIG. 4 is a cross-sectional view taken along line F7-F7 of the semiconductor memory device shown in FIG. 3.
  • FIG. 8 is a cross-sectional view showing a region surrounded by line F8 of the semiconductor memory device shown in FIG. 7.
  • FIG. 3 is a diagram showing the flow of a method for manufacturing a semiconductor memory device according to the first embodiment.
  • 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor memory device according to a first embodiment
  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor memory device according to a first embodiment
  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor memory device according to a first embodiment
  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor memory device according to a first embodiment
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  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor memory device according to a first embodiment
  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor memory device according to a first embodiment
  • FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor memory device according to a first embodiment
  • FIG. FIG. 3 is a cross-sectional view showing a part of a semiconductor memory device according to a second embodiment.
  • FIG. 3 is a cross-sectional view showing a part of a semiconductor memory device according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing a part of a semiconductor memory device according to a fourth embodiment.
  • FIG. 7 is a diagram showing the flow of a method for manufacturing a semiconductor memory device according to a fourth embodiment.
  • FIG. 7 is a cross-sectional view showing a part of a semiconductor memory device according to a fifth embodiment.
  • FIG. 7 is a plan view schematically showing a part of a semiconductor memory device according to a sixth embodiment.
  • 17 is a sectional view taken along line F17-F17 of the semiconductor memory device shown in FIG. 16.
  • FIG. 16 is a sectional view taken along line F17-
  • Parallel,” “orthogonal,” or “same” may include “substantially parallel,” “substantially orthogonal,” or “substantially the same,” respectively.
  • Connection is not limited to mechanical connection, but may include electrical connection. That is, “connection” is not limited to the case where two elements to be connected are directly connected, but may include the case where the two elements are connected with another element interposed therebetween.
  • the term “annular” is not limited to a circular ring, and may include a rectangular ring or a triangular ring.
  • Adjacent is not limited to a case where two elements are in contact with each other, but may also include a case where two elements are separated from each other (for example, a case where another element is interposed between the two elements).
  • the X direction is a direction in which a word line WL (see FIG. 3), which will be described later, extends.
  • the Y direction is a direction that intersects (for example, is orthogonal to) the X direction.
  • the Y direction is a direction in which a bit line BL (see FIG. 7), which will be described later, extends.
  • the Z direction is a direction that intersects (for example, is orthogonal to) the X direction and the Y direction.
  • the Z direction is the thickness direction of the semiconductor substrate 21, which will be described later (see FIG. 3).
  • the side on which the stacked body 51 is located when viewed from the semiconductor substrate 21 may be referred to as "upper", and the opposite side may be referred to as "lower”.
  • the position in the Z direction may be referred to as "height".
  • the Z direction is an example of a "first direction.”
  • the X direction is an example of a “second direction.”
  • the Y direction is an example of a "third direction.” Note that in some drawings, the number of conductive layers 61 and the like are simplified for convenience of explanation.
  • FIG. 1 is a block diagram showing part of the configuration of a semiconductor memory device 1.
  • the semiconductor memory device 1 is, for example, a nonvolatile semiconductor memory device, and is a NAND flash memory.
  • the semiconductor memory device 1 can be connected to, for example, an external host device, and is used as a storage space of the host device.
  • the semiconductor memory device 1 includes, for example, a memory cell array 11, a command register 12, an address register 13, a control circuit (sequencer) 14, a driver module 15, a row decoder module 16, and a sense amplifier module 17.
  • the memory cell array 11 includes a plurality of blocks BLK0 to BLK(k-1) (k is an integer of 1 or more).
  • Block BLK is a collection of multiple memory cell transistors that store data in a non-volatile manner.
  • the block BLK is used as a data erase unit.
  • Memory cell array 11 is provided with a plurality of bit lines and a plurality of word lines. Each memory cell transistor is associated with one bit line and one word line.
  • the command register 12 holds a command CMD that the semiconductor storage device 1 receives from the host device.
  • the address register 13 holds address information ADD that the semiconductor memory device 1 receives from the host device.
  • the control circuit 14 is a circuit that controls various operations of the semiconductor memory device 1. For example, the control circuit 14 executes a data write operation, read operation, or erase operation based on the command CMD held in the command register 12.
  • the driver module 15 includes a voltage generation circuit and generates voltages used in various operations of the semiconductor memory device 1.
  • the row decoder module 16 transfers the voltage applied to the signal line corresponding to the selected word line to the selected word line.
  • the sense amplifier module 17 applies a desired voltage to each bit line in a write operation. In a read operation, the sense amplifier module 17 determines the data value stored in each memory cell transistor based on the voltage of each bit line, and transfers the determination result to the host device as read data DAT.
  • FIG. 2 is a diagram showing an equivalent circuit of a portion of the memory cell array 11.
  • FIG. 2 shows one block BLK included in the memory cell array 11.
  • Block BLK includes a plurality (for example, four) of string units SU0 to SUQ (Q is an integer of 1 or more).
  • Each string unit SU includes a plurality of NAND strings NS respectively associated with bit lines BL0 to BLm (m is an integer of 1 or more).
  • Each NAND string NS includes, for example, a plurality of memory cell transistors MT0 to MTn (n is an integer of 1 or more), one or more drain side selection transistors STD, and one or more source side selection transistors STS.
  • each NAND string NS memory cell transistors MT0 to MTn are connected in series.
  • Each memory cell transistor MT includes a control gate and a charge storage section.
  • a control gate of memory cell transistor MT is connected to one of word lines WL0 to WLn.
  • charge is accumulated in the charge storage portion according to the voltage applied to the control gate via the word line WL, and the data value is held in a non-volatile manner.
  • the drain of the drain side selection transistor STD is connected to the bit line BL corresponding to the NAND string NS.
  • the source of the drain side selection transistor STD is connected to one end of the memory cell transistors MT0 to MTn connected in series.
  • the control gate of the drain side selection transistor STD is connected to one of the drain side selection gate lines SGD0 to SGDQ.
  • the drain side selection transistor STD is electrically connected to the row decoder module 16 via the drain side selection gate line SGD.
  • the drain side selection transistor STD connects the NAND string NS and the bit line BL when a predetermined voltage is applied to the corresponding drain side selection gate line SGD.
  • the drain of the source side selection transistor STS is connected to the other ends of the memory cell transistors MT0 to MTn connected in series.
  • the source of the source side selection transistor STS is connected to the source line SL.
  • the control gate of the source side selection transistor STS is connected to the source side selection gate line SGS.
  • the source side selection transistor STS connects the NAND string NS and the source line SL when a predetermined voltage is applied to the source side selection gate line SGS.
  • the control gates of memory cell transistors MT0 to MTn are commonly connected to corresponding word lines WL0 to WLn, respectively.
  • the control gates of the drain side selection transistors STD in each string unit SU0 to SUQ are commonly connected to the corresponding selection gate lines SGD0 to SGDQ, respectively.
  • the control gates of the source side selection transistors STS are commonly connected to the selection gate line SGS.
  • the bit line BL is shared by NAND strings NS to which the same column address is assigned in each string unit SU.
  • FIG. 3 is a cross-sectional view showing a part of the semiconductor memory device 1.
  • the semiconductor memory device 1 includes, for example, a first chip 2, a second chip 3, and an electrical connection section 110.
  • the first chip 2 is a circuit chip that includes a peripheral circuit 22.
  • the first chip 2 includes, for example, a semiconductor substrate 21, a peripheral circuit 22, and a first insulating section 23.
  • the semiconductor substrate 21 is, for example, a substrate that becomes the base of the first chip 2. At least a portion of the semiconductor substrate 21 has a plate shape extending in the X direction and the Y direction.
  • the semiconductor substrate 21 is made of a semiconductor material such as silicon, for example.
  • the semiconductor substrate 21 is an example of a "substrate.”
  • the peripheral circuit 22 is a circuit for making the memory cell array 11 described above function.
  • Peripheral circuit 22 includes one or more of command register 12, address register 13, control circuit 14, driver module 15, row decoder module 16, and sense amplifier module 17 described above.
  • the peripheral circuit 22 includes, for example, a CMOS (Complementary Metal Oxide Semiconductor) circuit.
  • Peripheral circuit 22 includes, for example, multiple transistors 31, multiple contacts 32, multiple wiring layers 33, and multiple vias 34.
  • the plurality of transistors 31 are provided on the semiconductor substrate 21.
  • the transistor 31 is, for example, a field effect transistor.
  • the transistor 31 is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • Transistor 31 includes, for example, a source region and a drain region formed on the upper surface of semiconductor substrate 21.
  • the plurality of contacts 32 are electrically conductive and extend in the Z direction. Each contact 32 contacts the source region, drain region, or gate electrode of the transistor 31.
  • the plurality of wiring layers 33 are arranged above the plurality of transistors 31.
  • the plurality of wiring layers 33 are arranged at a plurality of heights.
  • Each wiring layer 33 includes a plurality of wirings 33a extending in the X direction or the Y direction.
  • the plurality of wirings 33a includes a wiring 333a connected to the contact 32.
  • Each via 34 extends in the Z direction and connects two wirings 33a arranged at different heights.
  • the first insulating section 23 is an insulating section provided on the semiconductor substrate 21.
  • the first insulating section 23 covers the plurality of transistors 31 , the plurality of contacts 32 , the plurality of wiring layers 33 , and the plurality of vias 34 .
  • the first insulating portion 23 is made of an insulating material such as silicon oxide, for example.
  • the first insulating part 23 is formed of, for example, a silicon oxide film formed using TEOS (tetraethyl orthosilicate (Si(OC 2 H 5 ) 4 ) gas. 3.
  • the first surface S1 has a metal pad (for example, a copper pad) that is bonded to the second chip 3. does not exist.
  • the second chip 3 is an array chip that includes a memory cell array 11.
  • the second chip 3 includes, for example, a memory cell array 11, an upper layer wiring section 100, a second insulating section 42, a third insulating section 43, and a plurality of pads 44.
  • the second insulating section 42, the third insulating section 43, and the plurality of pads 44 will be explained, and the memory cell array 11 and the upper layer wiring section 100 will be explained later.
  • the second insulating part 42 is an insulating part that forms part of the outer shell of the second chip 3.
  • the second insulating section 42 covers the lower part of the memory cell array 11 .
  • the second insulating portion 42 is made of an insulating material such as silicon oxide, for example.
  • the second insulating portion 42 is formed of, for example, silicon oxide deposited using TEOS gas.
  • the second insulating section 42 has a second surface (second bonding surface) S2 that is bonded to the first chip 2. In this embodiment, there is no metal pad (eg, copper pad) bonded to the first chip 2 on the second surface S2.
  • the second surface S2 of the second insulating section 42 is bonded to the first surface S1 of the first insulating section 23 of the first chip 2.
  • the first surface S1 of the first insulating section 23 and the second surface S2 of the second insulating section 42 are overlapped and heated to a predetermined temperature and pressurized, so that the first insulating section 23 and the second surface S2
  • the insulating section 42 is integrated with the insulating section 42.
  • the first chip 2 and the second chip 3 are bonded together.
  • the boundary between the first insulating part 23 and the second insulating part 42 disappears.
  • the first insulating section 23 and the second insulating section 42 exist as one insulating section IN.
  • the third insulating part 43 is an insulating part that forms another part of the outer shell of the second chip 3.
  • the third insulating section 43 covers the upper part of the memory cell array 11 .
  • the third insulating portion 43 is made of an insulating material such as silicon oxide, for example.
  • the third insulating portion 43 is formed of, for example, silicon oxide deposited using TEOS gas.
  • the third insulating portion 43 has a third surface S3 located on the opposite side to the second surface S2.
  • the pad 44 is an external connection pad exposed to the outside of the semiconductor memory device 1.
  • the plurality of pads 44 are provided, for example, on the third surface S3 of the third insulating section 43.
  • the pad 44 is, for example, a pad for signal input, signal output, signal input/output, or power supply.
  • the memory cell array 11 includes a stacked body 51, an insulating layer 52, an insulating layer 53, a source line SL, a plurality of upper contacts 54, a plurality of memory pillars 55, a plurality of bit lines BL, and a plurality of contacts 56. , a plurality of contacts 81, a plurality of divided parts ST (see FIG. 7), and a plurality of upper divided parts SHE (see FIG. 7).
  • the laminate 51 will be explained.
  • the stacked body 51 is arranged on the opposite side of the semiconductor substrate 21 with respect to the plurality of transistors 31.
  • FIG. 4 is a cross-sectional view showing a region surrounded by line F4 of the memory cell array 11 shown in FIG.
  • Laminated body 51 includes a plurality of conductive layers 61 and a plurality of insulating layers 62.
  • the plurality of conductive layers 61 and the plurality of insulating layers 62 are alternately stacked one layer at a time in the Z direction.
  • the conductive layer 61 is layered along the X direction and the Y direction. Each conductive layer 61 is made of a conductive material such as tungsten, for example. The conductive layer 61 is an example of a "gate electrode layer.”
  • One or more (for example, a plurality of) conductive layers 61 located uppermost among the plurality of conductive layers 61 functions as a drain side selection gate line SGD.
  • the drain side selection gate line SGD is provided in common to the plurality of memory pillars 55 arranged in the X direction or the Y direction.
  • the intersection between the drain side selection gate line SGD and the channel layer 72 (described later) of each memory pillar 55 functions as the above-mentioned drain side selection transistor STD.
  • One or more (for example, a plurality of) conductive layers 61 located below among the plurality of conductive layers 61 function as a source-side selection gate line SGS.
  • the source side selection gate line SGS is provided in common for the plurality of memory pillars 55 arranged in the X direction or the Y direction.
  • the intersection between the source side selection gate line SGS and the channel layer 72 of each memory pillar 55 functions as the source side selection transistor STS described above.
  • the remaining conductive layer 61 sandwiched between the conductive layers 61 functioning as the drain side selection gate line SGD or the source side selection gate line SGS functions as the word line WL.
  • the word line WL is provided in common to a plurality of memory pillars 55 arranged in the X direction and the Y direction. In this embodiment, the intersection between the word line WL and the channel layer 72 of each memory pillar 55 functions as a memory cell transistor MT.
  • the memory cell transistor MT will be described in detail later.
  • the insulating layer 62 is an interlayer insulating film that is provided between two conductive layers 61 adjacent in the Z direction and insulates the two conductive layers 61.
  • the insulating layer 62 is layered along the X direction and the Y direction.
  • the insulating layer 62 is made of an insulating material such as silicon oxide.
  • the insulating layer 52 is an insulating layer disposed between the stacked body 51 and the source line SL.
  • the insulating layer 52 is formed of an insulating material such as silicon oxide, for example.
  • the insulating layer 52 is formed of, for example, silicon oxide deposited using TEOS gas.
  • the thickness of the insulating layer 52 in the Z direction is preferably larger than the thickness of the insulating layer 62 included in the stacked body 51 in the Z direction.
  • the insulating layer 53 is an insulating layer disposed above the stacked body 51.
  • the insulating layer 53 is made of an insulating material such as silicon oxide, for example.
  • the insulating layer 53 is formed of, for example, silicon oxide deposited using TEOS gas.
  • the thickness of the insulating layer 53 in the Z direction is greater than the thickness of the insulating layer 62 included in the stacked body 51 in the Z direction.
  • the source line SL is arranged between the stacked body 51 and the semiconductor substrate 21. Stated from another point of view, the source line SL is arranged between a memory pillar 55 and a semiconductor substrate 21, which will be described later.
  • the source line SL extends at least in the second direction.
  • the source line SL is made of a conductive material.
  • the source line SL includes at least one of silicon and tungsten. In this embodiment, as will be described in detail later, there are no copper pads or copper interconnects during the step of forming the source line SL. Therefore, heat treatment and the like can be performed without worrying about diffusion of the copper material.
  • the source line SL when the source line SL is made of silicon, it is possible to heat the source line SL at a necessary temperature, thereby crystallizing the silicon of the source line SL to form polysilicon. Can be done. Thereby, the conductivity of the source line SL and the connectivity to the memory pillar 55 are improved.
  • the source line SL is a plate-shaped conductive layer that extends in the X direction and the Y direction (see FIGS. 3 and 7).
  • the source line SL extends below the plurality of memory pillars 55 arranged in the X direction and the plurality of memory pillars 55 arranged in the Y direction.
  • the source line SL has an upper surface (junction surface) 65a with which the lower ends of the plurality of memory pillars 55 are in contact.
  • the upper surface 65a extends along the X direction and the Y direction.
  • the upper surface 65a has a first portion 65aa located below the memory pillar 55 and a second portion 65ab located outside the bottom of the memory pillar 55.
  • the second portion 65ab is located below the plurality of conductive layers 61.
  • the first portion 65aa and the second portion 65ab are located on the same plane.
  • the upper contact (upper connection portion) 54 is arranged on the side opposite to the source line SL with respect to the stacked body 51. Stated from another perspective, the upper contact 54 is arranged on the opposite side of the memory pillar 55 from the source line SL. The upper contact 54 is a conductive connection portion for connecting the memory pillar 55 and the bit line BL.
  • the upper contact 54 has a lower end 54a and an upper end 54b.
  • the lower end 54a contacts the memory pillar 55.
  • the upper end 54b is located on the opposite side from the lower end 54a in the Z direction.
  • the upper contact 54 has an inverted truncated cone shape.
  • the outer diameter (that is, the width in the X or Y direction) of the upper contact 54 decreases as it goes downward.
  • the width W54a of the lower end 54a in the X direction is smaller than the width W54b of the upper end 54b in the X direction.
  • the memory pillar 55 extends in the Z direction and penetrates the stacked body 51 and the insulating layers 52 and 53.
  • the memory pillar 55 has, for example, a cylindrical shape or a truncated cone shape.
  • "cylindrical shape” or “truncated conical shape” may include a case where the maximum outer diameter portion is located in the middle of the Z direction.
  • the memory pillar 55 is an example of a "columnar body.”
  • the memory pillar 55 has a lower end 55a and an upper end 55b.
  • the lower end 55a is in contact with the source line SL.
  • the upper end 55b is located on the opposite side from the lower end 55a in the Z direction.
  • the upper end 55b contacts the upper contact 54.
  • the width W55a of the lower end 55a in the X direction is larger than the width W55b of the upper end 55b in the X direction.
  • the lower end 55a is an example of a "first end.”
  • the upper end 55b is an example of a "second end”.
  • the width W55a of the lower end 55a may be defined as, for example, the width in the X direction of a portion 55s1 of the plurality of conductive layers 61 facing the lowest conductive layer 61 in the memory pillar 55.
  • the width W55b of the upper end 55b may be defined as, for example, the width in the X direction of a portion 55s2 of the plurality of conductive layers 61 facing the uppermost conductive layer 61 in the memory pillar 55.
  • the width W55a of the lower end 55a of the memory pillar 55 in the X direction is larger than the width W55b of the upper end 55b of the memory pillar 55 in the X direction
  • the width W55a of the lower end 55a of the memory pillar 55 in the X direction is larger than the width W55b of the upper end 55b of the memory pillar 55 in the X direction.
  • the memory pillar 55 has a maximum outer diameter portion (maximum width portion) 55m, a first portion 55n1, and a second portion 55n2.
  • the maximum outer diameter portion 55m is a portion of the memory pillar 55 that has the largest outer diameter (that is, the width in the X direction or the Y direction). In this embodiment, the maximum outer diameter portion 55m is located below the center of the memory pillar 55 in the Z direction.
  • the first portion 55n1 is located between the lower end 55a and the maximum outer diameter portion 55m, and is a reduced diameter portion where the outer diameter of the memory pillar 55 decreases as it moves downward.
  • the second portion 55n2 is located between the upper end 55b and the maximum outer diameter portion 55m, and is an expanding portion in which the outer diameter of the memory pillar 55 increases as it moves downward.
  • the length L2 of the second portion 55n2 in the Z direction is larger than the length L1 of the first portion 55n1 in the Z direction.
  • FIG. 5 is a cross-sectional view of the memory cell array 11 shown in FIG. 4 taken along line F5-F5.
  • the memory pillar 55 includes, for example, a memory film (multilayer film) 71, a channel layer 72, an insulating core 73, a first cap part 74 (see FIG. 4), and a second cap part 75 (see FIG. 4).
  • the memory film 71 is provided on the outer peripheral side of the channel layer 72.
  • the memory film 71 is located between the plurality of conductive layers 61 and the channel layer 72.
  • the memory film 71 includes, for example, a tunnel insulating film 71i, a charge trap film 71j, and a block insulating film 71k.
  • the tunnel insulating film 71i is provided between the channel layer 72 and the charge trap film 71j.
  • the tunnel insulating film 71i has, for example, an annular shape along the outer peripheral surface of the channel layer 72, and extends in the Z direction along the channel layer 72.
  • the tunnel insulating film 71i extends over the entire length of the memory pillar 55 in the Z direction.
  • Tunnel insulating film 71i is a potential barrier between channel layer 72 and charge trap film 71j.
  • Tunnel insulating film 71i contains silicon oxide or silicon oxide and silicon nitride.
  • the charge trap film 71j is provided on the outer peripheral side of the tunnel insulating film 71i.
  • Charge trap film 71j is located between tunnel insulating film 71i and block insulating film 71k.
  • the charge trap film 71j extends in the Z direction, and covers, for example, the entire length of the memory pillar 55 in the Z direction.
  • the charge trap film 71j is a functional film that has a large number of crystal defects (capture levels) and can trap charges in the crystal defects.
  • the charge trap film 71j is made of silicon nitride, for example.
  • a portion of the charge trap film 71j adjacent to each word line WL is an example of a “charge storage portion” that can store information by accumulating charges.
  • the block insulating film 71k is provided on the outer peripheral side of the charge trap film 71j.
  • the block insulating film 71k is located between the plurality of conductive layers 61 and the charge trap film 71j.
  • the block insulating film 71k is an insulating film that suppresses back tunneling. Back tunneling is a phenomenon in which charges are injected from the word line WL into the charge trap film 71j.
  • the block insulating film 71k extends in the Z direction and covers the entire length of the memory pillar 55 in the Z direction.
  • the block insulating film 71k is, for example, a laminated structure film in which a plurality of insulating films such as a silicon oxide film or a metal oxide film are laminated. An example of a metal oxide is aluminum oxide.
  • the block insulating film 71k may include a high dielectric constant material (high-k material) such as silicon nitride or hafnium oxide.
  • the channel layer 72 is provided inside the memory film 71.
  • Channel layer 72 is formed in an annular shape.
  • the channel layer 72 extends in the Z direction, and covers, for example, the entire length of the memory pillar 55 in the Z direction.
  • Channel layer 72 is formed of a semiconductor material such as polysilicon.
  • Channel layer 72 may be doped with impurities.
  • Channel layer 72 forms a channel and electrically connects bit line BL and source line SL when a voltage is applied to word line WL.
  • MANOS A (Metal-Al-Nitride-Oxide-Silicon) type memory cell transistor MT is formed.
  • the memory film 71 may have a floating gate type charge storage section (floating gate electrode) as a charge storage section instead of the charge trap film 71j.
  • the floating gate electrode is formed of, for example, polysilicon containing impurities.
  • the insulating core 73 is provided inside the channel layer 72.
  • the insulating core 73 partially buries the interior of the channel layer 72 .
  • Insulating core 73 is made of an insulating material such as silicon oxide.
  • a part of the insulating core 73 is formed in an annular shape along the inner circumferential surface of the channel layer 72, and may have a space (air gap) S therein.
  • the insulating core 73 extends in the Z direction and covers most of the memory pillar 55 in the Z direction except for the upper and lower ends of the memory pillar 55.
  • the lower end 73a of the insulating core 73 is located away from the source line SL and above the source line SL.
  • the upper end 73b of the insulating core 73 is located away from the upper contact 54 and below the upper contact 54.
  • the first cap portion 74 is provided at the lower end of the memory pillar 55.
  • the first cap portion 74 is disposed at least between the insulating core 73 and the source line SL.
  • the first cap portion 74 is disposed between the lower end 73a of the insulating core 73 and the source line SL.
  • the first cap portion 74 is provided on the inner peripheral side of the memory film 71 and is connected to the channel layer 72 . Note that the first cap portion 74 and the source line SL may be formed at the same time by the same process.
  • the first cap portion 74 includes polysilicon doped with impurities.
  • the first cap portion 74 is doped with impurities and then subjected to heat treatment to activate and diffuse the impurities.
  • the first cap portion 74 is an example of a “first connection portion”. Impurities include, but are not limited to, phosphorus, arsenic, or antimony.
  • FIG. 6 is a cross-sectional view showing a region surrounded by line F6 of the memory cell array 11 shown in FIG. 4.
  • the one or more source-side selection gate lines SGS described above are connected to one or more (for example, a plurality of) first source-side selection gate lines SGS-1 and one or more (for example, a plurality of) second source-side selection gate lines SGS-1.
  • side selection gate line SGS-2 side selection gate line SGS-2.
  • the second source side selection gate line SGS-2 is arranged between the first source side selection gate line SGS-1 and the source line SL.
  • the first source-side selection gate line SGS-1 is a conductive layer to which a predetermined voltage (first voltage) is applied when electrically connecting the NAND string NS and the source line SL.
  • the second source-side selection gate line SGS-2 is a conductive layer to which a predetermined voltage (first voltage) is applied when electrically connecting the NAND string NS and the source line SL.
  • the second source side selection gate line SGS-2 is connected to a predetermined high voltage (a second voltage higher than the first voltage) when erasing the data value written to the memory cell transistor MT included in the NAND string NS. It is a conductive layer to which a voltage (voltage) is applied.
  • the second source side selection gate line SGS-2 by applying a predetermined high voltage to the second source side selection gate line SGS-2, holes are generated in the channel layer 72 due to gate-induced drain leakage (GIDL).
  • GIDL gate-induced drain leakage
  • the charges accumulated in the memory cell transistor MT are extracted by the holes. As a result, the memory cell transistor MT enters the erased state.
  • the impurity doped into the first cap portion 74 is diffused by heat treatment.
  • a region R surrounded by a two-dot chain line in FIG. 6 indicates a region where impurities are diffused by heat treatment of the first cap portion 74.
  • part of the impurity is diffused by heat treatment and is therefore included in the portion 72s of the channel layer 72 adjacent to the second source-side selection gate line SGS-2. According to such a configuration, holes due to GIDL are easily generated in the channel layer 72 during a data erasing operation.
  • the memory film 71 (for example, each of the tunnel insulating film 71i, the charge trap film 71j, and the block insulating film 71k) extends in the Z direction inside the memory pillar 55, and reaches the upper surface 65a of the source line SL. There is.
  • the lower end 71a of the memory film 71 (for example, the lower end of the tunnel insulating film 71i, the lower end of the charge trap film 71j, and the lower end of the block insulating film 71k) is in contact with the upper surface 65a of the source line SL.
  • the memory film 71 does not protrude into the inside of the source line SL. That is, the memory film 71 does not protrude below the upper surface 65a of the source line SL (ie, toward the semiconductor substrate 21 side).
  • the lower end 74a of the first cap portion 74 is located on the same surface as the lower end 71a of the memory film 71.
  • the lower end 74a of the first cap portion 74 is in contact with the upper surface 65a of the source line SL.
  • the first cap portion 74 and the source line SL are electrically connected.
  • the first cap portion 74 does not protrude into the inside of the source line SL.
  • the first cap portion 74 and the source line SL may be formed at the same time by the same process. In this case, the first cap portion 74 and the source line SL are integrally formed.
  • connection structure between the memory pillar 55 and the source line SL is not limited to the above example.
  • the connection structure between the memory pillar 55 and the source line SL may be a Schottky junction.
  • the connection structure using a Schottky junction is realized. .
  • the second cap portion 75 is provided at the upper end of the memory pillar 55.
  • the second cap portion 75 is disposed at least between the insulating core 73 and the upper contact 54.
  • the second cap portion 75 is disposed between the upper end 73b of the insulating core 73 and the upper contact 54.
  • the second cap portion 75 is provided on the inner peripheral side of the memory film 71 and is formed integrally with the channel layer 72 .
  • the second cap portion 75 includes polysilicon doped with impurities.
  • the second cap portion 75 is doped with an impurity and then subjected to heat treatment to diffuse the impurity.
  • the second cap portion 75 is an example of a “second connection portion”.
  • the memory film 71 (for example, each of the tunnel insulating film 71i, the charge trap film 71j, and the block insulating film 71k) extends in the Z direction inside the memory pillar 55 and reaches the upper contact 54.
  • the upper end 71b of the memory film 71 (for example, the upper end of the tunnel insulating film 71i, the upper end of the charge trap film 71j, and the upper end of the block insulating film 71k) is in contact with the lower surface 54a of the upper contact 54.
  • the memory film 71 does not protrude into the upper contact 54.
  • the upper end 75b of the second cap portion 75 is located on the same surface as the upper end 71b of the memory film 71.
  • the upper end 75b of the second cap portion 75 is in contact with the lower surface 54a of the upper contact 54. Thereby, the second cap portion 75 and the upper contact 54 are electrically connected.
  • the second cap portion 75 does not protrude into the upper contact 54 .
  • the bit line BL is a wiring whose voltage is controlled to select the memory pillar 55.
  • the plurality of bit lines BL are arranged side by side in the X direction. Each bit line BL extends in the Y direction. Each bit line BL is arranged on the opposite side of the memory pillar 55 from the source line SL. Bit line BL is arranged above upper contact 54.
  • the bit line BL is, for example, a copper wiring that includes copper.
  • a contact 56 extending in the Z direction is provided between the bit line BL and the upper contact 54.
  • Bit line BL is electrically connected to upper end 55b of memory pillar 55 via contact 56 and upper contact 54.
  • the bit line BL is electrically connected to the second cap portion 75 of the memory pillar 55 via the contact 56 and the upper contact 54.
  • the staircase portion 80 is a structure for ensuring electrical connection to the plurality of conductive layers 61.
  • the lower the conductive layer 61 of the plurality of conductive layers 61 is located the longer the length in the X direction is.
  • the end portion of each conductive layer 61 in the X direction has a terrace portion that does not overlap with other conductive layers 61 located above the conductive layer 61.
  • the staircase portion 80 is covered by the third insulating portion 43.
  • the plurality of conductive layers 61 include a first conductive layer 61A, a second conductive layer 61B, and a third conductive layer 61C.
  • the first conductive layer 61A is located at the uppermost position among the three conductive layers 61A, 61B, and 61C.
  • the second conductive layer 61B is located in the middle among the three conductive layers 61A, 61B, and 61C. In other words, the second conductive layer 61B is arranged between the first conductive layer 61A and the semiconductor substrate 21.
  • the third conductive layer 61C is located at the lowest position among the three conductive layers 61A, 61B, and 61C.
  • the third conductive layer 61C is arranged between the second conductive layer 61B and the semiconductor substrate 21.
  • the first conductive layer 61A is an example of a "first gate electrode layer.”
  • the second conductive layer 61B is an example of a "second gate electrode layer.”
  • the third conductive layer 61C is an example of a "third gate electrode layer.”
  • the length of the second conductive layer 61B in the X direction is longer than the length of the first conductive layer 61A in the X direction.
  • the length of the third conductive layer 61C in the X direction is longer than the length of the second conductive layer 61B in the X direction.
  • the plurality of contacts 81 are arranged above the staircase portion 80.
  • the plurality of contacts 81 are electrically conductive and extend in the Z direction.
  • Each contact 81 is an electrical connection part that connects the conductive layer 61 and the wiring 101 included in the upper wiring part 100.
  • the plurality of contacts 81 are arranged at positions corresponding to the terrace portions of the plurality of conductive layers 61 when viewed from above.
  • the plurality of contacts 81 have different lengths in the Z direction.
  • the lower end of each contact 81 is in contact with the terrace portion of the corresponding conductive layer 61.
  • the plurality of contacts 81 include a first contact 81A, a second contact 81B, and a third contact 81C.
  • the first contact 81A is provided corresponding to the terrace portion of the first conductive layer 61A, and is in contact with the terrace portion of the first conductive layer 61A.
  • the second contact 81B extends further downward than the first contact 81A.
  • the second contact 81B is provided corresponding to the terrace portion of the second conductive layer 61B, and is in contact with the terrace portion of the second conductive layer 61B.
  • the third contact 81C extends further downward than the second contact 81B.
  • the third contact 81C is provided corresponding to the terrace portion of the third conductive layer 61C, and is in contact with the terrace portion of the third conductive layer 61C.
  • FIG. 7 is a cross-sectional view of the memory cell array 11 shown in FIG. 3 taken along line F7-F7.
  • the dividing portion ST extends in the Z direction and penetrates the stacked body 51 and the insulating layer 52.
  • the dividing portion ST is a wall portion that divides the stacked body 51 in the Y direction.
  • FIG. 8 is a cross-sectional view showing a region surrounded by line F8 of the memory cell array 11 shown in FIG. 7.
  • the dividing portion ST includes, for example, an insulating portion 91 and a conductive portion 92.
  • the insulating portion 91 forms the outline of the dividing portion ST.
  • the insulating portion 91 extends in the Z direction and penetrates the stacked body 51 and the insulating layer 52.
  • the insulating portion 91 divides each of the plurality of conductive layers 61 included in the stacked body 51 in the Y direction.
  • the insulating portion 91 is made of an insulating material such as silicon oxide.
  • the conductive part 92 is provided inside the insulating part 91.
  • the conductive portion 92 extends in the Z direction and penetrates the stacked body 51 and the insulating layer 52.
  • a lower end 92a of the conductive portion 92 is located inside the source line SL.
  • Conductive portion 92 is formed of a conductive material such as tungsten or polysilicon.
  • the conductive portion 92 is a wiring that connects the source line SL and the wiring within the memory cell array 11.
  • the dividing portion ST has a lower end 90a and an upper end 90b.
  • the lower end 90a is in contact with the source line SL.
  • the upper end 90b is located on the opposite side from the lower end 90a in the Z direction.
  • the width W90a of the lower end 90a in the Y direction is smaller than the width W90b of the upper end 90b in the Y direction.
  • the lower end 90a is an example of a "third end.”
  • the upper end 90b is an example of a "fourth end.”
  • the width W90a of the lower end 90a may be defined as, for example, the width in the Y direction of a portion 90s1 of the plurality of conductive layers 61 that faces the lowest conductive layer 61 in the divided portion ST.
  • the width W90b of the upper end 90b may be defined as, for example, the width in the X direction of a portion 90s2 of the plurality of conductive layers 61 that faces the uppermost conductive layer 61 in the divided portion ST.
  • the width W90a of the lower end 90a of the divided part ST in the Y direction is larger than the width W90b of the upper end 90b of the divided part ST in the X direction
  • the width of the portion 90s1 of the divided part ST in the Y direction is larger than the width in the X direction of the portion 90s2 of the dividing portion ST.
  • the dividing portion ST has a maximum width portion 90m, a first portion 90n1, and a second portion 90n2.
  • the maximum width portion 90m is a portion having the maximum width in the Y direction in the dividing portion ST. In this embodiment, the maximum width portion 90m is located above the center of the dividing portion ST in the Z direction.
  • the first portion 90n1 is a reduced portion located between the lower end 90a and the maximum width portion 90m, and the width of the dividing portion ST in the Y direction decreases as it goes downward.
  • the second portion 90n2 is located between the upper end 90b and the maximum width portion 90m, and is an enlarged portion in which the width of the dividing portion ST in the Y direction increases as it moves downward.
  • the length L4 of the second portion 90n2 in the Z direction is smaller than the length L3 of the first portion 90n1 in the Z direction.
  • the upper divided portion SHE is a shallower divided portion than the divided portion ST.
  • the upper dividing portion SHE is provided at the upper end of the stacked body 51 and extends halfway through the stacked body 51 in the Z direction.
  • the upper divided portion SHE extends in the X direction.
  • the upper dividing portion SHE penetrates the conductive layer 61 that functions as the drain side selection gate line SGD.
  • the upper dividing portion SHE does not reach the conductive layer 61 functioning as the word line WL.
  • the upper dividing portion SHE is a wall portion that divides the conductive layer 61 functioning as the drain side selection gate line SGD in the Y direction.
  • the upper dividing portion SHE is made of an insulating material such as silicon oxide.
  • the area divided by the upper dividing portion SHE corresponds to one string unit SU.
  • the conductive layer 61 corresponding to the drain side selection gate line SGD is divided in the Y direction by a dividing portion ST and an upper dividing portion SHE. As a result, a drain side selection gate line SGD extending in the X direction is formed.
  • Upper layer wiring section 100 is provided above the stacked body 51.
  • Upper layer wiring section 100 includes a plurality of wirings 101.
  • the plurality of wirings 101 include, for example, a first wiring 101A (see FIG. 3) electrically connected to the contact 81 for the staircase portion 80, and a second wiring 101B (see FIG. 7) electrically connected to the bit line BL. ) and a third wiring 101C (see FIG. 7) electrically connected to the pad 44.
  • Each of the plurality of wires 101 is, for example, a copper wire containing copper.
  • the plurality of copper interconnections are arranged above the second cap portion 75 of the memory pillar 55 in the semiconductor memory device 1. In this embodiment, there is no copper wiring below the second cap portion 75.
  • the upper layer wiring section 100 is an example of a "connection wiring section.”
  • the electrical connection section 110 is an electrical connection section that electrically connects the first chip 2 and the second chip 3.
  • the electrical connection section 110 is an electrical connection section that electrically connects the peripheral circuit 22 of the first chip 2 and the plurality of wirings 101 included in the upper layer wiring section 100 of the second chip 3.
  • the electrical connection section 110 includes, for example, a first electrical connection section 111, a second electrical connection section 112, and a third electrical connection section 113.
  • the first electrical connection part 111 is a connection part that electrically connects the transistor 31 included in the peripheral circuit 22 and the first wiring 101A included in the upper layer wiring part 100. That is, the first electrical connection portion 111 electrically connects the transistor 31 included in the peripheral circuit 22 and the conductive layer 61.
  • the first electrical connection portion 111 includes a first through contact 121 .
  • the first through contact 121 has electrical conductivity and extends in the Z direction.
  • the first through contact 121 penetrates the second insulating section 42 of the second chip 3 and at least a portion of the first insulating section 23 of the first chip 2.
  • the first through contact 121 extends in the Z direction from below the source line SL to above the upper end 55b of the memory pillar 55, and electrically connects the transistor 31 of the peripheral circuit 22 and the conductive layer 61.
  • the first through contact 121 is connected to the wiring 33a included in the wiring layer 33 inside the first chip 2.
  • the first through contact 121 is connected to the wiring 101A included in the upper layer wiring section 100 inside the second chip 3 (for example, at a position above the upper end 55b of the memory pillar 55).
  • the second electrical connection portion 112 is a connection portion that electrically connects another transistor 31 included in the peripheral circuit 22 and the second wiring 101B included in the upper layer wiring portion 100. That is, the second electrical connection portion 112 electrically connects the transistor 31 included in the peripheral circuit 22 and the bit line BL.
  • the second electrical connection 112 includes a second through contact 122 .
  • the second through contact 122 is electrically conductive and extends in the Z direction.
  • the second through contact 122 penetrates the second insulating section 42 of the second chip 3 and at least a portion of the first insulating section 23 of the first chip 2.
  • the second through contact 122 extends in the Z direction from below the source line SL to above the upper end 55b of the memory pillar 55, and electrically connects the transistor 31 of the peripheral circuit 22 and the bit line BL.
  • the second through contact 122 is connected to the wiring 33a included in the wiring layer 33 inside the first chip 2.
  • the second through contact 122 is connected to the wiring 101B included in the upper layer wiring section 100 inside the second chip 3 (for example, at a position above the upper end 55b of the memory pillar 55).
  • the third electrical connection portion 113 is a connection portion that electrically connects yet another transistor 31 included in the peripheral circuit 22 and the third wiring 101C included in the upper layer wiring portion 100. That is, the third electrical connection portion 113 connects the transistor 31 included in the peripheral circuit 22 and the pad 44 .
  • the third electrical connection 113 includes a third through contact 123 .
  • a third through contact 123 is included.
  • the third through contact 123 has electrical conductivity and extends in the Z direction.
  • the third through contact 123 penetrates the second insulating section 42 of the second chip 3 and at least a portion of the first insulating section 23 of the first chip 2 in the Z direction.
  • the third through contact 123 is connected to the wiring 33a included in the wiring layer 33 inside the first chip 2.
  • the third through contact 123 is connected to the wiring 101C included in the upper layer wiring section 100 inside the second chip 3 (for example, at a position above the upper end 55b of the memory pillar 55).
  • FIG. 9 is a diagram showing the flow of the method for manufacturing the semiconductor memory device 1.
  • FIG. 10A to 10P are diagrams for explaining a method of manufacturing the semiconductor memory device 1.
  • FIG. 10A to 10P are diagrams for explaining a method of manufacturing the semiconductor memory device 1.
  • an insulating layer 202 is formed on a semiconductor substrate 201.
  • the sacrificial layer 203 and the insulating layer 62 are alternately stacked on the insulating layer 202 to form a stacked body 210 (see S101 in FIG. 9 and FIG. 10A).
  • the sacrificial layer 203 is made of silicon nitride, for example.
  • the sacrificial layer 203 is an example of a "first layer”.
  • the insulating layer 62 is an example of a "second layer”.
  • a memory hole 211 which is a hole for forming the memory pillar 55, is formed in the stacked body 210 (see S102 in FIG. 9 and FIG. 10B).
  • a memory film 71, a channel layer 72, and an insulating core 73 are sequentially formed inside the memory hole 211 (see S103 in FIG. 9 and FIG. 10C).
  • the first cap portion 74 is formed (S104 in FIG. 9, see FIG. 10D).
  • the end of the insulating core 73 located at the first end 221 of the memory pillar 55 is removed by etching.
  • a silicon material is supplied into the depression created by removing the end portion of the insulating core 73 to fill the depression.
  • the silicon material supplied to the depression is doped with an impurity (for example, phosphorus), and heat treatment is performed to diffuse the impurity and crystallize the silicon material.
  • an impurity for example, phosphorus
  • the source line SL is formed on the first cap part 74 (S105 in FIG. 9, see FIG. 10E).
  • the source line SL is formed by supplying tungsten or silicon material onto the stacked body 210 and the first cap portion 74, and performing necessary processing.
  • an insulating material is supplied so as to cover the source line SL, and a second insulating part 42 covering the source line SL is formed (S106 in FIG. 9, see FIG. 10F). As a result, the second chip 3 is formed.
  • the separately prepared first chip 2 and the second chip 3 formed in the above-described process are bonded together (S107 in FIG. 9, see FIG. 10G).
  • the second chip 3 is turned upside down, the first surface S1 of the first insulating section 23 of the first chip 2 and the second surface S2 of the second insulating section 42 of the second chip 3 are overlapped, and a predetermined surface is formed. It is heated to a temperature and pressurized. Thereby, the first chip 2 and the second chip 3 are bonded together.
  • the back surface of the second chip 3 is polished by CMP (Chemical Mechanical Polishing) or the like, and the semiconductor substrate 201 of the second chip 3 is removed (S108 in FIG. 9, see FIG. 10H).
  • the second cap portion 75 is formed (S109 in FIG. 9, see FIG. 10I).
  • the end of the insulating core 73 located at the second end 222 of the memory pillar 55 is removed by etching.
  • silicon material is supplied into the depression created by removing the end portion of the insulating core 73 to fill the depression.
  • the silicon material supplied to the depression is doped with an impurity (for example, phosphorus), and heat treatment is performed to diffuse the impurity and crystallize the silicon material.
  • an upper divided portion SHE is formed on the stacked body 210.
  • the step portion 80 is formed at the end of the laminate 210 by a method such as slimming (S110 in FIG. 9, FIG. 10J).
  • an insulating part is provided to cover the step part 80, and a plurality of contacts 81 are formed to the step part 80 (see S111 in FIG. 9 and FIG. 10K).
  • a slit 220 for forming the dividing portion ST is formed in the laminate 210 (S112 in FIG. 9, see FIG. 10L).
  • a replacement step is performed in which the plurality of sacrificial layers 203 are replaced with a plurality of conductive layers 61 (see S113 in FIG. 9 and FIG. 10M).
  • the sacrificial film 203 of the stacked body 210 is removed by supplying hot phosphoric acid or the like through the slit 220, and a conductive material is supplied to the removed space.
  • a laminate 51 including a plurality of conductive layers 61 is formed.
  • a separation part ST is provided inside the slit 220, and an insulating part is provided on the stacked body 51 (see S114 in FIG. 9 and FIG. 10N).
  • an electrical connection portion 120 including through contacts 121, 122, and 123 is provided (see S115 in FIG. 9 and FIG. 10O).
  • the bit line BL, the wiring 101 included in the upper layer wiring section 100, and the pad 44 are formed (S116 in FIG. 9, see FIG. 10P). In this way, the semiconductor memory device 1 is manufactured.
  • Comparative Example 1 an example will be considered in which a stacked body 51 including a conductive layer 61 (word line WL) and an insulating layer 62 is formed above a peripheral circuit 22 provided on a semiconductor substrate 21.
  • the source line SL is formed between the stacked body 51 and the semiconductor substrate 21.
  • the structure of the connecting portion between the source line SL and the memory pillar 55 may become complicated.
  • the process of forming the connection portion between the lower end of the memory pillar 55 located at the lower end of the stacked body 51 and the source line SL becomes complicated. As a result, the manufacturability of the semiconductor memory device may be reduced.
  • a second chip 3 including the memory cell array 11 is formed separately from the first chip 2 including the peripheral circuit 22, and the first chip 2 and the second chip 3 are bonded together using copper pads for bonding.
  • a semiconductor memory device is formed by bonding.
  • the process of forming the connection between the memory pillar 55 and the source line SL becomes complicated. As a result, the manufacturability of the semiconductor memory device may be reduced.
  • the semiconductor memory device 1 of this embodiment includes a semiconductor substrate 21, a transistor 31, a stacked body 51, a memory pillar 55, and a source line SL.
  • Transistor 31 is provided on semiconductor substrate 21 .
  • the stacked body 51 is arranged on the opposite side of the semiconductor substrate 21 with respect to the transistor 31 .
  • the memory pillar 55 extends within the stacked body 51 in the Z direction.
  • the source line SL is arranged between the stacked body 51 and the semiconductor substrate 21.
  • the memory pillar 55 has a lower end 55a in contact with the source line SL, and an upper end 55b located on the opposite side of the lower end 55a.
  • the width W55a of the lower end 55a in the X direction is larger than the width W55b of the upper end 55b in the X direction.
  • the source line SL can be formed in a state where the source line SL is located above the stacked body 210. Therefore, even when the stacked body 210 is highly stacked, the connection portion between the memory pillar 55 and the source line SL can be formed more easily than, for example, in Comparative Example 1 or Comparative Example 2. Thereby, it is possible to improve the manufacturability of the semiconductor memory device 1.
  • the memory pillar 55 includes a first cap portion 74 that is disposed between at least the insulating core 73 and the source line SL and includes polysilicon. According to such a configuration, it is possible to further improve the connectivity and conductivity between the first cap portion 74 and the source line SL. Thereby, the electrical characteristics of the semiconductor memory device 1 can be improved.
  • the source line SL is Heat treatment can be performed at a high temperature during formation or during formation of the first cap portion 74. Thereby, the electrical characteristics of the semiconductor memory device 1 can be improved.
  • the memory pillar 55 has a second cap portion 75 that is disposed between at least the insulating core 73 and the bit line BL and includes polysilicon.
  • the upper layer wiring section 100 includes a plurality of copper wirings (for example, a plurality of wirings 101).
  • the plurality of copper wirings are arranged above the second cap part 75 in the semiconductor memory device 1, and no copper wiring exists below the second cap part 75. According to such a configuration, compared to the case where copper wiring exists below the second cap part 75, there is less need to consider copper diffusion, and heat treatment at a high temperature is not required when forming the second cap part 75. It can be carried out. Thereby, the electrical characteristics of the semiconductor memory device 1 can be improved.
  • the semiconductor memory device 1 further includes a dividing portion ST that penetrates the stacked body 51 in the Z direction and divides each of the plurality of conductive layers 61 in the Y direction.
  • the dividing portion ST has a lower end 90a in contact with the source line SL, and an upper end 90b located on the opposite side of the lower end 90a.
  • the width W90a of the lower end 90a in the Y direction is smaller than the width W90b of the upper end 90b in the Y direction. That is, when viewed macroscopically, the divided portion ST is large on the upper side and small on the lower side. On the other hand, when viewed macroscopically, the memory pillar 55 is small on the upper side and large on the lower side.
  • the maximum diameter portion 55m of the memory pillar 55 and the maximum width portion 90m of the dividing portion ST can be prevented from being adjacent to each other in the X direction or the Y direction. Therefore, the distance between the memory pillar 55 and the dividing portion ST can be reduced, and the size of the semiconductor memory device 1 can be reduced.
  • the second embodiment differs from the first embodiment in that the lower end portion of the memory pillar 55 does not have the first cap portion 74. Note that the configuration other than that described below is the same as that of the first embodiment.
  • FIG. 11 is a cross-sectional view showing a part of the semiconductor memory device 1A of the second embodiment.
  • the lower end portion of the memory pillar 55 does not have the first cap portion 74.
  • each of the memory film 71, the channel layer 72, and the insulating core 73 extends in the Z direction, and each of the memory film 71, the channel layer 72, and the insulating core 73 extends on the upper surface of the source line SL. 65a.
  • the lower end 71a of the memory film 71 and the lower end 73a of the insulating core 73 are located on the same plane.
  • the memory film 71, the channel layer 72, and the insulating core 73 do not protrude below the upper surface 65a of the source line SL (that is, toward the semiconductor substrate 21 side).
  • the source line SL can be formed in a state where the source line SL is located above the stacked body 210, similarly to the first embodiment. Thereby, it is possible to improve the manufacturability of the semiconductor memory device 1A.
  • the third embodiment differs from the first embodiment in that the memory pillar 55 is a two-stage pillar including a lower pillar 231 and an upper pillar 232. Note that the configuration other than that described below is the same as that of the first embodiment. Note that although this embodiment describes a pillar with a two-stage configuration, it can also be configured with three or more stages.
  • FIG. 12 is a cross-sectional view showing a part of the semiconductor memory device 1B of the third embodiment.
  • the laminate 51 includes a lower laminate (first laminate) 51a, an upper laminate (second laminate) 51b, and an insulating layer 62A.
  • a plurality of conductive layers 61 and a plurality of insulating layers 62 are alternately stacked one layer at a time in the Z direction.
  • the upper stacked body 51b is arranged above the lower stacked body 51a.
  • a plurality of conductive layers 61 and a plurality of insulating layers 62 are alternately stacked one layer at a time in the Z direction.
  • the insulating layer 62A is arranged between the lower laminate 51a and the upper laminate 51b.
  • the thickness of the insulating layer 62A in the Z direction is larger than the thickness of the insulating layer 62 included in the lower stacked body 51a in the Z direction, and the thickness of the insulating layer 62 included in the upper stacked body 51b in the Z direction. .
  • the memory pillar 55 includes a lower pillar 231, an upper pillar 232, and a connecting portion 233.
  • the lower pillar 231 extends in the Z direction within the lower stacked body 51a.
  • the lower pillar 231 has a lower end 231a and an upper end 231b.
  • the lower end 231a is the lower end 55a of the memory pillar 55.
  • the lower end 231a is in contact with the source line SL.
  • the upper end 231b is located on the opposite side from the lower end 231a in the Z direction.
  • the upper end 231b contacts a connecting portion 233, which will be described later.
  • the width W231a of the lower end 231a in the X direction is larger than the width W231b of the upper end 231b in the X direction.
  • the width W231a of the lower end 231a is defined as, for example, the width in the X direction of a portion 231s1 of the lower pillar 231 that faces the lowermost conductive layer 61 among the plurality of conductive layers 61 of the lower laminate 51a. It's okay to be.
  • the width W231b of the upper end 231b is defined as, for example, the width in the X direction of a portion 231s2 of the lower pillar 231 that faces the uppermost conductive layer 61 among the plurality of conductive layers 61 of the lower laminate 51a. It's fine.
  • the width W231a of the lower end 231a of the lower pillar 231 in the X direction is larger than the width W231b of the upper end 231b of the lower pillar 231 in the X direction
  • the width W231a of the lower end 231a of the lower pillar 231 in the X direction means, for example, the width of the portion 231s1 of the lower pillar 231 in the X direction. is larger than the width of the portion 231s2 of the lower pillar 231 in the X direction.
  • the lower pillar 231 has a maximum outer diameter portion (maximum width portion) 231m, a first portion 231n1, and a second portion 231n2.
  • the maximum outer diameter portion 231m is a portion of the lower pillar 231 where the outer diameter (that is, the width in the X direction or the Y direction) is the largest. In this embodiment, the maximum outer diameter portion 231m is located below the center of the lower pillar 231 in the Z direction.
  • the first portion 231n1 is located between the lower end 231a and the maximum outer diameter portion 231m, and is a reduced diameter portion where the outer diameter of the memory pillar 55 decreases as it moves downward.
  • the second portion 231n2 is located between the upper end 231b and the maximum outer diameter portion 231m, and is an enlarged diameter portion in which the outer diameter of the memory pillar 55 increases as it moves downward.
  • the length L6 of the second portion 231n2 in the Z direction is larger than the length L5 of the first portion 231n1 in the Z direction.
  • the upper pillar 232 extends in the Z direction within the upper stacked body 51b.
  • the upper pillar 232 has a lower end 232a and an upper end 232b.
  • the lower end 232a contacts the connecting portion 233.
  • the upper end 232b is located on the opposite side from the lower end 232a in the Z direction.
  • the upper end 232b is the upper end 55b of the memory pillar 55.
  • the upper end 232b is electrically connected to the bit line BL.
  • the width W232a of the lower end 232a in the X direction is larger than the width W232b of the upper end 232b in the X direction.
  • the width W232a of the lower end 232a is defined as, for example, the width in the X direction of a portion 232s1 of the upper pillar 232 that faces the lowermost conductive layer 61 among the plurality of conductive layers 61 of the upper laminate 51b. It's okay to be.
  • the width W232b of the upper end 232b is defined as, for example, the width in the X direction of a portion 232s2 of the upper pillar 232 that faces the uppermost conductive layer 61 among the plurality of conductive layers 61 of the upper laminate 51b. It's fine.
  • the width W232a of the lower end 232a of the upper pillar 232 in the X direction is larger than the width W232b of the upper end 232b of the upper pillar 232 in the X direction
  • the width W232a of the lower end 232a of the upper pillar 232 in the X direction is larger than the width W232b of the upper end 232b of the upper pillar 232 in the X direction.
  • the upper pillar 232 has a maximum outer diameter portion (maximum width portion) 232m, a first portion 232n1, and a second portion 232n2.
  • the maximum outer diameter portion 232m is a portion of the upper pillar 232 where the outer diameter (that is, the width in the X direction or the Y direction) is the largest. In this embodiment, the maximum outer diameter portion 232m is located below the center of the upper pillar 232 in the Z direction.
  • the first portion 232n1 is located between the lower end 232a and the maximum outer diameter portion 232m, and is a reduced diameter portion where the outer diameter of the memory pillar 55 decreases as it moves downward.
  • the second portion 232n2 is located between the upper end 232b and the maximum outer diameter portion 232m, and is an enlarged diameter portion in which the outer diameter of the memory pillar 55 increases as it moves downward.
  • the length L8 of the second portion 232n2 in the Z direction is larger than the length L7 of the first portion 232n1 in the Z direction.
  • the width W231a of the lower end 231a of the lower pillar 231 in the X direction is larger than the width W232b of the upper end 232b of the upper pillar 232 in the X direction.
  • “the width W231a of the lower end 231a of the lower pillar 231 in the X direction is larger than the width W232b of the upper end 232b of the upper pillar 232 in the X direction” means, for example, that the width W231a of the lower end 231a of the lower pillar 231 in the X direction This means that the width is larger than the width of the portion 232s2 of the upper pillar 232 in the X direction.
  • the connecting portion 233 is provided within the insulating layer 62A.
  • the connecting portion 233 is arranged between the lower pillar 231 and the upper pillar 232.
  • the outer diameter (for example, the width in the X direction or the Y direction) of the memory pillar 55 is enlarged compared to the lower pillar 231 and the upper pillar 232 .
  • the connecting portion 233 may be omitted and the lower pillar 231 and the upper pillar 232 may be directly connected.
  • the dividing portion ST when viewed macroscopically, the dividing portion ST is large on the upper side and small on the lower side.
  • the memory pillar 55 when viewed macroscopically, the memory pillar 55 is small on the upper side and large on the lower side. Therefore, the maximum width portion 55m of the memory pillar 55 and the maximum width portion 90m of the dividing portion ST are likely to be located at different heights in the Z direction. Therefore, the distance between the memory pillar 55 and the dividing portion ST can be reduced. Thereby, it is possible to downsize the semiconductor memory device 1B.
  • the fourth embodiment differs from the first embodiment in that the width W90a of the lower end 90a of the dividing portion ST in the Y direction is larger than the width W90b of the upper end 90b in the Y direction. Note that the configuration other than that described below is the same as that of the first embodiment.
  • FIG. 13 is a cross-sectional view showing a part of the semiconductor memory device 1C of the fourth embodiment.
  • the dividing portion ST has a lower end 90a and an upper end 90b.
  • the width W90a of the lower end 90a in the Y direction is larger than the width W90b of the upper end 90b in the Y direction.
  • the maximum width portion 90m of the divided portion ST is located below the center of the divided portion ST in the Z direction.
  • the length L4 of the second portion 90n2 in the Z direction is larger than the length L3 of the first portion 90n1 in the Z direction.
  • FIG. 14 is a diagram showing the flow of the manufacturing method of the semiconductor memory device 1C of the fourth embodiment.
  • a step (S112 in FIG. 14) of forming a slit 220 in which the dividing portion ST is provided in the second chip 3 Then, a replacement step of replacing the sacrificial layer 203 with the conductive layer 61 (S113 in FIG. 14) and a step of forming the dividing portion ST inside the slit 220 (see S114 in FIG. 14) are performed. Therefore, when viewed in the finished product of the semiconductor memory device 1C, the dividing portion ST is formed in a reverse tapered shape.
  • the step of forming the source line SL (S105) is performed before the step of forming the slit 220 for the dividing portion ST (S112) instead of being performed after the step of forming the dividing portion ST (S114). Good too.
  • the source line SL can be formed in a state where the source line SL is located above the stacked body 210, similarly to the first embodiment. Thereby, it is possible to improve the manufacturability of the semiconductor memory device 1C.
  • the fifth embodiment differs from the first embodiment in that the laminate 51 does not have the step portion 80. Note that the configuration other than that described below is the same as that of the first embodiment.
  • FIG. 15 is a cross-sectional view showing a part of the semiconductor memory device 1D of the fifth embodiment.
  • the lengths of the plurality of conductive layers 61 in the X direction are the same.
  • the plurality of contacts 81 are passed through holes penetrating the conductive layer 61 in the Z direction, and extend in the Z direction while maintaining insulation between them and the conductive layer 61 that is not a connection destination.
  • the plurality of contacts 81 extend in the Z direction and have different lengths in the Z direction.
  • the lower end of each contact 81 is in contact with the conductive layer 61 to which it is connected.
  • the source line SL can be formed in a state where the source line SL is located above the stacked body 210, similarly to the first embodiment. Thereby, it is possible to improve the manufacturability of the semiconductor memory device 1D.
  • the sixth embodiment differs from the first embodiment in that a step portion 80 is provided at the center of the laminate 51 instead of at the end of the laminate 51. Note that the configuration other than that described below is the same as that of the first embodiment.
  • FIG. 16 is a schematic plan view of a part of the semiconductor memory device 1 of the sixth embodiment.
  • the laminate 51 has a first plane PL1 (first region) and a second plane PL2 (second region).
  • Each of the first plane PL1 and the second plane PL2 includes a plurality of conductive layers 61 and a plurality of insulating layers 62 stacked in the Z direction.
  • a staircase portion 80 is provided at the center of the laminate 51 in the X direction.
  • the staircase portion 80 is provided at an end portion of the first plane PL1 adjacent to the second plane PL2, and at an end portion of the second plane PL2 adjacent to the first plane PL1.
  • the step portion 80 is provided only in a part of the stacked body 51.
  • the first plane PL1 and the second plane PL2 may be electrically separated or may be electrically connected to each other in a region outside the staircase portion 80.
  • FIG. 17 is a cross-sectional view of the semiconductor memory device 1 shown in FIG. 16 taken along line F17-F17.
  • the step portion 80 is provided at the center of the laminate 51 in the X direction.
  • the plurality of contacts 81 are provided at the center of the stacked body 51 in the X direction so as to correspond to the upper part of the staircase portion 80 .
  • the plurality of contacts 81 have different lengths in the Z direction.
  • the lower end of each contact 81 is in contact with the terrace portion of the corresponding conductive layer 61.
  • the plurality of contacts 81 include a first contact 81A, a second contact 81B, and a third contact 81C.
  • the first contact 81A is provided corresponding to the terrace portion of the first conductive layer 61A, and is in contact with the terrace portion of the first conductive layer 61A.
  • the second contact 81B extends further downward than the first contact 81A.
  • the second contact 81B is provided corresponding to the terrace portion of the second conductive layer 61B, and is in contact with the terrace portion of the second conductive layer 61B.
  • the third contact 81C extends further downward than the second contact 81B.
  • the third contact 81C is provided corresponding to the terrace portion of the third conductive layer 61C, and is in contact with the terrace portion of the third conductive layer 61C.
  • the source line SL can be formed in a state where the source line SL is located above the stacked body 210, similarly to the first embodiment. Thereby, it is possible to improve the manufacturability of the semiconductor memory device 1D.
  • a semiconductor memory device includes a substrate, a transistor, a stacked body, a columnar body, and a source line.
  • the transistor is provided on the substrate.
  • a plurality of gate electrode layers and a plurality of insulating layers are alternately stacked one layer at a time in a first direction.
  • the columnar body includes an insulating core, a channel layer, and a memory film.
  • the source line is disposed between the stacked body and the substrate, and extends at least in a second direction intersecting the first direction.
  • the columnar body has a first end in contact with the source line, and a second end located on the opposite side of the first end in the first direction.
  • the width of the first end in the second direction is greater than the width of the second end in the second direction. According to such a configuration, it is possible to improve manufacturability.
  • the source line has a surface facing the stack,
  • the memory film extends in the first direction within the columnar body, is in contact with the surface of the source line, and does not protrude beyond the surface of the source line toward the substrate.
  • the columnar body has a first connection portion disposed between at least the insulating core and the source line and including polysilicon.
  • the source line has a surface facing the stack,
  • the insulating core extends in the first direction within the columnar body, is in contact with the surface of the source line, and does not protrude beyond the surface of the source line toward the substrate.
  • the source line includes at least one of silicon and tungsten.
  • a peripheral circuit including the transistor If the side on which the stacked body is positioned is the upper side when viewed from the substrate, the line extends in the first direction from below the source line to above the second end of the columnar body, and connects the peripheral circuit and the A contact electrically connected to the bit line, Furthermore, it is equipped with.
  • connection wiring section In the semiconductor memory device according to [7] or [8], Further includes a connection wiring section, The columnar body has a second connection portion disposed between at least the insulating core and the bit line and including polysilicon, The connection wiring section includes a plurality of copper wirings, The plurality of copper wirings are arranged above the second connection part in the semiconductor memory device, and no copper wiring exists below the second connection part.
  • the plurality of gate electrode layers include a first gate electrode layer, a second gate electrode layer disposed between the first gate electrode layer and the substrate, and a second gate electrode layer between the second gate electrode layer and the substrate.
  • a third gate electrode layer disposed in The plurality of contacts include a first contact in contact with the first gate electrode layer, a second contact extending longer toward the substrate than the first contact and in contact with the second gate electrode layer, and a second contact in contact with the second gate electrode layer. and a third contact that extends longer toward the substrate than the contact and is in contact with the third gate electrode layer.
  • the plurality of gate electrode layers include a first gate electrode layer, a second gate electrode layer disposed between the first gate electrode layer and the substrate, and
  • a third gate electrode layer disposed in The plurality of contacts include a first contact in contact with the first gate electrode layer, a second contact extending longer toward the substrate than the first contact and in contact with the second gate electrode layer, and a second contact in contact with the second gate electrode layer. a third contact extending longer toward the substrate than the contact and in contact with the third gate electrode layer; Semiconductor storage device.
  • the dividing portion has a third end in contact with the source line, and a fourth end located on the opposite side of the third end in the first direction, and the dividing portion has a third end in contact with the source line, and a fourth end located on the opposite side of the third end in the first direction. the width is smaller than the width of the fourth end in the third direction;
  • the first chip is A substrate and a transistor provided on the substrate; a first insulating portion covering the transistor; including;
  • the second chip is a laminate in which a plurality of first layers and a plurality of second layers are alternately stacked one layer at a time in a first direction; extending in the first direction within the laminate, an insulating core, a channel layer disposed between the first layer and the insulating core, and a channel layer disposed between the first layer and the channel layer.
  • a columnar body including a memory film; a source line extending at least in a second direction intersecting the first direction; a second insulating portion covering the source line; including; bonding the first insulating part and the second insulating part so that the source line is located between the laminate and the first chip;
  • the first layer is a sacrificial layer that is replaced with a conductive layer after the first insulating part and the second insulating part are bonded together.
  • the first layer is a conductive layer.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

実施形態の半導体記憶装置は、基板と、トランジスタと、積層体と、柱状体と、ソース線とを有する。前記トランジスタは、前記基板上に設けられている。前記積層体は、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層されている。前記柱状体は、絶縁コアと、チャネル層と、メモリ膜とを含む。前記ソース線は、前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びている。前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有する。前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きい。

Description

半導体記憶装置、および半導体記憶装置の製造方法
　本発明の実施形態は、半導体記憶装置、および半導体記憶装置の製造方法に関する。
　ワード線と絶縁層とが交互に積層された積層体と、積層体を貫通したメモリピラーと、メモリピラーに接続されたソース線とを有した半導体記憶装置が知られている。
日本国特開２０１８－１４２６５４号公報
　本発明の実施形態は、製造性の向上を図ることができる半導体記憶装置、および半導体記憶装置の製造方法を提供する。
　実施形態の半導体記憶装置は、基板と、トランジスタと、積層体と、柱状体と、ソース線とを有する。前記トランジスタは、前記基板上に設けられている。前記積層体は、前記トランジスタに対して前記基板とは反対側に配置されている。前記積層体は、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層されている。前記柱状体は、前記積層体内を前記第１方向に延びている。前記柱状体は、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む。前記ソース線は、前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びている。前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有する。前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きい。
第１実施形態の半導体記憶装置の構成の一部を示すブロック図。 第１実施形態のメモリセルアレイの一部の等価回路を示す図。 第１実施形態の半導体記憶装置の一部を示す断面図。 図３に示された半導体記憶装置のＦ４線で囲まれた領域を示す断面図。 図４に示された半導体記憶装置のＦ５－Ｆ５線に沿う断面図。 図４に示された半導体記憶装置のＦ６線で囲まれた領域を示す断面図。 図３に示された半導体記憶装置のＦ７－Ｆ７線に沿う断面図。 図７に示された半導体記憶装置のＦ８線で囲まれた領域を示す断面図。 第１実施形態の半導体記憶装置の製造方法の流れを示す図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第２実施形態の半導体記憶装置の一部を示す断面図。 第３実施形態の半導体記憶装置の一部を示す断面図。 第４実施形態の半導体記憶装置の一部を示す断面図。 第４実施形態の半導体記憶装置の製造方法の流れを示す図。 第５実施形態の半導体記憶装置の一部を示す断面図。 第６実施形態の半導体記憶装置の一部を模式的に示す平面図。 図１６に示された半導体記憶装置のＦ１７－Ｆ１７線に沿う断面図。
　以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
　「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、接続対象である２つの要素が直接に接続される場合に限定されず、上記２つの要素が別の要素を間に介在させて接続される場合を含み得る。「環状」とは、円環状に限定されず、矩形状の環状や三角形状の環状を含み得る。「隣り合う」とは、２つの要素が接する場合に限定されず、２つの要素が互いに離れた場合（例えば２つの要素の間に別の要素が介在する場合）を含み得る。
　Ｘ方向、Ｙ方向、およびＺ方向について定義する。Ｘ方向は、後述するワード線ＷＬ（図３参照）が延びた方向である。Ｙ方向は、Ｘ方向とは交差した（例えば直交した）方向である。Ｙ方向は、後述するビット線ＢＬ（図７参照）が延びた方向である。Ｚ方向は、Ｘ方向およびＹ方向とは交差した（例えば直交した）方向である。Ｚ方向は、後述する半導体基板２１の厚さ方向である（図３参照）。以下の説明では、半導体基板２１から見て積層体５１が位置する側を「上方」、その反対側を「下方」と称する場合がある。また以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。ただしこれら表現は、説明の便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。Ｙ方向は、「第３方向」の一例である。なお、いくつかの図面では、説明の便宜上、導電層６１の数などが簡略化されている。
　（第１実施形態）
　＜１．半導体記憶装置の構成＞
　図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
　メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられる。
　コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。制御回路１４は、半導体記憶装置１の各種動作を制御する回路である。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。
　ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
　＜２．メモリセルアレイの電気的構成＞
　次に、メモリセルアレイ１１の電気的構成について説明する。
　図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示す。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵＱ（Ｑは１以上の整数）を含む。
　各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
　各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データ値を不揮発に保持する。
　ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤＱのいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
　ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
　同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。各ストリングユニットＳＵ０～ＳＵＱ内のドレイン側選択トランジスタＳＴＤの制御ゲートは、それぞれ対応する選択ゲート線ＳＧＤ０～ＳＧＤＱに共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
　＜３．半導体記憶装置の物理的構成＞
　次に、半導体記憶装置１の物理的構成について説明する。
　図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３と、電気接続部１１０とを有する。
　＜３．１　第１チップ＞
　まず、第１チップ２について説明する。第１チップ２は、周辺回路２２を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、および第１絶縁部２３を含む。
　半導体基板２１は、例えば、第１チップ２のベースとなる基板である。半導体基板２１の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状である。半導体基板２１は、例えば、シリコンのような半導体材料により形成されている。半導体基板２１は、「基板」の一例である。
　周辺回路２２は、上述したメモリセルアレイ１１を機能させるための回路である。周辺回路２２は、上述したコマンドレジスタ１２、アドレスレジスタ１３、制御回路１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７のうち１つ以上を含む。周辺回路２２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を含む。周辺回路２２は、例えば、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を含む。
　複数のトランジスタ３１は、半導体基板２１上に設けられている。トランジスタ３１は、例えば、電界効果型のトランジスタである。本実施形態では、トランジスタ３１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタ３１は、例えば、半導体基板２１の上面部に形成されたソース領域およびドレイン領域を含む。
　複数のコンタクト３２は、導電性を有するとともに、Ｚ方向に延びている。各コンタクト３２は、トランジスタ３１のソース領域、ドレイン領域、またはゲート電極に接する。複数の配線層３３は、複数のトランジスタ３１の上方に配置されている。複数の配線層３３は、複数の高さに分かれて配置されている。各配線層３３は、Ｘ方向またはＹ方向に延びた複数の配線３３ａを含む。複数の配線３３ａは、コンタクト３２に接続された配線３３３ａを含む。各ビア３４は、Ｚ方向に延びており、異なる高さに配置された２つの配線３３ａを接続する。
　第１絶縁部２３は、半導体基板２１上に設けられた絶縁部である。第１絶縁部２３は、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を覆う。第１絶縁部２３は、例えば、シリコン酸化物のような絶縁材料により形成される。第１絶縁部２３は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）ガスを用いて成膜されたシリコン酸化物により形成される。第１絶縁部２３は、第２チップ３と貼合される第１表面（第１貼合面）Ｓ１を有する。本実施形態では、第１表面Ｓ１には、第２チップ３と貼合される金属製のパッド（例えば銅パッド）は存在しない。
　＜３．２　第２チップ＞
　次に、第２チップ３について説明する。第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、上層配線部１００、第２絶縁部４２、第３絶縁部４３、および複数のパッド４４を有する。ここでは、第２絶縁部４２、第３絶縁部４３、および複数のパッド４４について説明し、メモリセルアレイ１１および上層配線部１００については後述する。
　第２絶縁部４２は、第２チップ３の外郭の一部を形成する絶縁部である。第２絶縁部４２は、メモリセルアレイ１１の下方を覆う。第２絶縁部４２は、例えば、シリコン酸化物のような絶縁材料により形成される。第２絶縁部４２は、例えば、ＴＥＯＳガスを用いて成膜されたシリコン酸化物により形成される。第２絶縁部４２は、第１チップ２と貼合される第２表面（第２貼合面）Ｓ２を有する。本実施形態では、第２表面Ｓ２には、第１チップ２と貼合される金属製のパッド（例えば銅パッド）は存在しない。
　本実施形態では、第２絶縁部４２の第２表面Ｓ２は、第１チップ２の第１絶縁部２３の第１表面Ｓ１と貼合される。例えば、第１絶縁部２３の第１表面Ｓ１と第２絶縁部４２の第２表面Ｓ２とが重ねられ、所定の温度に加熱されて加圧されることで、第１絶縁部２３と第２絶縁部４２とが一体となる。これにより、第１チップ２と第２チップ３とが貼合される。第１チップ２と第２チップ３とが貼合された後では、第１絶縁部２３と第２絶縁部４２との境界は消失する。その結果、第１絶縁部２３と第２絶縁部４２とは、１つの絶縁部ＩＮとして存在する。
　第３絶縁部４３は、第２チップ３の外郭の別の一部を形成する絶縁部である。第３絶縁部４３は、メモリセルアレイ１１の上方を覆う。第３絶縁部４３は、例えば、シリコン酸化物のような絶縁材料により形成される。第３絶縁部４３は、例えば、ＴＥＯＳガスを用いて成膜されたシリコン酸化物により形成される。第３絶縁部４３は、第２表面Ｓ２とは反対側に位置した第３表面Ｓ３を有する。
　パッド４４は、半導体記憶装置１の外部に露出された外部接続用のパッドである。複数のパッド４４は、例えば、第３絶縁部４３の第３表面Ｓ３に設けられている。パッド４４は、例えば、信号入力用、信号出力用、信号入出力用、または電力供給用のパッドである。
　＜４．メモリセルアレイの物理的構成＞
　次に、メモリセルアレイ１１の物理的構成について説明する。
　図３に示すように、メモリセルアレイ１１は、積層体５１、絶縁層５２、絶縁層５３、ソース線ＳＬ、複数の上部コンタクト５４、複数のメモリピラー５５、複数のビット線ＢＬ、複数のコンタクト５６、複数のコンタクト８１、複数の分断部ＳＴ（図７参照）、および複数の上部分断部ＳＨＥ（図７参照）を有する。
　＜４．１　積層体＞
　まず、積層体５１について説明する。積層体５１は、複数のトランジスタ３１に対して半導体基板２１とは反対側に配置されている。
　図４は、図３に示されたメモリセルアレイ１１のＦ４線で囲まれた領域を示す断面図である。積層体５１は、複数の導電層６１と、複数の絶縁層６２とを含む。複数の導電層６１および複数の絶縁層６２は、Ｚ方向に１層ずつ交互に積層されている。
　導電層６１は、Ｘ方向およびＹ方向に沿う層状である。各導電層６１は、例えば、タングステンのような導電材料で形成されている。導電層６１は、「ゲート電極層」の一例である。
　複数の導電層６１のうち最も上方に配置された１つ以上（例えば複数）の導電層６１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー５５に対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤと各メモリピラー５５のチャネル層７２（後述）との交差部分は、上述したドレイン側選択トランジスタＳＴＤとして機能する。
　複数の導電層６１のうち下方に位置する１つ以上（例えば複数）の導電層６１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー５５に対して共通に設けられている。ソース側選択ゲート線ＳＧＳと各メモリピラー５５のチャネル層７２との交差部分は、上述したソース側選択トランジスタＳＴＳとして機能する。
　複数の導電層６１のうちドレイン側選択ゲート線ＳＧＤまたはソース側選択ゲート線ＳＧＳとして機能する導電層６１に挟まれた残りの導電層６１は、ワード線ＷＬとして機能する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数のメモリピラー５５に対して共通に設けられている。本実施形態では、ワード線ＷＬと各メモリピラー５５のチャネル層７２との交差部分は、メモリセルトランジスタＭＴとして機能する。メモリセルトランジスタＭＴについては、詳しく後述する。
　絶縁層６２は、Ｚ方向で隣り合う２つの導電層６１の間に設けられ、当該２つの導電層６１を絶縁する層間絶縁膜である。絶縁層６２は、Ｘ方向およびＹ方向に沿う層状である。絶縁層６２は、シリコン酸化物のような絶縁材料により形成されている。
　＜４．２　絶縁層＞
　絶縁層５２は、積層体５１とソース線ＳＬとの間に配置された絶縁層である。絶縁層５２は、例えば、シリコン酸化物のような絶縁材料により形成される。絶縁層５２は、例えば、ＴＥＯＳガスを用いて成膜されたシリコン酸化物により形成される。例えば、絶縁層５２のＺ方向の厚さは、積層体５１に含まれる絶縁層６２のＺ方向の厚さよりも大きいことが好ましい。
　＜４．３　絶縁層＞
　絶縁層５３は、積層体５１の上方に配置された絶縁層である。絶縁層５３は、例えば、シリコン酸化物のような絶縁材料により形成される。絶縁層５３は、例えば、ＴＥＯＳガスを用いて成膜されたシリコン酸化物により形成される。例えば、絶縁層５３のＺ方向の厚さは、積層体５１に含まれる絶縁層６２のＺ方向の厚さよりも大きい。
　＜４．４　ソース線＞
　ソース線ＳＬは、積層体５１と半導体基板２１との間に配置されている。別の観点で述べると、ソース線ＳＬは、後述するメモリピラー５５と半導体基板２１との間に配置されている。ソース線ＳＬは、少なくとも第２方向に延びている。ソース線ＳＬは、導電材料で形成されている。例えば、ソース線ＳＬは、シリコンとタングステンとのうち少なくとも一方を含む。本実施形態では、詳しくは後述するように、ソース線ＳＬを形成する工程時には銅パッドおよび銅配線が存在しない。このため、銅材料の拡散を気にせずに、熱処理などを行うことができる。例えば、ソース線ＳＬがシリコンにより形成される場合、ソース線ＳＬに対して必要な温度で熱処理を行うことが可能であり、それによりソース線ＳＬのシリコンを結晶化させてポリシリコンを形成することができる。それにより、ソース線ＳＬの導電性およびメモリピラー５５に対する接続性が高められている。
　本実施形態では、ソース線ＳＬは、Ｘ方向およびＹ方向に広がる板状の導電層である（図３および図７参照）。例えば、ソース線ＳＬは、Ｘ方向に並ぶ複数のメモリピラー５５およびＹ方向に並ぶ複数のメモリピラー５５の下方に亘るように広がる。本実施形態では、ソース線ＳＬは、複数のメモリピラー５５の下端が接する上面（接合面）６５ａを有する。上面６５ａは、Ｘ方向およびＹ方向に沿う。上面６５ａは、メモリピラー５５の下方に位置する第１部分６５ａａと、メモリピラー５５の下方を外れた第２部分６５ａｂとを有する。第２部分６５ａｂは、複数の導電層６１の下方に位置する。第１部分６５ａａと、第２部分６５ａｂとは、同じ面上に位置する。
　＜４．５　上部コンタクト＞
　上部コンタクト（上部接続部）５４は、積層体５１に対してソース線ＳＬとは反対側に配置されている。別の観点で述べると、上部コンタクト５４は、メモリピラー５５に対してソース線ＳＬとは反対側に配置されている。上部コンタクト５４は、メモリピラー５５とビット線ＢＬとを接続するための導電性の接続部である。
　上部コンタクト５４は、下端５４ａと、上端５４ｂとを有する。下端５４ａは、メモリピラー５５に接する。上端５４ｂは、Ｚ方向において下端５４ａとは反対側に位置する。本実施形態では、上部コンタクト５４は、逆円錐台形状である。上部コンタクト５４の外径（すなわちＸ方向またはＹ方向の幅）は、下方に進むに従い小さくなる。下端５４ａのＸ方向の幅Ｗ５４ａは、上端５４ｂのＸ方向の幅Ｗ５４ｂよりも小さい。
　＜４．６　メモリピラー＞
　次に、メモリピラー５５について説明する。メモリピラー５５は、Ｚ方向に延びており、積層体５１および絶縁層５２，５３を貫通している。メモリピラー５５は、例えば、円柱状または円錐台形状である。本出願で「円柱状」または「円錐台形状」とは、Ｚ方向の途中部分に最大外径部を持つ場合も含み得る。メモリピラー５５は、「柱状体」の一例である。
　メモリピラー５５は、下端５５ａと、上端５５ｂとを有する。下端５５ａは、ソース線ＳＬに接する。上端５５ｂは、Ｚ方向において下端５５ａとは反対側に位置する。上端５５ｂは、上部コンタクト５４に接する。本実施形態では、下端５５ａのＸ方向の幅Ｗ５５ａは、上端５５ｂのＸ方向の幅Ｗ５５ｂよりも大きい。下端５５ａは、「第１端」の一例である。上端５５ｂは、「第２端」の一例である。ここで、下端５５ａの幅Ｗ５５ａは、例えば、メモリピラー５５において、複数の導電層６１のなかで最下層の導電層６１に対向する部分５５ｓ１のＸ方向の幅であると定義されてよい。また、上端５５ｂの幅Ｗ５５ｂは、例えば、メモリピラー５５において、複数の導電層６１のなかで最上層の導電層６１に対向する部分５５ｓ２のＸ方向の幅であると定義されてよい。このため、「メモリピラー５５の下端５５ａのＸ方向の幅Ｗ５５ａが、メモリピラー５５の上端５５ｂのＸ方向の幅Ｗ５５ｂよりも大きい」とは、例えば、メモリピラー５５の部分５５ｓ１のＸ方向の幅が、メモリピラー５５の部分５５ｓ２のＸ方向の幅よりも大きいことを意味する。
　本実施形態では、メモリピラー５５は、最大外径部（最大幅部）５５ｍと、第１部分５５ｎ１と、第２部分５５ｎ２とを有する。最大外径部５５ｍは、メモリピラー５５のなかで外径（すなわちＸ方向またはＹ方向の幅）が最大である部分である。本実施形態では、最大外径部５５ｍは、メモリピラー５５のＺ方向の中央よりも下方に位置する。
　第１部分５５ｎ１は、下端５５ａと最大外径部５５ｍとの間に位置し、下方に進むに従いメモリピラー５５の外径が小さくなる縮径部である。第２部分５５ｎ２は、上端５５ｂと最大外径部５５ｍとの間に位置し、下方に進むに従いメモリピラー５５の外径が大きく拡径部である。本実施形態では、第２部分５５ｎ２のＺ方向の長さＬ２は、第１部分５５ｎ１のＺ方向の長さＬ１よりも大きい。
　図５は、図４に示されたメモリセルアレイ１１のＦ５－Ｆ５線に沿う断面図である。メモリピラー５５は、例えば、メモリ膜（多層膜）７１、チャネル層７２、絶縁コア７３、第１キャップ部７４（図４参照）、および第２キャップ部７５（図４参照）を有する。
　メモリ膜７１は、チャネル層７２の外周側に設けられている。メモリ膜７１は、複数の導電層６１とチャネル層７２との間に位置する。メモリ膜７１は、例えば、トンネル絶縁膜７１ｉ、チャージトラップ膜７１ｊ、およびブロック絶縁膜７１ｋを含む。
　トンネル絶縁膜７１ｉは、チャネル層７２とチャージトラップ膜７１ｊとの間に設けられている。トンネル絶縁膜７１ｉは、例えばチャネル層７２の外周面に沿う環状であり、チャネル層７２に沿ってＺ方向に延びている。例えば、トンネル絶縁膜７１ｉは、メモリピラー５５のＺ方向の全長に亘る。トンネル絶縁膜７１ｉは、チャネル層７２とチャージトラップ膜７１ｊとの間の電位障壁である。トンネル絶縁膜７１ｉは、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。
　チャージトラップ膜７１ｊは、トンネル絶縁膜７１ｉの外周側に設けられている。チャージトラップ膜７１ｊは、トンネル絶縁膜７１ｉとブロック絶縁膜７１ｋとの間に位置する。チャージトラップ膜７１ｊは、Ｚ方向に延びており、例えばメモリピラー５５のＺ方向の全長に亘る。チャージトラップ膜７１ｊは、多数の結晶欠陥（捕獲準位）を有し、結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜７１ｊは、例えばシリコン窒化物により形成されている。チャージトラップ膜７１ｊのなかで各ワード線ＷＬと隣り合う部分は、電荷を蓄積することで情報を記憶可能な「電荷蓄積部」の一例である。
　ブロック絶縁膜７１ｋは、チャージトラップ膜７１ｊの外周側に設けられている。ブロック絶縁膜７１ｋは、複数の導電層６１とチャージトラップ膜７１ｊとの間に位置する。ブロック絶縁膜７１ｋは、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜７１ｊへ電荷が注入される現象である。ブロック絶縁膜７１ｋは、Ｚ方向に延びており、メモリピラー５５のＺ方向の全長に亘る。ブロック絶縁膜７１ｋは、例えば、シリコン酸化膜または金属酸化物膜などの複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。ブロック絶縁膜７１ｋは、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。
　チャネル層７２は、メモリ膜７１の内側に設けられている。チャネル層７２は、環状に形成されている。チャネル層７２は、Ｚ方向に延びており、例えばメモリピラー５５のＺ方向の全長）に亘る。チャネル層７２は、ポリシリコンのような半導体材料で形成されている。チャネル層７２は、不純物がドープされていてもよい。チャネル層７２は、ワード線ＷＬに電圧が印加される場合に、チャネルを形成してビット線ＢＬとソース線ＳＬとを電気的に接続する。
　これにより、各ワード線ＷＬと同じ高さには、メモリピラー５５に隣り合うワード線ＷＬの端部、ブロック絶縁膜７１ｋ、チャージトラップ膜７１ｊ、トンネル絶縁膜７１ｉ、およびチャネル層７２により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。なお、メモリ膜７１は、電荷蓄積部として、チャージトラップ膜７１ｊに代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物を含むポリシリコンにより形成される。
　絶縁コア７３は、チャネル層７２の内側に設けられている。絶縁コア７３は、チャネル層７２の内部の一部を埋めている。絶縁コア７３は、シリコン酸化物のような絶縁材料で形成されている。絶縁コア７３の一部は、チャネル層７２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）Ｓを有してもよい。
　図４に示すように、絶縁コア７３は、Ｚ方向に延びており、メモリピラー５５の上端部および下端部を除いてメモリピラー５５のＺ方向の大部分に亘る。本実施形態では、絶縁コア７３の下端７３ａは、ソース線ＳＬから離れて、ソース線ＳＬよりも上方に位置する。同様に、絶縁コア７３の上端７３ｂは、上部コンタクト５４から離れて、上部コンタクト５４よりも下方に位置する。
　第１キャップ部７４は、メモリピラー５５の下端部に設けられている。第１キャップ部７４は、少なくとも絶縁コア７３とソース線ＳＬとの間に配置されている。例えば、第１キャップ部７４は、絶縁コア７３の下端７３ａとソース線ＳＬとの間に配置されている。第１キャップ部７４は、メモリ膜７１の内周側に設けられ、チャネル層７２と接続されている。なお、第１キャップ部７４とソース線ＳＬとは、同じプロセスにより同時に形成されてもよい。第１キャップ部７４は、不純物がドープされたポリシリコンを含む。第１キャップ部７４は、不純物がドープされた後に熱処理が行われることで、不純物の活性化および拡散がされている。第１キャップ部７４は、「第１接続部」の一例である。不純物は、例えば、リン、ヒ素、またはアンチモンなどであるが、これらに限定されない。
　図６は、図４に示されたメモリセルアレイ１１のＦ６線で囲まれた領域を示す断面図である。本実施形態では、上述した１つ以上のソース側選択ゲート線ＳＧＳは、１つ以上（例えば複数）の第１ソース側選択ゲート線ＳＧＳ－１と、１つ以上（例えば複数）の第２ソース側選択ゲート線ＳＧＳ－２とを含む。第２ソース側選択ゲート線ＳＧＳ－２は、第１ソース側選択ゲート線ＳＧＳ－１と、ソース線ＳＬとの間に配置されている。
　第１ソース側選択ゲート線ＳＧＳ－１は、ＮＡＮＤストリングＮＳとソース線ＳＬとを電気的に接続する場合に、所定の電圧（第１電圧）が印可される導電層である。第２ソース側選択ゲート線ＳＧＳ－２は、ＮＡＮＤストリングＮＳとソース線ＳＬとを電気的に接続する場合に、所定の電圧（第１電圧）が印可される導電層である。加えて、第２ソース側選択ゲート線ＳＧＳ－２は、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴに書き込まれたデータ値を消去する場合に、所定の高電圧（第１電圧よりも高い第２電圧）が印加される導電層である。例えば、第２ソース側選択ゲート線ＳＧＳ－２に所定の高電圧が印加されることで、ゲート誘導ドレインリーク（GIDL：Gate-Induced Drain Leakage）によりチャネル層７２に正孔を生成し、生成した正孔によりメモリセルトランジスタＭＴに蓄積された電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴが消去状態となる。
　本実施形態では、第１キャップ部７４にドープされた不純物が熱処理により拡散される。例えば、図６中の２点鎖線で囲まれる領域Ｒは、第１キャップ部７４に対する熱処理により不純物が拡散される領域を示す。本実施形態では、不純物の一部は、熱処理により拡散されることで、チャネル層７２のなかで第２ソース側選択ゲート線ＳＧＳ－２と隣り合う部分７２ｓにも含まれる。このような構成によれば、データの消去動作時にＧＩＤＬによる正孔がチャネル層７２で生成されやすくなる。
　（メモリピラーとソース線との接続構造）
　次に、メモリピラー５５とソース線ＳＬとの接続構造について説明する。
　本実施形態では、メモリ膜７１（例えば、トンネル絶縁膜７１ｉ、チャージトラップ膜７１ｊ、およびブロック絶縁膜７１ｋの各々）は、メモリピラー５５内をＺ方向に延び、ソース線ＳＬの上面６５ａに達している。メモリ膜７１の下端７１ａ（例えば、トンネル絶縁膜７１ｉの下端、チャージトラップ膜７１ｊの下端、およびブロック絶縁膜７１ｋの下端）は、ソース線ＳＬの上面６５ａに接する。一方で、メモリ膜７１は、ソース線ＳＬの内部に突出していない。すなわち、メモリ膜７１は、ソース線ＳＬの上面６５ａよりも下方（すなわち半導体基板２１側）には突出していない。
　本実施形態では、第１キャップ部７４の下端７４ａは、メモリ膜７１の下端７１ａと同じ面上に位置する。第１キャップ部７４の下端７４ａは、ソース線ＳＬの上面６５ａに接する。これにより、第１キャップ部７４とソース線ＳＬとが電気的に接続されている。第１キャップ部７４は、ソース線ＳＬの内部には突出していない。なお、第１キャップ部７４とソース線ＳＬとは、同じプロセスにより同時に形成されてもよい。この場合、第１キャップ部７４とソース線ＳＬとは一体に形成される。
　なお、メモリピラー５５とソース線ＳＬとの接続構造は、上記例に限定されない。例えば、ソース線ＳＬが金属製である場合、メモリピラー５５とソース線ＳＬとの接続構造は、ショットキー接合でもよい。例えば、第１キャップ部７４の上面部に予め不純物が注入され、第１キャップ部７４の上にソース線ＳＬを形成する金属材料が供給されることで、ショットキー接合による接続構造が実現される。
　次に図４に戻り、第２キャップ部７５について説明する。
　第２キャップ部７５は、メモリピラー５５の上端部に設けられている。第２キャップ部７５は、少なくとも絶縁コア７３と上部コンタクト５４との間に配置されている。例えば、第２キャップ部７５は、絶縁コア７３の上端７３ｂと上部コンタクト５４との間に配置されている。第２キャップ部７５は、メモリ膜７１の内周側に設けられ、チャネル層７２と一体に形成されている。第２キャップ部７５は、不純物がドープされたポリシリコンを含む。第２キャップ部７５は、不純物がドープされた後に熱処理が行われることで、不純物が拡散されている。第２キャップ部７５は、「第２接続部」の一例である。
　（メモリピラーと上部コンタクトとの接続構造）
　次に、メモリピラー５５と上部コンタクト５４との接続構造について説明する。
　本実施形態では、メモリ膜７１（例えば、トンネル絶縁膜７１ｉ、チャージトラップ膜７１ｊ、およびブロック絶縁膜７１ｋの各々）は、メモリピラー５５内をＺ方向に延びて上部コンタクト５４に達している。メモリ膜７１の上端７１ｂ（例えば、トンネル絶縁膜７１ｉの上端、チャージトラップ膜７１ｊの上端、およびブロック絶縁膜７１ｋの上端）は、上部コンタクト５４の下面５４ａに接する。一方で、メモリ膜７１は、上部コンタクト５４の内部に突出していない。
　本実施形態では、第２キャップ部７５の上端７５ｂは、メモリ膜７１の上端７１ｂと同じ面上に位置する。第２キャップ部７５の上端７５ｂは、上部コンタクト５４の下面５４ａに接する。これにより、第２キャップ部７５と上部コンタクト５４とが電気的に接続されている。第２キャップ部７５は、上部コンタクト５４の内部には突出していない。
　＜４．７　ビット線＞
　次に、ビット線ＢＬについて説明する。ビット線ＢＬは、メモリピラー５５を選択するために電圧が制御される配線である。複数のビット線ＢＬは、Ｘ方向に並べて配置されている。各ビット線ＢＬは、Ｙ方向に延びている。各ビット線ＢＬは、メモリピラー５５に対してソース線ＳＬとは反対側に配置されている。ビット線ＢＬは、上部コンタクト５４の上方に配置されている。ビット線ＢＬは、例えば、銅を含む配線である銅配線である。
　ビット線ＢＬと上部コンタクト５４との間には、Ｚ方向に延びたコンタクト５６が設けられている。ビット線ＢＬは、コンタクト５６および上部コンタクト５４を介してメモリピラー５５の上端５５ｂに電気的に接続されている。例えば、ビット線ＢＬは、コンタクト５６および上部コンタクト５４を介してメモリピラー５５の第２キャップ部７５に電気的に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元状に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。
　＜４．８　階段部＞
　次に図３に戻り、メモリセルアレイ１１に設けられた階段部８０について説明する。
　階段部８０は、複数の導電層６１に対して電気的接続を確保するための構造である。階段部８０において、複数の導電層６１は、例えば、下方に位置する導電層６１であるほど、Ｘ方向の長さが長い。これにより、各導電層６１のＸ方向の端部は、その導電層６１よりも上方に位置する他の導電層６１と重ならないテラス部を有する。階段部８０は、第３絶縁部４３により覆われている。
　本実施形態では、複数の導電層６１は、第１導電層６１Ａと、第２導電層６１Ｂと、第３導電層６１Ｃとを含む。第１導電層６１Ａは、３つの導電層６１Ａ，６１Ｂ，６１Ｃのなかで最上方に位置する。第２導電層６１Ｂは、３つの導電層６１Ａ，６１Ｂ，６１Ｃのなかで真ん中に位置する。言い換えると、第２導電層６１Ｂは、第１導電層６１Ａと半導体基板２１との間に配置されている。第３導電層６１Ｃは、３つの導電層６１Ａ，６１Ｂ，６１Ｃのなかで最下方に位置する。言い換えると、第３導電層６１Ｃは、第２導電層６１Ｂと半導体基板２１との間に配置されている。第１導電層６１Ａは、「第１ゲート電極層」の一例である。第２導電層６１Ｂは、「第２ゲート電極層」の一例である。第３導電層６１Ｃは、「第３ゲート電極層」の一例である。本実施形態では、第２導電層６１ＢのＸ方向の長さは、第１導電層６１ＡのＸ方向の長さよりも長い。第３導電層６１ＣのＸ方向の長さは、第２導電層６１ＢのＸ方向の長さよりも長い。
　複数のコンタクト８１は、階段部８０の上方に配置されている。複数のコンタクト８１は、導電性を有するとともに、Ｚ方向に延びている。各コンタクト８１は、導電層６１と上層配線部１００に含まれる配線１０１とを接続する電気接続部である。複数のコンタクト８１は、上方から見た場合、複数の導電層６１のテラス部に対応する位置に配置されている。複数のコンタクト８１は、互いにＺ方向の長さが異なる。各コンタクト８１の下端は、対応する導電層６１のテラス部に接している。
　例えば、複数のコンタクト８１は、第１コンタクト８１Ａと、第２コンタクト８１Ｂと、第３コンタクト８１Ｃとを含む。第１コンタクト８１Ａは、第１導電層６１Ａのテラス部に対応して設けられ、第１導電層６１Ａのテラス部に接する。第２コンタクト８１Ｂは、第１コンタクト８１Ａよりも下方に長く延びている。第２コンタクト８１Ｂは、第２導電層６１Ｂのテラス部に対応して設けられ、第２導電層６１Ｂのテラス部に接する。第３コンタクト８１Ｃは、第２コンタクト８１Ｂよりも下方に長く延びている。第３コンタクト８１Ｃは、第３導電層６１Ｃのテラス部に対応して設けられ、第３導電層６１Ｃのテラス部に接する。
　＜４．９　分断部＞
　次に、分断部ＳＴについて説明する。
　図７は、図３に示されたメモリセルアレイ１１のＦ７－Ｆ７線に沿う断面図である。分断部ＳＴは、Ｚ方向に延びており、積層体５１および絶縁層５２を貫通している。分断部ＳＴは、積層体５１をＹ方向に分断する壁部である。
　図８は、図７に示されたメモリセルアレイ１１のＦ８線で囲まれた領域を示す断面図である。分断部ＳＴは、例えば、絶縁部９１と、導電部９２とを含む。
　絶縁部９１は、分断部ＳＴの外郭を形成している。絶縁部９１は、Ｚ方向に延びて、積層体５１および絶縁層５２を貫通している。絶縁部９１は、積層体５１に含まれる複数の導電層６１の各々をＹ方向に分断している。絶縁部９１は、シリコン酸化物のような絶縁材料により形成されている。
　導電部９２は、絶縁部９１の内部に設けられている。導電部９２は、Ｚ方向に延びて、積層体５１および絶縁層５２を貫通している。導電部９２の下端９２ａは、ソース線ＳＬの内部に位置する。導電部９２は、タングステンまたはポリシリコンのような導電材料で形成される。導電部９２は、ソース線ＳＬとメモリセルアレイ１１内の配線とを接続する配線である。
　分断部ＳＴは、下端９０ａと、上端９０ｂとを有する。下端９０ａは、ソース線ＳＬに接する。上端９０ｂは、Ｚ方向において下端９０ａとは反対側に位置する。本実施形態では、下端９０ａのＹ方向の幅Ｗ９０ａは、上端９０ｂのＹ方向の幅Ｗ９０ｂよりも小さい。下端９０ａは、「第３端」の一例である。上端９０ｂは、「第４端」の一例である。ここで、下端９０ａの幅Ｗ９０ａは、例えば、分断部ＳＴにおいて、複数の導電層６１のなかで最下層の導電層６１に対向する部分９０ｓ１のＹ方向の幅であると定義されてよい。また、上端９０ｂの幅Ｗ９０ｂは、例えば、分断部ＳＴにおいて、複数の導電層６１のなかで最上層の導電層６１に対向する部分９０ｓ２のＸ方向の幅であると定義されてよい。このため、「分断部ＳＴの下端９０ａのＹ方向の幅Ｗ９０ａが、分断部ＳＴの上端９０ｂのＸ方向の幅Ｗ９０ｂよりも大きい」とは、例えば、分断部ＳＴの部分９０ｓ１のＹ方向の幅が、分断部ＳＴの部分９０ｓ２のＸ方向の幅よりも大きいことを意味する。
　本実施形態では、分断部ＳＴは、最大幅部９０ｍと、第１部分９０ｎ１と、第２部分９０ｎ２とを有する。最大幅部９０ｍは、分断部ＳＴにおいてＹ方向の幅が最大である部分である。本実施形態では、最大幅部９０ｍは、分断部ＳＴのＺ方向の中央よりも上方に位置する。
　第１部分９０ｎ１は、下端９０ａと最大幅部９０ｍとの間に位置し、下方に進むに従い分断部ＳＴのＹ方向の幅が小さくなる縮小部である。第２部分９０ｎ２は、上端９０ｂと最大幅部９０ｍとの間に位置し、下方に進むに従い分断部ＳＴのＹ方向の幅が大きくなる拡大部である。本実施形態では、第２部分９０ｎ２のＺ方向の長さＬ４は、第１部分９０ｎ１のＺ方向の長さＬ３よりも小さい。
　＜４．１０　上部分断部＞
　次に、図７に戻り、上部分断部ＳＨＥについて説明する。上部分断部ＳＨＥは、分断部ＳＴと比べて浅い分断部である。上部分断部ＳＨＥは、積層体５１の上端部に設けられ、積層体５１の途中までＺ方向に延びている。上部分断部ＳＨＥは、Ｘ方向に延びている。上部分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層６１を貫通している。一方で、上部分断部ＳＨＥは、ワード線ＷＬとして機能する導電層６１には達していない。上部分断部ＳＨＥは、ドレイン側選択ゲート線ＳＧＤとして機能する導電層６１をＹ方向に分断する壁部である。上部分断部ＳＨＥは、シリコン酸化物のような絶縁材料により形成されている。本実施形態では、上部分断部ＳＨＥにより区分される領域が１つのストリングユニットＳＵに対応する。ドレイン側選択ゲート線ＳＧＤに対応する導電層６１が分断部ＳＴおよび上部分断部ＳＨＥによりＹ方向に分断されている。これにより、Ｘ方向に延びたドレイン側選択ゲート線ＳＧＤが形成されている。
　＜５．上層配線部＞
　次に、上層配線部１００について説明する。上層配線部１００は、積層体５１よりも上方に設けられている。上層配線部１００は、複数の配線１０１を含む。複数の配線１０１は、例えば、階段部８０用のコンタクト８１に電気的に接続された第１配線１０１Ａ（図３参照）と、ビット線ＢＬに電気的に接続された第２配線１０１Ｂ（図７参照）と、パッド４４に電気的に接続された第３配線１０１Ｃ（図７参照）を含む。複数の配線１０１の各々は、例えば、銅を含む配線である銅配線である。本実施形態では、複数の銅配線（例えば複数の配線１０１）は、半導体記憶装置１のなかでメモリピラー５５の第２キャップ部７５よりも上方に配置されている。本実施形態では、第２キャップ部７５よりも下方には銅配線は存在しない。上層配線部１００は、「接続配線部」の一例である。
　＜６．貫通コンタクトを含む電気接続部＞
　次に、電気接続部１１０について説明する。電気接続部１１０は、第１チップ２と第２チップ３とを電気的に接続する電気接続部である。例えば、電気接続部１１０は、第１チップ２の周辺回路２２と、第２チップ３の上層配線部１００に含まれる複数の配線１０１とを電気的に接続する電気接続部である。電気接続部１１０は、例えば、第１電気接続部１１１と、第２電気接続部１１２と、第３電気接続部１１３と有する。
　第１電気接続部１１１は、周辺回路２２に含まれるトランジスタ３１と、上層配線部１００に含まれる第１配線１０１Ａとを電気的に接続する接続部である。すなわち、第１電気接続部１１１は、周辺回路２２に含まれるトランジスタ３１と導電層６１とを電気的に接続する。第１電気接続部１１１は、第１貫通コンタクト１２１を含む。第１貫通コンタクト１２１は、導電性を有するとともに、Ｚ方向に延びている。
　第１貫通コンタクト１２１は、第２チップ３の第２絶縁部４２と、第１チップ２の第１絶縁部２３の少なくとも一部とを貫通している。第１貫通コンタクト１２１は、ソース線ＳＬよりも下方からメモリピラー５５の上端５５ｂよりも上方までＺ方向に延びて、周辺回路２２のトランジスタ３１と、導電層６１とを電気的に接続する。例えば、第１貫通コンタクト１２１は、第１チップ２の内部で配線層３３に含まれる配線３３ａに接続されている。第１貫通コンタクト１２１は、第２チップ３の内部（例えばメモリピラー５５の上端５５ｂよりも上方の位置）で上層配線部１００に含まれる配線１０１Ａと接続されている。
　第２電気接続部１１２は、周辺回路２２に含まれる別のトランジスタ３１と、上層配線部１００に含まれる第２配線１０１Ｂとを電気的に接続する接続部である。すなわち、第２電気接続部１１２は、周辺回路２２に含まれるトランジスタ３１とビット線ＢＬとを電気的に接続する。第２電気接続部１１２は、第２貫通コンタクト１２２を含む。第２貫通コンタクト１２２は、導電性を有するとともに、Ｚ方向に延びている。
　第２貫通コンタクト１２２は、第２チップ３の第２絶縁部４２と、第１チップ２の第１絶縁部２３の少なくとも一部とを貫通している。第２貫通コンタクト１２２は、ソース線ＳＬよりも下方からメモリピラー５５の上端５５ｂよりも上方までＺ方向に延びて、周辺回路２２のトランジスタ３１と、ビット線ＢＬとを電気的に接続する。第２貫通コンタクト１２２は、第１チップ２の内部で配線層３３に含まれる配線３３ａに接続されている。第２貫通コンタクト１２２は、第２チップ３の内部（例えばメモリピラー５５の上端５５ｂよりも上方の位置）で上層配線部１００に含まれる配線１０１Ｂと接続されている。
　第３電気接続部１１３は、周辺回路２２に含まれるさらに別のトランジスタ３１と、上層配線部１００に含まれる第３配線１０１Ｃとを電気的に接続する接続部である。すなわち、第３電気接続部１１３は、周辺回路２２に含まれるトランジスタ３１とパッド４４とを接続する。第３電気接続部１１３は、第３貫通コンタクト１２３を含む。第３貫通コンタクト１２３を含む。第３貫通コンタクト１２３は、導電性を有するとともに、Ｚ方向に延びている。
　第３貫通コンタクト１２３は、第２チップ３の第２絶縁部４２と、第１チップ２の第１絶縁部２３の少なくとも一部とをＺ方向に貫通している。第３貫通コンタクト１２３は、第１チップ２の内部で配線層３３に含まれる配線３３ａに接続されている。第３貫通コンタクト１２３は、第２チップ３の内部（例えばメモリピラー５５の上端５５ｂよりも上方の位置）で上層配線部１００に含まれる配線１０１Ｃと接続されている。
　＜７．その他の構成＞
　図３および図７に示すように、本実施形態では、第１チップ２と第２チップ３とを貼合するための銅パッドが存在しない。言い換えると、ソース線ＳＬと半導体基板２１との間には、銅パッドが存在しない。
　＜８．製造方法＞
　次に、半導体記憶装置１の製造方法について説明する。
　図９は、半導体記憶装置１の製造方法の流れを示す図である。図１０Ａ～図１０Ｐは、半導体記憶装置１の製造方法を説明するための図である。
　まず、半導体基板２０１上に絶縁層２０２が形成される。次に、絶縁層２０２の上に、犠牲層２０３と絶縁層６２とが交互に積層されることで、積層体２１０が形成される（図９中のＳ１０１、図１０Ａ参照）。犠牲層２０３は、例えば、窒化シリコンにより形成される。犠牲層２０３は、「第１層」の一例である。絶縁層６２は、「第２層」の一例である。
　次に、積層体２１０に、メモリピラー５５を形成するための穴であるメモリホール２１１が形成される（図９中のＳ１０２、図１０Ｂ参照）。次に、メモリホール２１１の内部に、メモリ膜７１、チャネル層７２、絶縁コア７３が順に形成される（図９中のＳ１０３、図１０Ｃ参照）。
　次に、第１キャップ部７４が形成される（図９中のＳ１０４、図１０Ｄ参照）。例えば、メモリピラー５５の第１端部２２１に位置した絶縁コア７３の端部をエッチングにより除去する。次に、絶縁コア７３の端部を除去することで生じた窪みの内部にシリコン材料を供給して窪みを埋める。次に、窪みに供給されたシリコン材料に不純物（例えばリン）をドープし、熱処理を行うことで不純物を拡散させるとともに、シリコン材料を結晶化させる。これにより、メモリピラー５５の第１端部２２１に第１キャップ部７４が形成される。
　次に、第１キャップ部７４の上にソース線ＳＬを形成する（図９中のＳ１０５、図１０Ｅ参照）。例えば、ソース線ＳＬは、積層体２１０および第１キャップ部７４の上に、タングステンまたはシリコン材料が供給され、必要な処理が行われることで形成される。次に、ソース線ＳＬを覆うように絶縁材料が供給され、ソース線ＳＬを覆う第２絶縁部４２が形成される（図９中のＳ１０６、図１０Ｆ参照）。これにより、第２チップ３が形成される。
　次に、別に準備された第１チップ２と、上述した工程で形成された第２チップ３とが貼合される（図９中のＳ１０７、図１０Ｇ参照）。例えば、第２チップ３が上下反転され、第１チップ２の第１絶縁部２３の第１表面Ｓ１と、第２チップ３の第２絶縁部４２の第２表面Ｓ２とが重ねられ、所定の温度に加熱されて加圧される。これにより、第１チップ２と第２チップ３とが貼合される。
　次に、ＣＭＰ（Chemical Mechanical Polishing）などにより第２チップ３の裏面が研磨され、第２チップ３の半導体基板２０１が除去される（図９中のＳ１０８、図１０Ｈ参照）。次に、第２キャップ部７５が形成される（図９中のＳ１０９、図１０Ｉ参照）。例えば、メモリピラー５５の第２端部２２２に位置した絶縁コア７３の端部をエッチングにより除去する。次に、絶縁コア７３の端部を除去することで生じた窪みの内部にシリコン材料を供給することで窪みを埋める。次に、窪みに供給されたシリコン材料に不純物（例えばリン）をドープし、熱処理を行うことで不純物を拡散させるとともに、シリコン材料を結晶化させる。これにより、第２キャップ部７５が形成される。次に、積層体２１０に対して上部分断部ＳＨＥが形成される。
　次に、スリミングなどの手法により積層体２１０の端部に階段部８０が形成される（図９中のＳ１１０、図１０Ｊ）。次に、階段部８０を覆う絶縁部が設けられ、階段部８０に対して複数のコンタクト８１が形成される（図９中のＳ１１１、図１０Ｋ参照）。
　次に、分断部ＳＴを形成するためのスリット２２０が積層体２１０に形成される（図９中のＳ１１２、図１０Ｌ参照）。次に、複数の犠牲層２０３が複数の導電層６１に置換される置換工程が行われる（図９中のＳ１１３、図１０Ｍ参照）。例えば、スリット２２０を通じてホットリン酸などが供給されることで積層体２１０の犠牲膜２０３が除去され、除去された空間に導電材料が供給される。これにより、複数の導電層６１を含む積層体５１が形成される。その後、スリット２２０の内部に分離部ＳＴが設けられ、積層体５１の上に絶縁部が設けられる（図９中のＳ１１４、図１０Ｎ参照）。
　次に、貫通コンタクト１２１，１２２，１２３を含む電気接続部１２０が設けられる（図９中のＳ１１５、図１０Ｏ参照）。最後に、ビット線ＢＬ、上層配線部１００に含まれる配線１０１、およびパッド４４が形成される（図９中のＳ１１６、図１０Ｐ参照）。これにより、半導体記憶装置１が製造される。
　＜９．利点＞
　比較例１として、半導体基板２１に設けられた周辺回路２２の上方に、導電層６１（ワード線ＷＬ）と絶縁層６２とを含む積層体５１が形成される例について考える。この比較例では、ソース線ＳＬは、積層体５１と半導体基板２１との間に形成される。この場合、ソース線ＳＬとメモリピラー５５との接続部の構造が複雑化する場合がある。例えば、近年の高積層化する半導体記憶装置では、積層体５１の下端部に位置するメモリピラー５５の下端部とソース線ＳＬとの接続部の形成工程が複雑化する。その結果、半導体記憶装置の製造性を低下する場合がある。
　比較例２として、周辺回路２２を含む第１チップ２とは別に、メモリセルアレイ１１を含む第２チップ３を形成し、貼合用の銅パッドを用いて第１チップ２と第２チップ３とを貼合することで半導体記憶装置を形成する例について考える。この場合、第１チップ２と第２チップ３とが貼合された後は、銅パッドの銅拡散について配慮する必要があり、高い温度での熱処理を行うことが難しくなる。このため、第１チップ２に貼合された後の第２チップ３の上端部にソース線ＳＬを形成する工程では、ポリシリコンの結晶化や不純物の拡散のための熱処理を行うことが難しく、メモリピラー５５とソース線ＳＬとの接続部の形成工程が複雑化する。その結果、半導体記憶装置の製造性を低下する場合がある。
　一方で、本実施形態の半導体記憶装置１は、半導体基板２１と、トランジスタ３１と、積層体５１と、メモリピラー５５と、ソース線ＳＬとを有する。トランジスタ３１は、半導体基板２１上に設けられている。積層体５１は、トランジスタ３１に対して、半導体基板２１とは反対側に配置されている。メモリピラー５５は、積層体５１内をＺ方向に延びている。ソース線ＳＬは、積層体５１と半導体基板２１との間に配置されている。メモリピラー５５は、ソース線ＳＬに接した下端５５ａと、下端５５ａとは反対側に位置した上端５５ｂとを有する。下端５５ａのＸ方向の幅Ｗ５５ａは、上端５５ｂのＸ方向の幅Ｗ５５ｂよりも大きい。
　このような構成によれば、積層体２１０に対してソース線ＳＬが上側に位置する状態でソース線ＳＬを形成することができる。このため、積層体２１０が高積層化される場合でも、例えば比較例１または比較例２と比べて、メモリピラー５５とソース線ＳＬとの接続部を容易に形成することができる。これにより、半導体記憶装置１の製造性の向上を図ることができる。
　本実施形態では、メモリピラー５５は、少なくとも絶縁コア７３とソース線ＳＬとの間に配置されてポリシリコンを含む第１キャップ部７４を有する。このような構成によれば、第１キャップ部７４とソース線ＳＬとの間で接続性および導電性のさらなる向上を図ることができる。これにより、半導体記憶装置１の電気的特性を向上させることができる。
　本実施形態では、ソース線ＳＬと半導体基板２１との間には、銅パッドが存在しない。このような構成によれば、銅拡散について配慮する必要が小さくなり、上記比較例２のようにソース線ＳＬと半導体基板２１との間に銅パッドが存在する場合と比べて、ソース線ＳＬの形成時または第１キャップ部７４の形成時に高い温度で熱処理を行うことができる。これにより、半導体記憶装置１の電気的特性を向上させることができる。
　本実施形態では、メモリピラー５５は、少なくとも絶縁コア７３とビット線ＢＬとの間に配置されてポリシリコンを含む第２キャップ部７５を有する。上層配線部１００は、複数の銅配線（例えば複数の配線１０１）を含む。複数の銅配線は、半導体記憶装置１のなかで第２キャップ部７５よりも上方に配置され、第２キャップ部７５よりも下方には銅配線は存在しない。このような構成によれば、第２キャップ部７５よりも下方に銅配線が存在する場合と比べて、銅拡散について配慮する必要が小さくなり、第２キャップ部７５の形成時に高い温度で熱処理を行うことができる。これにより、半導体記憶装置１の電気的特性を向上させることができる。
　本実施形態では、半導体記憶装置１は、積層体５１をＺ方向に貫通し、複数の導電層６１の各々をＹ方向に分断する分断部ＳＴをさらに備える。分断部ＳＴは、ソース線ＳＬに接した下端９０ａと、下端９０ａとは反対側に位置した上端９０ｂとを有する。下端９０ａのＹ方向の幅Ｗ９０ａは、上端９０ｂのＹ方向の幅Ｗ９０ｂよりも小さい。すなわち、分断部ＳＴは、巨視的に見れば、上側が大きくて下側が小さい。一方で、メモリピラー５５は、巨視的に見れば、上側が小さくて下側が大きい。このような構成によれば、メモリピラー５５の最大径部５５ｍと分断部ＳＴの最大幅部９０ｍとがＸ方向またはＹ方向で隣り合うことを避けることができる。このため、メモリピラー５５と分断部ＳＴとの間の距離を小さくすることができ、半導体記憶装置１の小型化を図ることができる。
　（第２実施形態）
　次に、第２実施形態について説明する。第２実施形態は、メモリピラー５５の下端部が第１キャップ部７４を有しない点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
　図１１は、第２実施形態の半導体記憶装置１Ａの一部を示す断面図である。本実施形態では、メモリピラー５５の下端部は、第１キャップ部７４を有しない。メモリピラー５５の下端部では、メモリ膜７１、チャネル層７２、および絶縁コア７３の各々がＺ方向に延びており、メモリ膜７１、チャネル層７２、および絶縁コア７３の各々がソース線ＳＬの上面６５ａに接している。本実施形態では、メモリ膜７１の下端７１ａと絶縁コア７３の下端７３ａは同じ面上に位置する。ただし、メモリ膜７１、チャネル層７２、および絶縁コア７３は、ソース線ＳＬの上面６５ａよりも下方（すなわち半導体基板２１側）には突出していない。
　このような構成によれば、第１実施形態と同様に、積層体２１０に対してソース線ＳＬが上側に位置する状態でソース線ＳＬを形成することができる。これにより、半導体記憶装置１Ａの製造性の向上を図ることができる。
　（第３実施形態）
　次に、第３実施形態について説明する。第３実施形態は、メモリピラー５５が下部ピラー２３１と上部ピラー２３２とを含む２段構成のピラーである点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。なお、本実施の形態では２段構成のピラーについて記載しているが、３段以上の構成とすることもできる。
　図１２は、第３実施形態の半導体記憶装置１Ｂの一部を示す断面図である。本実施形態では、積層体５１は、下部積層体（第１積層体）５１ａと、上部積層体（第２積層体）５１ｂと、絶縁層６２Ａとを有する。下部積層体５１ａでは、複数の導電層６１と複数の絶縁層６２とがＺ方向に１層ずつ交互に積層されている。上部積層体５１ｂは、下部積層体５１ａの上方に配置されている。上部積層体５１ｂでは、複数の導電層６１と複数の絶縁層６２とがＺ方向に１層ずつ交互に積層されている。絶縁層６２Ａは、下部積層体５１ａと上部積層体５１ｂとの間に配置されている。絶縁層６２ＡのＺ方向の厚さは、下部積層体５１ａに含まれる絶縁層６２のＺ方向の厚さよりも大きく、且つ、上部積層体５１ｂに含まれる絶縁層６２のＺ方向の厚さよりも大きい。
　メモリピラー５５は、下部ピラー２３１と、上部ピラー２３２と、接続部２３３とを含む。
　下部ピラー２３１は、下部積層体５１ａ内をＺ方向に延びている。下部ピラー２３１は、下端２３１ａと、上端２３１ｂとを有する。下端２３１ａは、メモリピラー５５の下端５５ａである。下端２３１ａは、ソース線ＳＬに接する。上端２３１ｂは、Ｚ方向において下端２３１ａとは反対側に位置する。上端２３１ｂは、後述する接続部２３３に接する。本実施形態では、下端２３１ａのＸ方向の幅Ｗ２３１ａは、上端２３１ｂのＸ方向の幅Ｗ２３１ｂよりも大きい。ここで、下端２３１ａの幅Ｗ２３１ａは、例えば、下部ピラー２３１において、下部積層体５１ａの複数の導電層６１のなかで最下層の導電層６１に対向する部分２３１ｓ１のＸ方向の幅であると定義されてよい。また、上端２３１ｂの幅Ｗ２３１ｂは、例えば、下部ピラー２３１において、下部積層体５１ａの複数の導電層６１のなかで最上層の導電層６１に対向する部分２３１ｓ２のＸ方向の幅であると定義されてよい。このため、「下部ピラー２３１の下端２３１ａのＸ方向の幅Ｗ２３１ａが、下部ピラー２３１の上端２３１ｂのＸ方向の幅Ｗ２３１ｂよりも大きい」とは、例えば、下部ピラー２３１の部分２３１ｓ１のＸ方向の幅が、下部ピラー２３１の部分２３１ｓ２のＸ方向の幅よりも大きいことを意味する。
　下部ピラー２３１は、最大外径部（最大幅部）２３１ｍと、第１部分２３１ｎ１と、第２部分２３１ｎ２とを有する。最大外径部２３１ｍは、下部ピラー２３１において外径（すなわちＸ方向またはＹ方向の幅）が最大である部分である。本実施形態では、最大外径部２３１ｍは、下部ピラー２３１のＺ方向の中央よりも下方に位置する。
　第１部分２３１ｎ１は、下端２３１ａと最大外径部２３１ｍとの間に位置し、下方に進むに従いメモリピラー５５の外径が小さくなる縮径部である。第２部分２３１ｎ２は、上端２３１ｂと最大外径部２３１ｍとの間に位置し、下方に進むに従いメモリピラー５５の外径が大きくなる拡径部である。第２部分２３１ｎ２のＺ方向の長さＬ６は、第１部分２３１ｎ１のＺ方向の長さＬ５よりも大きい。
　上部ピラー２３２は、上部積層体５１ｂ内をＺ方向に延びている。上部ピラー２３２は、下端２３２ａと、上端２３２ｂとを有する。下端２３２ａは、接続部２３３に接する。上端２３２ｂは、Ｚ方向において下端２３２ａとは反対側に位置する。上端２３２ｂは、メモリピラー５５の上端５５ｂである。上端２３２ｂは、ビット線ＢＬに電気的に接続される。本実施形態では、下端２３２ａのＸ方向の幅Ｗ２３２ａは、上端２３２ｂのＸ方向の幅Ｗ２３２ｂよりも大きい。ここで、下端２３２ａの幅Ｗ２３２ａは、例えば、上部ピラー２３２において、上部積層体５１ｂの複数の導電層６１のなかで最下層の導電層６１に対向する部分２３２ｓ１のＸ方向の幅であると定義されてよい。また、上端２３２ｂの幅Ｗ２３２ｂは、例えば、上部ピラー２３２において、上部積層体５１ｂの複数の導電層６１のなかで最上層の導電層６１に対向する部分２３２ｓ２のＸ方向の幅であると定義されてよい。このため、「上部ピラー２３２の下端２３２ａのＸ方向の幅Ｗ２３２ａが、上部ピラー２３２の上端２３２ｂのＸ方向の幅Ｗ２３２ｂよりも大きい」とは、例えば、上部ピラー２３２の部分２３２ｓ１のＸ方向の幅が、上部ピラー２３２の部分２３２ｓ２のＸ方向の幅よりも大きいことを意味する。
　上部ピラー２３２は、最大外径部（最大幅部）２３２ｍと、第１部分２３２ｎ１と、第２部分２３２ｎ２とを有する。最大外径部２３２ｍは、上部ピラー２３２において外径（すなわちＸ方向またはＹ方向の幅）が最大である部分である。本実施形態では、最大外径部２３２ｍは、上部ピラー２３２のＺ方向の中央よりも下方に位置する。
　第１部分２３２ｎ１は、下端２３２ａと最大外径部２３２ｍとの間に位置し、下方に進むに従いメモリピラー５５の外径が小さくなる縮径部である。第２部分２３２ｎ２は、上端２３２ｂと最大外径部２３２ｍとの間に位置し、下方に進むに従いメモリピラー５５の外径が大きくなる拡径部である。上部ピラー２３２において、第２部分２３２ｎ２のＺ方向の長さＬ８は、第１部分２３２ｎ１のＺ方向の長さＬ７よりも大きい。
　そして本実施形態では、下部ピラー２３１の下端２３１ａのＸ方向の幅Ｗ２３１ａは、上部ピラー２３２の上端２３２ｂのＸ方向の幅Ｗ２３２ｂよりも大きい。ここで、「下部部ピラー２３１の下端２３１ａのＸ方向の幅Ｗ２３１ａが、上部ピラー２３２の上端２３２ｂのＸ方向の幅Ｗ２３２ｂよりも大きい」とは、例えば、下部ピラー２３１の部分２３１ｓ１のＸ方向の幅が、上部ピラー２３２の部分２３２ｓ２のＸ方向の幅よりも大きいことを意味する。
　接続部２３３は、絶縁層６２Ａ内に設けられている。接続部２３３は、下部ピラー２３１と上部ピラー２３２との間に配置されている。接続部２３３では、メモリピラー５５の外径（例えばＸ方向またはＹ方向の幅）が下部ピラー２３１および上部ピラー２３２と比べて拡大されている。なお、接続部２３３が省略され、下部ピラー２３１と上部ピラー２３２とが直接に接続されてもよい。
　このような構成によれば、分断部ＳＴは、巨視的に見れば、上側が大きくて下側が小さい。一方で、メモリピラー５５は、巨視的に見れば、上側が小さくて下側が大きい。このため、メモリピラー５５の最大幅部５５ｍと分断部ＳＴの最大幅部９０ｍとがＺ方向で異なる高さに位置しやすい。このため、メモリピラー５５と分断部ＳＴとの間の距離を小さくすることができる。これにより、半導体記憶装置１Ｂの小型化を図ることができる。
　（第４実施形態）
　次に、第４実施形態について説明する。第４実施形態は、分断部ＳＴの下端９０ａのＹ方向の幅Ｗ９０ａが上端９０ｂのＹ方向の幅Ｗ９０ｂよりも大きい点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
　図１３は、第４実施形態の半導体記憶装置１Ｃの一部を示す断面図である。本実施形態では、分断部ＳＴは、下端９０ａと、上端９０ｂとを有する。下端９０ａのＹ方向の幅Ｗ９０ａは、上端９０ｂのＹ方向の幅Ｗ９０ｂよりも大きい。本実施形態では、分断部ＳＴの最大幅部９０ｍは、分断部ＳＴのＺ方向の中央よりも下方に位置する。また、第２部分９０ｎ２のＺ方向の長さＬ４は、第１部分９０ｎ１のＺ方向の長さＬ３よりも大きい。
　図１４は、第４実施形態の半導体記憶装置１Ｃの製造方法の流れを示す図である。本実施形態では、第１チップ２と第２チップ３との貼合が行われる前に、第２チップ３において、分断部ＳＴが設けられるスリット２２０が形成される工程（図１４中のＳ１１２）と、犠牲層２０３を導電層６１に置換する置換工程（図１４中のＳ１１３）と、スリット２２０の内部に分断部ＳＴが形成される工程（図１４中のＳ１１４参照）が行われる。このため、半導体記憶装置１Ｃの完成品で見た場合、分断部ＳＴは逆テーパ状に形成される。なお、ソース線ＳＬの形成工程（Ｓ１０５）は、分断部ＳＴの形成工程（Ｓ１１４）の後に行われることに代えて、分断部ＳＴ用のスリット２２０の形成工程（Ｓ１１２）の前に行われてもよい。
　このような構成によれば、第１実施形態と同様に、積層体２１０に対してソース線ＳＬが上側に位置する状態でソース線ＳＬを形成することができる。これにより、半導体記憶装置１Ｃの製造性の向上を図ることができる。
　（第５実施形態）
　次に、第５実施形態について説明する。第５実施形態は、積層体５１が階段部８０を有しない点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
　図１５は、第５実施形態の半導体記憶装置１Ｄの一部を示す断面図である。本実施形態では、複数の導電層６１のＸ方向の長さは同じである。本実施形態では、複数のコンタクト８１は、導電層６１をＺ方向に貫通する穴に通され、接続先でない導電層６１との間に絶縁性を保ちながらＺ方向に延びている。複数のコンタクト８１は、Ｚ方向に延びており、互いにＺ方向の長さが異なる。各コンタクト８１の下端は、接続先の導電層６１に接している。
　このような構成によれば、第１実施形態と同様に、積層体２１０に対してソース線ＳＬが上側に位置する状態でソース線ＳＬを形成することができる。これにより、半導体記憶装置１Ｄの製造性の向上を図ることができる。
　（第６実施形態）
　次に、第６実施形態について説明する。第６実施形態は、積層体５１の端部に代えて、積層体５１の中央部に階段部８０が設けられた点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同様である。
　図１６は、第６実施形態の半導体記憶装置１の一部を模式的に平面図である。本実施形態では、積層体５１は、第１プレーンＰＬ１（第１領域）と、第２プレーンＰＬ２（第２領域）とを有する。第１プレーンＰＬ１および第２プレーンＰＬ２の各々は、Ｚ方向に積層された複数の導電層６１および複数の絶縁層６２を有する。
　本実施形態では、積層体５１のＸ方向の中央部に階段部８０が設けられている。言い換えると、階段部８０は、第１プレーンＰＬ１のなかで第２プレーンＰＬ２に隣接する端部と、第２プレーンＰＬ２のなかで第１プレーンＰＬ１に隣接する端部とに設けられている。第１プレーンＰＬ１および第２プレーンＰＬ２の各々において、階段部８０は、積層体５１の一部のみに設けられている。第１プレーンＰＬ１と第２プレーンＰＬ２とは、電気的に分断されていてもよく、階段部８０を外れた領域で互いに電気的に接続されていてもよい。
　図１７は、図１６に示された半導体記憶装置１のＦ１７－Ｆ１７線に沿う断面図である。本実施形態では、上述したように、積層体５１のＸ方向の中央部に階段部８０が設けられている。複数のコンタクト８１は、階段部８０の上方に対応するように、積層体５１のＸ方向の中央部に設けられている。複数のコンタクト８１は、互いにＺ方向の長さが異なる。各コンタクト８１の下端は、対応する導電層６１のテラス部に接している。
　例えば、複数のコンタクト８１は、第１コンタクト８１Ａと、第２コンタクト８１Ｂと、第３コンタクト８１Ｃとを含む。第１コンタクト８１Ａは、第１導電層６１Ａのテラス部に対応して設けられ、第１導電層６１Ａのテラス部に接する。第２コンタクト８１Ｂは、第１コンタクト８１Ａよりも下方に長く延びている。第２コンタクト８１Ｂは、第２導電層６１Ｂのテラス部に対応して設けられ、第２導電層６１Ｂのテラス部に接する。第３コンタクト８１Ｃは、第２コンタクト８１Ｂよりも下方に長く延びている。第３コンタクト８１Ｃは、第３導電層６１Ｃのテラス部に対応して設けられ、第３導電層６１Ｃのテラス部に接する。
　このような構成によれば、第１実施形態と同様に、積層体２１０に対してソース線ＳＬが上側に位置する状態でソース線ＳＬを形成することができる。これにより、半導体記憶装置１Ｄの製造性の向上を図ることができる。
　以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、基板と、トランジスタと、積層体と、柱状体と、ソース線とを有する。前記トランジスタは、前記基板上に設けられている。前記積層体は、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層されている。前記柱状体は、絶縁コアと、チャネル層と、メモリ膜とを含む。前記ソース線は、前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びている。前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有する。前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きい。このような構成によれば、製造性の向上を図ることができる。
　以下、いくつかの半導体記憶装置、および半導体記憶装置の製造方法を付記する。
［１］
　基板と、
　前記基板上に設けられたトランジスタと、
　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
　前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
　を備え、
　前記柱状体は、前記ソース線ＳＬに接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きい、
　半導体記憶装置。
［２］．［１］に記載の半導体記憶装置において、
　前記ソース線は、前記積層体に向いた表面を有し、
　前記メモリ膜は、前記柱状体内を前記第１方向に延びて前記ソース線の前記表面に接しており、前記ソース線の前記表面を超えて前記基板側には突出していない。
［３］．［１］または［２］に記載の半導体記憶装置において、
　前記柱状体は、少なくとも前記絶縁コアと前記ソース線との間に配置されてポリシリコンを含む第１接続部を有する。
［４］．［１］または［２］に記載の半導体記憶装置において、
　前記ソース線は、前記積層体に向いた表面を有し、
　前記絶縁コアは、前記柱状体内を前記第１方向に延びて前記ソース線の前記表面に接しており、前記ソース線の前記表面を超えて前記基板側には突出していない。
［５］．［１］から［４］のいずれか１つに記載の半導体記憶装置において、
　前記ソース線と前記基板との間には、銅パッドが存在しない。
［６］．［１］から［５］のいずれか１つに記載の半導体記憶装置において、
　前記ソース線は、シリコンとタングステンとのうち少なくとも一方を含む。
［７］．［１］から［６］のいずれか１つに記載の半導体記憶装置において、
　前記柱状体に対して前記ソース線とは反対側に配置され、前記第１方向および前記第２方向とは交差した第３方向に延びたビット線をさらに備え、
　前記柱状体の前記第２端は、前記ビット線に電気的に接続されている。
［８］．［７］に記載の半導体記憶装置において、
　前記トランジスタを含む周辺回路と、
　前記基板から見て前記積層体が位置する側を上方とする場合、前記ソース線よりも下方から前記柱状体の前記第２端よりも上方まで前記第１方向に延びて、前記周辺回路と前記ビット線とを電気的に接続したコンタクトと、
　をさらに備える。
［９］．［７］または［８］に記載の半導体記憶装置において、
　接続配線部をさらに備え、
　前記柱状体は、少なくとも前記絶縁コアと前記ビット線との間に配置されてポリシリコンを含む第２接続部を有し、
　前記接続配線部は、複数の銅配線を含み、
　前記複数の銅配線は、前記半導体記憶装置のなかで前記第２接続部よりも上方に配置され、前記第２接続部よりも下方には銅配線は存在しない。
［１０］．［１］から［９］のいずれか１つに記載の半導体記憶装置において、
　複数のコンタクトをさらに備え、
　前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層と前記基板との間に配置された第２ゲート電極層と、前記第２ゲート電極層と前記基板との間に配置された第３ゲート電極層とを含み、
　前記複数のコンタクトは、前記第１ゲート電極層に接した第１コンタクトと、前記第１コンタクトよりも前記基板側に長く延びて前記第２ゲート電極層に接した第２コンタクトと、前記第２コンタクトよりも前記基板側に長く延びて前記第３ゲート電極層に接した第３コンタクトとを含む。
［１１］．［１］から［１０］のいずれか１つに記載の半導体記憶装置において、
　前記積層体を前記第１方向に貫通し、前記第２方向に延び、前記複数のゲート電極層の各々を、前記第１方向および前記第２方向とは交差した第３方向に分断する分断部をさらに備え、
　前記分断部は、前記ソース線に接した第３端と、前記第１方向で前記第３端とは反対側に位置した第４端とを有し、前記第３方向における前記第３端の幅は、前記第３方向における前記第４端の幅よりも小さい。
［１２］．［１］から［１０］のいずれか１つに記載の半導体記憶装置において、
　前記積層体を前記第１方向に貫通し、前記第２方向に延び、前記複数のゲート電極層の各々を、前記第１方向および前記第２方向とは交差した第３方向に分断する分断部をさらに備え、
　前記分断部は、前記ソース線に接した第３端と、前記第１方向で前記第３端とは反対側に位置した第４端とを有し、前記第３方向における前記第３端の幅は、前記第３方向における前記第４端の幅よりも大きい。
［１３］
　基板と、
　前記基板上に設けられたトランジスタと、
　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
　前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
　を備え、
　前記ソース線は、前記積層体に向いた表面を有し、
　前記メモリ膜は、前記柱状体内を前記第１方向に延びて前記ソース線の前記表面に接しており、前記ソース線の前記表面を超えて前記基板側には突出していない、
　半導体記憶装置。
［１４］
　基板と、
　前記基板上に設けられたトランジスタと、
　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
　前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
　を備え、
　前記柱状体は、少なくとも前記絶縁コアと前記ソース線との間に配置されてポリシリコンを含む第１接続部を有した、
　半導体記憶装置。
［１５］
　基板と、
　前記基板上に設けられたトランジスタと、
　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
　を備え、
　前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きく、
　前記ソース線と前記基板との間には、銅パッドが存在しない、
　半導体記憶装置。
［１６］
　基板と、
　前記基板上に設けられたトランジスタと、
　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
　複数のコンタクトと、
　を備え、
　前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きく、
　前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層と前記基板との間に配置された第２ゲート電極層と、前記第２ゲート電極層と前記基板との間に配置された第３ゲート電極層とを含み、
　前記複数のコンタクトは、前記第１ゲート電極層に接した第１コンタクトと、前記第１コンタクトよりも前記基板側に長く延びて前記第２ゲート電極層に接した第２コンタクトと、前記第２コンタクトよりも前記基板側に長く延びて前記第３ゲート電極層に接した第３コンタクトとを含む、
　半導体記憶装置。
［１７］
　基板と、
　前記基板上に設けられたトランジスタと、
　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
　前記積層体を前記第１方向に貫通し、前記第１方向とは交差した第２方向に延び、前記複数のゲート電極層の各々を、前記第１方向および前記第２方向とは交差した第３方向に分断する分断部と、
　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
　を備え、
　前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きく、
　前記分断部は、前記ソース線に接した第３端と、前記第１方向で前記第３端とは反対側に位置した第４端とを有し、前記第３方向における前記第３端の幅は、前記第３方向における前記第４端の幅よりも小さい、
　半導体記憶装置。
［１８］
　第１チップと第２チップとを準備し、
　前記第１チップは、
　基板と、
　前記基板上に設けられたトランジスタと、
　前記トランジスタを覆う第１絶縁部と、
　を含み、
　前記第２チップは、
　複数の第１層と複数の第２層とが第１方向に１層ずつ交互に積層された積層体と、
　前記積層体内を前記第１方向に延びており、絶縁コアと、前記第１層と前記絶縁コアとの間に配置されたチャネル層と、前記第１層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
　前記ソース線を覆う第２絶縁部と、
　を含み、
　前記ソース線が前記積層体と前記第１チップとの間に位置するように前記第１絶縁部と前記第２絶縁部とを貼合する、
　ことを含む半導体記憶装置の製造方法。
［１９］．［１８］に記載の半導体記憶装置の製造方法において、
　前記第１層は、前記第１絶縁部と前記第２絶縁部とが貼合された後に導電層に置換される犠牲層である。
［２０］．［１８］に記載の半導体記憶装置の製造方法において、
　前記第１層は、導電層である。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１，１Ａ，１Ｂ，１Ｃ，１Ｄ…半導体記憶装置、２１…半導体基板（基板）、３１…トランジスタ、５１…積層体、５５…メモリピラー（柱状体）、５５ａ…下端（第１端）、５５ｂ…上端（第２端）、６１…導電層（ゲート電極層）、６２…絶縁層、７１…メモリ膜、７２…チャネル層、７３…絶縁コア、７４…第１キャップ部（第１接続部）、７５…第２キャップ部（第２接続部）、８１…コンタクト、ＳＴ…分断部、９０ａ…下端（第１端）、９０ｂ…上端（第２端）、１１１，１１２…電気接続部、１２１，１２２，１２３…貫通コンタクト（コンタクト）。

Claims (20)

  1. 　基板と、
    　前記基板上に設けられたトランジスタと、
    　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
    　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
    　前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
    　を備え、
    　前記柱状体は、前記ソース線ＳＬに接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きい、
    　半導体記憶装置。
  2. 　前記ソース線は、前記積層体に向いた表面を有し、
    　前記メモリ膜は、前記柱状体内を前記第１方向に延びて前記ソース線の前記表面に接しており、前記ソース線の前記表面を超えて前記基板側には突出していない、
    　請求項１に記載の半導体記憶装置。
  3. 　前記柱状体は、少なくとも前記絶縁コアと前記ソース線との間に配置されてポリシリコンを含む第１接続部を有した、
    　請求項１に記載の半導体記憶装置。
  4. 　前記ソース線は、前記積層体に向いた表面を有し、
    　前記絶縁コアは、前記柱状体内を前記第１方向に延びて前記ソース線の前記表面に接しており、前記ソース線の前記表面を超えて前記基板側には突出していない、
    　請求項１に記載の半導体記憶装置。
  5. 　前記ソース線と前記基板との間には、銅パッドが存在しない、
    　請求項１に記載の半導体記憶装置。
  6. 　前記ソース線は、シリコンとタングステンとのうち少なくとも一方を含む、
    　請求項１に記載の半導体記憶装置。
  7. 　前記柱状体に対して前記ソース線とは反対側に配置され、前記第１方向および前記第２方向とは交差した第３方向に延びたビット線をさらに備え、
    　前記柱状体の前記第２端は、前記ビット線に電気的に接続されている、
    　請求項１に記載の半導体記憶装置。
  8. 　前記トランジスタを含む周辺回路と、
    　前記基板から見て前記積層体が位置する側を上方とする場合、前記ソース線よりも下方から前記柱状体の前記第２端よりも上方まで前記第１方向に延びて、前記周辺回路と前記ビット線とを電気的に接続したコンタクトと、
    　をさらに備えた請求項７に記載の半導体記憶装置。
  9. 　接続配線部をさらに備え、
    　前記柱状体は、少なくとも前記絶縁コアと前記ビット線との間に配置されてポリシリコンを含む第２接続部を有し、
    　前記接続配線部は、複数の銅配線を含み、
    　前記複数の銅配線は、前記半導体記憶装置のなかで前記第２接続部よりも上方に配置され、前記第２接続部よりも下方には銅配線は存在しない、
    　請求項７に記載の半導体記憶装置。
  10. 　複数のコンタクトをさらに備え、
    　前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層と前記基板との間に配置された第２ゲート電極層と、前記第２ゲート電極層と前記基板との間に配置された第３ゲート電極層とを含み、
    　前記複数のコンタクトは、前記第１ゲート電極層に接した第１コンタクトと、前記第１コンタクトよりも前記基板側に長く延びて前記第２ゲート電極層に接した第２コンタクトと、前記第２コンタクトよりも前記基板側に長く延びて前記第３ゲート電極層に接した第３コンタクトとを含む、
    　請求項１に記載の半導体記憶装置。
  11. 　前記積層体を前記第１方向に貫通し、前記第２方向に延び、前記複数のゲート電極層の各々を、前記第１方向および前記第２方向とは交差した第３方向に分断する分断部をさらに備え、
    　前記分断部は、前記ソース線に接した第３端と、前記第１方向で前記第３端とは反対側に位置した第４端とを有し、前記第３方向における前記第３端の幅は、前記第３方向における前記第４端の幅よりも小さい、
    　請求項１に記載の半導体記憶装置。
  12. 　前記積層体を前記第１方向に貫通し、前記第２方向に延び、前記複数のゲート電極層の各々を、前記第１方向および前記第２方向とは交差した第３方向に分断する分断部をさらに備え、
    　前記分断部は、前記ソース線に接した第３端と、前記第１方向で前記第３端とは反対側に位置した第４端とを有し、前記第３方向における前記第３端の幅は、前記第３方向における前記第４端の幅よりも大きい、
    　請求項１に記載の半導体記憶装置。
  13. 　基板と、
    　前記基板上に設けられたトランジスタと、
    　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
    　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
    　前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
    　を備え、
    　前記ソース線は、前記積層体に向いた表面を有し、
    　前記メモリ膜は、前記柱状体内を前記第１方向に延びて前記ソース線の前記表面に接しており、前記ソース線の前記表面を超えて前記基板側には突出していない、
    　半導体記憶装置。
  14. 　基板と、
    　前記基板上に設けられたトランジスタと、
    　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
    　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
    　前記積層体と前記基板との間に配置され、前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
    　を備え、
    　前記柱状体は、少なくとも前記絶縁コアと前記ソース線との間に配置されてポリシリコンを含む第１接続部を有した、
    　半導体記憶装置。
  15. 　基板と、
    　前記基板上に設けられたトランジスタと、
    　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
    　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
    　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
    　を備え、
    　前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きく、
    　前記ソース線と前記基板との間には、銅パッドが存在しない、
    　半導体記憶装置。
  16. 　基板と、
    　前記基板上に設けられたトランジスタと、
    　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
    　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
    　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
    　複数のコンタクトと、
    　を備え、
    　前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きく、
    　前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層と前記基板との間に配置された第２ゲート電極層と、前記第２ゲート電極層と前記基板との間に配置された第３ゲート電極層とを含み、
    　前記複数のコンタクトは、前記第１ゲート電極層に接した第１コンタクトと、前記第１コンタクトよりも前記基板側に長く延びて前記第２ゲート電極層に接した第２コンタクトと、前記第２コンタクトよりも前記基板側に長く延びて前記第３ゲート電極層に接した第３コンタクトとを含む、
    　半導体記憶装置。
  17. 　基板と、
    　前記基板上に設けられたトランジスタと、
    　前記トランジスタに対して前記基板とは反対側に配置され、複数のゲート電極層と複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
    　前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
    　前記積層体を前記第１方向に貫通し、前記第１方向とは交差した第２方向に延び、前記複数のゲート電極層の各々を、前記第１方向および前記第２方向とは交差した第３方向に分断する分断部と、
    　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
    　を備え、
    　前記柱状体は、前記ソース線に接した第１端と、前記第１方向で前記第１端とは反対側に位置した第２端とを有し、前記第２方向における前記第１端の幅は、前記第２方向における前記第２端の幅よりも大きく、
    　前記分断部は、前記ソース線に接した第３端と、前記第１方向で前記第３端とは反対側に位置した第４端とを有し、前記第３方向における前記第３端の幅は、前記第３方向における前記第４端の幅よりも小さい、
    　半導体記憶装置。
  18. 　第１チップと第２チップとを準備し、
    　前記第１チップは、
    　基板と、
    　前記基板上に設けられたトランジスタと、
    　前記トランジスタを覆う第１絶縁部と、
    　を含み、
    　前記第２チップは、
    　複数の第１層と複数の第２層とが第１方向に１層ずつ交互に積層された積層体と、
    　前記積層体内を前記第１方向に延びており、絶縁コアと、前記第１層と前記絶縁コアとの間に配置されたチャネル層と、前記第１層と前記チャネル層との間に配置されたメモリ膜とを含む、柱状体と、
    　前記第１方向とは交差した第２方向に少なくとも延びたソース線と、
    　前記ソース線を覆う第２絶縁部と、
    　を含み、
    　前記ソース線が前記積層体と前記第１チップとの間に位置するように前記第１絶縁部と前記第２絶縁部とを貼合する、
    　ことを含む半導体記憶装置の製造方法。
  19. 　前記第１層は、前記第１絶縁部と前記第２絶縁部とが貼合された後に導電層に置換される犠牲層である、
    　請求項１８に記載の半導体記憶装置の製造方法。
  20. 　前記第１層は、導電層である、
    　請求項１８に記載の半導体記憶装置の製造方法。
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