KR20170072607A - 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지 - Google Patents

씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지 Download PDF

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Abstract

메모리 장치는 반도체 기판, 반도체 기판의 제1 면 상에 형성되고 제1 트랜지스터를 포함하는 주변 회로, 주변 회로 상에 형성되는 제1 배선층, 제1 배선층 상에 형성되는 베이스층, 베이스층 상에 형성되는 메모리 셀 어레이, 및 메모리 셀 어레이 상에 형성되는 제2 배선층을 포함한다. 제2 배선층은 제1 전압을 공급하는 제1 전원 배선, 제2 전압을 공급하는 제2 전원 배선, 및 제1 트랜지스터와 전기적으로 연결되고 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능한 제1 배선을 포함한다.

Description

씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지{MEMORY DEVICE HAVING COP STRUCTURE AND MEMORY PACKAGE INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 씨오피(COP: cell over periphery) 구조의 메모리 장치 및 상기 메모리 장치를 포함하는 메모리 패키지에 관한 것이다.
최근, 반도체 장치의 고집적화를 위해 기판의 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 상기 기판의 상면으로부터 연장하는 수직 채널이 배치될 수 있으며, 상기 수직 채널 주위로 게이트 라인들 및 절연막들이 반복적으로 적층될 수 있다.
이와 같이 메모리 장치의 사이즈를 감소하기 위하여 수직형 구조를 채용하더라도, 메모리 어레이를 구동하기 위한 주변 회로 및 외부 장치와의 전기적 연결을 위한 인터페이스로 인하여 메모리 장치의 사이즈 축소가 제한될 수 있다.
본 발명의 일 목적은 사이즈가 감소되면서도 설계 변경이 용이한 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 장치를 포함하는 메모리 패키지를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 반도체 기판, 상기 반도체 기판의 제1 면 상에 형성되고 제1 트랜지스터를 포함하는 주변 회로, 상기 주변 회로 상에 형성되는 제1 배선층, 상기 제1 배선층 상에 형성되는 베이스층, 상기 베이스층 상에 형성되는 메모리 셀 어레이, 및 상기 메모리 셀 어레이 상에 형성되는 제2 배선층을 포함한다. 상기 제2 배선층은 제1 전압을 공급하는 제1 전원 배선, 제2 전압을 공급하는 제2 전원 배선, 및 상기 제1 트랜지스터와 전기적으로 연결되고 상기 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능한 제1 배선을 포함한다.
일 실시예에서, 상기 제1 및 제2 전원 배선들은 제1 방향으로 연장되고 서로 이격되도록 배치될 수 있다. 상기 제1 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 배치될 수 있다.
일 실시예에서, 상기 제1 전원 배선, 상기 제2 전원 배선 및 상기 제1 배선은 동일 평면 상에 형성될 수 있다.
일 실시예에서, 상기 제1 배선은 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 장치는 상기 제1 배선층 내의 절연막의 일부를 관통하여 형성되는 제1 콘택 및 제2 콘택을 더 포함할 수 있다.
상기 제1 콘택은 상기 제1 트랜지스터의 게이트 전극과 상기 제1 배선층 내의 제2 배선을 전기적으로 연결할 수 있다. 상기 제2 콘택은 상기 제1 배선과 상기 제2 배선을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 주변 회로는 제2 트랜지스터를 더 포함할 수 있다. 상기 제2 배선층은, 상기 제2 트랜지스터와 전기적으로 연결되고 상기 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능한 제2 배선을 더 포함할 수 있다.
일 실시예에서, 상기 주변 회로는 제2 트랜지스터를 더 포함할 수 있다. 상기 제2 배선층은, 상기 제1 전원 전압을 공급하는 제3 전원 배선, 및 상기 제2 트랜지스터와 전기적으로 연결되고 상기 제2 및 제3 전원 배선들 중 하나와 전기적으로 연결 가능한 제2 배선을 더 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제3 전원 배선들은 제1 방향으로 연장되고 서로 이격되도록 배치될 수 있다. 상기 제1 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 배치되고, 상기 제2 배선은 상기 제2 전원 배선과 상기 제3 전원 배선 사이에 배치될 수 있다.
일 실시예에서, 상기 베이스층은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다.
일 실시예에서, 상기 베이스층은 복수의 베이스층 패턴들로 물리적으로 분리되고, 상기 복수의 베이스층 패턴들 각각은 p형 웰(p-type well)로서 제공될 수 있다.
일 실시예에서, 상기 메모리 셀 어레이는 복수의 수직형 낸드 플래시 메모리 셀들을 포함할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이는 수직 방향으로 연장하여 형성되는 복수의 채널들, 및 상기 복수의 채널들의 외측벽 상에 구비되며 상기 수직 방향을 따라 순차적으로 서로 이격되도록 배치되는 복수의 게이트 라인들을 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 패키지는 베이스 기판 및 상기 베이스 기판 상에 적층되는 복수의 메모리 칩들을 포함한다. 상기 복수의 메모리 칩들 각각은, 반도체 기판, 상기 반도체 기판의 제1 면 상에 형성되고 제1 트랜지스터를 포함하는 주변 회로, 상기 주변 회로 상에 형성되는 제1 배선층, 상기 제1 배선층 상에 형성되는 베이스층, 상기 베이스층 상에 형성되는 메모리 셀 어레이, 및 상기 메모리 셀 어레이 상에 형성되는 제2 배선층을 포함한다. 상기 제2 배선층은 제1 전압을 공급하는 제1 전원 배선, 제2 전압을 공급하는 제2 전원 배선, 및 상기 제1 트랜지스터와 전기적으로 연결되고 상기 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능한 제1 배선을 포함한다.
일 실시예에서, 상기 복수의 메모리 칩들 각각은, 상기 제2 배선층 상에 또는 상기 반도체 기판의 제1 면에 대향하는 제2 면 상에 형성되는 입출력 패드들을 더 포함할 수 있다.
일 실시예에서, 상기 복수의 메모리 칩들은 상기 입출력 패드들이 형성된 면이 위를 향하도록 적층될 수 있다.
일 실시예에서, 상기 복수의 메모리 칩들 각각에 대하여, 상기 입출력 패드들은 상기 반도체 기판의 일 모서리에 인접하여 배열될 수 있다. 상기 복수의 메모리 칩들은 상기 입출력 패드들이 노출되도록 계단 형태로 적층될 수 있다.
일 실시예에서, 상기 복수의 메모리 칩들은 본딩 와이어를 통하여 상기 베이스 기판과 전기적으로 연결될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치를 제조하는데 있어서, 반도체 기판의 제1 면 상에 제1 트랜지스터를 포함하는 주변 회로를 형성한다. 상기 주변 회로 상에 제1 배선층을 형성한다. 상기 제1 배선층 상에 베이스층을 형성한다. 상기 베이스층 상에 메모리 셀 어레이를 형성한다. 상기 메모리 셀 어레이 상에 제2 배선층을 형성한다. 상기 제2 배선층을 형성하는데 있어서, 제1 전압을 공급하는 제1 전원 배선을 형성하고, 제2 전압을 공급하는 제2 전원 배선을 형성하며, 상기 제1 트랜지스터와 전기적으로 연결되고 상기 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능하도록 제1 배선을 형성한다.
상기와 같은 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 패키지는, 반도체 기판 상에 주변 회로를 형성하고 상기 주변 회로 상에 메모리 셀 어레이를 적층하는 씨오피 구조를 채용하여 사이즈가 감소될 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 패키지는, 상기 주변 회로에 포함되는 트랜지스터와 전기적으로 연결되는 배선을 상기 메모리 셀 어레이 상의 상부 배선층 내에 형성하고 상기 배선이 전원 배선들 중 하나와 전기적으로 연결 가능하도록 구현함으로써, 상기 상부 배선층 내의 배선 연결 변경만으로 상기 트랜지스터에 제공되는 전원 옵션을 효율적으로 선택할 수 있다. 따라서, 설계 변경을 효율적으로 수행할 수 있으며 설계 변경에 따른 메모리 장치의 제조 시간이 단축될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다.
도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 4는 도 3의 메모리 셀 영역에 형성되는 수직형 낸드 플래시의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 5, 6, 7, 8 및 9는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다.
도 11은 도 10의 I-I' 라인을 따라 절단한 단면도이다.
도 12는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다.
도 13은 도 12의 II-II' 라인을 따라 절단한 단면도이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다.
도 15는 도 14의 III-III' 라인을 따라 절단한 단면도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 17 및 18은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도들이다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(USF: universal flash storage)를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 사시도이다.
본 명세서에서, 반도체 기판의 제1 면(예를 들어, 상면)에 실질적으로 수직한 방향을 제1 방향(D1), 상기 반도체 기판의 제1 면에 실질적으로 평행하면서 서로 교차하는 두 방향들을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 도면 상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1을 참조하면, 메모리 장치(10)는 주변 회로 영역(PCR: peripheral circuit region) 및 메모리 셀 영역(MCR: memory cell region)을 포함하며, 입출력 패드들(IOPAD)을 더 포함할 수 있다.
주변 회로 영역(PCR)은 반도체 기판(20), 반도체 기판(20)의 제1 면(예를 들어, 상면) 상에 형성되고 제1 트랜지스터(TR)를 포함하는 주변 회로(미도시), 및 상기 주변 회로 상에 형성되는 제1 배선층(30)을 포함할 수 있다. 메모리 셀 영역(MCR)은 제1 배선층(30) 상에 형성되는 베이스층(40), 베이스층(40) 상에 형성되는 메모리 셀 어레이(MCA), 및 메모리 셀 어레이(MCA) 상에 형성되는 제2 배선층(50)을 포함할 수 있다. 입출력 패드들(IOPAD)은 제2 배선층(50) 상에 형성될 수 있다.
제2 배선층(50)은 제1 전원 배선(52), 제2 전원 배선(54) 및 제1 배선(56)을 포함하며, 제1 연결 배선(58)을 더 포함할 수 있다.
제1 전원 배선(52)은 제1 전압을 공급하고, 제2 전원 배선(54)은 상기 제1 전압과 다른 제2 전압을 공급한다. 예를 들어, 상기 제1 전압은 전원 전압(즉, Vdd 전압)일 수 있고, 상기 제2 전압은 접지 전압(즉, Vss 전압)일 수 있다.
제1 배선(56)은 제1 트랜지스터(TR)와 전기적으로 연결된다. 예를 들어, 도 3을 참조하여 후술하는 것처럼, 제1 배선(56)은 배선층들(30, 50)을 관통하여 형성되는 적어도 하나의 콘택을 통해 제1 트랜지스터(TR)의 게이트 전극과 전기적으로 연결될 수 있다.
제1 배선(56)은 제1 및 제2 전원 배선들(52, 54) 중 하나와 전기적으로 연결 가능하도록 형성된다. 예를 들어, 도 1에 도시된 것처럼, 제1 배선(56)은 제1 연결 배선(58)을 통해 제1 전원 배선(52)과 전기적으로 연결될 수 있으며, 제1 트랜지스터(TR)는 상기 제1 전압을 제공받을 수 있다. 다른 예에서, 도시하지는 않았지만, 제1 배선(56)은 제2 연결 배선(미도시)을 통해 제2 전원 배선(54)과 연결될 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)는, 반도체 기판(20) 상에 상기 주변 회로를 형성하고 상기 주변 회로 상에 메모리 셀 어레이(MCA)를 적층하는 씨오피(COP: cell over periphery) 구조를 채용함으로써, 메모리 장치(10)의 사이즈가 감소될 수 있다. 또한, 본 발명의 실시예들에 따른 메모리 장치(10)는, 상기 주변 회로에 포함되는 트랜지스터(TR)와 전기적으로 연결되는 배선(56)을 메모리 셀 어레이(MCA) 상의 제2 배선층(50) 내에 형성하고 배선(56)이 전원 배선들(52, 54) 중 하나와 전기적으로 연결 가능하도록 구현함으로써, 설계 변경을 효율적으로 수행할 수 있으며 설계 변경에 따른 메모리 장치(10)의 제조 시간이 단축될 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다. 도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 2 및 3을 참조하면, 메모리 장치는 기판(100) 상에 주변 회로 구조물이 형성되는 주변 회로 영역(PCR) 및 상기 주변 회로 구조물 상에 메모리 셀 구조물이 형성되는 메모리 셀 영역(MCR)을 포함할 수 있다.
본 발명의 실시예들에 따른 메모리 장치는 비휘발성 메모리 장치일 수 있고, 상기 비휘발성 메모리 장치는 상기 주변 회로 구조물 상에 상기 메모리 셀 구조물이 적층된 씨오피 구조를 가질 수 있다. 상기 메모리 셀 구조물은 반도체 기판의 제1 면(예를 들어, 상면)에 수직한 방향, 즉 제1 방향(D1)으로 복수의 낸드 플래시 메모리 셀들이 형성되는 수직형 낸드 플래시 메모리 구조를 가질 수 있다.
설명의 편의를 위해 도 2에서는 상기 메모리 장치의 모든 구성요소들을 도시하지는 않았으며, 일부 구성요소들의 도시는 생략하였다. 예를 들면, 도 2에서는 베이스층(201), 패드들(240), 몰드 보호막(212), 제1 전원 배선(310), 제2 전원 배선(320), 제1 배선(330) 및 제1 연결 배선(332)을 도시하였으며, 나머지 구성요소들의 도시는 생략하였다.
상기 주변 회로 구조물은 기판(100) 상에 형성된 게이트 구조물(130), 소스/드레인 영역(103), 절연막들(140, 160), 콘택(145) 및 배선(150) 등을 포함할 수 있다. 절연막들(140, 160), 콘택(145) 및 배선(150) 등은 제1 배선층(도 1의 30)을 형성할 수 있다. 설명의 편의상, 상기 제1 배선층을 하부 배선층이라 부를 수 있으며, 절연막들(140, 160), 콘택(145) 및 배선(150)을 각각 하부 절연막들, 하부 콘택 및 하부 배선이라 부를 수 있다.
기판(100)으로서 예를 들면, 단결정 실리콘 또는 단결정 게르마늄을 포함하는 반도체 기판을 사용할 수 있다. 게이트 구조물(130)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110) 및 게이트 전극(120)을 포함할 수 있다.
게이트 절연막 패턴(110)은 예를 들면, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 게이트 전극(120)은 예를 들면, 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다. 소스/드레인 영역(103)은 n형 또는 p형 불순물을 포함할 수 있다. 이에 따라, 기판(100) 상에는 게이트 구조물(130) 및 소스/드레인 영역(103)을 포함하는 제1 트랜지스터가 정의될 수 있다.
기판(100) 상에는 상기 제1 트랜지스터 등의 구조물들을 덮는 제1 하부 절연막(140)이 형성될 수 있다. 제1 하부 콘택(145)은 제1 하부 절연막(140)의 일부를 관통하여 게이트 전극(120)과 전기적으로 연결될 수 있다.
제1 하부 배선(150)은 제1 하부 절연막(140) 상에 배치되어, 제1 하부 콘택(145)과 전기적으로 연결될 수 있다. 제1 하부 절연막(140) 상에는 제1 하부 배선(150)을 덮는 제2 하부 절연막(160)이 형성될 수 있다. 도 3에서는 하나의 하부 배선(150)이 형성되는 것으로 도시하였으나, 도 11 및 13을 참조하여 후술하는 것처럼 복수의 하부 배선들이 서로 다른 레이어들에 분산되어 형성될 수도 있다.
제1 및 제2 하부 절연막들(140, 160)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제1 하부 콘택(145) 및 제1 하부 배선(150)은 예를 들면, 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다.
상기 메모리 셀 구조물은 상기 제1 배선층 상에 (즉, 제2 하부 절연막(160) 상에) 형성된 베이스층(201), 채널(225), 게이트 라인들(260a, 260b, 260c, 260d, 260e, 260f), 비트 라인(285), 절연막들(275, 290), 콘택(291) 및 배선들(310, 320, 330, 332) 등을 포함할 수 있다. 절연막들(275, 290), 콘택(291) 및 배선들(310, 320, 330, 332) 등은 제2 배선층(도 1의 50)을 형성할 수 있다. 설명의 편의상, 상기 제2 배선층을 상부 배선층이라 부를 수 있으며, 절연막들(275, 290), 콘택(248a) 및 배선들(310, 320, 330, 332)을 각각 상부 절연막들, 상부 콘택 및 상부 배선들이라 부를 수 있다.
베이스층(201)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 베이스층(201)은 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 이 경우, 베이스층(201)은 p형 웰(well)로서 제공될 수 있다.
채널(225)은 베이스층(201) 상에 배치되어, 베이스층(201)의 상면으로부터 제1 방향(D1)을 따라 연장할 수 있다. 채널(225)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(225)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 붕소와 같은 p형 불순물을 포함한 불순물 영역을 포함할 수도 있다.
채널(225)은 제2 방향(D2)을 따라 복수 개 배치되어 채널 열(channel row)을 형성할 수 있으며, 상기 채널 열은 제3 방향(D3)을 따라 복수 개 배치될 수 있다.
채널(225)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립막 패턴(230)이 형성될 수 있다. 매립막 패턴(230)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에서, 채널(225)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있다. 이 경우, 매립막 패턴(230)은 생략될 수 있다.
채널(225)의 외측벽 상에는 유전막 구조물(220)이 형성될 수 있다. 유전막 구조물(220)은 저면 중앙부가 개방된 컵 형상 또는 스트로우(straw) 형상을 가질 수 있다.
상세히 도시하지는 않았으나, 유전막 구조물(220)은 채널(225)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 상기 블로킹막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
유전막 구조물(220), 채널(225) 및 매립막 패턴(230) 상에는 패드(240)가 형성될 수 있다. 예를 들어, 패드(240)는 유전막 구조물(220), 채널(225) 및 매립막 패턴(230)을 캡핑(capping)하는 형상을 가질 수 있다. 패드(240)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도 2에 도시된 것처럼, 패드(240)는 상기 채널 열에 대응하여 제2 방향(D2)을 따라 복수 개 배치되어 패드 열을 형성할 수 있으며, 상기 패드 열은 제3 방향(D3)을 따라 복수 개 배치될 수 있다.
게이트 라인들(260a~260f)은 유전막 구조물(225)의 외측벽 상에 형성되어 제1 방향(D1)을 따라 서로 이격되도록 적층될 수 있다. 일 실시예에서, 게이트 라인들(260a~260f) 각각은 적어도 하나의 채널 열에 포함된 하나 이상의 채널들을 부분적으로 둘러싸면서 제2 방향(D2)으로 연장될 수 있다. 예를 들어, 도 2 및 3에 도시된 것처럼, 하나의 게이트 라인은 여섯 개의 채널들을 둘러싸며 연장할 수 있다. 다만, 상기 하나의 게이트 라인에 포함되는 상기 채널들의 개수가 이에 한정되는 것은 아니다.
게이트 라인들(260a~260f)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인들(260a~260f)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에서, 게이트 라인들(260a~260f)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
일 실시예에서, 최하부에 형성되는 게이트 라인(260a)은 그라운드 선택 라인(GSL: ground selection line)으로서 제공될 수 있으며, 최상부에 형성되는 게이트 라인(260f)은 스트링 선택 라인(SSL: string selection line)으로서 제공될 수 있다. 상기 GSL 및 상기 SSL 사이에 배치되는 게이트 라인들(260b, 260c, 260d, 260e)은 워드 라인(word line)으로서 제공될 수 있다.
이 경우, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 1개 층에 걸쳐 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 GSL 및 상기 SSL은 각각 1개 층 혹은 2개 층 구조를 가지며, 상기 워드 라인은 4개, 8개 혹은 16개 층과 같은 2n개 층의 구조를 가질 수도 있다. 게이트 라인들(260)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치(즉, 상기 수직형 낸드 플래시 메모리)의 집적도를 고려하여 결정될 수 있다.
제1 방향(D1)을 따라 인접하는 게이트 라인들(260a~260f) 사이에는 층간 절연막들(202a, 202b, 202c, 202d, 202e, 202f, 202g)이 형성될 수 있다. 층간 절연막들(202a~202g)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막들(202a~202g)에 의해 게이트 라인들(260a~260f)이 제1 방향(D1)을 따라 서로 절연될 수 있다.
최상층 층간 절연막(202g), 패드(240), 제1 상부 콘택(248a) 및 비트 라인 콘택(280) 상에는 제1 상부 절연막(275)이 형성될 수 있다.
비트 라인 콘택(280)은 제1 상부 절연막(275)을 관통하여 패드(240)와 전기적으로 연결될 수 있다. 비트 라인 콘택(280)이 복수 개 형성되어 채널(225) 또는 패드(240)의 배열에 상응하는 어레이가 정의될 수 있다.
비트 라인(285)은 제1 상부 절연막(275) 상에 배치되어, 비트 라인 콘택(280)과 전기적으로 연결될 수 있다. 예를 들면, 비트 라인(285)은 제3 방향(D3)을 따라 연장되어 복수의 비트 라인 콘택들(280)과 전기적으로 연결될 수 있다.
일 실시예에서, 베이스층(201)의 측부 상에 몰드 보호막(212)이 형성될 수 있다. 제1 상부 콘택(248a)은 몰드 보호막(212), 베이스층(201) 및 제2 하부 절연막(160)의 일부를 관통하여 제1 하부 배선(150)과 전기적으로 연결될 수 있다. 제1 상부 콘택(248a)의 측벽 상에는 절연막 패턴(241a)이 형성될 수 있다.
제1 플러그(291)는 제1 상부 절연막(275)을 관통하여 제1 상부 콘택(248a)과 전기적으로 연결될 수 있다. 제1 상부 배선(330)은 제1 상부 절연막(275) 상에 형성되어 제1 플러그(291) 및 제1 상부 콘택(248a)과 전기적으로 연결될 수 있다. 제1 상부 절연막(275) 상에는 제1 상부 배선(330)을 덮는 제2 상부 절연막(290)이 형성될 수 있다.
본 발명의 실시예들에 따른 메모리 장치에서, 상기 제1 트랜지스터는 주변 회로 영역(PCR)에서 논리 소자를 구현하는데 이용될 수 있다. 예를 들어, 상기 메모리 장치를 구동하기 위한 다양한 구성요소들이 주변 회로 영역(PCR)에 형성될 수 있고, 각 구성요소는 OR, AND, NOR, NAND 게이트들과 같은 다양한 논리 소자를 포함할 수 있으며, 상기 제1 트랜지스터는 제1 논리 소자에 포함될 수 있다. 예를 들어, 상기 제1 트랜지스터는 상기 제1 논리 소자의 제1 입력 단자와 연결될 수 있다. 또한, 상기 제1 트랜지스터는 콘택들(145, 248a), 제1 하부 배선(150) 및 제1 플러그(291)를 통해 제1 상부 배선(330)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 전원 배선(310), 제2 전원 배선(320), 제1 상부 배선(330) 및 제1 연결 배선(332)은 제1 상부 절연막(275) 상의 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 및 제2 전원 배선들(310, 320)은 제2 방향(D2)으로 연장되고 서로 이격되도록 배치될 수 있고, 제1 상부 배선(330)은 제1 전원 배선(310)과 제2 전원 배선(320) 사이에 배치될 수 있다. 제1 연결 배선(332)은 제1 전원 배선(310)과 제1 상부 배선(330)을 전기적으로 연결할 수 있다. 도시하지는 않았지만, 상기 메모리 장치는 제1 연결 배선(332) 대신에 제2 전원 배선(320)과 제1 상부 배선(330)을 전기적으로 연결하는 제2 연결 배선을 포함할 수도 있다.
상술한 것처럼, 본 발명의 실시예들에 따른 메모리 장치는, 상기 주변 회로에 포함되는 상기 제1 트랜지스터와 전기적으로 연결되는 제1 상부 배선(330)을 상기 제2 배선층 내에 형성할 수 있다. 이 경우, 제1 상부 배선(330)과 전원 배선들(310, 320) 중 하나를 전기적으로 연결하는 연결 배선의 배치 변경만으로, 제1 상부 배선(330)을 통해 상기 제1 트랜지스터에 제공되는 전원 옵션(power option)을 효율적으로 선택할 수 있다. 예를 들어, 제1 상부 배선(330)을 전원 배선들(310, 320) 중 하나와 전기적으로 연결 가능하도록 구현함으로써, 과도한 설계 변경 없이 상기 제1 트랜지스터에 상기 제1 전압(예를 들어, 전원 전압) 및 상기 제2 전압(예를 들어, 접지 전압) 중 하나를 제공하도록 선택할 수 있다. 따라서, 메모리 장치의 설계 변경을 효율적으로 수행할 수 있으며, 설계 변경에 따른 메모리 장치의 제조 시간이 단축될 수 있다.
도 4는 도 3의 메모리 셀 영역에 형성되는 수직형 낸드 플래시의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(400)는 수직 구조를 가지는 복수의 스트링(410)들을 포함할 수 있다. 스트링(410)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(410)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11~GSLi2) 및 스트링 선택 라인들(SSL11~SSLi2)은 제2 방향(D2)으로 연장되며 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1)~WL(n))은 제2 방향(D2)으로 연장되며 제1 방향(D1) 및 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1)~BL(m))은 제3 방향(D3)으로 연장되며 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC)들은 워드 라인들(WL(1)~WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(400)를 포함하는 수직형 또는 삼차원 낸드 플래시 메모리 장치는 낸드 플래시 메모리 셀들을 포함하므로, 이차원 낸드 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(410)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 5, 6, 7, 8 및 9는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의상, 도 2 및 3에 도시된 구조물들 중 일부에 대한 제조 과정은 생략될 수 있다.
도 5를 참조하면, 기판(100) 상에 게이트 구조물들(130) 및 소스/드레인 영역들(103)을 형성할 수 있다.
기판(100)으로서 단결정 실리콘 혹은 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다. 예를 들어, 기판(100)은 실리콘 웨이퍼로부터 제조될 수 있다.
기판(100) 상에 게이트 절연막 및 게이트 전극막을 형성한 후, 이를 식각하여 게이트 절연막 패턴(110) 및 게이트 전극(120)을 형성할 수 있다. 따라서, 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110) 및 게이트 전극(120)을 포함하는 게이트 구조물(130)을 형성할 수 있다.
게이트 구조물(130)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물(130)과 인접한 기판(100) 상부에 소스/드레인 영역들(103)을 형성할 수 있다. 따라서, 게이트 구조물(130)과 각각 인접한 기판(100) 상부에 소스/드레인 영역들(103)이 형성될 수 있으며, 이들에 의해 기판(100) 상에 상기 제1 트랜지스터가 정의될 수 있다.
상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 화학 기상 증착(CVD: chemical vapor deposition) 공정, 플라즈마 강화 화학 기상 증착(PECVD: plasma enhanced CVD) 공정, 스핀 코팅 공정, 원자층 증착(ALD: atomic layer deposition) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 게이트 절연막은 기판(100) 상면에 대해 열 산화 공정을 수행하여 형성될 수도 있다. 상기 게이트 전극막은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다.
이후, 기판(100) 상에 게이트 구조물(130)을 덮는 제1 하부 절연막(140)을 형성할 수 있다. 제1 하부 절연막(140)을 관통하여 게이트 전극(120)과 접촉하는 제1 하부 콘택(145)을 형성할 수 있다.
제1 하부 절연막(140) 상에 제1 하부 콘택(145)과 전기적으로 연결되는 제1 하부 배선(150)을 형성할 수 있다. 또한, 제1 하부 절연막(140) 상에 제1 하부 배선(150)을 덮는 제2 하부 절연막(160)을 형성할 수 있다.
제1 및 제2 하부 절연막들(140, 160)은 실리콘 산화물과 같은 절연 물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다. 제1 하부 콘택(145) 및 제1 하부 배선(150)은 금속 혹은 금속 질화물을 사용하여 ALD 공정 혹은 스퍼터링 공정 등을 통해 형성될 수 있다.
도 5에서는 1층의 하부 배선층이 형성되는 것으로 도시하였으나, 도 11 및 13을 참조하여 후술하는 것처럼 추가적인 하부 절연막 및 하부 배선층들이 적층될 수도 있다.
이후, 제2 하부 절연막(160) 상에 베이스층(201)을 형성할 수 있다.
일 실시예에서, 베이스층(201)은 폴리실리콘을 사용하여 스퍼터링 공정, CVD 공정, ALD 공정, 물리 기상 증착(PVD: physical vapor deposition:) 공정 등을 통해 형성될 수 있다. 베이스층(201)은 예를 들면, p형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다. 이 경우, 베이스층(201)은 p형 웰로서 제공될 수 있다.
일 실시예에서, 베이스층(201)은 제2 하부 절연막(160) 상에 비정질 실리콘 층을 형성한 후, 열처리 또는 레이저 빔 조사에 의해 상기 비정질 실리콘 층을 단결정 실리콘 층으로 변화시킴으로써 형성될 수도 있다. 이 경우, 베이스층(201) 내의 결함이 제거되어 예를 들면, p형 웰로서의 베이스층(201)의 기능을 향상시킬 수 있다.
일 실시예에서, 베이스층(201)은 웨이퍼 본딩(wafer bonding) 공정을 통해 형성될 수 있다. 이 경우, 제2 하부 절연막(160) 상에 예를 들면, 단결정 실리콘 웨이퍼를 부착시키고 상기 웨이퍼의 상부를 부분적으로 제거 혹은 평탄화하여 베이스층(201)을 형성할 수 있다.
도 6을 참조하면, 베이스층(201) 상에 층간 절연막들(202) 및 희생막들(204)을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다.
일 실시예에서, 층간 절연막들(202)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(204)은 층간 절연막들(202)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성할 수 있다. 예를 들어, 희생막들(204)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연막들(202) 및 희생막들(204)은 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다.
희생막들(204)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 예를 들어, 상기 GSL 및 상기 SSL은 각각 1개의 층으로 형성되고, 상기 워드 라인은 4개의 층으로 형성될 수 있다. 이 경우, 도 6에 도시된 바와 같이, 희생막들(204)은 모두 6개의 층으로 적층되며 층간 절연막들(202)은 모두 7개의 층으로 적층될 수 있다. 다만, 층간 절연막들(202) 및 희생막들(204)이 적층되는 개수가 이에 한정되는 것은 아니다.
도 7을 참조하면, 상기 몰드 구조물의 측부를 제거한 후 베이스층(201) 상에 상기 몰드 구조물을 커버하는 절연막을 형성할 수 있다. 이후, 상기 절연막의 상부를 최상층의 층간 절연막(202g)이 노출될 때까지 평탄화하여 몰드 보호막(212)을 형성할 수 있다.
도 8을 참조하면, 상기 몰드 구조물을 관통하는 채널 홀들(미도시)을 형성하고, 상기 채널 홀 내부에 유전막 구조물(220), 채널(225) 및 매립막 패턴(230)을 형성할 수 있다. 유전막 구조물(220), 채널(225) 및 매립막 패턴(230) 상에 상기 채널 홀을 캡핑하는 패드(240)를 형성할 수 있다.
이후, 제1 상부 콘택(248a)을 형성할 수 있다. 예를 들면, 몰드 보호막(212), 베이스층(201) 및 제2 하부 절연막(160)을 부분적으로 식각하여 제1 하부 배선(150)을 노출시키는 관통 홀을 형성할 수 있다. 상기 관통 홀 측벽에 절연막 패턴(241a)을 형성한 후, 상기 관통 홀을 채우는 제1 상부 콘택(248a)을 형성할 수 있다.
이후, 상부 게이트 라인 컷 영역들(예를 들어, 도 15의 250) 및 게이트 라인 컷 영역(예를 들어, 도 15의 256)을 형성하고, 상기 게이트 라인 컷 영역을 통해 노출된 희생막들(204)을 제거하고, 희생막들(204)이 제거된 공간에 게이트 라인들(260a~260f)을 형성할 수 있다.
도 9를 참조하면, 최상층의 층간 절연막(202g), 제1 상부 콘택(248a) 및 비트 라인 콘택(280) 상에 제1 상부 절연막(275)을 형성할 수 있다. 제1 상부 절연막(275)은 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성될 수 있다.
이후, 제1 상부 절연막(275)을 관통하여 패드(240) 및 제1 상부 콘택(248a)과 각각 접촉하는 비트 라인 콘택(280) 및 플러그(291)를 형성할 수 있다.
이어서, 제1 상부 절연막(275) 상에 비트 라인 콘택(280)과 전기적으로 연결되는 비트 라인(285)을 형성할 수 있다. 비트 라인(285)은 제3 방향(D3)을 따라 연장되며, 복수의 비트 라인 콘택들(280)과 전기적으로 연결될 수 있다.
또한, 제1 상부 절연막(275) 상에 플러그(291)와 전기적으로 연결되는 제1 상부 배선(330)을 형성할 수 있고, 제1 상부 절연막(275) 상에 제1 전원 배선(310), 제2 전원 배선(320) 및 제1 연결 배선(332)을 형성할 수 있다. 제1 상부 배선(330)은 제1 및 제2 전원 배선들(310, 320) 중 하나와 전기적으로 연결 가능하도록 형성되고, 상기 제1 트랜지스터는 제1 상부 배선(330)을 통해 상기 제1 및 제2 전압들 중 하나를 제공받을 수 있다.
예를 들면, 제1 상부 절연막(275) 상에 금속 혹은 금속 질화물을 사용하여 상부 도전막을 형성 후, 상기 도전막을 패터닝하여 비트 라인(285) 및 배선들(310, 320, 330, 332)을 형성할 수 있다. 비트 라인(285) 및 배선들(310, 320, 330, 332)은 실질적으로 동일한 식각 공정을 통해 형성될 수 있다.
이후, 제1 상부 절연막(275) 상에 비트 라인(285) 및 배선들(310, 320, 330, 332)을 덮는 제2 상부 절연막(290)을 형성할 수 있다.
이상, 도 5 내지 9를 참조하여 배선들(310, 320, 330, 332)이 마지막 공정 단계에서 형성되는 실시예를 설명하였으나, 반드시 이에 한정되는 것은 아니다. 실시예에 따라서, 주변 회로 영역(PCR)에 대한 공정이 수행된 후에 배선들(310, 320, 330, 332)이 형성되고 이후 메모리 셀 어레이에 대한 공정이 수행될 수도 있다.
도 10은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다. 도 11은 도 10의 I-I' 라인을 따라 절단한 단면도이다.
도 10 및 11을 참조하면, 메모리 장치는 기판(100) 상에 주변 회로 구조물이 형성되는 주변 회로 영역(PCR) 및 상기 주변 회로 구조물 상에 메모리 셀 구조물이 형성되는 메모리 셀 영역(MCR)을 포함할 수 있다.
제2 트랜지스터, 제2 배선(340), 제2 연결 배선(342) 및 이와 관련된 구성요소들을 더 포함하고 제1 배선층이 복수의 레이어들을 포함하는 것을 제외하면, 도 10 및 11의 메모리 장치는 도 2 및 3의 메모리 장치와 실질적으로 동일할 수 있다.
상기 주변 회로 구조물은 기판(100) 상에 형성된 게이트 구조물들(130, 132), 소스/드레인 영역들(103, 104), 절연막들(140, 160, 162, 164), 콘택들(145, 147a, 147b, 147c) 및 배선들(150, 152a, 152b, 152c) 등을 포함할 수 있다.
게이트 구조물(132)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(112) 및 게이트 전극(122)을 포함할 수 있다. 소스/드레인 영역(104)은 n형 또는 p형 불순물을 포함할 수 있다. 이에 따라, 기판(100) 상에는 게이트 구조물(132) 및 소스/드레인 영역(104)을 포함하는 상기 제2 트랜지스터가 정의될 수 있다.
제1 하부 절연막(140) 상에는 하부 배선들(150, 152a)을 덮는 제2 하부 절연막(160)이 형성될 수 있고, 제2 하부 절연막(160) 상에는 하부 배선(152b)을 덮는 제3 하부 절연막(162)이 형성될 수 있으며, 제3 하부 절연막(162) 상에는 하부 배선(152c)을 덮는 제4 하부 절연막(164)이 형성될 수 있다. 콘택들(147a, 147b, 147c)에 의해 게이트 전극(122)과 하부 배선들(152a, 152b, 152c)이 전기적으로 연결될 수 있다. 배선 라우팅은 실시예에 따라서 다양하게 변경될 수 있다.
상기 메모리 셀 구조물은 상기 제1 배선층 상에 (즉, 제4 하부 절연막(164) 상에) 형성된 베이스층(201), 채널(225), 게이트 라인들(260a~260f), 비트 라인(285), 절연막들(275, 290), 콘택들(248a, 248b) 및 배선들(310, 320, 330, 332, 340, 342) 등을 포함할 수 있다.
제2 상부 콘택(248b)은 몰드 보호막(212), 베이스층(201) 및 제4 하부 절연막(164)의 일부를 관통하여 하부 배선(152c)과 전기적으로 연결될 수 있다. 제2 상부 콘택(248b)의 측벽 상에는 절연막 패턴(241b)이 형성될 수 있다.
제2 플러그(293)는 제1 상부 절연막(275)을 관통하여 제2 상부 콘택(248b)과 전기적으로 연결될 수 있다. 제2 상부 배선(340)은 제1 상부 절연막(275) 상에 형성되어 제2 플러그(293) 및 제2 상부 콘택(248b)과 전기적으로 연결될 수 있다.
상기 제2 트랜지스터는 콘택들(147a, 147b, 147c, 248b), 하부 배선들(152a, 152b, 152c) 및 제2 플러그(293)를 통해 제2 상부 배선(340)과 전기적으로 연결될 수 있다.
일 실시예에서, 배선들(310, 320, 330, 332, 340, 342)은 제1 상부 절연막(275) 상의 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 및 제2 전원 배선들(310, 320)은 제2 방향(D2)으로 연장되고 서로 이격되도록 배치될 수 있고, 제1 및 제2 상부 배선들(330, 340)은 제1 전원 배선(310)과 제2 전원 배선(320) 사이에 배치될 수 있다. 제2 연결 배선(342)은 제2 전원 배선(320)과 제2 상부 배선(340)을 전기적으로 연결할 수 있다. 제1 상부 배선(330)과 유사하게, 제2 상부 배선(340)을 전원 배선들(310, 320) 중 하나와 전기적으로 연결 가능하도록 구현할 수 있으며, 연결 배선의 배치 변경만으로 제2 상부 배선(340)을 통해 상기 제2 트랜지스터에 제공되는 전원 옵션을 효율적으로 선택할 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다. 도 13은 도 12의 II-II' 라인을 따라 절단한 단면도이다.
도 12 및 13을 참조하면, 메모리 장치는 기판(100) 상에 주변 회로 구조물이 형성되는 주변 회로 영역(PCR) 및 상기 주변 회로 구조물 상에 메모리 셀 구조물이 형성되는 메모리 셀 영역(MCR)을 포함할 수 있다.
제3 트랜지스터, 제3 전원 배선(350), 제3 배선(360), 제3 연결 배선(362) 및 이와 관련된 구성요소들을 더 포함하고 제1 배선층이 복수의 레이어들을 포함하는 것을 제외하면, 도 12 및 13의 메모리 장치는 도 2 및 3의 메모리 장치와 실질적으로 동일할 수 있다.
상기 주변 회로 구조물은 기판(100) 상에 형성된 게이트 구조물들(130, 134), 소스/드레인 영역들(103, 105), 절연막들(140, 160, 162, 164), 콘택들(145, 149a, 149b, 149c) 및 배선들(150, 154a, 154b, 154c) 등을 포함할 수 있다.
게이트 구조물(134)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(114) 및 게이트 전극(124)을 포함할 수 있다. 소스/드레인 영역(105)은 n형 또는 p형 불순물을 포함할 수 있다. 이에 따라, 기판(100) 상에는 게이트 구조물(134) 및 소스/드레인 영역(105)을 포함하는 상기 제3 트랜지스터가 정의될 수 있다.
제1 하부 절연막(140) 상에는 하부 배선들(150, 154a)을 덮는 제2 하부 절연막(160)이 형성될 수 있고, 제2 하부 절연막(160) 상에는 하부 배선(154b)을 덮는 제3 하부 절연막(162)이 형성될 수 있으며, 제3 하부 절연막(162) 상에는 하부 배선(154c)을 덮는 제4 하부 절연막(164)이 형성될 수 있다. 콘택들(149a, 149b, 149c)에 의해 게이트 전극(124)과 하부 배선들(154a, 154b, 154c)이 전기적으로 연결될 수 있다.
상기 메모리 셀 구조물은 상기 제1 배선층 상에 형성된 베이스층(201), 채널(225), 게이트 라인들(260a~260f), 비트 라인(285), 절연막들(275, 290), 콘택들(248a, 248c) 및 배선들(310, 320, 330, 332, 350, 360, 362) 등을 포함할 수 있다.
제3 상부 콘택(248c)은 몰드 보호막(212), 베이스층(201) 및 제4 하부 절연막(164)의 일부를 관통하여 하부 배선(154c)과 전기적으로 연결될 수 있다. 제3 상부 콘택(248c)의 측벽 상에는 절연막 패턴(241c)이 형성될 수 있다.
제3 플러그(295)는 제1 상부 절연막(275)을 관통하여 제3 상부 콘택(248c)과 전기적으로 연결될 수 있다. 제3 상부 배선(360)은 제1 상부 절연막(275) 상에 형성되어 제3 플러그(295) 및 제3 상부 콘택(248c)과 전기적으로 연결될 수 있다.
상기 제3 트랜지스터는 콘택들(149a, 149b, 149c, 248c), 하부 배선들(154a, 154b, 154c) 및 제3 플러그(295)를 통해 제3 상부 배선(360)과 전기적으로 연결될 수 있다.
일 실시예에서, 배선들(310, 320, 330, 332, 350, 360, 362)은 제1 상부 절연막(275) 상의 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 내지 제3 전원 배선들(310, 320, 350)은 제2 방향(D2)으로 연장되고 서로 이격되도록 배치될 수 있고, 제1 상부 배선(330)은 제1 전원 배선(310)과 제2 전원 배선(320) 사이에 배치될 수 있으며, 제3 상부 배선(360)은 제2 전원 배선(320)과 제3 전원 배선(350) 사이에 배치될 수 있다. 제3 연결 배선(362)은 제3 전원 배선(350)과 제3 상부 배선(360)을 전기적으로 연결할 수 있다. 제1 상부 배선(330)과 유사하게, 제3 상부 배선(360)을 전원 배선들(320, 350) 중 하나와 전기적으로 연결 가능하도록 구현할 수 있으며, 연결 배선의 배치 변경만으로 제3 상부 배선(360)을 통해 상기 제3 트랜지스터에 제공되는 전원 옵션을 효율적으로 선택할 수 있다.
도 2, 10 및 12를 참조하여 상기 메모리 셀 어레이 상의 상기 제2 배선층 내에서 상기 주변 회로의 트랜지스터와 연결되는 상부 배선들 및 전원 배선들의 예들을 설명하였으나, 상기 상부 배선들 및 상기 전원 배선들의 개수, 배치 및 구조는 실시예에 따라서 다양하게 변경될 수 있다. 예를 들어, 상기 메모리 장치의 제2 배선층은 임의의 방향으로 연장되고 서로 이격되는 복수의 전원 배선들을 포함할 수 있으며, 상기 주변 회로의 소자들과 연결되고 상기 복수의 전원 배선들과 선택적으로 연결 가능하도록 구현되는 복수의 배선들을 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 평면도이다. 도 15는 도 14의 III-III' 라인을 따라 절단한 단면도이다.
도 14 및 15를 참조하면, 메모리 장치는 기판(100) 상에 주변 회로 구조물이 형성되는 주변 회로 영역(PCR) 및 상기 주변 회로 구조물 상에 메모리 셀 구조물이 형성되는 메모리 셀 영역(MCR)을 포함할 수 있다.
베이스층이 복수의 베이스층 패턴들로 물리적으로 분리되고 채널들(225) 및 패드들(240)의 배치가 변경되는 것을 제외하면, 도 14 및 15의 메모리 장치는 도 2 및 3의 메모리 장치와 실질적으로 동일할 수 있다.
설명의 편의를 위해 도 14에서는 상기 메모리 장치의 모든 구성요소들을 도시하지는 않았으며, 일부 구성요소들의 도시는 생략하였다. 예를 들면, 도 14에서는 베이스층 패턴들(201a, 201b, 201c), 분리막 패턴(206), 불순물 영역(266), 패드들(240), 몰드 보호막(212), 제1 전원 배선(310), 제2 전원 배선(320), 제1 배선(330) 및 제1 연결 배선(332)을 도시하였으며, 나머지 구성요소들의 도시는 생략하였다.
상기 메모리 셀 구조물은 상기 제1 배선층 상에 (즉, 제2 하부 절연막(160) 상에) 형성된 제1 내지 제3 베이스층 패턴들(201a, 201b, 201c), 채널(225), 게이트 라인(260), 비트 라인(285), 절연막들(275, 290), 콘택(291) 및 배선들(310, 320, 330, 332) 등을 포함할 수 있다.
분리막 패턴(206)은 제2 방향(D2)을 따라 연장되도록 형성될 수 있다. 또한, 분리막 패턴(206)은 제3 방향(D3)을 따라 복수 개 배치되어, 베이스층(도 3의 201)이 예를 들면, 제1 내지 제3 베이스층 패턴들(201a, 201b, 201c)로 물리적으로 분리될 수 있다. 도 14 및 15에서는 세 개의 베이스층 패턴들(201a, 201b, 201c)을 예시적으로 도시하였으며, 다만 베이스층 패턴들의 개수가 이에 한정되는 것은 아니다. 분리막 패턴(206)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
일 실시예에서, 최하층의 층간 절연막(202a)은 분리막 패턴(206)과 실질적으로 일체로 병합될 수 있다. 일 실시예에서, 분리막 패턴(206) 형성을 위해 별도로 상기 분리막을 형성하지 않고, 최하층의 층간 절연막(202a)이 개구부를 채우면서 베이스층 패턴들(201a, 201b, 201c)을 덮도록 형성할 수도 있다.
베이스층 패턴들(201a, 201b, 201c)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 베이스층 패턴들(201a, 201b, 201c)은 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 이 경우, 베이스층 패턴들(201a, 201b, 201c)은 p형 웰(well)로서 제공될 수 있다.
채널(225)은 베이스층 패턴들(201a, 201b, 201c) 상에 배치되어, 베이스 층 패턴들(201a, 201b, 201c)의 상면으로부터 제1 방향(D1)을 따라 연장할 수 있다. 일 실시예에서, 채널(225)이 제2 방향(D2)을 따라 복수 개 배치되어 형성된 채널 열은 인접하는 채널들이 지그재그(zigzag)로 서로 마주볼 수 있도록 형성될 수 있다. 따라서, 베이스층 패턴들(201a, 201b, 201c)의 단위 면적당 상대적으로 많은 수의 채널들이 수용될 수 있다.
인접하는 일부의 채널 열들 사이에는 게이트 라인들(260a~260f) 및 층간 절연막들(202a~202g)을 제1 방향(D1)을 따라 관통하는 게이트 라인 컷(cut) 영역(256)이 형성될 수 있다. 게이트 라인 컷 영역(256)은 제2 방향(D2)으로 연장하는 라인 형상의 트렌치 혹은 도랑 형상을 가질 수 있다.
불순물 영역(266) 및 게이트 라인 컷 패턴(270)들은 제2 방향(D2)으로 연장하고 제3 방향(D3)을 따라 복수로 배치될 수 있다. 불순물 영역(266)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 게이트 라인 컷 패턴(270)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 도시하지는 않았지만, 불순물 영역(266) 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수도 있다.
일 실시예에서, 각 베이스층 패턴(201a, 201b, 201c) 마다 하나의 불순물 영역(266) 및 하나의 게이트 라인 컷 패턴(270)이 배치될 수 있다. 예를 들어, 도 15에 도시된 것처럼 베이스층 패턴들(201a, 201b, 201c) 각각의 중앙부에(예를 들어, 제2 베이스층 패턴(201b)의 중앙부에) 게이트 라인 컷 영역(256)을 형성할 수 있다. 이후 게이트 라인 컷 영역(256)을 통해 노출된 베이스층 패턴(201a, 201b, 201c) 상에 불순물 영역(266)을 형성하고, 불순물 영역(266) 상에 게이트 라인 컷 영역(256)을 채우는 게이트 라인 컷 패턴(270)을 형성할 수 있다.
일 실시예에서, 게이트 라인 컷 패턴(270)에 의해 게이트 라인들(260)이 공유되는 셀 블록들이 정의될 수 있다. 또한, 상기 셀 블록은 분리막 패턴(206)에 의해 서브 셀 블록으로 다시 구분될 수 있다. 따라서, 하나의 상기 셀 블록의 사이즈를 감소시킬 수 있으며, 이에 따라 보다 세분화된 동작 제어가 가능할 수 있다. 다시 말하면, 분리막 패턴(206)에 의해 상기 셀 블록들이 추가적으로 세분화될 수 있으므로, 상기 셀 블록 사이즈 증가에 따른 동작 신호 간섭 또는 디스터번스(disturbance)를 제거할 수 있으며, 상기 메모리 장치의 동작 신뢰성이 향상될 수 있다.
상부 게이트 라인 컷 영역(250) 내부에는 실리콘 산화물과 같은 절연 물질을 포함하는 상부 게이트 라인 컷 패턴(252)이 형성될 수 있다.
일 실시예에서, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 하나의 상기 셀 블록에 있어서 SSL을 분리하기 위해 제공될 수 있다. 이 경우, 상부 게이트 라인 컷 영역(250) 또는 상부 게이트 라인 컷 패턴(252)은 최상층의 층간 절연막(202g) 및 SSL(260f)을 관통하며, SSL(260f) 저면 바로 아래의 층간 절연막(202f)을 부분적으로 관통할 수 있다.
일 실시예에서, 배선들(310, 320, 330, 332)은 베이스층 패턴들(201a, 201b, 201c)마다 각각 구비될 수 있다.
실시예에 따라서, 상기 메모리 장치에 포함되는 상부 배선들 및 전원 배선들의 개수, 배치 및 구조는 다양하게 변경될 수 있다. 또한, 실시예에 따라서, 상기 메모리 장치의 제1 배선층은 복수의 레이어들을 포함할 수도 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(500)는 메모리 셀 어레이(510), 어드레스 디코더(520), 독출 및 기입부(530), 데이터 입출력부(540), 전압 생성부(550) 및 제어 로직(560)을 포함한다.
본 발명의 실시예들에 따른 메모리 장치(500)에서, 메모리 셀 어레이(510)는 메모리 셀 영역(도 1의 MCR)에 형성되고, 어드레스 디코더(520), 독출 및 기입부(530), 데이터 입출력부(540), 전압 생성부(550) 및 제어 로직(560)은 모두 주변 회로 영역(도 1의 PCR)에 형성될 수 있다.
메모리 셀 어레이(510)는 워드 라인들(WL) 및 선택 라인들을 통해 어드레스 디코더(520)에 연결될 수 있다. 예를 들어, 상기 선택 라인들은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함할 수 있다. 또한, 메모리 셀 어레이(510)는 비트 라인들(BL)을 통해 독출 및 기입부(530)에 연결될 수 있다.
메모리 셀 어레이(510)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(510)는 기판 상에 행 및 열 방향을 따라 배치된 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(510)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성될 수 있다. 예를 들어, 메모리 셀 어레이(510)는 도 4에 도시된 수직형 낸드 플래시 구조를 가질 수 있다.
어드레스 디코더(520)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(510)에 연결될 수 있다. 어드레스 디코더(520)는 제어 로직(560)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(520)는 외부로부터 어드레스(ADDR)를 수신할 수 있다.
어드레스 디코더(520)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩할 수 있다. 어드레스 디코더(520)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택할 수 있다. 어드레스 디코더(520)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함하는 선택 라인들 중 디코딩된 행 어드레스에 대응하는 선택 라인들을 선택할 수 있다.
어드레스 디코더(520)는 전압 생성부(550)로부터 수신되는 다양한 전압들을 선택된 워드 라인, 비선택된 워드 라인, 선택된 선택 라인, 그리고 비선택된 선택 라인에 전달할 수 있다.
어드레스 디코더(520)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(520)는 디코딩된 열 어드레스(DCA)를 독출 및 기입부(530)에 전달할 수 있다.
일 실시예에서, 어드레스 디코더(520)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
독출 및 기입부(530)는 비트 라인들(BL)을 통해 메모리 셀 어레이(510)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력부(540)에 연결될 수 있다. 독출 및 기입부(530)는 제어 로직(560)의 제어에 응답하여 동작할 수 있다. 독출 및 기입부(530)는 어드레스 디코더(520)로부터 디코딩된 열 어드레스(DCA)를 수신할 수 있다. 디코딩된 열 어드레스(DCA)를 이용하여, 독출 및 기입부(530)는 비트 라인들(BL)을 선택할 수 있다.
일 실시예에서, 독출 및 기입부(530)는 데이터 입출력부(540)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(510)에 기입할 수 있다. 독출 및 기입부(530)는 메모리 셀 어레이(510)로부터 데이터를 독출하고, 독출된 데이터를 데이터 입출력부(540)에 전달할 수 있다. 독출 및 기입부(530)는 메모리 셀 어레이(510)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(510)의 제2 저장 영역에 기입할 수 있다. 예를 들면, 독출 및 기입부(530)는 카피-백(copy-back) 동작을 수행할 수 있다.
일 실시예에서, 독출 및 기입부(530)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 실시예에서, 독출 및 기입부(530)는 감지 증폭기, 기입 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
데이터 입출력부(540)는 데이터 라인들(DL)을 통해 독출 및 기입부(530)에 연결될 수 있다. 데이터 입출력부(530)는 제어 로직(560)의 제어에 응답하여 동작할 수 있다. 데이터 입출력부(540)는 외부와 데이터(DATA)를 교환할 수 있다. 데이터 입출력부(540)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 독출 및 기입부(530)에 전달할 수 있다. 데이터 입출력부(540)는 독출 및 기입부(530)로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력할 수 있다. 예를 들어, 데이터 입출력부(540)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.
전압 생성부(550)는 메모리 셀 어레이(510), 어드레스 디코더(520) 및 제어 로직(560)에 연결될 수 있다. 전압 생성부(550)는 외부로부터 전원을 공급받을 수 있다. 예를 들어, 전압 생성부(550)는 외부로부터 전원 전압(Vcc) 및 접지 전압(Vss)을 공급받을 수 있다. 제어 로직(560)의 제어에 응답하여, 전압 생성부(550)는 전원 전압(Vcc) 및 접지 전압(Vss)으로부터 다양한 레벨들을 갖는 전압들을 생성할 수 있다. 예를 들어, 전압 생성부(550)는 고전압(Vpp), 프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers) 등과 같은 다양한 전압들을 생성할 수 있다.
전압 생성부(550)에 의해 생성된 전압들은 제어 로직(560)의 제어에 따라 어드레스 디코더(520) 및 메모리 셀 어레이(510)에 공급될 수 있다. 예를 들어, 프로그램 동작 시에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 어드레스 디코더(520)에 공급될 수 있다. 독출 동작 시에, 독출 전압(Vread)이 어드레스 디코더(520)에 공급될 수 있다. 소거 동작 시에, 소거 전압(Vers)이 메모리 셀 어레이(510)에 공급될 수 있다.
전압 생성부(550)에 의해 생성되는 다양한 전압들이 설명되었으나, 상술된 전압들은 전압 생성부(550)에 의해 생성되는 예시적인 전압들일 수 있다. 전압 생성부(550)에 의해 생성되는 전압들은 상술된 전압들로 한정되지 않는다.
제어 로직(560)은 어드레스 디코더(520), 독출 및 기입부(530) 및 데이터 입출력부(550)에 연결될 수 있다. 제어 로직(560)은 메모리 장치(500)의 제반 동작을 제어할 수 있다. 제어 로직(560)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 17 및 18은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도들이다.
도 17을 참조하면, 메모리 패키지(700)는 베이스 기판(710) 및 베이스 기판(710) 상에 적층되는 복수의 메모리 칩들(CHP1, CHP2, CHP3)을 포함한다.
메모리 칩들(CHP1, CHP2, CHP3) 각각은 주변 회로 영역(PCR) 및 메모리 셀 영역(MCR)을 포함할 수 있고, 입출력 패드들(IOPAD)을 더 포함할 수 있다. 주변 회로 영역(PCR)은 반도체 기판, 상기 반도체 기판의 제1 면 상에 형성되고 적어도 하나의 트랜지스터를 포함하는 주변 회로 및 상기 주변 회로 상에 형성되는 제1 배선층을 포함할 수 있다. 메모리 셀 영역(MCR)은 상기 제1 배선층 상에 형성되는 베이스층, 상기 베이스층의 상에 형성되는 메모리 셀 어레이 및 상기 메모리 셀 어레이 상에 형성되는 제2 배선층을 포함할 수 있다. 입출력 패드들(IOPAD)은 상기 제2 배선층 상에 형성될 수 있다.
메모리 칩들(CHP1, CHP2, CHP3) 각각은 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다. 구체적으로, 메모리 칩들(CHP1, CHP2, CHP3) 각각에 포함되는 상기 제2 배선층은, 상기 적어도 하나의 트랜지스터와 연결되는 적어도 하나의 상부 배선을 포함할 수 있다. 상기 상부 배선을 전원 배선들 중 하나와 전기적으로 연결 가능하도록 구현할 수 있으며, 상기 상부 배선의 연결 변경만으로 상기 상부 배선을 통해 상기 제2 트랜지스터에 제공되는 전원 옵션을 효율적으로 선택할 수 있다.
일 실시예에서, 메모리 칩들(CHP1, CHP2, CHP3)은 입출력 패드들(IOPAD)이 형성된 면이 위를 향하도록 적층될 수 있다. 예를 들어, 메모리 칩들(CHP1, CHP2, CHP3)은 상기 반도체 기판의 하면이 아래를 향하도록 적층될 수 있으며, 메모리 칩들(CHP1, CHP2, CHP3) 각각에 대하여 주변 회로 영역(PCR)이 아래쪽에 메모리 셀 영역(MCR)이 위쪽에 위치할 수 있다.
일 실시예에서, 메모리 칩들(CHP1, CHP2, CHP3) 각각에 대하여, 입출력 패드들(IOPAD)은 상기 반도체 기판의 일 모서리에 인접하여 배열될 수 있다. 이와 같이 상기 반도체 기판의 일 모서리에 인접하여 배열된 입출력 패드들이 노출되도록, 메모리 칩들(CHP1, CHP2, CHP3)은 도 17에 도시된 것처럼 계단 형태로 적층될 수 있다. 이와 같이 계단 형태로 적층된 상태에서, 메모리 칩들(CHP1, CHP2, CHP3)의 입출력 패드들(IOPAD)은 본딩 와이어(BW)를 통하여 베이스 기판(710)과 전기적으로 연결될 수 있다.
적층된 메모리 칩들(CHP1, CHP2, CHP3)과 본딩 와이어(BW)는 밀봉 부재(740)로 고정될 수 있고, 베이스 기판(710)과 메모리 칩들(CHP1, CHP2, CHP3) 사이에는 접착 부재(730)가 개재될 수 있다. 베이스 기판(710)의 하면에는 외부 장치와의 전기적인 연결을 위한 도전성 범프들(720)이 형성될 수 있다.
도 18을 참조하면, 메모리 패키지(700a)는 베이스 기판(710) 및 베이스 기판(710) 상에 적층되는 복수의 메모리 칩들(CHP1', CHP2', CHP3')을 포함한다.
입출력 패드들(IOPAD')의 배치 및 이에 따른 메모리 칩들(CHP1', CHP2', CHP3')의 적층 방식이 변경되는 것을 제외하면, 도 18의 메모리 패키지(700a)는 도 17의 메모리 패키지(700)와 실질적으로 동일할 수 있다.
메모리 칩들(CHP1', CHP2', CHP3') 각각은 주변 회로 영역(PCR) 및 메모리 셀 영역(MCR)을 포함할 수 있고, 입출력 패드들(IOPAD')을 더 포함할 수 있다. 입출력 패드들(IOPAD)은 상기 반도체 기판의 제1 면에 대향하는 제2 면(예를 들어, 하면) 상에 형성될 수 있다. 입출력 패드들(IOPAD')은 주변 회로 영역(PCR)에 형성된 관통-실리콘 비아들(TSV)을 덮도록 형성될 수 있고, 관통-실리콘 비아들(TSV)을 통해 주변 회로 영역(PCR)에 포함되는 상기 제1 배선층과 전기적으로 연결될 수 있다. 메모리 칩들((CHP1', CHP2', CHP3') 각각에 대하여, 입출력 패드들(IOPAD')은 상기 메모리 셀 어레이가 형성되는 메모리 셀 영역(MCR)의 일 부분과 수직 방향으로 중첩되도록 형성될 수 있다.
일 실시예에서, 메모리 칩들(CHP1', CHP2', CHP3')은 입출력 패드들(IOPAD')이 형성된 면이 위를 향하도록 적층될 수 있다. 예를 들어, 메모리 칩들(CHP1', CHP2', CHP3')은 상기 반도체 기판의 하면이 위를 향하도록 뒤집힌 상태로 적층될 수 있으며, 메모리 칩들(CHP1', CHP2', CHP3')의 각각에 대하여 주변 회로 영역(PCR)이 위쪽에 메모리 셀 영역(MCR)이 아래쪽에 위치할 수 있다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 19를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받을 수 있다. 비휘발성 메모리 장치들(1100)은 상술한 수직형 낸드 플래시 메모리 장치들을 포함할 수 있다. 비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 씨오피 구조 및 제2 배선층 구조를 가질 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1, CH2, CH3, ,,,. CHi)을 통하여 비휘발성 메모리 장치들(1100)에 연결될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(ECC: error correction circuit)(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 SSD 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 19에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하는 것으로 도시하였으나, 실시예에 따라서 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시하지는 않았지만, SSD 제어기(1200)는 SSD 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리를 더 포함할 수 있다. 상기 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 20은 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 20을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 메모리 제어기(2200)를 포함한다.
낸드 플래시 메모리 장치(2100)는 도 1 내지 도 16을 참조하여 설명한 바와 같이 본 발명의 실시예들에 따른 씨오피 구조 및 제2 배선층 구조를 가지도록 구현될 수 있다.
메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함할 수 있다. 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트(2010)의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제 메모리 어기(2200)의 인터페이싱을 수행할 수 있다.
일 실시예에서, eMMC(2000)의 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시예에서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트(2010)로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 예를 들어, 제1 전원 전압(Vcc, 예를 들어 약 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제2 전원 전압(Vccq, 예를 들어 약 1.8V/3.3V)은 메모리 제어기(2200)에 제공될 수 있다. 일 실시예에서, eMMC(2000)는 외부 고전압(VPP)을 옵션적으로 제공받을 수 있다.
도 21은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(USF: universal flash storage)를 나타내는 블록도이다.
도 21을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함한다.
UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 1 내지 도 16을 참조하여 설명한 바와 같이 본 발명의 실시예들에 따른 씨오피 구조 및 제2 배선층 구조를 가지도록 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 22를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어할 수 있다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어할 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받을 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장할 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장할 수 있다.
일 실시예에서, 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 16을 참조하여 설명한 바와 같이 본 발명의 실시예들에 따른 씨오피 구조 및 제2 배선층 구조를 가지도록 구현될 수 있다.
본 발명의 실시예들에 따른 메모리 장치 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 일 실시예에서, 본 발명의 실시예들에 따른 메모리 장치 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 그 제조 방법은 다양한 장치 및 시스템에 유용하게 적용될 수 있다. 특히 고속으로 동작하고 전력 감소가 요구되는 메모리 카드, SSD, 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 제1 면 상에 형성되고, 제1 트랜지스터를 포함하는 주변 회로;
    상기 주변 회로 상에 형성되는 제1 배선층;
    상기 제1 배선층 상에 형성되는 베이스층;
    상기 베이스층 상에 형성되는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이 상에 형성되는 제2 배선층을 포함하고,
    상기 제2 배선층은,
    제1 전압을 공급하는 제1 전원 배선;
    제2 전압을 공급하는 제2 전원 배선; 및
    상기 제1 트랜지스터와 전기적으로 연결되고, 상기 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능한 제1 배선을 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 전원 배선들은 제1 방향으로 연장되고 서로 이격되도록 배치되며,
    상기 제1 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 배치되는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 전원 배선, 상기 제2 전원 배선 및 상기 제1 배선은 동일 평면 상에 형성되는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 배선은 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 배선층 내의 절연막의 일부를 관통하여 형성되는 제1 콘택 및 제2 콘택을 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 콘택은 상기 제1 트랜지스터의 게이트 전극과 상기 제1 배선층 내의 제2 배선을 전기적으로 연결하고,
    상기 제2 콘택은 상기 제1 배선과 상기 제2 배선을 전기적으로 연결하는 것을 특징으로 하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 주변 회로는 제2 트랜지스터를 더 포함하고,
    상기 제2 배선층은, 상기 제2 트랜지스터와 전기적으로 연결되고 상기 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능한 제2 배선을 더 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주변 회로는 제2 트랜지스터를 더 포함하고,
    상기 제2 배선층은,
    상기 제1 전원 전압을 공급하는 제3 전원 배선; 및
    상기 제2 트랜지스터와 전기적으로 연결되고, 상기 제2 및 제3 전원 배선들 중 하나와 전기적으로 연결 가능한 제2 배선을 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 내지 제3 전원 배선들은 제1 방향으로 연장되고 서로 이격되도록 배치되며,
    상기 제1 배선은 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 배치되고, 상기 제2 배선은 상기 제2 전원 배선과 상기 제3 전원 배선 사이에 배치되는 것을 특징으로 하는 메모리 장치.
  10. 베이스 기판; 및
    상기 베이스 기판 상에 적층되는 복수의 메모리 칩들을 포함하고,
    상기 복수의 메모리 칩들 각각은,
    반도체 기판;
    상기 반도체 기판의 제1 면 상에 형성되고, 제1 트랜지스터를 포함하는 주변 회로;
    상기 주변 회로 상에 형성되는 제1 배선층;
    상기 제1 배선층 상에 형성되는 베이스층;
    상기 베이스층 상에 형성되는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이 상에 형성되는 제2 배선층을 포함하고,
    상기 제2 배선층은,
    제1 전압을 공급하는 제1 전원 배선;
    제2 전압을 공급하는 제2 전원 배선; 및
    상기 제1 트랜지스터와 전기적으로 연결되고, 상기 제1 및 제2 전원 배선들 중 하나와 전기적으로 연결 가능한 제1 배선을 포함하는 메모리 패키지.
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