KR20180052331A - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 하부 구조 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 각각이 채널영역을 정의하는 제1 홀들을 형성하는 단계; 상기 제1 물질막들 사이의 층간 공간들이 개구되도록, 상기 제1 홀들을 통해 상기 제2 물질막들을 제거하는 단계; 및 상기 제1 홀들을 통해 상기 층간 공간들을 각각 채우는 도전 패턴들을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로 도전 패턴들의 적층체를 포함하는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함하는 메모리 어레이를 포함할 수 있다. 메모리 어레이는 반도체 장치의 집적도 향상을 위해, 3차원으로 배열될 수 있다. 3차원으로 배열된 메모리 셀들은 도전 패턴들의 적층체를 통해 게이트 신호를 인가받을 수 있다. 이러한 3차원 반도체 장치의 제조 공정을 단순화하기 위한 다양한 기술들이 제안되고 있다.
본 발명의 실시 예는 제조 공정을 단순화할 수 있는 반도체 장치의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 하부 구조 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 각각이 채널영역을 정의하는 제1 홀들을 형성하는 단계; 상기 제1 물질막들 사이의 층간 공간들이 개구되도록, 상기 제1 홀들을 통해 상기 제2 물질막들을 제거하는 단계; 및 상기 제1 홀들을 통해 상기 층간 공간들을 각각 채우는 도전 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 상기 제1 홀들의 측벽들을 따라 터널 절연막들을 형성하는 단계; 및 상기 터널 절연막들 상에 각각이 상기 채널 영역으로 이용되는 채널막들을 형성하는 단계를 더 포함할 수 있다.
상기 터널 절연막들과 상기 도전 패턴들 사이의 상기 층간 공간들 각각의 내부에 링 형 공간이 정의될 수 있도록, 상기 도전 패턴들은 상기 층간 공간들의 일부 영역들을 채울 수 있다. 이 경우, 상기 터널 절연막들을 형성하는 단계 이 전, 상기 링 형 공간들 내부에 상기 도전 패턴들의 측벽들을 덮는 블로킹 절연막들을 형성하는 단계; 및 상기 블로킹 절연막들 상에 상기 링 형 공간들을 채우는 데이터 저장막들을 형성하는 단계를 더 포함할 수 있다.
상기 제1 홀들을 형성하는 단계 이전, 상기 제1 물질막들 및 상기 제2 물질막들을 블록 적층체들로 분리하는 블록 분리막, 및 상기 블록 적층체들 각각을 라인 적층체들로 분리하는 라인 분리막들을 동시에 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예는 반도체 장치의 채널 영역을 정의하는 홀을 도전패턴들의 유입 경로로 이용하므로, 도전 패턴들 유입 경로를 별도로 형성하지 않아도 된다. 따라서, 본 발명의 실시 예에 따르면, 반도체 장치의 제조 공정이 단순화될 수 있다.
도 1은 반도체 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 반도체 장치의 블록 적층체를 설명하기 위한 도면들이다.
도 3a 내지 도 3c는 본 발명의 실시 예들에 따른 블록 적층체의 제1 영역을 설명하기 위한 평면도들이다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 셀 스트링을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시 예에 따른 블록 적층체의 제2 영역을 설명하기 위한 평면도이다.
도 6은 본 발명의 실시 예에 따른 블록 적층체와 콘택 플러그들의 연결관계를 나타내는 단면도이다.
도 7a 및 도 7b는 본 발명의 실시 예들에 따른 더미 구조를 설명하기 위한 단면도들이다.
도 8a 내지 도 8e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 후술하는 실시 예에 한정되는 것은 아니다. 단지, 이하의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 메모리 셀 어레이(10) 및 주변 회로(20)를 포함한다. 반도체 장치(100)는 불휘발성 메모리 장치 일 수 있다. 반도체 장치(100)는 낸드 플래시 메모리 장치 일 수 있다.
메모리 셀 어레이(10)는 행 라인들(RL)을 통해 어드레스 디코더(21)에 연결된다. 메모리 셀 어레이(10)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(23)에 연결된다.
메모리 셀 어레이(10)는 다수의 메모리 블록들을 포함한다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함한다. 셀 스트링들 각각은 기판 위에 적층되는 다수의 메모리 셀들을 포함한다. 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 메모리 셀들은 채널막을 통해 직렬로 연결되어 셀 스트링을 형성할 수 있다.
주변 회로(20)는 어드레스 디코더(21), 전압 발생기(22), 읽기 및 쓰기 회로(23), 입출력 버퍼(24) 및 제어 로직(25)을 포함한다.
어드레스 디코더(21)은 제어 로직(25)의 제어에 응답하여 동작한다. 어드레스 디코더(21)은 행 라인들(RL)을 통해 메모리 셀 어레이(10)에 연결되고, 행 라인들(RL)을 제어하도록 구성된다. 행 라인들(RL)은 메모리 셀 어레이(10)를 구성하는 블록 적층체들의 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들에 연결된다.
어드레스 디코더(21)는 제어 로직(25)로부터 어드레스(ADDR)를 수신한다.
어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(21)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(21)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
전압 발생기(22)는 제어 로직(25)의 제어에 응답하여 동작한다. 전압 발생기(22)는 반도체 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 내부 전원 전압은 어드레스 디코더(21), 읽기 및 쓰기 회로(23), 입출력 버퍼(24) 및 제어 로직(25)에 제공되어 반도체 장치(100)의 동작 전압으로서 사용된다.
읽기 및 쓰기 회로(23)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결된다. 읽기 및 쓰기 회로(23)은 제어 로직(25)의 제어에 응답하여 비트 라인들(BL)을 제어하도록 구성된다.
제어 로직(25)은 어드레스 디코더(21), 전압 발생기(22), 읽기 및 쓰기 회로(23), 그리고 입출력 버퍼(24)에 연결된다. 제어 로직(25)은 입출력 버퍼(24)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(25)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(25)은 어드레스(ADDR)를 어드레스 디코더(21)에 전송한다.
입출력 버퍼(24)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 제어 로직(25)에 전달한다. 또한, 입출력 버퍼(24) 는 외부로부터 입력된 데이터(DATA)를 읽기 및 쓰기 회로(23)에 전달하고, 또는 읽기 및 쓰기 회로(23)로부터 수신된 데이터(DATA)를 외부로 출력하도록 구성된다.
주변 회로(20)는 상술한 동작을 수행할 수 있도록 다수의 구동 트랜지스터들 및 레지스터들을 포함할 수 있다. 집적도 향상을 위해, 주변 회로(20)의 일부는 메모리 셀 어레이(10)에 중첩되어 배치될 수 있고, 메모리 셀 어레이(10)는 3차원으로 배열된 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(10)는 메모리 블록들 별로 구분된 블록 적층체들을 포함할 수 있다. 블록 적층체들은 서로 다른 블록 선택 신호에 의해 제어될 수 있다. 하나의 블록 적층체를 구성하는 도전 패턴들은 동일한 블록 선택 신호에 의해 제어될 수 있다.
도 2a 및 도 2b는 반도체 장치의 블록 적층체를 설명하기 위한 도면들이다.
도 2a를 참조하면, 블록 적층체(BLK)는 제1 영역(A1) 및 적어도 하나의 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 셀 스트링들이 배치되는 영역이며, 제2 영역(A2)은 콘택 플러그들이 배치되는 영역이다. 콘택 플러그들은 셀 스트링들에 게이트 신호들을 전송하는 도전 패턴들에 접촉된다.
제2 영역(A2)은 제1 영역(A1)에 제1 방향(D1)으로 이웃한다. 셀 스트링들은 제1 방향(D1) 및 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 매트릭스 형태로 배치될 수 있다. 셀 스트링들에 게이트 신호들을 전송하는 도전 패턴들은 제3 방향(D3)을 따라 적층될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)을 따라 연장된 평면에 수직 교차한다.
도 2b를 참조하면, 블록 적층체(BLK)는 제3 방향(D3)을 따라 적층된 하부 구조(LST), 중간 구조(MST), 및 상부 구조(UST)를 포함할 수 있다.
예를 들어, 하부 구조(LST)는 파이프 트랜지스터에 게이트 신호를 전송하는 파이프 게이트를 포함할 수 있다. 중간 구조(MST)는 메모리 셀들에 게이트 신호들을 전송하는 워드 라인들을 포함할 수 있다. 상부 구조(UST)는 드레인 셀렉트 트랜지스터들에 게이트 신호들을 전송하는 드레인 셀렉트 라인들 및 소스 셀렉트 트랜지스터들에 게이트 신호들을 전송하는 소스 셀렉트 라인들을 포함할 수 있다.
또 다른 예를 들어, 하부 구조(LST)는 소스 셀렉트 라인들 및 소스 영역을 포함할 수 있다. 소스 셀렉트 라인들은 소스 셀렉트 트랜지스터들에 게이트 신호들을 전송한다. 중간 구조(MST)는 메모리 셀들에 게이트 신호들을 전송하는 워드 라인들을 포함할 수 있다. 상부 구조(UST)는 드레인 셀렉트 트랜지스터들에 게이트 신호들을 전송하는 드레인 셀렉트 라인들을 포함할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시 예들에 따른 블록 적층체의 제1 영역을 설명하기 위한 평면도들이다.
도 3a 내지 도 3c를 참조하면, 블록 적층체들을 분리하는 블록 분리막들(S1)이 제1 영역(A1)에 배치될 수 있다. 블록 적층체들 각각은 제1 영역(A1)에서 라인 분리막들(S2)에 의해 다수의 라인 적층체들(LA)로 분리될 수 있다. 라인 분리막들(S2)은 제1 영역(A1)에 배치되고, 제2 방향(D2)으로 서로 이웃한 블록 분리막들(S1) 사이에 배치된다.
블록 분리막들(S1), 라인 분리막들(S2), 및 라인 적층체들(LA)은 제1 방향(D1)으로 연장될 수 있다.
라인 적층체들(LA) 각각은 셀 기둥들(CP)에 의해 관통된다. 셀 기둥들(CP)은 제1 방향(D1)을 일직선 상에 배치되거나, 지그재그로 배치될 수 있다. 라인 적층체들(LA) 각각은 도면에 도시된 바와 같이 1열의 셀 기둥들(CP)에 의해 관통되거나, 2열 이상의 셀 기둥들(CP)에 의해 관통될 수 있다.
블록 분리막들(S1) 및 라인 분리막들(S2)은 도 3a에 도시된 바와 같이 직선형으로 형성될 수 있다. 블록 분리막들(S1) 및 라인 분리막들(S2)은 도 3b 및 도 3c에 도시된 바와 같이 제1 방향(D1)으로 서로 이웃한 셀 기둥들(CP) 사이로 돌출된 돌출부들(P)을 포함할 수 있다. 이로써, 블록 분리막들(S1) 및 라인 분리막들(S2) 각각의 측벽은 요철 구조를 갖는다.
도 3b를 참조하면, 블록 분리막들(S1) 및 라인 분리막들(S2)의 돌출부들(P)은 제2 방향(D2)을 따라 연장된 바 타입으로 형성될 수 있다.
도 3c를 참조하면, 블록 분리막들(S1) 및 라인 분리막들(S2) 각각의 측벽은 셀 기둥들(CP)의 외형에 대응되는 요철구조를 갖는다. 예를 들어, 셀 기둥들(CP)을 횡단면이 원형인 경우, 블록 분리막들(S1) 및 라인 분리막들(S2) 각각의 측벽은 셀 기둥들(CP)의 외형에 대응되는 웨이브 형 요철 구조를 가질 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 셀 스트링을 설명하기 위한 단면도들이다. 구체적으로, 도 4a 및 도 4b는 하부 구조가 파이프 트랜지스터를 포함하는 경우를 예로 들어 도시한 것이다. 또한, 도 4a 및 도 4b는 도 3a 내지 도 3c에 도시된 선 I-I' 를 따라 절취한 제1 영역의 단면도들이다.
도 4a 및 도 4b를 참조하면, 셀 스트링은 채널막(143)에 의해 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(MC), 파이프 트랜지스터(Ptr) 및 적어도 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 메모리 셀들(MC)는 파이프 트랜지스터(Ptr) 상에 적어도 2열로 배치될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 메모리 셀들(MC) 상에 한 층 또는 2 이상의 층에 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)는 메모리 셀들(MC) 상에 한층 또는 2 이상의 층에 배치될 수 있다.
파이프 트랜지스터(Ptr)의 게이트는 파이프 게이트의 일부이다. 파이프 게이트는 도전물들로 형성된 제1 파이프 게이트(101) 및 제2 파이프 게이트(105)를 포함할 수 있다. 제2 파이프 게이트(105)는 제1 파이프 게이트(101) 상에 배치될 수 있다. 파이프 트랜지스터(Ptr)의 채널 영역(P_CH)은 제1 및 제2 파이프 게이트들(101 및 105)로 둘러싸인 채널막(143)의 일부이다. 제1 및 제2 파이프 게이트들(101 및 105)은 도 2b에서 상술한 하부 구조(LST)에 대응된다. 하부 구조(LST)는 도 2a 도시된 제1 영역(A1)으로부터 제2 영역(A2)으로 연장될 수 있다.
하부 구조(LST) 상에 층간 절연막들(111) 및 도전 패턴들(133)이 교대로 적층된다. 교대로 적층된 층간 절연막들(111) 및 도전 패턴들(133)은 중간 구조(MST) 및 중간 구조(MST) 상에 배치된 상부 구조(UST)로 구분될 수 있다. 교대로 적층된 층간 절연막들(111) 및 도전 패턴들(133)은 블록 분리막(S1) 및 라인 분리막들(S2)에 의해 관통될 수 있다.
중간 구조(MST)의 도전 패턴들(133)은 메모리 셀들(MC)의 게이트들로 이용되는 워드 라인들(WL)이다. 상부 구조(UST)의 도전 패턴들(133)은 드레인 셀렉트 트랜지스터(DST)의 게이트로 이용되는 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 트랜지스터(SST)의 게이트로 이용되는 소스 셀렉트 라인(SSL) 이다. 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)은 워드 라인들(WL) 상에 한층 또는 2이상의 층에 배치될 수 있다.
라인 분리막들(S2) 중 적어도 몇몇은 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치된다. 워드 라인들(WL)은 라인 분리막들(S2)에 의해 드레인 사이드 워드 라인들과, 소스 사이드 워드 라인들로 구분될 수 있다. 드레인 사이드 워드 라인들은 드레인 셀렉트 라인(DSL) 아래에 배치된 워드 라인들(WL)이고, 소스 사이드 워드 라인들은 소스 셀렉트 라인(SSL) 아래에 배치된 워드 라인들(WL)이다.
층간 절연막들(111) 및 도전 패턴들(133)은 제1 영역에서 셀 기둥들(CP)에 의해 관통될 수 있다. 셀 기둥들(CP) 각각은 제1 다층막을 포함할 수 있다.
도 4a를 참조하면, 제1 다층막은 제1 영역에서 층간 절연막들(111) 및 도전 패턴들(133)을 관통하는 제1 홀들 각각의 측벽을 따라 형성된 터널 절연막(141) 및 채널막(143)을 포함할 수 있다. 채널막(143)은 그 일부가 파이프 채널영역(P_CH)으로 이용될 수 있도록, 제1 파이프 게이트(101) 및 제2 파이프 게이트(105) 내부로 연장될 수 있다. 채널막(143)은 파이프 채널영역(P_CH)의 일단으로부터 드레인 셀렉트 라인(DSL) 및 그 아래의 드레인 사이드 워드 라인들을 관통하도록 연장된 드레인 사이드 채널영역(D_CH)과 파이프 채널영역(P_CH)의 타단으로부터 소스 셀렉트 라인(SSL) 및 그 아래의 소스 사이드 워드 라인들을 관통하도록 연장된 소스 사이드 채널영역(S_CH)을 포함할 수 있다.
터널 절연막(141)은 그 일부가 파이프 트랜지스터(Ptr)의 게이트 절연막으로 이용될 수 있도록 파이프 채널영역(P_CH)을 감싸도록 연장된다.
셀 기둥들(CP)로부터 도전 패턴들(133) 사이의 거리들은 셀 기둥들(CP)로부터 층간 절연막들(111) 사이의 거리보다 크게 형성될 수 있다. 이로써, 층간 절연막들(111) 사이에 링형 공간들(RS)이 정의될 수 있다. 링형 공간들(RS)은 제1 블로킹 절연막들(137) 및 데이터 저장막들(139)로 채워질 수 있다.
제1 블로킹 절연막들(137)은 링형 공간들(RS) 내부에서 도전 패턴들(133)의 측벽들 상에 형성된다. 데이터 저장막들(139)은 링형 공간들(RS) 내부들에 밀폐된다. 데이터 저장막들(139)이 서로 연결되지 않고 층간 절연막들(111)에 의해 분리된 경우, 메모리 셀들(MC)의 데이터 유지 특성이 향상될 수 있다. 또한, 서로 다른 층에 배치된 메모리 셀들(MC)간 간섭 현상이 개선될 수 있다.
층간 절연막들(111)은 셀 기둥들(CP)에 접촉될 수 있다. 또는, 제2 블로킹 절연막(135)이 층간 절연막들(111)과 셀 기둥들(CP) 사이에 배치될 수 있다. 제2 블로킹 절연막(135)은 층간 절연막들(111)과 셀 기둥들(CP) 사이의 계면들, 링형 공간들(RA)의 표면들, 및 파이프 채널 영역(P_CH)의 외면을 따라 연장될 수 있다.
도 4b를 참조하면, 제1 다층막은 제1 영역에서 층간 절연막들(111) 및 도전 패턴들(133)을 관통하는 제1 홀들 각각의 측벽을 따라 형성된 제1 블로킹 절연막(137), 데이터 저장막(139), 터널 절연막(141) 및 채널막(143)을 포함할 수 있다. 채널막(143) 및 터널 절연막(141)은 도 4a를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
제1 블로킹 절연막(137)은 터널 절연막(141)의 외벽을 감싸고, 데이터 저장막(139)은 터널 절연막(141)과 제1 블로킹 절연막(137) 사이에 배치된다. 제1 블로킹 절연막(137) 및 데이터 저장막(139)은 파이프 트랜지스터(Ptr)의 게이트 절연막으로 이용될 수 있도록 파이프 채널영역(P_CH)을 감싸도록 연장된다.
셀 기둥들(CP) 및 파이프 채널영역(P_CH)은 제2 블로킹 절연막(135)으로 둘러싸일 수 있다.
도 4a 및 도 4b를 참조하면, 채널막(143)은 반도체 물질로 형성될 수 있다. 채널막(143)은 코어 절연막(145)을 감싸는 라이너 타입으로 형성될 수 있다. 이 경우, 코어 절연막(145)의 양 단은 채널막(143)의 양 단보다 낮게 형성될 수 있고, 채널막(143)의 양 단은 코어 절연막(145)의 양 단 상에 배치된 캡핑막들(147)을 감싸도록 형성될 수 있다. 캡핑막들(147)은 도프트 실리콘막으로 형성될 수 있으며, 접합 영역들(junction)로 이용될 수 있다.
도전 패턴들(133)은 도프트 실리콘막, 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 금속막은 실리콘막보다 저항이 낮은 금속으로 형성될 수 있으며, 예를 들어 텅스텐을 포함할 수 있다.
제1 블로킹 절연막(137)은 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(139)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막(141)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 제2 블로킹 절연막(135)은 백터널링 현상을 방지할 수 있는 절연막으로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(135)은 알루미늄 산화막(Al2O3)으로 형성될 수 있다.
드레인 셀렉트 라인(DSL)과 채널막(143) 사이의 제1 블로킹 절연막(137) 및 데이터 저장막(139)은 드레인 셀렉트 트랜지스터(DST)의 게이트 절연막으로 이용될 수 있다. 소스 셀렉트 라인(SSL)과 채널막(143) 사이의 제1 블로킹 절연막(137) 및 데이터 저장막(139)은 소스 셀렉트 트랜지스터(SST)의 게이트 절연막으로 이용될 수 있다.
도 5는 본 발명의 실시 예에 따른 블록 적층체의 제2 영역을 설명하기 위한 평면도이다.
도 5를 참조하면, 블록 적층체들을 분리하는 블록 분리막들(S1)이 제1 영역(A1)으로부터 제2 영역(A2)으로 연장된다. 도 5에 도시된 블록 분리막들(S1)은 직선형이나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제2 영역(A2)의 블록 분리막들(S1)은 도 3b 및 도 3c에서 상술한 바와 같이 돌출부들을 포함하고, 요철 구조를 갖는 측벽을 포함할 수 있다.
도 3a 내지 도 3c에서 상술한 라인 적층체들(LA) 각각의 단부는 제2 영역(A2)으로 연장된다. 이하, 라인 적층체들(LA) 각각의 단부를 패드부(PAD)로 정의한다. 패드부(PAD)는 제2 영역(A2)에서 계단형으로 패터닝될 수 있다. 패드부(PAD)는 절연 기둥들(S3)에 의해 관통될 수 있다.
패드부(PAD)는 더미 기둥들(DP)에 의해 관통될 수 있다. 패드부(PAD)를 구성하는 도전 패턴들의 단부들은 콘택 플러그들(CT)에 접촉된다. 콘택 플러그들(CT)은 제2 영역(A2)에서 더미 기둥들(DP) 사이에 배치될 수 있다.
도 6은 본 발명의 실시 예에 따른 블록 적층체와 콘택 플러그들의 연결관계를 나타내는 단면도이다. 구체적으로, 도 6, 도 7a 및 도 7b는 하부 구조가 파이프 트랜지스터를 포함하는 경우를 예로 들어 도시한 것이다. 또한, 도 6은 도 5에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이고, 도 7a 및 도 7b는 도 5에 도시된 선 Ⅲ-Ⅲ' 를 따라 절취한 단면도들이다.
도 6, 도 7a 및 도 7b를 참조하면, 하부 구조(LST), 중간 구조(MST), 및 상부 구조(UST)의 단부들은 제2 영역에 배치된다.
제2 영역에서 하부 구조(LST)는 제1 영역으로부터 연장된 제1 파이프 게이트(101) 및 제2 파이프 게이트(105)를 포함한다.
제2 영역에서 중간 구조(MST) 및 상부 구조(UST)는 제1 영역으로부터 연장된 층간 절연막들(111) 및 도전 패턴들(133)을 포함한다. 층간 절연막들(111) 및 도전 패턴들(133)은 제2 영역에서 계단형 구조(SW)로 패터닝 될 수 있다. 계단형 구조(SW)는 평탄화 절연막(117)으로 덮일 수 있다.
도 6을 참조하면, 층간 절연막들(111) 및 도전 패턴들(133)은 제2 영역에서 절연 기둥들(S3)에 의해 관통될 수 있다. 절연 기둥들(S3)은 도 5에 도시된 패드부(PAD)가 절연 기둥들(S3)에 의해 다수의 패턴들로 분리되지 않도록 서로 이격되어 배치된다.
콘택 플러그들(CT)은 그에 대응되는 도전 패턴들(133)에 접촉되도록 연장될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 영역에 더미 구조가 형성된다. 더미 구조는 제2 영역에서 층간 절연막들(111) 및 도전 패턴들(133)을 관통하는 더미 기둥들(DP)을 포함할 수 있다. 더미 기둥들(DP) 각각은 도 4a 또는 도 4b에서 상술한 제1 다층막과 동일한 물질들로 구성된 제2 다층막을 포함할 수 있다.
도 7a를 참조하면, 제2 다층막은 도 4a에서 상술한 제1 다층막과 동일한 물질들로 구성될 수 있다. 구체적으로, 제2 다층막은 제2 영역에서 층간 절연막들(111) 및 도전 패턴들(133)을 관통하는 제2 홀들은 각각의 측벽을 따라 형성된 터널 절연막(141) 및 채널막(143)을 포함할 수 있다. 제2 홀들은 제2 파이프 게이트(105) 내부로 연장될 수 있다. 터널 절연막(141) 및 채널막(143)은 제2 홀들 각각의 바닥면 상부로 연장될 수 있다.
도 4a에서 상술한 링형 공간들(RS)은 제2 영역에 배치된 층간 절연막들(111) 사이로 연장될 수 있다. 이 경우, 더미 기둥들(CP)로부터 도전 패턴들(133) 사이의 거리들은 더미 기둥들(CP)로부터 층간 절연막들(111) 사이의 거리보다 크게 형성될 수 있다. 더미 구조는 제2 영역의 링 형 공간들(RS)을 채우는 제1 블로킹 절연막들(137) 및 데이터 저장막들(139)을 더 포함할 수 있다.
제1 블로킹 절연막들(137)은 링형 공간들(RS) 내부에서 도전 패턴들(133)의 측벽들 상에 형성된다. 데이터 저장막들(139)은 터널 절연막들(141)에 의해 링형 공간들(RS) 내부들에 밀폐될 수 있다.
도 4a에서 상술한 제2 블로킹 절연막들(135)은 제2 영역에서 제2 홀들 및 층간 공간들의 표면 상에 연장될 수 있다.
도 7b를 참조하면, 제2 다층막은 제2 영역에서 층간 절연막들(111) 및 도전 패턴들(133)을 관통하는 제2 홀들 각각의 측벽을 따라 형성된 제1 블로킹 절연막(137), 데이터 저장막(139), 터널 절연막(141) 및 채널막(143)을 포함할 수 있다. 제2 홀들, 채널막(143) 및 터널 절연막(141)은 도 7a를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
제1 블로킹 절연막(137)은 터널 절연막(141)의 외벽을 감싸고, 데이터 저장막(139)은 터널 절연막(141)과 제1 블로킹 절연막(137) 사이에 배치된다.
도 4b에서 상술한 제2 블로킹 절연막(135)은 제2 영역에서 제2 홀들 표면 상에 배치될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 영역에서 채널막(143)은 반도체 물질로 형성될 수 있다. 채널막(143)은 코어 절연막(145)을 감싸는 라이너 타입으로 형성될 수 있다. 이 경우, 코어 절연막(145)은 채널막(143)보다 낮게 형성될 수 있고, 채널막(143)은 코어 절연막(145) 상에 배치된 캡핑막(147)을 감싸도록 형성될 수 있다. 제2 영역에 배치된 캡핑막(147)은 도프트 실리콘막으로 형성될 수 있으며, 더미 구조에 포함된다.
도 8a 내지 도 8e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 특히, 도 8a 내지 도 8e 각각은 도 3a 내지 도 3c에 도시된 선 I-I'를 따라 절취한 제1 영역의 단면도, 도 5에 도시된 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취하여 나타낸 제2 영역의 단면도들을 공정 단계별로 나타낸다. 또한, 도 8a 내지 도 8e는 파이프 트랜지스터를 포함하는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 내부에 희생막(103)이 매립된 파이프 게이트를 포함하는 하부 구조를 형성한다. 하부 구조 형성 공정의 일례를 구체적으로 설명하면 이하와 같다.
먼저, 제1 파이프 게이트(101)를 위한 도전막을 증착한다. 이 후, 제1 파이프 게이트(101)를 식각하여 제1 영역에 제1 파이프 홀(PH)을 형성한다. 이어서, 희생막(103)으로 제1 파이프 홀(PH) 내부를 채운다. 희생막(103)은 후속에서 형성될 제2 물질막들(113)과 동일한 물질로 형성될 수 있다.
연이어, 희생막(103)을 덮도록 제1 파이프 게이트(101) 상에 제2 파이프 게이트(105)를 위한 도전막을 증착한다.
상술한 바와 같이 하부 구조를 형성한 이 후, 하부 구조 상에 층간 절연막들(111)로 이용되는 제1 물질막들 및 제1 물질막들에 대한 식각 선택비를 갖는 제2 물질막들(113)을 교대로 적층한다. 제2 물질막들(113)은 층간 절연막들(111)에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 예를 들어, 층간 절연막들(111)은 산화막으로 형성되고, 제2 물질막들(113)은 비메탈성 질화막으로 형성될 수 있다.
이어서, 제2 영역에 계단형 구조(SW)가 형성될 수 있도록 층간 절연막들(111) 및 제2 물질막들(113)을 식각한다. 계단형 구조(SW)는 도 5에 도시된 제1 방향(D1) 및 제2 방향(D2)으로 형성된다. 계단형 구조(SW)는 제1 방향(D1) 및 제2 방향(D2)에서 서로 다른 층의 물질막들을 노출시킬 수 있다.
이 후, 계단형 구조(SW)를 덮는 평탄화 절연막(117)을 형성할 수 있다.
이어서, 층간 절연막들(111) 및 제2 물질막들(113)을 관통하는 블록 분리막(S1), 라인 분리막들(S2), 및 절연 기둥들(S3)을 동시에 형성할 수 있다. 블록 분리막(S1), 라인 분리막들(S2), 및 절연 기둥들(S3)의 형성 공정 일례를 구체화하면 하기와 같다.
먼저, 층간 절연막들(111) 및 제2 물질막들(113)을 식각하여 슬릿들 및 홀들 형성한다. 슬릿들은 블록 분리막(S1)이 형성될 영역을 정의하는 제1 슬릿 및 라인 분리막들(S2)이 형성될 영역을 정의하는 제2 슬릿들을 포함할 수 있다. 홀들은 제1 슬릿 및 제2 슬릿들로부터 이격되고, 제2 영역에 서로 이격되어 배치될 수 있다.
이어서, 제1 슬릿, 제2 슬릿들 및 홀들이 채워지도록 절연막을 형성한다. 이 후, 절연막의 표면을 평탄화할 수 있다. 이로써, 제1 슬릿을 채우는 블록 분리막(S1), 제2 슬릿들을 채우는 라인 분리막들(S2), 및 홀들을 채우는 절연 기둥들(S3)이 형성된다.
블록 분리막(S1)은 층간 절연막들(111) 및 제2 물질막들(113)을 블록 적층체들로 분리하고, 라인 분리막들(S2)은 블록 적층체들 각각을 라인 적층체들로 분리한다. 라인 적층체들 각각의 단부는 계단형 구조(SW)를 갖는다. 절연 기둥들(S3)은 라인 적층체들 각각의 단부를 관통하도록 배치된다.
블록 분리막(S1), 라인 분리막들(S2), 및 절연 기둥들(S3)이 동시에 형성됨에 따라, 본 발명의 실시 예는 반도체 장치의 제조 공정을 단순화할 수 있다.
블록 분리막(S1), 라인 분리막들(S2), 및 절연 기둥들(S3)을 형성한 이후, 층간 절연막들(111) 및 제2 물질막들(113)을 식각하여 제1 홀들(H1) 및 제2 홀들(H2)을 동시에 형성한다. 제1 홀들(H1)은 층간 절연막들(111) 및 제2 물질막들(113)을 관통하고, 제1 영역에서 서로 이웃한 블록 분리막(S1)과 라인 분리막(S2) 사이와 제1 영역에서 서로 이웃한 라인 분리막들(S2) 사이에 배치된다. 제2 홀들(H2)은 제2 영역에서 층간 절연막들(111) 및 제2 물질막들(113)을 관통한다.
제1 홀들(H1) 및 제2 홀들(H2)은 제2 파이프 게이트(105)를 더 관통할 수 있다. 이로써, 제1 홀들(H1)은 희생막(103)을 노출시킬 수 있다.
제1 홀들(H1) 및 제2 홀들(H2)을 형성하는 과정에서 평탄화 절연막(117)이 식각될 수 있다.
도 8b를 참조하면, 층간 절연막들(111) 사이의 층간 공간들(131)이 개구되도록 제1 홀들(H1) 및 제2 홀들(H2)을 통해 제2 물질막들을 제거한다. 층간 공간들(131) 각각은 제1 영역으로부터 제2 영역으로 연장된다. 제1 홀들(H1)은 제1 영역의 제2 물질막들을 제거하기 위한 식각 물질의 유입구로 이용될 수 있고, 제2 홀들(H2)은 라인 적층체들 각각의 단부를 구성하는 제2 물질막들을 제거하기 위한 식각 물질의 유입구로 이용될 수 있다.
도 8a에 도시된 희생막이 제2 물질막들과 동일하게 비메탈성 질화막으로 형성된 경우, 제2 물질막들을 제거하는 동안 희생막이 제거될 수 있다. 이로써, 제1 파이프 게이트(101) 내부의 파이프 홀(PH)이 개구될 수 있다. 본 발명의 실시 예에 따르면, 제2 물질막들과 희생막을 동일한 식각 단계에서 제거하여, 층간 공간들(131)과 파이프 홀(PH)이 동일한 식각 단계에서 개구될 수 있으므로 반도체 장치의 제조 공정이 단순화될 수 있다. 또한, 비메탈성 질화막은 메탈성 물질막에 비해 잔류물을 남기지 않고 짧은 시간 동안 저비용으로 용이하게 제거될 수 있으므로, 제2 물질막들 및 희생막들의 식각 공정 난이도를 낮출 수 있다.
본 발명의 실시 예에 따르면, 층간 공간들(131)의 형태 및 층간 절연막들(111)의 적층 형태는 블록 분리막(S1), 라인 분리막들(S2), 및 절연 기둥들(S3)에 의해 지지되어 유지될 수 있다.
도 8c를 참조하면, 제1 홀들(H1) 및 제2 홀들(H2)을 통해 층간 공간들(131)을 각각 채우는 도전 패턴들(133)을 형성한다. 도전 패턴들(133) 형성을 위해 하기의 공정들이 실시될 수 있다.
먼저, 층간 공간들(131) 각각의 적어도 일부를 채우도록 도전막을 형성할 수 있다. 이 후, 제1 홀들(H1), 제2 홀들(H2) 및 파이프 홀(PH) 내부의 도전막이 제거되도록 식각 공정 및 세정 공정을 실시할 수 있다. 도전 패턴들(133)을 위한 도전막은 제1 영역에서 개구된 층간 공간들을 향해 제1 홀들(H1)을 통해 유입되고, 제2 영역의 라인 적층체들 각각의 단부에서 개구된 층간 공간들을 향해 제2 홀들(H2)을 통해 유입된다.
본 발명의 실시 예에 따르면, 도전 패턴들(133)은 셀 기둥들을 형성하기 전 형성되므로, 셀 기둥들이 도전 패턴들(133)의 유입을 방해하는 문제가 원천적으로 발생되지 않는다. 따라서, 본 발명의 실시 예에 따르면, 도전 패턴들(133)이 도전 패턴들(133)의 유입구인 제1 홀들(H1) 및 제2 홀들(H2)로부터 상대적으로 멀리 떨어진 층간 공간들(131)의 측벽들의 위치까지 용이하게 유입될 수 있다. 이로써, 도전 패턴들(133)의 부피를 충분히 확보하여 도전 패턴들(133)의 저항을 개선할 수 있으며, 워드 라인 로딩 문제를 줄일 수 있다. 또한, 셀 기둥들의 지름을 크게 형성하더라도 셀 기둥들에 의한 도전막의 유입 차단 문제가 발생되지 않으므로, 본 발명의 실시 예에 따르면, 셀 기둥들의 지름을 제한하는 요소가 줄어든다.
층간 공간들(131)을 채우는 도전 패턴들(133)은 리세스된다. 이로써, 도전 패턴들(133)은 층간 공간들(131) 각각의 내부에 링 형 공간(RS)이 개구될 수 있도록 층간 공간들(131)의 일부 영역들에 한해 잔류된다.
도 8d를 참조하면, 링 형 공간들의 내부들에 도전 패턴들(133)의 측벽들을 덮는 제1 블로킹 절연막들(137)을 형성한다. 이 후, 제1 블로킹 절연막들(137) 상에 링 형 공간들을 채우는 데이터 저장막들(139)을 형성한다.
제1 블로킹 절연막들(137)은 전하 차단이 가능한 절연막을 증착한 이후, 전하 차단이 가능한 절연막을 제1 홀들, 제2 홀들 및 파이프 홀 내부에서 식각공정으로 제거함으로써 형성될 수 있다. 전하 차단이 가능한 절연막은 링형 공간들 내부에서 도전 패턴들(133)의 측벽을 덮도록 형성된다. 제1 블로킹 절연막들(137)이 도전 패턴들(133)의 측벽들을 덮도록 잔류하되 링형 공간들 각각의 일부가 개구될 수 있도록, 링형 공간들 내부의 제1 블로킹 절연막들(137)은 리세스될 수 있다.
데이터 저장막들(139)은 전하 트랩이 가능한 메모리막을 증착한 이후, 메모리막을 제1 홀들, 제2 홀들 및 파이프 홀 내부에서 식각공정으로 제거함으로써 형성될 수 있다. 메모리막은 링형 공간들 내부에서 제1 블로킹 절연막들(137)을 덮도록 형성된다. 데이터 저장막들(139)은 링형 공간들을 채우고, 층간 절연막들(111)에 의해 서로 분리된 메모리막의 부분들이다. 다시 말해, 데이터 저장막들(139) 각각은 그에 대응하는 링형 공간들 내부에 한하여 배치된다.
라인 적층체들 각각의 단부에 배치된 제1 블로킹 절연막들(137), 및 데이터 저장막들(139)은 도전 패턴들(133)로 둘러싸인 더미 구조들로서 잔류된다.
상기에서, 제1 블로킹 절연막들(137)을 형성하기 전, 제2 블로킹 절연막들(135)이 더 형성될 수 있다. 제2 블로킹 절연막들(135)은 층간 공간들, 제1 홀들, 제2 홀들, 및 파이프 홀의 표면을 따라 연장된다.
데이터 저장막들(139)을 형성한 이후, 제1 홀들 내부의 셀 기둥들(CP) 및 제2 홀들 내부의 더미 기둥들(DP)을 동시에 형성할 수 있다.
셀 기둥들(CP) 및 더미 기둥들(DP)의 형성 공정은 제1 홀들 및 제2 홀들의 측벽들을 따라 터널 절연막들(141)을 형성하는 단계, 및 터널 절연막들(141) 상에 채널막들(143)을 형성하는 단계를 포함할 수 있다.
터널 절연막들(141)과 도전 패턴들(133) 사이에 정의된 링형 공간들 내부에 제1 블로킹 절연막들(137) 및 데이터 저장막들(139)이 밀폐될 수 있도록, 터널 절연막들(141)은 제1 홀들 및 제2 홀들의 측벽들을 따라 연장된다.
터널 절연막들(141)은 파이프 홀이 개구된 상태에서 형성되므로, 제1 홀들 내부의 터널 절연막(141)은 제1 홀들의 측벽들을 따라 연장될 뿐 아니라, 제1 파이프 게이트(101) 내부의 파이프 홀 표면을 따라 연장될 수 있다. 채널막들(143)은 파이프 홀이 개구된 상태에서 형성되므로, 제1 홀들 내부의 채널막(143)은 제1 홀들의 측벽들을 따라 연장될 뿐 아니라, 제1 파이프 게이트(101) 내부의 파이프 홀의 표면을 따라 연장될 수 있다. 제1 홀들의 측벽들 및 파이프 홀의 표면을 따라 형성된 채널막(143)은 드레인 사이드 채널 영역(D_CH), 소스 사이드 채널 영역(S_CH) 및 파이프 채널 영역(P_CH)으로 구분될 수 있다. 제1 홀들 내부의 터널 절연막들(141) 및 채널막들(143)은 셀 기둥들(CP)을 구성한다.
제2 홀들 내부의 터널 절연막들(141) 및 채널막들(143)은 제2 홀들의 측벽들을 따라 연장될 뿐 아니라, 제2 홀들의 바닥면들을 따라 연장될 수 있다. 제2 홀들 내부의 터널 절연막들(141) 및 채널막들(143)은 더미 기둥들(DP)을 구성한다. 더미 기둥들(DP) 및 더미 기둥들(DP)을 둘러싸는 데이터 저장막들(139) 및 제1 블로킹 절연막들(137)은 더미 구조로서 잔류한다. 상술한 본 발명의 실시 예에 따르면, 더미 구조는 라인 적층체들 각각의 단부가 배치되는 제2 영역에서 도전 패턴들(133)로 둘러싸인다.
상기에서 채널막들(143)이 제1 홀들, 제2 홀들 및 파이프 홀의 표면을 따라 라이너 타입으로 형성된 경우, 코어 절연막들(145)이 제1 홀들, 제2 홀들 및 파이프 홀의 내부들을 채울 수 있다. 코어 절연막들(145)의 높이는 채널막들(143)의 높이보다 낮게 형성될 수 있다. 이 경우, 채널막들(143)의 내벽들에 접촉된 캡핑막들(147)이 코어 절연막들(145) 상에 더 형성될 수 있다. 캡핑막들(147) 및 채널막들(143)은 반도체막으로 형성될 수 있다. 캡핑막들(147)은 내에 불순물이 도핑될 수 있다. 제2 홀들 내부의 캡핑막들(147)은 더미 구조로서 잔류할 수 있다.
도 8e를 참조하면, 제2 영역에서 층간 절연막들(111) 및 평탄화 절연막(117) 중 적어도 하나를 관통하는 콘택 플러그들(CT)을 형성한다. 콘택 플러그들(CT)은 도전 패턴들(133)에 접촉되도록 연장된다. 도 5에 도시된 바와 같이 콘택 플러그들(CT)은 더미 기둥들(DP)을 포함하는 더미 구조들 사이에 배치된다.
도 9a 및 도 9b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 9a 및 도 9b는 도 3a 내지 도 3c에 도시된 선 I-I'를 따라 절취한 제1 영역의 단면도, 도 5에 도시된 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취하여 나타낸 제2 영역의 단면도들을 공정 단계별로 나타낸다. 또한, 도 9a 및 도 9b는 파이프 트랜지스터를 포함하는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 8a 및 도 8b에서 상술한 공정들을 이용하여, 하부 구조 및 각각이 계단형 구조(SW)의 단부들을 갖는 라인 적층체들을 형성한다. 하부 구조는 내부에 파이프 홀(PH)이 배치된 파이프 게이트를 포함하고, 파이프 게이트는 제1 파이프 게이트(101) 및 제2 파이프 게이트(105)를 포함할 수 있다. 계단형 구조(SW)는 평탄화 절연막(117)으로 덮일 수 있다. 블록 분리막(S1)에 의해 구획된 적층체는 라인 분리막들(S2)에 의해 라인 적층체들로 분리된다. 제2 영역에 배치된 라인 적층체들 단부들은 절연 기둥들(S3)에 의해 관통된다. 층간 절연막들(111)은 층간 공간들을 사이에 두고 이격된다.
상기에서 층간 공간들은 도 8b에서 상술한 바와 같이, 제1 홀들(H1) 및 제2 홀들(H2)을 통해 제2 물질막들을 제거함으로써 개구될 수 있으며, 제1 홀들(H1)을 통해 파이프 홀(PH)이 개구될 수 있다.
이어서, 도 8c에서 상술한 바와 같이, 제1 홀들(H1) 및 제2 홀들(H2)을 통해 도전 패턴들(133)을 형성한다. 이 때, 도전 패턴들(133)은 도 8c에서 상술한 링 형 공간(RS)이 개구되지 않도록 층간 공간들 각각을 완전히 채울 수 있다.
도 9b를 참조하면, 제1 홀들 내부를 채우는 셀 기둥들(CP) 및 제2 홀들 내부를 채우는 더미 기둥들(DP)을 동시에 형성할 수 있다.
셀 기둥들(CP) 및 더미 기둥들(DP)은 도 8d에서 상술한 공정들을 이용하여 형성될 수 있다. 단, 도 8d에서와 다르게 제1 블로킹 절연막들(137)은 도전 패턴들(133)을 덮도록 제1 홀들 및 제2 홀들의 측벽들 상에 형성된다. 이 후, 데이터 저장막들(139) 터널 절연막들(141) 및 채널막들(143)이 형성된다.
제1 블로킹 절연막들(137), 데이터 저장막들(139) 및 터널 절연막들(141)은 파이프 홀이 개구된 상태에서 형성된다. 이에 따라, 제1 홀들 내부의 제1 블로킹 절연막(137), 데이터 저장막(139) 및 터널 절연막(141)은 제1 홀들의 측벽들을 따라 연장될 뿐 아니라, 제1 파이프 게이트(101) 내부의 파이프 홀 표면을 따라 연장될 수 있다.
채널막들(143)은 도 8d에서 상술한 바와 동일하게 드레인 사이드 채널 영역(D_CH), 소스 사이드 채널 영역(S_CH) 및 파이프 채널 영역(P_CH)으로 구분될 수 있다.
도 8d에서 상술한 바와 동일하게 코어 절연막들(145) 및 캡핑막들(147)이 더 형성될 수 있다.
상기에서, 제1 블로킹 절연막들(137)을 형성하기 전, 제2 블로킹 절연막들(135)이 더 형성될 수 있다. 제2 블로킹 절연막들(135) 중 몇몇은 제1 홀들 및 파이프 홀의 표면을 따라 연장되고, 나머지 몇몇은 제2 홀들의 표면을 따라 연장된다.
셀 기둥들(CP)과 더미 기둥들(DP)을 형성한 후, 도 8e에서 상술한 바와 동일하게 콘택 플러그들(CT)이 제2 영역에 형성된다.
도 10은 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다. 도 11은 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다. 특히, 도 10 및 도 11 각각은 도 3a 내지 도 3c에 도시된 선 I-I'를 따라 절취한 제1 영역의 단면도, 도 5에 도시된 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취하여 나타낸 제2 영역의 단면도들 나타낸다. 또한, 도 10 및 도 11은 채널막의 하부가 소스 영역에 접촉된 경우의 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 10 및 도 11의 선 I-I'를 따라 절취된 단면도들을 참조하면, 셀 스트링은 채널막(243)에 의해 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(MC), 및 적어도 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST) 사이에 배치될 수 있다. 채널막(243)은 소스 셀렉트 트랜지스터(SST) 아래에 배치된 소스 영역(201)에 접촉된다.
소스 영역(201)은 도전막일 수 있다. 예를 들어, 소스 영역(201)은 도프트 실리콘막일 수 있다. 소스 영역(201)은 도 2b에서 상술한 하부 구조(LST)에 포함된다.
소스 영역(201) 상에 층간 절연막들(211) 및 도전 패턴들(233)이 교대로 적층된다. 교대로 적층된 층간 절연막들(211) 및 도전 패턴들(233)은 하부 구조(LST), 하부 구조(LST) 상에 배치된 중간 구조(MST) 및 중간 구조(MST) 상에 배치된 상부 구조(UST)로 구분될 수 있다. 교대로 적층된 층간 절연막들(211) 및 도전 패턴들(233)은 블록 분리막(S1) 및 라인 분리막들(S2)에 의해 관통될 수 있다
하부 구조(LST)의 도전 패턴들(233)은 소스 셀렉트 트랜지스터(SST)의 게이트로 이용되는 소스 셀렉트 라인(SSL)이다. 중간 구조(MST)의 도전 패턴들(233)은 메모리 셀들(MC)의 게이트들로 이용되는 워드 라인들(WL)이다. 상부 구조(UST)의 도전 패턴들(233)은 드레인 셀렉트 트랜지스터(DST)의 게이트로 이용되는 드레인 셀렉트 라인(DSL)이다. 소스 셀렉트 라인(SSL)은 워드 라인들(WL) 아래에 한층 또는 2이상의 층에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상에 한층 또는 2이상의 층에 배치될 수 있다.
제1 영역에 배치된 채널막들(243)은 셀 스트링들의 채널 영역들로 이용된다. 블록 분리막(S1)은 층간 절연막들(211) 및 도전 패턴들(233)을 블록 적층체로 구획한다. 라인 분리막들(S2)은 블록 적층체를 관통한다. 라인 분리막들은 채널막들(243) 사이에 배치된다.
블록 적층체의 층간 절연막들(211) 및 도전 패턴들(233)은 제1 영역에서 셀 기둥들(CP)에 의해 관통될 수 있다. 셀 기둥들(CP) 각각은 제1 다층막을 포함할 수 있다.
도 10의 선 I-I'를 따라 절취된 제1 영역의 단면도를 참조하면, 셀 기둥들(CP) 각각의 제1 다층막은 제1 영역에서 층간 절연막들(211) 및 도전 패턴들(233)을 관통하는 제1 홀들 각각의 측벽을 따라 형성된 터널 절연막(241) 및 채널막(243)을 포함할 수 있다. 채널막(243)이 소스 영역(201)에 접촉될 수 있도록, 터널 절연막(241)은 소스 영역(201)을 개구시키는 구조로 형성된다.
도전 패턴들(233), 층간 절연막들(211) 사이의 링형 공간들(RS), 제1 블로킹 절연막들(237) 및 데이터 저장막들(239)의 배치는 도 4a에서 상술한 바와 동일하다.
층간 절연막들(211)은 셀 기둥들(CP)에 접촉될 수 있다. 또는, 제2 블로킹 절연막(235)이 층간 절연막들(211)과 셀 기둥들(CP) 사이에 배치될 수 있다. 제2 블로킹 절연막(235)은 층간 절연막들(211)과 셀 기둥들(CP) 사이의 계면들을 따라 연장될 수 있다.
도 11의 선 I-I'를 따라 절취된 제1 영역의 단면도를 참조하면, 제1 다층막은 제1 영역에서 층간 절연막들(211) 및 도전 패턴들(233)을 관통하는 제1 홀들 각각의 측벽을 따라 형성된 제1 블로킹 절연막(237), 데이터 저장막(239), 터널 절연막(241) 및 채널막(243)을 포함할 수 있다. 채널막(243) 및 터널 절연막(241)은 도 10을 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
제1 블로킹 절연막(237)은 터널 절연막(241)의 외벽을 감싸고, 데이터 저장막(239)은 터널 절연막(241)과 제1 블로킹 절연막(237) 사이에 배치된다. 채널막(243)이 소스 영역(201)에 접촉될 수 있도록, 제1 블로킹 절연막(237) 및 데이터 저장막(239)은 소스 영역(201)을 개구시키는 구조로 형성된다.
도 10 및 도 11의 선 I-I'를 따라 절취된 제1 영역의 단면도들을 참조하면, 채널막(243)은 반도체 물질로 형성될 수 있다. 채널막(243)은 코어 절연막(245)을 감싸는 라이너 타입으로 형성될 수 있다. 이 경우, 도 4a 및 도 4b에서 상술한 바와 같이, 셀 기둥들(CP) 각각은 코어 절연막(245) 및 캡핑막(247)을 더 포함할 수 있다.
도전 패턴들(233), 제1 블로킹 절연막(237), 데이터 저장막(239), 터널 절연막(241) 및 제2 블로킹 절연막(235)의 물질들 및 역할들은 도 4a 및 도 4b에서 상술한 바와 동일하다.
도 10 및 도 11의 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 제2 영역의 단면도들을 참조하면, 소스 영역(201)과, 교대로 적층된 층간 절연막들(211) 및 도전 패턴들(233)을 포함하는 라인 적층체들은 제1 영역으로부터 제2 영역으로 연장된다. 도전 패턴들(233)의 단부들은 제2 영역에서 계단형 구조(SW)로 형성될 수 있다. 계단형 구조(SW)는 평탄화 절연막(217)으로 덮일 수 있다.
도 10 및 도 11의 선 Ⅱ-Ⅱ'를 따라 절취한 제2 영역의 단면도들을 참조하면, 층간 절연막들(211) 및 도전 패턴들(233)은 제2 영역에서 절연 기둥들(S3)에 의해 관통될 수 있다. 절연 기둥들(S3)은 도 5에 도시된 바와 같이 라인 적층체들 각각의 단부에 대응되는 패드부(PAD)가 절연 기둥들(S3)에 의해 다수의 패턴들로 분리되지 않도록 서로 이격되어 배치된다.
콘택 플러그들(CT)은 그에 대응되는 도전 패턴들(233)에 접촉되도록 연장될 수 있다.
도 10 및 도 11의 선 Ⅲ-Ⅲ' 따라 절취한 제2 영역의 단면도들을 참조하면, 제2 영역에 더미 구조가 형성된다. 더미 구조는 제2 영역에서 층간 절연막들(211) 및 도전 패턴들(233)을 관통하는 더미 기둥들(DP)을 포함할 수 있다. 더미 기둥들(DP) 각각은 제1 다층막과 동일한 물질들로 구성된 제2 다층막을 포함할 수 있다.
도 10의 선 Ⅲ-Ⅲ'를 따라 절취한 제2 영역의 단면도를 참조하면, 제2 다층막은 제2 영역에서 층간 절연막들(211) 및 도전 패턴들(233)을 관통하는 제2 홀들은 각각의 측벽을 따라 형성된 터널 절연막(241) 및 채널막(243)을 포함할 수 있다.
링형 공간들(RS)은 제1 영역으로부터 제2 영역의 층간 절연막들(211) 사이로 연장될 수 있다. 제2 영역의 링형 공간들(RS), 도전 패턴들(233), 층간 절연막들(211), 제1 블로킹 절연막들(237) 및 데이터 저장막들(239)의 배치는 도 5에서 상술한 바와 동일하다. 제2 블로킹 절연막들(235)은 제1 영역에서와 동일한 구조로 제2 영역에 더 형성될 수 있다.
도 11의 선 Ⅲ-Ⅲ'를 따라 절취한 제2 영역의 단면도를 참조하면, 제2 다층막은 제2 영역의 층간 절연막들(211) 및 도전 패턴들(233)을 관통하는 제2 홀들 각각의 측벽을 따라 형성된 제1 블로킹 절연막(237), 데이터 저장막(239), 터널 절연막(241) 및 채널막(243)을 포함할 수 있다.
제1 블로킹 절연막(237)은 터널 절연막(241)의 외벽을 감싸고, 데이터 저장막(239)은 터널 절연막(241)과 제1 블로킹 절연막(237) 사이에 배치된다. 제2 블로킹 절연막들(235)은 제1 영역에서와 동일한 구조로 제2 영역에 더 형성될 수 있다.
도 10 및 도 11의 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 제2 영역의 단면도들을 참조하면, 코어 절연막(245) 및 캡핑막(247)은 제1 영역에서와 동일한 구조로 제2 영역에도 형성될 수 있다. 제2 영역에 배치된 캡핑막(247)은 더미 구조에 포함된다.
도 10에 도시된 반도체 장치는 도 8a 내지 도 8e에 도시된 반도체 장치의 제조방법을 변형하여 형성할 수 있으며, 도 11에 도시된 반도체 장치는 도 9a 및 도 9b에 도시된 반도체 장치의 제조방법을 변형하여 형성할 수 있다.
도 10 및 도 11에 도시된 반도체 장치들은 파이프 트랜지스터를 포함하지 않으므로, 도 10 및 도 11에 도시된 반도체 장치들을 제조방법에서 도 8a 및 도 9a에서 설명된 파이프 게이트 형성 공정, 파이프 홀 형성 공정 및 파이프 홀 내부를 채우는 희생막 형성 공정이 생략될 수 있다.
도 10 및 도 11에 도시된 반도체 장치들은 소스 영역(201)을 포함하므로, 도 10 및 도 11에 도시된 반도체 장치들을 제조하기 위하여 도 8a 및 도 9a에서 설명된 제1 물질막들(층간 절연막들(211)) 및 제2 물질막들을 교대로 적층하기 전, 도프트 실리콘막 등의 도전막을 형성하여 소스 영역(201)을 제공할 수 있다.
도 10 및 도 11에 도시된 반도체 장치의 채널막(243)은 소스 영역(201)에 접촉되므로, 도 10 및 도 11에 도시된 반도체 장치들을 제조하는 단계에서 제1 홀들 및 제2 홀들이 소스 영역(201)을 노출시키도록 형성된다. 또한, 도 10의 실시 예의 경우, 제1 홀들 및 제2 홀들 내부에 배치되는 제2 블로킹 절연막들(235) 및 터널 절연막들(341)이 소스 영역(201)을 개구시키도록 제1 홀들의 바닥면에서 제거된다. 도 11의 실시 예의 경우, 제1 홀들 및 제2 홀들 내부에 배치되는 제1 블로킹 절연막(237), 제2 블로킹 절연막(235), 데이터 저장막(239), 및 터널 절연막(341)이 소스 영역(201)을 개구시키도록 제1 홀들 및 제2 홀들의 바닥면에서 제거된다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 4a, 도 6 및 도 7a 도시된 구조물을 포함하거나, 도 도 4b, 도 6 및 도 7b 도시된 구조물을 포함하거나, 도 10에 도시된 구조물을 포함하거나, 도 11에 도시된 구조물을 포함할 수 있다. 메모리 소자(1120)는 도 8a 내지 도 8e에서 상술한 공정들을 이용하여 형성되거나, 도 9a 및 도 9b에서 상술한 공정들을 이용하여 형성되거나, 도 10 및 도 11에서 상술한 공정들을 이용하여 형성될 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 12를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
111, 211: 제1 물질막(층간 절연막) 113: 제2 물질막
H1: 제1 홀 H2: 제2 홀
131: 층간 공간 도전 패턴: 133, 233:
141, 241: 터널 절연막 143, 243: 채널막
103, 105: 파이프 게이트 103: 희생막
PH: 파이프 홀 201: 소스 영역
RS: 링형 공간 137, 237: 제1 블로킹 절연막
135, 235: 제2 블로킹 절연막 139, 239: 데이터 저장막
BLK: 블록 적층체 LA: 라인 적층체
S1: 블록 분리막 S2: 라인 분리막
S3: 절연 기둥 SW: 계단형 구조
CT: 콘택 플러그 CP: 셀 기둥
DP: 더미 기둥

Claims (20)

  1. 하부 구조 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 각각이 채널영역을 정의하는 제1 홀들을 형성하는 단계;
    상기 제1 물질막들 사이의 층간 공간들이 개구되도록, 상기 제1 홀들을 통해 상기 제2 물질막들을 제거하는 단계; 및
    상기 제1 홀들을 통해 상기 층간 공간들을 각각 채우는 도전 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 홀들의 측벽들을 따라 터널 절연막들을 형성하는 단계; 및
    상기 터널 절연막들 상에 각각이 상기 채널 영역으로 이용되는 채널막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 하부 구조는 내부에 희생막이 매립된 파이프 게이트를 포함하고,
    상기 제1 홀들은 상기 희생막을 노출시키도록 형성되고,
    상기 터널 절연막들 및 상기 채널막들이 상기 파이프 게이트 내부로 연장될 수 있도록, 상기 터널 절연막들 및 상기 채널막들을 형성하기 전에 상기 희생막을 제거하여 상기 파이프 게이트 내부의 파이프 홀을 개구하는 단계를 더 포함하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 희생막은 상기 제2 물질막들과 동일한 물질로 형성된 반도체 장치의 제조방법.
  5. 제 3 항에 있어서,
    상기 희생막은 비메탈성 질화막으로 형성된 반도체 장치의 제조방법.
  6. 제 2 항에 있어서,
    상기 하부 구조는 소스 영역을 포함하고,
    상기 제1 홀들은 상기 소스 영역을 노출시키도록 형성되고,
    상기 채널막들은 상기 소스 영역에 접촉되도록 형성된 반도체 장치의 제조방법.
  7. 제 2 항에 있어서,
    상기 터널 절연막들과 상기 도전 패턴들 사이의 상기 층간 공간들 각각의 내부에 링 형 공간이 정의될 수 있도록, 상기 도전 패턴들은 상기 층간 공간들의 일부 영역을 채우는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 링 형 공간은,
    상기 터널 절연막들을 형성하기 전, 상기 도전 패턴들을 리세스함으로써 정의되는 반도체 장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 터널 절연막을 형성하기 전, 상기 링 형 공간 내부에 블로킹 절연막을 형성하는 단계; 및
    상기 블로킹 절연막 상에 데이터 저장막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 데이터 저장막을 형성하는 단계 이 전,
    상기 블로킹 절연막이 상기 도전 패턴들 각각의 측벽을 덮도록 잔류하되, 상기 링 형 공간의 일부가 개구될 수 있도록, 상기 블로킹 절연막을 리세스 하는 단계를 더 포함하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 데이터 저장막은 상기 링 형 공간의 내부에 한하여 배치된 반도체 장치의 제조방법.
  12. 제 2 항에 있어서,
    상기 도전 패턴들은 상기 층간 공간들을 완전히 채우도록 형성되고,
    상기 터널 절연막들을 형성하는 단계 이 전,
    상기 도전 패턴들을 덮도록 상기 제1 홀들의 측벽들 상에 블로킹 절연막들을 형성하는 단계; 및
    상기 블로킹 절연막들 상에 데이터 저장막들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 제1 홀들을 형성하는 단계 이전,
    상기 제1 물질막들 및 상기 제2 물질막들을 블록 적층체들로 분리하는 블록 분리막, 및 상기 블록 적층체들 각각을 라인 적층체들로 분리하는 라인 분리막들을 동시에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 라인 적층체들 각각의 단부는 계단형으로 패터닝되는 반도체 장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 블록 분리막 및 상기 라인 분리막들을 형성하는 단계에서, 상기 라인 적층체들 각각의 단부를 관통하는 절연 기둥들이 형성되는 반도체 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 홀들을 형성하는 단계에서, 상기 라인 적층체들 각각의 단부를 관통하는 제2 홀들이 형성되고,
    상기 제2 물질막들을 제거하는 단계에서, 상기 제2 홀들을 통해 상기 라인 적층체들 각각의 단부에 배치된 상기 제2 물질막들이 제거되고,
    상기 도전 패턴들을 형성하는 단계에서, 상기 라인 적층체들 각각의 단부에서 개구된 상기 층간 공간들이 상기 제2 홀들을 통해 상기 도전 패턴들로 채워지는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 라인 적층체들 각각의 단부에서 상기 도전 패턴들로 둘러싸인 더미 구조들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제2 홀들과 상기 도전 패턴들 사이의 상기 층간 공간들 각각의 내부에 링 형 공간이 정의될 수 있도록, 상기 도전 패턴들은 상기 라인 적층체들 각각의 단부에서 상기 층간 공간들의 일부 영역들을 채우고,
    상기 더미 구조들을 형성하는 단계는
    상기 링 형 공간들 내부에 상기 도전 패턴들의 측벽들을 덮는 블로킹 절연막들을 형성하는 단계;
    상기 블로킹 절연막들 상에 상기 링 형 공간들을 채우는 데이터 저장막들을 형성하는 단계;
    상기 데이터 저장막들을 덮도록 상기 제2 홀들의 측벽들 상에 터널 절연막들을 형성하는 단계; 및
    상기 터널 절연막들 상에 채널막들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 도전 패턴들은 상기 라인 적층체들 각각의 단부에서 상기 층간 공간들을 완전히 채우고,
    상기 더미 구조들을 형성하는 단계는
    상기 도전 패턴들을 덮도록 상기 제2 홀들의 측벽들 상에 블로킹 절연막들을 형성하는 단계;
    상기 블로킹 절연막들 상에 데이터 저장막들을 형성하는 단계;
    상기 데이터 저장막들 상에 터널 절연막들을 형성하는 단계; 및
    상기 터널 절연막들 상에 채널막들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 더미 구조들 사이에 상기 도전 패턴들에 접촉된 콘택 플러그들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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