KR20120122867A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 325
- 239000000463 material Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000007517 polishing process Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 도전층; 상기 제1 도전층 상의 제2 도전층; 상기 제2 도전층 상에 배치되고, 복수의 제1 층간 절연층 및 복수의 제3 도전층이 교대로 적층된 적층 구조물; 상기 적층 구조물 및 상기 제2 도전층을 관통하는 한 쌍의 제1 채널; 상기 제1 도전층 내에 매립되면서, 상기 한 쌍의 제1 채널 하단을 서로 연결시키는 제2 채널; 및 상기 제1 및 제2 채널과, 상기 적층 구조물, 상기 제1 도전층 및 상기 제2 도전층 사이에 개재되는 메모리막을 포함한다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 돌출된 채널을 따라 메모리 셀이 형성되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
한편, 최근 실리콘 기판 상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 돌출되는 채널을 따라 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 기판(11) 상에는 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 제1 도전층(12)이 형성되고, 제1 도전층(12) 상에는 복수층의 메모리 셀의 게이트 형성을 위한 제2 도전층(14)과 각 층의 제2 도전층(14)을 상호 분리하기 위한 층간 절연층(13)이 교대로 적층된 구조물이 형성된다. 이하, 층간 절연층(13)과 제2 도전층(14)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 한다.
셀 게이트 구조물(CGS) 내에는 이를 관통하는 한 쌍의 셀 채널 홀이 배치되고, 제1 도전층(12) 내에는 상기 한 쌍의 셀 채널 홀을 하부에서 연결시키는 파이프 채널 홀이 배치된다. 이러한 셀 채널 홀 및 파이프 채널 홀 내벽에는 메모리막(15)이 형성되고, 메모리막(15)이 형성된 셀 채널 홀 및 파이프 채널 홀은 채널층(16)으로 매립된다.
결과적으로, 기판(11) 상에는, 제1 도전층(12), 파이프 채널 홀 내에 형성된 메모리막(15) 및 채널층(16)으로 이루어지는 파이프 채널 트랜지스터가 배치된다. 파이프 채널 트랜지스터 상에는, 한 쌍의 셀 채널 홀 각각의 내에 형성된 메모리막(15) 및 채널층(16)과 이들을 따라 수직으로 적층된 제2 도전층(14)으로 이루어지고 슬릿(T)에 의해 셀 채널 홀 별로 분리된 복수층의 메모리 셀이 배치된다. 셀 채널 홀 별로 분리된 복수층의 메모리 셀은 자신의 하부에 배치된 파이프 채널 트랜지스터에 의해서 직렬 연결되어 하나의 스트링을 이룬다.
그런데, 위와 같은 종래 기술에 의하면, 파이프 채널 트랜지스터의 게이트 전극으로 이용되는 제1 도전층(12)과 메모리 셀의 게이트 전극으로 이용되는 제2 도전층(14)은 서로 분리되어야 하기 때문에, 제1 도전층(12) 상에는 층간 절연층(13)이 배치된다.
이러한 층간 절연층(13)의 존재 때문에, 제1 도전층(12)은 파이프 채널 홀에 매립되는 채널층(16)의 측면 및 하면과만 접하게 된다. 이러한 경우, 제1 도전층(12)에 인가되는 게이트 바이어스가 파이프 채널 홀에 매립되는 채널층(16)에 충분히 공급되지 못한다. 특히, 제1 도전층(12)과 최하부의 제2 도전층(14) 사이의 영역(A 참조)에서 채널층(16)에 반전층(inversion layer)이 형성되지 못하므로 온 커런트(Ion)가 저하되어 소자가 제대로 동작하지 못하는 문제점이 발생하고 있다.
본 발명이 해결하려는 과제는, 기판으로부터 수직 방향으로 돌출된 채널을 따라 메모리 셀이 형성되고 메모리 셀 하부에 파이프 채널 트랜지스터가 배치되는 3차원 구조의 비휘발성 메모리 장치에서 온 커런트를 증가시켜 소자의 동작 특성을 개선할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 도전층; 상기 제1 도전층 상의 제2 도전층; 상기 제2 도전층 상에 배치되고, 복수의 제1 층간 절연층 및 복수의 제3 도전층이 교대로 적층된 적층 구조물; 상기 적층 구조물 및 상기 제2 도전층을 관통하는 한 쌍의 제1 채널; 상기 제1 도전층 내에 매립되면서, 상기 한 쌍의 제1 채널 하단을 서로 연결시키는 제2 채널; 및 상기 제1 및 제2 채널과, 상기 적층 구조물, 상기 제1 도전층 및 상기 제2 도전층 사이에 개재되는 메모리막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 내부에 제1 희생층 패턴을 갖는 제1 도전층을 형성하는 단계; 상기 제1 희생층 패턴 및 상기 제1 도전층 상에 제2 도전층을 형성하는 단계; 상기 제2 도전층 상에 복수의 제1 물질층 및 복수의 제2 물질층이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물 및 상기 제2 도전층을 관통하여 상기 제1 희생층 패턴을 노출시키는 한 쌍의 제1 채널 홀을 형성하는 단계; 상기 제1 희생층 패턴을 제거하여 상기 한 쌍의 제1 채널 홀을 서로 연결시키는 제2 채널 홀을 형성하는 단계; 및 상기 한 쌍의 제1 채널 홀 및 상기 제2 채널 홀 내벽에 메모리막 및 채널층을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 기판으로부터 수직 방향으로 돌출된 채널을 따라 메모리 셀이 형성되고 메모리 셀 하부에 파이프 채널 트랜지스터가 배치되는 3차원 구조의 비휘발성 메모리 장치에서 온 커런트를 증가시켜 소자의 동작 특성을 개선할 수 있다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 효과를 설명하기 위한 도면이다.
도 14 및 도 15는 도 12의 장치의 제조 방법의 다른 실시예를 설명하기 위한 도면이다.
도 16 및 도 17은 도 12의 장치의 제조 방법의 또다른 실시예를 설명하기 위한 도면이다.
도 18 내지 도 19는 본 발명의 다른 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 20은 본 발명의 또다른 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 효과를 설명하기 위한 도면이다.
도 14 및 도 15는 도 12의 장치의 제조 방법의 다른 실시예를 설명하기 위한 도면이다.
도 16 및 도 17은 도 12의 장치의 제조 방법의 또다른 실시예를 설명하기 위한 도면이다.
도 18 내지 도 19는 본 발명의 다른 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 20은 본 발명의 또다른 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 12는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이고, 도 2 내지 도 11은 도 12의 장치를 제조하기 위한 중간 공정 단계들을 나타내는 단면도이다.
도 2를 참조하면, 기판(110) 상에 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 제1 도전층(120)을 형성한다.
여기서, 기판(110)은 실리콘 기판 등과 같은 반도체 기판과 이 반도체 기판 상부에 배치되는 실리콘 산화막 등의 절연층을 포함할 수 있다. 제1 도전층(120)은 예컨대 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 제1 도전층(120)을 선택적으로 식각하여 제1 도전층(120) 내에 홈을 형성하고 이 홈 내부를 절연 물질 예컨대, 실리콘 질화막으로 매립함으로써, 제1 도전층(120) 내부에 매립되는 제1 희생층 패턴(130)을 형성한다.
여기서, 제1 희생층 패턴(130)은 후술하는 파이프 채널 트랜지스터의 채널이 형성될 공간(이하, 파이프 채널 홀이라 함)을 정의하는 것으로서, 본 단면 방향의 장축과 본 단면 방향과 교차하는 방향의 단축을 갖는 바 형상을 가질 수 있다. 이러한 제1 희생층 패턴(130)은 본 단면 방향 및 이와 교차하는 방향을 따라 복수개가 매트릭스 형태로 배열될 수 있다. 본 도면에서는 단면 방향을 따라 배열된 세개의 제1 희생층 패턴(130)을 예시적으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 제1 도전층(120) 및 제1 희생층 패턴(130) 상에 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 제2 도전층(140)을 형성한다.
즉, 제2 도전층(140)은 제1 도전층(120)과 함께 파이프 채널 트랜지스터의 게이트 전극으로 이용될 수 있다. 제2 도전층(140)은 제1 도전층(120)과 동일한 물질 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또는, 제2 도전층(140)은 금속이나 금속 실리사이드 물질일 수 있다.
도 3을 참조하면, 제2 도전층(140) 상에 수직 방향으로 적층되는 복수의 메모리 셀 형성을 위하여 제1 층간 절연층(150) 및 제3 도전층(160)을 교대로 형성한다. 이하, 설명의 편의를 위하여, 제1 층간 절연층(150) 및 제3 도전층(160)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다. 이러한 셀 게이트 구조물(CGS)에서 최하부층과 최상부층은 제1 층간 절연층(150)으로 이루어질 수 있다.
여기서, 제1 층간 절연층(150)은 복수층의 메모리 셀 간 분리를 위한 것으로서 예컨대, 실리콘 산화막을 포함할 수 있다. 제3 도전층(160)은 메모리 셀의 게이트 전극 형성을 위한 것으로서, 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 셀 게이트 구조물(CGS) 상에 제1 절연층(170)을 형성한다. 제1 절연층(170)은 후술하는 셀 게이트 구조물(CGS)의 식각 공정이나 연마 공정(도 4 참조) 등에서 셀 게이트 구조물(CGS)이 손상되는 것을 방지하고 연마 정지막으로서의 역할을 할 수 있다. 제1 절연층(170)은 제1 층간 절연층(150)과 식각률이 상이한 물질 예컨대, 실리콘 질화막을 포함할 수 있다.
도 4를 참조하면, 후술하는 공정에 의하여 형성될 셀 채널 홀(도 5의 H1 참조) 사이의 제1 절연층(170) 및 셀 게이트 구조물(CGS)을 선택적으로 식각하여, 셀 게이트 구조물(CGS) 내에 본 단면 방향과 교차하는 방향으로 연장되는 슬릿 형상의 제1 및 제2 트렌치(T1, T2)를 형성한다.
여기서, 제1 트렌치(T1)는 하나의 제1 희생층 패턴(130)을 노출시키는 한 쌍의 셀 채널 홀 사이에 배치될 트렌치로서, U자형 스트링 형성을 위해 한 쌍의 셀 채널 홀 사이에서 제3 도전층(160)을 서로 분리하기 위한 것이다. 제2 트렌치(T2)는 한 쌍의 셀 채널 홀과 다른 한 쌍의 셀 채널 홀 사이에 배치될 트렌치를 나타낸다. 본 실시예에서 제1 및 제2 트렌치(T1, T2)는 제2 도전층(140)을 노출시키는 깊이로 형성되었으나, 본 발명이 이에 한정되지는 않는다. 제1 및 제2 트렌치(T1, T2)는 모든 제3 도전층(160)을 관통하는 깊이를 가지면 되며, 제2 도전층(140)까지 관통하여 제2 도전층(140)을 분리할 수도 있다.
또한, 제2 트렌치(T2)의 형성은 생략될 수도 있다. 제2 트렌치(T2) 형성이 생략되어 서로 다른 쌍의 셀 채널 홀 사이에서 제3 도전막(160)이 서로 연결되더라도, 대응하는 부분에서 선택 트랜지스터의 게이트가 분리되기만 하면 서로 인접한 U자형 스트링을 별개로 제어할 수 있기 때문이다. 이에 대하여는 해당 부분에서 더욱 상세히 설명한다(도 9 참조).
이어서, 제1 및 제2 트렌치(T1, T2) 내에 매립되는 제2 및 제3 희생층 패턴(180, 190)을 형성한다.
여기서, 제2 및 제3 희생층 패턴(180, 190)은, 제1 및 제2 트렌치(T1, T2)가 형성된 결과물 상에 절연 물질을 증착하고, 제1 절연층(170)을 연마 정지막으로 하는 연마 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행함으로써 형성될 수 있다. 제2 및 제3 희생층 패턴(180, 190)은 예컨대, 실리콘 산화막을 포함할 수 있다.
도 5를 참조하면, 제1 절연층(170), 셀 게이트 구조물(CGS) 및 제2 도전층(140)을 선택적으로 식각하여 셀 게이트 구조물(CGS) 및 제2 도전층(140)을 관통하여 제1 희생층 패턴(130)을 노출시키는 한 쌍의 셀 채널 홀(H1)을 형성한다.
여기서, 셀 채널 홀(H1)은 메모리 셀의 채널 형성을 위한 공간이다. 셀 채널 홀(H1)은 제1 희생층 패턴(130)마다 한 쌍씩 배치된다. 본 도면에서는 3개의 제1 희생층 패턴(130)이 도시됨에 따라 이들을 노출시키는 6개의 셀 채널 홀(H1)이 예시적으로 도시되어 있다. 이러한 한 쌍의 셀 채널 홀(H1)은 제1 희생층 패턴(130)의 장축 방향으로 배열된다.
도 6을 참조하면, 셀 채널 홀(H1)이 형성된 결과물 상에 제4 희생층(200)을 형성한다. 제4 희생층(200)은 예컨대, 실리콘 질화막을 포함할 수 있다.
도 7을 참조하면, 셀 게이트 구조물(CGS) 중 최상부층의 제1 층간 절연층(150)이 드러날 때까지 연마 공정 예컨대, CMP를 수행함으로써, 셀 채널 홀(H1) 내부에 매립되는 제4 희생층 패턴(200A)을 형성한다.
한편, 상기 도 4 내지 도 7의 공정 순서는 뒤바뀔 수도 있다. 즉, 본 실시예에서는 제1 및 제2 트렌치(T1, T2)를 먼저 형성하고, 제1 및 제2 트렌치(T1, T2)에 절연 물질을 매립한 상태에서 셀 채널 홀(H1)을 형성하였으나, 본 발명이 이에 한정되는 것은 아니다. 도시하지는 않았으나 다른 실시예에서는, 셀 채널 홀(H1)을 먼저 형성하고 셀 채널 홀(H1)에 절연 물질을 매립한 상태에서 제1 및 제2 트렌치(T1, T2)를 형성할 수도 있다.
다시, 도 8을 참조하면, 제2 내지 제4 희생층 패턴(180, 190, 200A)을 포함하는 셀 게이트 구조물(CGS) 상에 선택 트랜지스터 형성을 위하여 제2 층간 절연층(220), 제4 도전층(230) 및 제2 층간 절연층(220)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여 제2 층간 절연층(220), 제4 도전층(230) 및 제2 층간 절연층(220)이 적층된 구조물을 선택 게이트 구조물(SGS)이라 한다.
제4 도전층(230)은 선택 트랜지스터의 게이트 전극 형성을 위한 것으로서, 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제2 층간 절연층(220)은 제4 도전층(230)을 그 상부 및 하부 구조와 절연시키기 위한 것으로서, 예컨대, 실리콘 산화막을 포함할 수 있다.
이어서, 선택 게이트 구조물(SGS) 상에 제2 절연층(250)을 형성한다. 제2 절연층(250)은 후술하는 선택 게이트 구조물(SGS)의 식각 공정 및 연마 공정(도 9 참조) 등에서 선택 게이트 구조물(SGS)이 손상되는 것을 방지하는 역할 및 연마 정지막으로서의 역할을 할 수 있다. 제2 절연층(250)은 예컨대, 실리콘 질화막을 포함할 수 있다.
도 9를 참조하면, 후술하는 공정에 의해 형성될 선택 트랜지스터 채널 홀(도 10의 H2 참조) 사이의 제2 절연층(250) 및 선택 게이트 구조물(SGS)을 선택적으로 식각하여, 선택 게이트 구조물(SGS) 내에 본 단면 방향과 교차하는 방향으로 연장되는 슬릿 형상의 제3 및 제4 트렌치(T3, T4)를 형성한다. 제3 및 제4 트렌치(T3, T4)는 각각 제1 및 제2 트렌치(T1, T2)와 중첩할 수 있다.
여기서, 제3 트렌치(T3)는 한 쌍의 선택 트랜지스터 채널 홀 사이에 배치될 트렌치로서, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터 형성을 위해 한 쌍의 선택 트랜지스터 채널 홀 사이에서 제4 도전층(230)을 서로 분리한다. 제4 트렌치(T4)는 서로 다른 쌍의 선택 트랜지스터 채널 홀 사이에 배치될 트렌치로서, 서로 인접한 U자형 스트링 각각을 따로 제어하기 위해 서로 다른 쌍의 선택 트랜지스터 채널 홀(H2) 사이에서 제4 도전층(230)을 서로 분리한다.
이어서, 제3 및 제4 트렌치(T3, T4) 내에 매립되는 제5 및 제6 희생층 패턴(260, 270)을 형성한다.
여기서, 제5 및 제6 희생층 패턴(260, 270)은, 제3 및 제4 트렌치(T3, T4)가 형성된 결과물 상에 절연 물질을 증착하고, 제2 절연층(250)을 연마 정지막으로 하는 연마 공정 예컨대, CMP를 수행함으로써 형성될 수 있다. 제5 및 제6 희생층 패턴(260, 270)은 예컨대, 실리콘 산화막을 포함할 수 있다.
도 10을 참조하면, 제2 절연층(250) 및 선택 게이트 구조물(SGS)을 선택적으로 식각하여, 선택 게이트 구조물(SGS) 내에 제4 희생층 패턴(200A)을 노출시키는 선택 트랜지스터 채널 홀(H2)을 형성한다. 선택 트랜지스터 채널 홀(H2)은 선택 트랜지스터의 채널 형성을 위한 공간으로서, 셀 채널 홀(H1)과 일체로 연결된다.
한편, 상기 도 9 및 도 10의 공정 순서는 뒤바뀔 수도 있다. 즉, 본 실시예에서는 제3 및 제4 트렌치(T3, T4)를 먼저 형성하고 이에 절연 물질을 매립한 상태에서 선택 트랜지스터 채널 홀(H2)을 먼저 형성하였으나, 본 발명이 이에 한정되는 것은 아니다. 도시하지는 않았으나 다른 실시예에서는, 선택 트랜지스터 채널 홀(H2)을 먼저 형성하고 이에 절연 물질을 매립한 상태에서, 제3 및 제4 트렌치(T3, T4)를 형성할 수도 있다.
도 11을 참조하면, 선택 트랜지스터 채널 홀(H2)에 의해 노출된 제4 희생층 패턴(200A)과 제4 희생층 패턴(200A) 하부의 제1 희생층 패턴(130)을 제거한다.
제4 희생층 패턴(200A) 및 제1 희생층 패턴(130)의 제거 공정은 습식 식각을 이용하여 수행될 수 있다. 제4 희생층 패턴(200A) 및 제1 희생층 패턴(130)이 동일한 물질 예컨대, 실리콘 질화막을 포함하는 경우, 인산 등을 포함하는 식각 용액을 이용하는 한번의 습식 식각 공정에 의해 제4 희생층 패턴(200A) 및 제1 희생층 패턴(130)이 제거될 수 있다. 본 제거 공정에서 제2 절연층(250)이 함께 제거될 수도 있다.
본 공정 결과, 제4 희생층 패턴(200A)이 제거된 공간에 한 쌍의 셀 채널 홀(H1)이 드러나게 되고, 제1 희생층 패턴(130)이 제거된 공간에 파이프 채널 홀(PH)이 형성된다. 파이프 채널 홀(PH)은 파이프 채널 트랜지스터의 채널 형성을 위한 공간으로서, 한 쌍의 셀 채널 홀(H1) 하부에 배치되어 이들을 서로 연결시킨다. 결국, 전체적으로 U자형의 채널 홀(H2, H1, PH)이 형성된다.
도 12를 참조하면, 선택 트랜지스터 채널 홀(H2), 셀 채널 홀(H1) 및 파이프 채널 홀(PH)의 내벽을 따라 메모리막(280) 및 채널층(290)을 형성한다.
위와 같은 메모리막(280) 및 채널층(290)은, 선택 트랜지스터 채널 홀(H2), 셀 채널 홀(H1) 및 파이프 채널 홀(PH)이 형성된 결과물의 전면을 따라 메모리막(280)으로 이용되는 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하고, 터널 절연막 상에 채널층(290)으로 이용되는 소정 반도체 물질 예컨대, 폴리실리콘막을 증착한 후, 최상부의 제2 층간 절연층(220)이 드러날 때까지 연마 공정 예컨대, CMP를 수행함으로써 형성될 수 있다.
구체적으로, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서, 예컨대, 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서, 예컨대, 질화막으로 이루어질 수 있고, 터널 절연막은 전하 터널링을 위한 것으로서, 예컨대, 산화막으로 이루어질 수 있다. 즉, 메모리막(280)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
또한, 채널층(290)은 파이프 채널 홀(PH) 내에 형성되어 파이프 채널 트랜지스터의 게이트 전극으로 이용되는 제1 및 제2 도전층(120, 140)과 접함으로써 파이프 채널 트랜지스터의 채널로 이용되는 부분과, 셀 채널 홀(H1) 내에 형성되어 메모리 셀의 게이트 전극으로 이용되는 제3 도전층(160)과 접함으로써 메모리 셀의 채널로 이용되는 부분과, 선택 트랜지스터 채널 홀(H2) 내에 형성되어 선택 트랜지스터의 게이트 전극으로 이용되는 제4 도전층(230)과 접하여 선택 트랜지스터의 채널로 이용되는 부분을 포함할 수 있다.
본 실시예에서는, 채널층(290)이 메모리막(280)이 형성된 선택 트랜지스터 채널 홀(H2), 셀 채널 홀(H1) 및 파이프 채널 홀(PH)을 매립하도록 형성된 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는, 채널층(290)은 메모리막(280)이 형성된 선택 트랜지스터 채널 홀(H2), 셀 채널 홀(H1) 및 파이프 채널 홀(PH)을 완전히 매립하지는 않는 얇은 두께로 형성될 수도 있다.
이상으로 설명한 제조 방법에 의하여, 도 12에 도시된 것과 같은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 12를 참조하면, 파이프 채널 트랜지스터의 게이트 전극으로 이용되는 제1 및 제2 도전층(120, 140)은 파이프 채널 트랜지스터의 채널 즉, 파이프 채널 홀(PH)에 매립되는 채널층(290)의 측면 및 하면 뿐만 아니라 상면과도 접하게 된다(도 12의 도면부호 B 참조). 게다가, 제1 및 제2 도전층(140)과 접하는 채널층(280)의 측면 면적은 예컨대, 제2 도전층(140)의 두께에 비례하여 종래보다 더 증가하게 된다. 따라서, 파이프 채널 트랜지스터의 게이트 전극에 인가되는 게이트 바이어스가 파이프 채널 트랜지스터에 채널층(290)에 충분히 공급될 수 있고, B 영역과 접하는 채널층(290) 부분에 반전층 형성이 가능하므로 종래 기술에 비하여 온 커런트가 크게 증가하는 효과가 있다. 이러한 효과는 실험적으로도 확인되었으며 이하의 도 13a 내지 도 13c에 잘 나타나 있다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 효과를 설명하기 위한 도면이다.
도 13a를 참조하면, 종래 기술과 같이 파이프 채널 트랜지스터의 채널 상면이 도전 물질로 덮이지 않는 경우(비교예 참조)와, 본 발명의 일 실시예와 같이 파이프 채널 트랜지스터의 채널 상면의 일부 또는 전부가 도전 물질로 덮이는 경우(실험예1 및 실험예2 참조)가 도시되어 있다. 특히, 실험예2는 전술한 도 4 및 도 5와 같이 트렌치(T1)가 제2 도전층(140)을 관통하지 않아서, 메모리 셀의 채널이 형성된 부분을 제외하고 파이프 채널 트랜지스터의 채널 상면 전부가 도전 물질로 덮이는 경우를 도시하고 있다. 반면, 실험예1은 전술한 도 4 및 도 5의 트렌치(T1)가 제2 도전층(140)을 관통하는 깊이로 형성되는 경우로서, 메모리 셀의 채널이 형성된 부분 및 트렌치(T1)가 형성된 부분을 제외하고 파이프 채널 트랜지스터의 채널 상면이 도전 물질로 덮이는 경우를 도시하고 있다.
도 13b는 도 13a에 도시된 각 경우의 온 커런트를 측정한 결과를 보여주는 그래프이다.
도 13b를 참조하면, 비교예에 비하여 실험예1에서 측정된 온 커런트가 더 크고, 실험예1에 비하여 실험예2에서 측정된 온 커런트가 더 큼을 알 수 있다. 따라서, 파이프 채널 트랜지스터의 채널 상면을 덮는 도전 물질의 면적이 증가할수록 온 커런트가 증가함을 확인할 수 있다.
도 13c는 파이프 채널 트랜지스터의 채널 상면을 덮는 도전 물질의 두께(전술한 도 2 내지 도 12의 제2 도전층(140) 두께 참조)를 증가시키면서 온 커런트를 측정한 결과를 보여주는 그래프이다.
도 13c를 참조하면, 도전 물질의 두께가 증가할수록(화살표 방향 참조) 온 커런트가 증가함을 확인할 수 있다.
결과적으로 파이프 채널 트랜지스터의 상면을 덮는 도전 물질 즉, 제2 도전층(140)의 면적 및/또는 두께가 증가할수록 온 커런트가 증가함을 알 수 있다.
한편, 위에서 설명한 것과 같은 비휘발성 메모리 장치 형성을 위해서 공정 방법이나 공정 순서 등이 다양하게 변형될 수 있음은 물론이다.
예를 들어, 본 실시예에서는 셀 게이트 구조물(SGS)과 이를 관통하는 셀 채널 홀(H1) 및 트렌치(T1, T2)를 형성하는 과정(도 3 내지 도 7 참조)과, 선택 게이트 구조물(SGS)과 이를 관통하는 선택 트랜지스터 채널 홀(H2) 및 트렌치(T3, T4)를 형성하는 과정(도 8 내지 도 10 참조)을 별개로 수행하였다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는 셀 게이트 구조물(CGS)과 선택 게이트 구조물(SGS)을 한꺼번에 적층한 후, 셀 게이트 구조물(CGS)과 선택 게이트 구조물(SGS)을 일괄 식각하여 이들을 관통하는 채널 홀 및 트렌치를 형성할 수도 있다. 이때, 트렌치와 채널 홀 형성 순서가 뒤바뀔 수 있음은 물론이다.
또한, 예를 들어, 본 실시예에서는 U자형 채널 홀(도 11의 H2, H1, PH)을 형성한 상태에서 메모리막(280) 및 채널층(290)을 형성함으로써, 파이프 채널 트랜지스터의 게이트 절연막 및 채널, 메모리 셀의 메모리막 및 채널, 및 선택 트랜지스터의 게이트 절연막 및 채널을 한꺼번에 형성한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 파이프 채널 트랜지스터의 게이트 절연막 및 채널, 메모리 셀의 메모리 게이트 절연막 및 채널, 및 선택 트랜지스터의 게이트 절연막 및 채널 각각은 별개로 형성될 수도 있다. 예를 들어, 도 5의 공정으로 형성된 셀 채널 홀(H1)에 의해 드러나는 제1 희생층 패턴(130)을 제거함으로써 형성된 홀(H1, PH)에 메모리 막 및 채널층을 형성한 후, 선택 게이트 구조물(SGS)을 관통하는 선택 트랜지스터 채널 홀(H2)을 형성하고 선택 트랜지스터 채널 홀(H2) 내에 게이트 절연막 및 채널층을 형성할 수도 있다.
또한, 예를 들어, 셀 게이트 구조물(CGS) 및 선택 게이트 구조물(SGS)에서 제3 및 제4 도전층(160, 230) 대신 희생 물질을 이용하거나, 또는 제1 및 제2 층간 절연층(150, 220) 대신 희생 물질을 이용하는 방법도 있을 수 있다. 이에 대하여는 이하의 도 14 내지 도 17을 참조하여 보다 상세히 설명하기로 한다.
도 14 및 도 15는 도 12의 장치의 제조 방법의 다른 실시예를 설명하기 위한 도면이다.
도 14를 참조하면, 제3 도전층(160)을 제7 희생층(360)으로 대체하고, 제4 도전층(230)을 제8 희생층(430)으로 대체한 것을 제외하고는, 전술한 도 2 내지 도 12에서 설명한 것과 실질적으로 동일한 공정을 수행한다. 제7 및 제8 희생층(360, 430)은 예컨대, 실리콘 질화막을 포함할 수 있다.
도 15를 참조하면, 제2 및 제3 희생층 패턴(180, 190)과 제5 및 제6 희생층 패턴(260, 270)을 제거한 후, 드러나는 제7 및 제8 희생층(360, 430)을 제거한다.
이어서, 도시되지 않았지만, 제7 및 제8 희생층(360, 430)이 제거된 공간 내에 셀 게이트 전극용 도전물질 예컨대, 불순물이 도핑된 폴리실리콘이나 또는 텅스텐 등의 금속을 매립함으로써 도 12와 유사한 구조를 획득할 수 있다.
한편, 제7 및 제8 희생층(360, 430) 제거 공정에서 메모리막(180)의 전하 차단막이 드러나서 손상될 수 있다. 따라서, 제7 및 제8 희생층(360, 430) 제거 후 셀 게이트 전극용 도전물질 형성 전에, 손상된 전하 차단막을 제거하거나 또는 제거하지 않은 상태에서 전하 차단막용 물질 예컨대 산화막 또는 Al2O3와 같은 고유전율 절연막을 추가 형성할 수도 있다.
도 16 및 도 17은 도 12의 장치의 제조 방법의 또다른 실시예를 설명하기 위한 도면이다.
도 16을 참조하면, 제1 층간 절연층(150)을 제9 희생층(350)으로 대체하고, 제2 층간 절연층(220)을 제10 희생층(420)으로 대체한 것을 제외하고는, 전술한 도 2 내지 도 12에서 설명한 것과 실질적으로 동일한 공정을 수행한다. 제9 및 제10 희생층(350, 420)은 예컨대, 불순물이 도핑되지 않은 폴리실리콘일 수 있다.
도 17을 참조하면, 제2 및 제3 희생층 패턴(180, 190)과 제5 및 제6 희생층 패턴(260, 270)을 제거한 후, 드러나는 제9 및 제10 희생층(350, 420)을 제거한다.
이어서, 도시되지 않았지만, 제9 및 제10 희생층(350, 420)이 제거된 후의 공간을 절연 물질 예컨대, 산화막 등을 매립함으로써 도 12와 유사한 구조를 획득할 수 있다.
한편, 전술한 실시예에서는 3차원 구조의 비휘발성 메모리 장치의 셀 영역에 대해서만 설명하였으나, 주변회로 영역이 더 포함될 수 있다. 이에 대하여는 이하의 도 18 내지 도 20을 참조하여 보다 상세히 설명하기로 한다.
도 18 내지 도 19는 본 발명의 다른 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 18을 참조하면, 셀 영역 및 주변회로 영역이 정의된 기판(410) 상에 제1 도전층(420)을 형성한다. 제1 도전층(420)은 셀 영역의 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 것이면서 동시에 주변회로 영역의 게이트 전극 형성을 위한 것이다. 제1 도전층(420)은 불순물이 도핑된 폴리실리콘일 수 있다.
여기서, 기판(410)은 실리콘 기판 등과 같은 반도체 기판과 이 반도체 기판 상부에 배치되는 실리콘 산화막 등의 절연층을 포함할 수 있다. 제1 도전층(420)은 예컨대 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 셀 영역의 제1 도전층(420)을 선택적으로 식각하여 제1 도전층(420) 내에 홈을 형성하고 이 홈 내부를 절연 물질 예컨대, 실리콘 질화막으로 매립함으로써, 제1 도전층(420) 내부에 매립되고 파이프 채널 홀이 형성될 공간을 정의하는 제1 희생층 패턴(430)을 형성한다.
이어서, 결과물의 전면 상에 제2 도전층(440)을 형성한다. 제2 도전층(440)은 제1 도전층(420)과 함께 셀 영역의 파이프 채널 트랜지스터의 게이트 전극으로 이용되면서 동시에 주변회로 영역의 게이트 전극으로 이용될 수 있다. 제2 도전층(440)은 제1 도전층(420)과 동일한 물질 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또는, 제2 도전층(440)은 금속이나 금속 실리사이드 물질일 수 있다.
도 19를 참조하면, 제2 도전층(440) 상에 셀 영역을 덮으면서 주변회로 영역의 게이트 전극이 형성될 영역을 덮는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 제2 도전층(440) 및 제1 도전층(420)을 식각한다.
본 공정 결과, 셀 영역에는 파이프 채널 트랜지스터의 게이트 전극(420A, 440A)이 형성되고, 주변회로 영역에는 주변회로 트랜지스터의 게이트 전극(420B, 440B)이 형성된다.
이후의 후속 공정은 도 3 내지 도 12에서 설명한 것과 실질적으로 동일하므로, 상세한 설명은 생략한다.
도 20은 본 발명의 또다른 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 20을 참조하면, 기판(110) 상에 게이트 절연막 및 도전막을 증착하고 이를 패터닝하여, 게이트 절연막 패턴(510) 및 주변회로 트랜지스터의 게이트 전극(520)이 적층된 구조물을 형성한다.
이어서, 적층 구조물을 덮는 절연층(530)을 형성한다. 절연층(530)은 주변회로 영역과 그 상부에 형성될 셀 영역을 서로 분리하기 위한 것으로서, 예컨대, 산화막을 포함할 수 있다.
이어서, 절연층(530) 상에 제1 희생층 패턴(130)이 매립된 제1 도전층(120) 및 제2 도전층(140)을 형성한다.
이후의 후속 공정은 도 3 내지 도 12에서 설명한 것과 실질적으로 동일하므로, 상세한 설명은 생략한다.
이상으로 설명한 도 18 내지 도 20의 공정을 살펴보면, 주변회로 영역과 셀 영역을 나란히 배치하는 경우 주변회로 트랜지스터의 게이트 전극을 파이프 채널 트랜지스터의 게이트 전극과 함께 형성할 수 있다. 또는, 주변회로 영역을 셀 영역 하부에 배치할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 기판 120: 제1 도전층
130: 제1 희생층 패턴 140: 제2 도전층
150: 제1 층간 절연층 160: 제3 도전층
170: 제1 절연층 180: 제2 희생층 패턴
190: 제3 희생층 패턴 200A: 제4 희생층 패턴
220: 제2 층간 절연층 230: 제4 도전층
250: 제2 절연층 260: 메모리막
270: 채널층
130: 제1 희생층 패턴 140: 제2 도전층
150: 제1 층간 절연층 160: 제3 도전층
170: 제1 절연층 180: 제2 희생층 패턴
190: 제3 희생층 패턴 200A: 제4 희생층 패턴
220: 제2 층간 절연층 230: 제4 도전층
250: 제2 절연층 260: 메모리막
270: 채널층
Claims (21)
- 제1 도전층;
상기 제1 도전층 상의 제2 도전층;
상기 제2 도전층 상에 배치되고, 복수의 제1 층간 절연층 및 복수의 제3 도전층이 교대로 적층된 적층 구조물;
상기 적층 구조물 및 상기 제2 도전층을 관통하는 한 쌍의 제1 채널;
상기 제1 도전층 내에 매립되면서, 상기 한 쌍의 제1 채널 하단을 서로 연결시키는 제2 채널; 및
상기 제1 및 제2 채널과, 상기 적층 구조물, 상기 제1 도전층 및 상기 제2 도전층 사이에 개재되는 메모리막을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제1 도전층 및 상기 제2 도전층은, 불순물이 도핑된 폴리실리콘을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제1 도전층은 불순물이 도핑된 폴리실리콘을 포함하고,
상기 제2 도전층은, 금속 또는 금속 실리사이드를 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 한 쌍의 제1 채널 사이의 상기 적층 구조물을 관통하여 상기 제3 도전층을 분리시키는 트렌치를 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 한 쌍의 제1 채널 사이의 상기 적층 구조물을 관통하여 상기 제3 도전층을 분리시키면서, 상기 제2 도전층은 분리시키지 않는 트렌치를 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 기판 상에 형성된 주변회로 트랜지스터의 게이트 전극; 및
상기 게이트 전극이 형성된 상기 기판을 덮는 절연층을 더 포함하고,
상기 제1 도전층은 상기 절연층 상에 형성된
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 기판의 주변회로 영역에 형성된 주변회로 트랜지스터의 게이트 전극을 더 포함하고,
상기 게이트 전극은, 상기 제1 도전층 및 상기 제2 도전층과 동일한 층에 형성되고 동일한 물질로 이루어지는
비휘발성 메모리 장치.
- 제7 항에 있어서,
상기 제1 도전층은 불순물이 도핑된 폴리실리콘을 포함하고,
상기 제2 도전층은, 금속 또는 금속 실리사이드를 포함하는
비휘발성 메모리 장치.
- 내부에 제1 희생층 패턴을 갖는 제1 도전층을 형성하는 단계;
상기 제1 희생층 패턴 및 상기 제1 도전층 상에 제2 도전층을 형성하는 단계;
상기 제2 도전층 상에 복수의 제1 물질층 및 복수의 제2 물질층이 교대로 적층된 적층 구조물을 형성하는 단계;
상기 적층 구조물 및 상기 제2 도전층을 관통하여 상기 제1 희생층 패턴을 노출시키는 한 쌍의 제1 채널 홀을 형성하는 단계;
상기 제1 희생층 패턴을 제거하여 상기 한 쌍의 제1 채널 홀을 서로 연결시키는 제2 채널 홀을 형성하는 단계; 및
상기 한 쌍의 제1 채널 홀 및 상기 제2 채널 홀 내벽에 메모리막 및 채널층을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 도전층 및 상기 제2 도전층은, 불순물이 도핑된 폴리실리콘을 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 도전층은 불순물이 도핑된 폴리실리콘을 포함하고,
상기 제2 도전층은, 금속 또는 금속 실리사이드를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 채널 홀 형성 단계 전 또는 후에,
상기 한 쌍의 제1 채널 홀 사이의 상기 적층 구조물을 식각하여 상기 제3 도전층을 분리시키는 트렌치를 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 채널 홀 형성 단계 전 또는 후에,
상기 한 쌍의 제1 채널 홀 사이의 상기 적층 구조물을 식각하여 상기 제3 도전층을 분리시키면서 상기 제2 도전층은 분리시키지 않는 트렌치를 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 물질층은, 절연 물질이고,
상기 제2 물질층은, 도전 물질인
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 물질층과 상기 제2 물질층은, 서로 다른 식각율을 갖는 절연 물질로 이루어지고,
상기 메모리막 및 채널층 형성 단계 후에,
상기 적층 구조물을 관통하여 상기 제3 도전층을 분리시키는 트렌치를 형성하는 단계;
상기 트렌치에 의해 드러나는 상기 제2 물질층을 제거하는 단계; 및
상기 제2 물질층이 제거된 공간에 도전 물질을 매립하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제15 항에 있어서,
상기 제2 물질층이 제거된 공간에 도전 물질을 매립하는 단계 전에,
상기 제2 물질층 제거에 의해 노출된 상기 메모리막 상에 고유전율막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제16 항에 있어서,
상기 고유전율막 형성 단계 전에,
상기 제2 물질층 제거에 의해 노출된 상기 메모리막 중 전하 차단막을 제거하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 물질층과 상기 제2 물질층은 각각 불순물이 도핑되지 않은 폴리실리콘 및 불순물이 도핑된 폴리실리콘으로 이루어지고,
상기 메모리막 및 채널층 형성 단계 후에,
상기 적층 구조물을 관통하여 상기 제3 도전층을 분리시키는 트렌치를 형성하는 단계;
상기 트렌치에 의해 드러나는 상기 제1 물질층을 제거하는 단계; 및
상기 제1 물질층이 제거된 공간에 절연 물질을 매립하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 도전층 형성 단계 전에,
상기 기판 상에 주변회로 트랜지스터의 게이트 전극을 형성하는 단계; 및
상기 기판을 덮는 절연층을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 제1 및 제2 도전층은 기판의 주변회로 영역에도 형성되고,
상기 제1 및 제2 도전층 형성 단계 후에,
상기 주변회로 영역의 상기 제1 및 제2 도전층을 패터닝하여 주변회로 트랜지스터의 게이트 전극을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제20 항에 있어서,
상기 제1 도전층은 불순물이 도핑된 폴리실리콘을 포함하고,
상기 제2 도전층은, 금속 또는 금속 실리사이드를 포함하는
비휘발성 메모리 장치의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110133970A KR20120122867A (ko) | 2011-04-29 | 2011-12-13 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US13/458,225 US8692313B2 (en) | 2011-04-29 | 2012-04-27 | Non-volatile memory device and method for fabricating the same |
| CN201210130059.3A CN102760740B (zh) | 2011-04-29 | 2012-04-28 | 非易失性存储器件及其制造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110040893 | 2011-04-29 | ||
| KR1020110133970A KR20120122867A (ko) | 2011-04-29 | 2011-12-13 | 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120122867A true KR20120122867A (ko) | 2012-11-07 |
Family
ID=47509064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110133970A KR20120122867A (ko) | 2011-04-29 | 2011-12-13 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120122867A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10438963B2 (en) | 2016-11-10 | 2019-10-08 | SK Hynix Inc. | Method for manufacturing semiconductor device |
-
2011
- 2011-12-13 KR KR1020110133970A patent/KR20120122867A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10438963B2 (en) | 2016-11-10 | 2019-10-08 | SK Hynix Inc. | Method for manufacturing semiconductor device |
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