JP2013058683A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置の製造方法は、基板上に、不純物濃度が第1濃度である第1シリコン層35、不純物濃度が第1濃度より低い第2濃度である第1犠牲層、不純物濃度が第1濃度である第2シリコン層35、および不純物濃度が第2濃度である第2犠牲層が順に積層された積層体を形成する工程と、積層体上に、第1絶縁膜を形成する工程と、積層体および第1絶縁膜内に、溝22を形成する工程と、溝内に、不純物濃度が第1濃度より低く、第2濃度より高い第3濃度である第3犠牲層90を埋め込む工程と、ウェットエッチングにより、溝内の第3犠牲層を上面から後退させて除去することで、第1犠牲層および第2犠牲層の端面を後退させる工程と、第1シリコン層および第2シリコン層の端面を第1犠牲層および第2犠牲層の端面に沿ってエッチングする工程とを具備する。
【選択図】 図5
Description
図1乃至図3を用いて、各実施形態に係る半導体記憶装置の全体構成例について説明する。
図4乃至図17を用いて、第1の実施形態に係る半導体記憶装置について説明する。第1の実施形態は、コントロールゲートCGとなるボロンドープドシリコン層と犠牲層であるノンドープドシリコン層とを積層させた後、ウェットエッチングにより犠牲層の端部を階段構造にし、その形状に沿ってコントロールゲートCGの端部を階段構造にする製造方法の例である。
以下に図4乃至図6を用いて、第1の実施形態に係る半導体記憶装置の構造について説明する。
以下に図7乃至図17を用いて、第1の実施形態に係る半導体記憶装置の製造方法について説明する。図7乃至図17は、第1の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図7(a)乃至図17(a)は、メモリ領域Aの中央部における製造工程を示す断面図であり、図7(b)乃至図17(b)は、メモリ領域Aの端部における製造工程を示す断面図である。
上記第1の実施形態によれば、コントロールゲートCGとなるドープドシリコン層35と犠牲層であるノンドープドシリコン層36とを積層させた後、ウェットエッチングによりノンドープドシリコン層36の端部を階段構造にする。その後、階段状のノンドープドシリコン層36に沿って等方的なエッチングにより、コントロールゲートCGの端部を階段構造にする。これにより、1回のウェットエッチングおよび等方エッチングにより、コントロールゲートCGの端部を階段状に形成することができる。すなわち、上記方法によれば、従来の層毎にレジストスリミングおよびRIEを繰り返して階段構造を形成する方法に対して、工程数を削減することができる。その結果、製造時間の短縮、高歩留まり化、およびプロセスコストの削減を図ることができる。
図18および図19を用いて、第2の実施形態に係る半導体記憶装置について説明する。第2の実施形態は、コントロールゲートCGの端部を階段構造にした後、コンタクトホール161を形成する際のエッチングストッパーとして電極間絶縁膜150’だけではなく、階段構造の全面にシリコン窒化膜170を形成する例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。
以下に図18を用いて、第2の実施形態に係る半導体記憶装置の構造について説明する。図18は、第2の実施形態に係る半導体記憶装置を示す断面図である。より具体的には、図18(a)は、メモリ領域Aの中央部を示す断面図であり、図18(b)は、メモリ領域Aの端部を示す断面図である。
以下に図19を用いて、第1の実施形態に係る半導体記憶装置の製造方法について説明する。図19は、第1の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図19(a)は、メモリ領域Aの中央部における製造工程を示す断面図であり、図19(b)は、メモリ領域Aの端部における製造工程を示す断面図である。
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
Claims (6)
- 基板上に、不純物濃度が第1濃度である第1シリコン層、前記不純物濃度が前記第1濃度より低い第2濃度である第1犠牲層、前記不純物濃度が前記第1濃度である第2シリコン層、および前記不純物濃度が前記第2濃度である第2犠牲層が順に積層された積層体を形成する工程と、
前記積層体上に、第1絶縁膜を形成する工程と、
前記積層体および前記第1絶縁膜内に、溝を形成する工程と、
前記溝内に、前記不純物濃度が前記第1濃度より低く、前記第2濃度より高い第3濃度である第3犠牲層を埋め込む工程と、
ウェットエッチングにより、前記溝内の前記第3犠牲層を上面から後退させて除去することで、前記溝内に露出した前記第1犠牲層および前記第2犠牲層の端面を後退させる工程と、
前記溝内に露出した前記第1シリコン層および前記第2シリコン層の端面を前記第1犠牲層および前記第2犠牲層の端面に沿ってエッチングする工程と、
前記第1シリコン層および前記第2シリコン層のエッチング後、前記第1絶縁膜を除去する工程と、
前記第1絶縁膜の除去後、前記第1犠牲層および前記第2犠牲層、前記第1シリコン層および前記第2シリコン層の全面を覆うように、前記溝内に第2絶縁膜を埋め込む工程と、
前記第1犠牲層および前記第2犠牲層を除去することで、前記第1シリコン層、前記第2シリコン層、および前記第2絶縁膜の各間に隙間を形成する工程と、
前記隙間内に第3絶縁膜を埋め込む工程と、
前記第1シリコン層に接続される第1コンタクトおよび前記第2シリコン層に接続される第2コンタクトを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記不純物は、ボロンであることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記第2絶縁膜を形成する工程の前に、前記第1犠牲層および前記第2犠牲層、前記第1シリコン層および前記第2シリコン層の全面を覆うように、第4絶縁膜を形成する工程をさらに具備することを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記基板面に対して垂直方向に前記積層体を貫通するホールを形成する工程をさらに具備し、
前記隙間を形成する工程は、前記ホールを介したウェットエッチングにより前記第1犠牲層および前記第2犠牲層を除去することで行われることを特徴とする請求項1に記載の半導体記憶装置の製造方法。 - 前記ホールの内面上および前記隙間の内面上に、ブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、トンネル絶縁膜を形成する工程と、
をさらに具備し、
前記第3絶縁膜は、前記隙間の内面上に形成された前記ブロック絶縁膜であることを特徴とする請求項1に記載の半導体記憶装置の製造方法。 - 前記第3絶縁膜は、前記隙間の内面上から順に形成された第1シリコン酸化膜、シリコン窒化膜、および第2シリコン酸化膜を少なくとも含む積層膜であることを特徴とする請求項5に記載の半導体記憶装置の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017130644A (ja) * | 2016-01-21 | 2017-07-27 | 株式会社東芝 | 半導体装置とその製造方法 |
WO2018163913A1 (ja) * | 2017-03-09 | 2018-09-13 | 東京エレクトロン株式会社 | コンタクトパッドの製造方法及びこれを用いた半導体装置の製造方法、並びに半導体装置 |
KR20200135869A (ko) * | 2018-05-18 | 2020-12-03 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 소자에서의 계단 형성 |
US10998328B2 (en) | 2017-03-10 | 2021-05-04 | Toshiba Memory Corporation | Semiconductor memory device |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8329051B2 (en) * | 2010-12-14 | 2012-12-11 | Lam Research Corporation | Method for forming stair-step structures |
JP2013187200A (ja) * | 2012-03-05 | 2013-09-19 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
KR20140062636A (ko) * | 2012-11-14 | 2014-05-26 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
US9230987B2 (en) * | 2014-02-20 | 2016-01-05 | Sandisk Technologies Inc. | Multilevel memory stack structure and methods of manufacturing the same |
JP2015149413A (ja) * | 2014-02-06 | 2015-08-20 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP2015170692A (ja) * | 2014-03-06 | 2015-09-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2015176910A (ja) * | 2014-03-13 | 2015-10-05 | 株式会社東芝 | 半導体メモリ |
US9257443B1 (en) | 2014-09-09 | 2016-02-09 | Kabushiki Kaisha Toshiba | Memory device and method for manufacturing the same |
US9728499B2 (en) | 2014-11-26 | 2017-08-08 | Sandisk Technologies Llc | Set of stepped surfaces formation for a multilevel interconnect structure |
WO2016085581A1 (en) * | 2014-11-26 | 2016-06-02 | SanDisk Technologies, Inc. | Set of Stepped Surfaces Formation for a Multilevel Interconnect Structure |
US9502429B2 (en) * | 2014-11-26 | 2016-11-22 | Sandisk Technologies Llc | Set of stepped surfaces formation for a multilevel interconnect structure |
US9673057B2 (en) | 2015-03-23 | 2017-06-06 | Lam Research Corporation | Method for forming stair-step structures |
US9646989B1 (en) * | 2015-11-18 | 2017-05-09 | Kabushiki Kaisha Toshiba | Three-dimensional memory device |
KR102536261B1 (ko) | 2015-12-18 | 2023-05-25 | 삼성전자주식회사 | 3차원 반도체 장치 |
US9741563B2 (en) | 2016-01-27 | 2017-08-22 | Lam Research Corporation | Hybrid stair-step etch |
US9853050B2 (en) * | 2016-03-14 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
CN107293551B (zh) * | 2016-04-08 | 2020-03-27 | 旺宏电子股份有限公司 | 半导体结构与其制造方法 |
KR102613511B1 (ko) * | 2016-06-09 | 2023-12-13 | 삼성전자주식회사 | 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법 |
TWI654747B (zh) * | 2016-09-12 | 2019-03-21 | 日商東芝記憶體股份有限公司 | Semiconductor memory device |
KR102650994B1 (ko) * | 2016-10-14 | 2024-03-26 | 삼성전자주식회사 | 메모리 장치 |
US10083982B2 (en) * | 2016-11-17 | 2018-09-25 | Sandisk Technologies Llc | Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof |
US9972641B1 (en) * | 2016-11-17 | 2018-05-15 | Sandisk Technologies Llc | Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof |
KR20180107905A (ko) * | 2017-03-23 | 2018-10-04 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
JP2018170447A (ja) * | 2017-03-30 | 2018-11-01 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
WO2020000296A1 (en) * | 2018-06-28 | 2020-01-02 | Yangtze Memory Technologies Co., Ltd. | Method of forming staircase structures for three-dimensional memory device double-sided routing |
CN111508835A (zh) * | 2020-04-26 | 2020-08-07 | 深圳市昭矽微电子科技有限公司 | 图形结构及其形成方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0640588B2 (ja) * | 1987-03-13 | 1994-05-25 | 株式会社東芝 | 半導体記憶装置 |
JP5016832B2 (ja) | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
JP4945248B2 (ja) * | 2007-01-05 | 2012-06-06 | 株式会社東芝 | メモリシステム、半導体記憶装置及びその駆動方法 |
JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5086851B2 (ja) * | 2008-03-14 | 2012-11-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4691124B2 (ja) | 2008-03-14 | 2011-06-01 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
JP5330027B2 (ja) * | 2009-02-25 | 2013-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
JP5394270B2 (ja) * | 2010-01-25 | 2014-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
KR101770613B1 (ko) * | 2010-08-25 | 2017-08-23 | 삼성전자 주식회사 | 셀 스트링 및 그를 포함하는 비휘발성 메모리 장치의 제조방법 |
-
2011
- 2011-09-09 JP JP2011197255A patent/JP2013058683A/ja not_active Withdrawn
-
2012
- 2012-03-23 US US13/428,506 patent/US8692312B2/en active Active
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017130644A (ja) * | 2016-01-21 | 2017-07-27 | 株式会社東芝 | 半導体装置とその製造方法 |
US9997526B2 (en) | 2016-01-21 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
WO2018163913A1 (ja) * | 2017-03-09 | 2018-09-13 | 東京エレクトロン株式会社 | コンタクトパッドの製造方法及びこれを用いた半導体装置の製造方法、並びに半導体装置 |
JPWO2018163913A1 (ja) * | 2017-03-09 | 2019-12-26 | 東京エレクトロン株式会社 | コンタクトパッドの製造方法及びこれを用いた半導体装置の製造方法、並びに半導体装置 |
US10998328B2 (en) | 2017-03-10 | 2021-05-04 | Toshiba Memory Corporation | Semiconductor memory device |
KR20200135869A (ko) * | 2018-05-18 | 2020-12-03 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 소자에서의 계단 형성 |
JP2021523577A (ja) * | 2018-05-18 | 2021-09-02 | 長江存儲科技有限責任公司Yangtze Memory Technologies Co.,Ltd. | 3次元メモリデバイスにおける階段の形成 |
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