KR102650994B1 - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 메모리 장치는, 기판 상에 교대로 적층되는 복수의 게이트 전극층들 및 복수의 절연층들을 포함하는 게이트 구조체, 상기 절연층들 각각으로부터 연장되어 상기 게이트 전극층들 각각의 하부에 배치되며, 내부에 에어 갭(air gap)을 갖는 복수의 식각 저지층들, 및 상기 식각 저지층들 각각의 상부에서 상기 게이트 전극층들 각각과 연결되는 복수의 컨택들을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성을 개선한 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판 상에 교대로 적층되는 복수의 게이트 전극층들 및 복수의 절연층들을 포함하는 게이트 구조체, 상기 절연층들 각각으로부터 연장되어 상기 게이트 전극층들 각각의 하부에 배치되며, 내부에 에어 갭(air gap)을 갖는 복수의 식각 저지층들, 및 상기 식각 저지층들 각각의 상부에서 상기 게이트 전극층들 각각과 연결되는 복수의 컨택들을 포함할 수 있다.
복수의 컨택들 각각에 연결되는 패드 영역을 갖는 복수의 게이트 전극층들, 및 상기 게이트 전극층들과 교대로 적층되고, 서로 다른 물질로 형성되는 제1 영역과 제2 영역을 각각 포함하는 복수의 게이트 분리층들을 포함하고, 상기 게이트 분리층들의 제2 영역은 상기 게이트 전극층들의 패드 영역의 하부에 배치되고, 서로 다른 물질로 형성되는 복수의 층들을 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 컨택들이 게이트 전극층들과 연결되는 패드 영역의 하부에 에어 갭(Air gap) 및 적어도 하나의 매립층 중 적어도 하나가 내부에 형성되는 식각 저지층을 마련할 수 있다. 따라서, 메모리 장치의 집적도가 증가하여 게이트 전극층들의 개수가 증가하고 게이트 전극층 하나의 두께가 감소하는 경우, 컨택들이 게이트 전극층들을 관통하여 발생할 수 있는 쇼트 불량을 방지할 수 있고, 컨택들을 통해 게이트 전극층들에 전압을 인가할 시, 게이트 전극층들의 금속 원자가 절연층들을 통하여 확산되는 문제를 방지할 수 있다. 결과적으로, 신뢰성과 집적도가 개선된 메모리 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 4는 도 3에 도시한 메모리 장치를 Ⅰ-Ⅰ` 방향에서 바라본 단면도이다.
도 5는 도 4의 A 영역의 확대도이다.
도 6 내지 도 10은 도 4의 B 영역의 다양한 예들을 나타낸 확대도이다.
도 11 내지 도 24는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 25는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치(1)는 메모리 셀 어레이(2), 로우 디코더(3) 및 코어 로직 회로(6)를 포함할 수 있다. 코어 로직 회로(6)는 읽기/쓰기(read/write) 회로(4) 및 제어 회로(5)를 포함할 수 있다.
메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(3)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(4)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(2)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
읽기/쓰기 회로(4)는 제어 회로(5)로부터 수신하는 명령에 따라 메모리 셀 어레이(2)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(4)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(4)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(5)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(33) 및 읽기/쓰기 회로(4)의 동작을 제어할 수 있다. 메모리 셀 어레이(2)에 저장된 데이터를 읽어오는 경우, 제어 회로(5)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 읽기/쓰기 회로(4)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(2)에 데이터를 쓰는 경우, 제어 회로(5)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)은 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 한편, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀이 더 배치될 수도 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
한편, 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 더미 스트링(DS)은 비트 라인(BL1-BLm)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(CR)과, 셀 영역(CR)에 인접하는 주변 회로 영역(PR)을 포함할 수 있다. 셀 영역(CR)은, 기판(101)의 상면에 복수의 게이트 전극층들과 복수의 게이트 분리층들이 교대로 적층되는 게이트 구조체, 기판(101)의 상면에 수직하는 방향으로 연장되어 게이트 구조체를 관통하는 복수의 채널 구조체(CH, DCH), 복수의 게이트 전극층들과 연결되는 복수의 컨택들(181-188: 180) 등을 포함할 수 있다. 주변 회로 영역(PR)은 기판(101) 상에 형성되는 주변 회로 소자(190)를 포함할 수 있다. 주변 회로 소자(190)는 수평 트랜지스터일 수 있으며, 활성 영역(191) 및 수평 게이트 전극(192) 등을 포함할 수 있다.
도 3에 도시한 실시예에서 기판(101)의 상면은 X-Y 평면에 대응할 수 있으며, 복수의 채널 구조체(CH, DCH)과 복수의 컨택들(180)은 기판(101)의 상면에 수직하는 방향(도 3의 Z축 방향)을 따라 연장될 수 있다. 한편, 복수의 컨택들(180)에 연결되는 복수의 게이트 전극층들은 X-Y 평면에 대응하는 기판(101)의 상면 위에서 Z축 방향을 따라 복수의 게이트 분리층들과 교대로 적층될 수 있다.
복수의 채널 구조체(CH, DCH)는 복수의 채널 구조체(CH)와 복수의 더미 채널 구조체(DCH)를 포함할 수 있다. 복수의 채널 구조체(CH)는 복수의 더미 채널 구조체(DCH)는 서로 같거나 다른 내부 구조를 가질 수 있다. 복수의 더미 채널 구조체(DCH)는 복수의 채널 구조체(CH)와 달리 그 상부에서 비트 라인과 연결되지 않으며, 따라서 복수의 더미 채널 구조체(DCH)에서는 데이터 기록하거나 삭제하는 동작 등이 실행되지 않을 수 있다. 복수의 더미 채널 구조체(DCH)는 게이트 전극층들 각각의 모서리에 인접하도록 배치되어 공정 중에 게이트 전극층들이 무너지거나 휘어지지 않도록 지지할 수 있다.
복수의 채널 구조체(CH)는 X-Y 평면에서 서로 이격되어 배치될 수 있다. 복수의 채널 구조체(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 3에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(151)을 사이에 두고 인접하는 채널 구조체(CH)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
게이트 전극층들과 채널 구조체(CH) 등은 공통 소스 라인(150), 및 공통 소스 라인(150)의 측면에 배치되는 분리 절연층(151)에 의해 복수의 영역으로 구분될 수 있다. 공통 소스 라인(150)과 분리 절연층(151)에 의해 정의되는 복수의 영역 각각은 메모리 장치(100)의 플레인 또는 블록 등으로 제공될 수 있다. 공통 소스 라인(150)은 Z축 방향 하부에서, 기판(101)의 일부 영역이 불순물로 도핑되어 형성되는 소스 영역과 연결될 수 있다.
게이트 전극층들은, 제1 방향(도 3의 X축 방향)을 따라 서로 다른 길이로 연장되어 단차를 갖는 패드 영역을 제공할 수 있다. 패드 영역에서 게이트 전극층들은 서로 단차를 갖는 계단 형상을 가질 수 있으며, 컨택들(180)과 연결될 수 있다. 즉, 패드 영역이 마련된 영역은, 컨택들(180)이 게이트 전극층들과 연결되는 컨택 영역(CTR)으로 제공되며, 셀 영역(CR)은 셀 어레이 영역(CAR)과 컨택 영역(CTR)을 포함할 수 있다.
도 4는 도 3에 도시한 메모리 장치를 Ⅰ-Ⅰ` 방향에서 바라본 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 기판(101), 기판(101)의 상면에 교대로 적층되는 복수의 게이트 전극층들(131-138: 130), 복수의 절연층들(141-148: 140) 및 게이트 전극층들(130)의 패드 영역 각각의 하부에 배치되는 식각 저지층(210)을 포함할 수 있다. 식각 저지층(210)은 게이트 전극층들(130)과 컨택들(181-188: 180)이 연결되는 게이트 전극층들(130)의 패드 영역의 하부에 배치될 수 있다. 식각 저지층(210)은 절연층들(140)의 일 측면에 배치되어 절연층들(140)과 함께 게이트 분리층들을 제공할 수 있고, 게이트 전극층들(130)과 게이트 분리층들은 교대로 적층되어 게이트 구조체를 제공할 수 있다.
게이트 전극층들(130) 각각은, 적층 방향(Z축 방향)에서 인접한 게이트 분리층들과 복수의 페어들(pair)을 이룰 수 있으며, 복수의 페어들 각각은 제1 방향(X축 방향)에서 서로 다른 길이로 연장될 수 있다. 도 4를 참조하면, 제1 방향에서 서로 다른 길이로 연장되는 페어들에 의해 복수의 패드 영역들이 제공될 수 있고, 패드 영역들 각각에서 컨택들(180)이 게이트 전극층들(130)과 연결될 수 있다.
게이트 전극층들(130) 상에는 실리콘 산화물 등의 절연 물질로 층간 절연층(170)이 마련될 수 있다. 복수의 채널 구조체(CH), 더미 채널 구조체들(DCH) 및 컨택들(180)은 층간 절연층(170)을 관통할 수 있다.
채널 구조체(CH)는 게이트 전극층들(130)과 게이트 분리층들을 관통하여 기판(101)의 상면까지 연장될 수 있다. 일 실시예에서, 채널 구조체(CH)는 그 하부에서 기판(101)의 적어도 일부를 파고들어갈 수도 있다. 채널 구조체(CH)는 채널층(110), 에피택시 층(111), 비트라인 패드(113), 매립 절연층(115) 및 게이트 절연층(160) 등을 포함할 수 있다. 게이트 절연층(160)은 채널층(110)과 게이트 전극층들(130) 사이에 마련될 수 있으며, 복수의 층을 포함할 수 있다. 이하, 도 5를 함께 참조하여 채널 구조체(CH)의 구조를 자세히 설명하기로 한다.
도 5는 도 4의 A 영역의 확대도이다. 도 5를 참조하면, 채널 구조체(CH)에는 매립 절연층(115), 매립 절연층(115)의 외측면에 배치되는 채널층(110), 및 게이트 절연층(160) 등이 포함될 수 있다. 채널층(110)은 원형의 단면을 갖는 공동 내에 형성될 수 있으며, 가운데가 비어 있는 환형 형상을 가질 수 있다. 채널층(110)의 가운데에 형성되는 공간은 매립 절연층(115)에 의해 채워질 수 있으며, 채널층(110) 상에는 비트라인 패드(113)가 형성될 수 있다. 비트라인 패드(113)는 비트 라인과 연결되어 셀 어레이 영역(CAR)에 형성되는 복수의 메모리 셀 소자의 드레인 영역으로 제공될 수 있다.
채널층(110)과 게이트 전극층들(130) 사이에는 블록킹층(161), 전하 저장층(162), 및 터널링층(163) 등을 포함하는 게이트 절연층(160)이 배치될 수 있다. 블록킹층(161)는 게이트 전극층들(130)을 둘러싸는 형태로 배치될 수 있고, 메모리 장치(100)의 구조에 따라 블록킹층(161)은 채널 구조체(CH)의 내부에서 전하 저장층(162)의 외측에 배치될 수 있다.
블록킹층(161)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 상기 고유전율이란, 블록킹층(161)의 유전율이 터널링층(163)의 유전율보다 높다는 의미 또는 실리콘 산화물의 유전율보다 높다는 의미로 정의될 수 있다.
한편, 선택적으로 블록킹층(161)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널층(110)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다. 실시예에 따라, 블록킹층(161)이 복수의 층을 갖는 경우, 적어도 하나의 층은 전하 저장층(162)의 외측을 따라 채널 구조체(CH) 내부에 배치되고, 다른 층은 게이트 전극층들(130)을 둘러싸도록 배치될 수 있다.
전하 저장층(162)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(162)이 플로팅 게이트인 경우, 전하 저장층(162)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착함으로써 형성될 수 있다. 전하 저장층(162)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(163)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
메모리 장치(100)의 용량을 높이기 위해서 많은 수의 게이트 전극층들(130)과 게이트 분리층들을 적층할 수 있다. 이때, 적층되는 게이트 전극층들(130) 및 게이트 분리층들 각각의 두께를 적절히 제한하지 않을 경우, 게이트 전극층들(130) 및 게이트 분리층들을 포함하는 게이트 구조체의 총 두께가 지나치게 두꺼워질 수 있다. 게이트 구조체의 두께가 증가하면, 채널 구조체(CH, DCH) 및 컨택들(180)을 형성하는 공정의 난이도가 높아질 수 있다.
이를 해결하기 위하여, 게이트 전극층들(130)과 게이트 분리층들 각각의 두께를 감소시킬 경우, 컨택들(180) 중 일부가 게이트 전극층들(130)을 관통하여 다른 게이트 전극층들(130)과 연결되어 쇼트 불량을 일으킬 수 있다. 또한, 게이트 전극층들(130)과 게이트 분리층들 각각의 두께를 감소시킬 경우, 게이트 전극층들(130)의 항복 전압(Breakdown Voltage)이 낮아질 수 있다. 항복 전압이 낮아지면, 컨택들(180)을 통해 게이트 전극층들(130)에 전압이 인가될 때, 게이트 전극층들(130)의 금속 원자(metal atom)가 확산되어 게이트 전극층들(130) 중 일부가 서로 전기적으로 연결되는 문제가 발생할 수 있다.
본 발명의 실시예에서는, 컨택들(180)이 게이트 전극층들(130)과 연결되는 패드 영역의 하부에 식각 저지층(210)을 마련하여, 상기와 같은 문제를 해결할 수 있다. 식각 저지층(210)의 내부에는 에어 갭(Air gap)이 마련되거나, 또는 적어도 하나의 매립층이 마련될 수 있다. 실시예에 따라, 식각 저지층(210)의 내부에는 에어 갭(Air gap)과 적어도 하나의 매립층이 동시에 마련될 수도 있다. 이하, 도 6 내지 도 10을 참조하여, 식각 저지층(210)의 구성에 대하여, 자세히 설명하기로 한다.
도 6 내지 도 10은 도 4의 B 영역의 다양한 예들을 나타낸 확대도이다.
도 6 내지 도 10에 도시된 도 4의 B 영역의 다양한 예들은 유사하므로, 도 6을 중심으로 상세히 설명하고, 도 7 내지 도 10에서는 동일하거나 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 게이트 분리층의 제1 영역(Region 1)에는 제7 절연층(147)이 배치될 수 있고, 제2 영역(Region 2)에는 에어 갭(Air gap, 270)을 가지는 식각 저지층(210)이 배치될 수 있다. 도 6에 도시한 실시예에서, 제7 절연층(147)의 일측면에 마련되는 제2 영역(Region 2)은 제7 컨택(187)이 제7 게이트 전극층(137)과 연결되는 패드 영역의 하부에 대응할 수 있다.
식각 저지층(210)은 게이트 전극층들(130)의 패드 영역 각각의 하부에 배치되며, 절연층들(140)의 일 측면에 형성될 수 있다. 일 예로, 식각 저지층(210)은 제7 절연층(147)의 일면에 접촉하는 측면, 및 제7 게이트 전극층(137)에 평행하도록 제7 절연층(147)의 측면으로부터 연장되는 상면과 하면을 가질 수 있다.
게이트 분리층의 제1 영역(Region 1)과 제2 영역(Region 2)은 서로 다른 물질로 형성될 수 있다. 일 예로, 게이트 분리층의 제1 영역(Region 1)에 마련되는 제7 게이트 절연층(147)은 실리콘 산화막 및 실리콘 질화막 중 하나일 수 있고, 제2 영역(Region 2)에 마련되는 식각 저지층(210)은 실리콘 카본 나이트라이드(SiCN) 및 실리콘 옥시 나이트라이드(SiON) 중 하나로 형성될 수 있다. 식각 저지층(210)은 컨택들(180)이 게이트 전극층들(130)을 관통하는 것을 방지할 수 있다. 한편, 식각 저지층(210) 내부에 에어 갭(270)을 형성함으로써, 컨택들(180)을 통해 인가되는 전압으로 인해 게이트 전극층들(130)의 금속 원자가 다른 게이트 전극층들(130)로 확산되는 것을 방지할 수 있다.
도 7 내지 도 10을 참조하면, 게이트 분리층의 제2 영역(Region 2)은 식각 저지층(210)과 서로 다른 물질로 형성되는 매립층을 적어도 하나 이상 포함할 수 있고, 상기 매립층은 서로 다른 물질로 형성되는 복수의 층을 가질 수 있다. 또는, 실시예에 따라, 매립층 내에 에어 갭이 형성될 수도 있다.
도 7 및 도 8을 참조하면, 게이트 분리층의 제2 영역(Region 2)에 배치되는 식각 저지층(210)의 내부에는 제1 매립층(230)이 형성될 수 있다. 일 예로, 제1 매립층(230)은 고유전율(high-k) 물질로 형성될 수 있다. 도 7에 도시한 실시예를 참조하면, 제1 매립층(230)은 식각 저지층(210)의 내부에 마련되며, 식각 저지층(210)의 내부 공간을 완전히 채울 수 있다. 즉, 제1 매립층(230)을 형성함으로써, 식각 저지층(210) 내부에는 에어 갭이 형성되지 않을 수 있다. 또한, 도 8에 도시한 실시예를 참조하면, 제1 매립층(230)은 식각 저지층(210)과 층간 절연층(170)이 형성하는 공간의 내면을 따라 형성되며, 제1 매립층(230)의 내부에는 에어 갭(270)이 형성될 수 있다.
도 9에 도시한 실시예를 참조하면, 제1 매립층(230)의 내부에는 제2 매립층(250)이 형성될 수 있다. 일 예로, 제2 매립층(250)은 제1 매립층(230)과 다른 물질, 예를 들어 금속, 다결정 실리콘 및 금속 실리사이드 물질 등과 같은 도전성 물질로 형성될 수 있다. 도 9에 도시한 실시예에서, 제2 매립층(250)은 제1 매립층(230)의 내부에 마련되어 제1 매립층(230)의 내부 공간을 완전히 채울 수 있다. 다른 실시예로 도 10을 참조하면, 제2 매립층(250)은 제1 매립층(230)에 의해 형성되는 공간의 내면을 따라 형성되며, 제2 매립층(250)의 내부에 에어 갭(270)이 형성될 수 있다.
후술할 바와 같이, 게이트 분리층의 제2 영역(Region 2)에 에어 갭(270)을 가지는 식각 저지층(210)을 형성한 후, 고유전율(high-k) 물질 및 도전성 물질로 제1 매립층(230) 및 제2 매립층(250)을 형성할 수 있다. 이 때, 미리 형성된 식각 저지층(210)의 두께 및 고유전율 물질과 도전성 물질의 양에 따라 제1 매립층(230)과 제2 매립층(250), 및 에어 갭(Air gap)의 형성 여부를 결정할 수 있다.
도 6을 참조하면, 증착된 식각 저지층(210)의 두께(T1)가 두꺼운 경우, 에어 갭(270)으로 고유전율(high-k) 물질이 유입되지 못함으로써, 내부에 에어 갭(270)을 가지는 식각 저지층(210)이 형성될 수 있다.
도 7 내지 도 10를 참조하면, 증착된 식각 저지층(210)의 두께(T2, T1>T2)가 상대적으로 얇은 경우, 고유전율(high-k) 물질이 에어 갭(270) 내로 유입되어 제1 매립층(230)이 형성될 수 있다. 이 때, 고유전율(high-k) 물질의 양을 조절함으로써 제1 매립층(230)의 두께를 결정할 수 있다. 일 실시예에서, 고유전율 물질의 양을 조절함으로써 도 7에 도시한 실시예와 같이 식각 저지층(210) 내부를 제1 매립층(230)으로 완전히 채울 수 있다. 도 7에 도시한 실시예의 경우, 제1 매립층(230)의 두께는 블록킹층(161)의 두께의 두 배보다 작을 수 있다. 또한, 고유전율 물질의 양을 조절함으로써, 도 8 내지 도 10에 도시한 실시예와 같이 제1 매립층(230) 내부에 에어 갭(270)을 형성할 수도 있다. 제1 매립층(230)의 내부에 에어 갭이 형성되고 식각 저지층(210)의 두께(T2) 및 제1 매립층의 두께(T3)의 총 두께(T2+T3)가 충분히 두꺼운 경우, 도전성 물질이 에어 갭(270) 내부로 유입되지 않을 수 있다. 따라서, 도 8에 도시한 실시예와 같이 식각 저지층(210) 내부에 에어 갭(270)을 가지는 제1 매립층(230)이 최종적으로 형성될 수 있다. 이와 달리, 식각 저지층(210)의 두께(T2) 및 제1 매립층의 두께(T4, T3>T4)의 총 두께(T3+T4)가 상대적으로 얇은 경우, 도전성 물질이 에어 갭(270) 내로 유입되어 제2 매립층(250)을 형성할 수 있다. 이 때, 도전성 물질이 유입되는 양을 조절하여 제2 매립층(250)의 두께를 결정할 수 있다. 도전성 물질의 양에 따라 도 9와 같이 제1 매립층(230) 내부가 제2 매립층(250)으로 완전히 채워질 수 있고, 또는 도 10와 같이 내부에 에어 갭(270)을 가지는 제2 매립층(230)이 형성될 수도 있다.
도 11 내지 도 24는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다. 도 11 내지 도 24는 도 3 내지 도 10에 도시한 실시예에 따른 메모리 장치(100)의 제조 방법을 설명하는 데에 제공되는 도이다.
우선, 도 11 및 도 12에서, 도 12는 도 11의 I-I` 방향의 단면을 나타낸 도일 수 있다. 도 11 및 도 12를 참조하면, 기판(101)의 상면 위에 복수의 희생층들(121-128: 120)과 복수의 절연층들(141-148: 140)이 교대로 적층될 수 있다. 희생층들(120) 각각은 적층 방향(Z축 방향)에서 인접한 절연층들(140) 중 어느 하나와 페어(pair)를 형성하며 제1 방향(X축 방향)으로 연장될 수 있다. 희생층들(120)과 절연층들(140)에 의해 제공되는 페어(pair)는 제1 방향에서 서로 다른 길이로 연장되어 도 11 및 도 12에 도시한 바와 같은 계단 구조를 형성할 수 있다.
도 11 및 도 12를 참조하면, 계단 구조에 의해 복수의 패드 영역이 제공될 수 있다. 패드 영역을 형성함으로써, 적층 방향으로 하부에 위치한 희생층들(120)의 적어도 일부 영역이 외부로 노출될 수 있다. 기판(101) 상에 교대로 적층된 희생층들(120)과 절연층들(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층들(120) 및 절연층들(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층들(120) 및 절연층들(140)을 식각하는 공정을 복수 회 진행함으로써, 도 11 및 도 12에 도시한 바와 같은 구조물을 형성할 수 있다. 일 실시예에서 각 패드 영역에서 희생층들(120)이 절연층들(140)의 상부에 위치할 수 있다.
희생층들(120)과 절연층들(140)은 소정의 식각 선택비를 갖는 물질로 형성될 수 있다. 이러한 식각 선택비는, 절연층들(140)의 식각 속도에 대한 희생층들(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층들(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층들(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층들(140)과 다른 물질일 수 있다. 예를 들어, 절연층들(140)이 실리콘 산화막인 경우, 희생층들(120)은 실리콘 질화막일 수 있다.
도 13 및 도 14를 참조하면, 패드 영역의 하부에 배치되는 절연층들(140)의 일부가 리세스(Recess)되어 트렌치(Tr)가 형성될 수 있다. 계단 구조에 서로 다른 길이를 가지는 절연층들(140)의 일 측면을 통하여 식각 용액을 유입시킴으로써, 패드 영역의 하부에 배치되는 절연층들(140)의 일부만을 선택적으로 제거할 수 있다.
도 15 및 16을 참조하면, 트렌치(Tr) 내부에 식각 저지층(210)이 형성될 수 있다. 식각 저지층(210)은 ALD 또는 CVD 등의 공정을 통해, 트렌치(Tr)의 일 측면 및 상하면을 따라 내부에 공간을 유지한 상태로 형성될 수 있다. 식각 저지층(210)은 실리콘 카본 나이트라이드(SiCN) 및 실리콘 옥시 나이트라이드(SiON) 중 하나로 형성될 수 있다.
도 17 및 도 18을 참조하면, 희생층들(120) 상에 층간 절연층(170)이 형성될 수 있다. 층간 절연층(170)은 주변 회로 영역(PR)까지 연장되어 주변 회로 소자(190)를 덮을 수도 있다. 층간 절연층(160)은 증착 속도가 빠른 산화막으로 형성될 수 있다. 층간 절연층(160)의 낮은 갭 필링(gap filling) 특성으로 인하여, 식각 저지층(210)의 내부 공간으로 층간 절연층(160)이 유입되지 못하고, 이로써, 식각 저지층(210)의 내부에 에어 갭(Air gap)이 형성될 수 있다. 일 예로, 층간 절연층(170)은 실리콘 산화물 등의 절연 물질을 포함하며, HDP(High Density Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막으로 형성될 수 있다.
도 19 및 도 20를 참조하면, 층간 절연층(170)을 형성한 이후, 희생층들(120), 및 절연층들(140) 등을 관통하는 복수의 채널 구조체들(CH, DCH)이 형성될 수 있다. 복수의 채널 구조체들(CH, DCH)은 채널 구조체들(CH) 및 더미 채널 구조체들(DCH)을 포함할 수 있다.
복수의 채널 구조체들(CH, DCH)을 형성하는 공정은, 복수의 채널 홀을 형성하는 것으로 시작될 수 있다. 채널 홀은 희생층들(120) 및 절연층들(140) 등을 관통하여 기판(101)의 적어도 일부 영역을 파고 들어가는 깊이를 가질 수 있다. 채널 홀 내에는 게이트 절연층(160), 채널층(110) 및 매립 절연층(115)이 순차적으로 채워질 수 있으며, 채널층(110)의 상부 및 하부에는 각각 비트라인 패드(113)와 에피택시 층(111)이 마련될 수 있다. 에피택시 층(111)은 채널 홀에 의해 노출된 기판(101)의 일부 영역에 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 적용하여 형성되는 층일 수 있다. 게이트 절연층(160)은 채널층(110)으로부터 순서대로 배치되는 터널링층, 전하 저장층 등을 포함할 수 있다.
게이트 절연층(160)에 포함되는 복수의 층들은 ALD 또는 CVD 등의 공정으로 형성될 수 있으며, 희생층들(120) 및 절연층들(140)과 인접한 영역으로부터 전하 저장층, 터널링층이 순서대로 적층될 수 있다. 채널층(110)은 소정의 두께, 예컨대, 채널 개구부 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 게이트 절연층(160)과 마찬가지로 ALD 또는 CVD 공정에 의해 형성될 수 있다.
채널층(110)의 내부 공간은 매립 절연층(115)으로 채워질 수 있다. 선택적으로, 매립 절연층(115)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(110) 상부에 폴리 실리콘 등의 도전성 물질로 비트라인 패드(113)를 형성할 수 있다.
복수의 채널 구조체들(CH, DCH)을 형성한 후, 복수의 워드라인 컷(WC)이 형성될 수 있다. 워드라인 컷(WC) 내에서는 기판(101)의 일부 영역이 노출될 수 있으며, 워드라인 컷(WC)에 의해 희생층들(120)과 절연층들(140)이 X-Y 평면 상에서 복수의 영역으로 분할될 수 있다. 워드라인 컷(WC)을 통해 식각 용액, 예를 들어 인산(HP) 등을 유입시킴으로써 절연층들(140)을 남기고 희생층들(120)만을 선택적으로 제거할 수 있다.
도 21 및 도 22을 참조하면, 워드라인 컷(WC)을 통해 희생층들이 제거된 공간으로 고유전율(high-k) 물질 및 도전성 물질을 순차적으로 유입하여, 블록킹층(161) 및 블록킹층(161)의 내부에 형성되는 복수의 게이트 전극층들(131-138: 130)을 형성할 수 있다. 블록킹층(161)은 게이트 전극층들(130)을 둘러써는 형태로 마련될 수 있다.
고유전율(high-k) 물질 및 도전성 물질은 워드라인 컷(WC)를 통해 희생층이 제거된 공간뿐만 아니라, 식각 저지층(210)의 에어 갭(Air gap)으로 유입될 수 있다. 이 때, 에어 갭(Air gap)으로의 고유전율(high-k) 물질 및 도전성 물질의 유입 여부에 따라 식각 저지층(210)의 내부에 적어도 하나의 매립층 및 에어 갭(Air gap)의 형성이 결정될 수 있다.
본 발명의 실시예에 따르면, 미리 형성된 식각 저지층(210)의 두께 및 고유전율 물질과 도전성 물질의 양에 따라 제1 매립층(230)과 제2 매립층(250), 및 에어 갭(Air gap)의 형성 여부를 결정할 수 있다. 이 하, 도 6 내지 도 10을 추가적으로 참조하여, 에어 갭(Air gap)으로의 고유전율(high-k) 물질 및 도전성 물질의 유입 여부 방식에 대하여 설명하도록 한다.
도 6을 참조하면, 증착된 식각 저지층(210)의 두께(T1)가 두꺼운 경우, 에어 갭(270)으로 고유전율(high-k) 물질이 유입하지 못하여, 내부에 에어 갭(270)을 가지는 식각 저지층(210)이 형성될 수 있다.
도 7 내지 도 10를 참조하면, 증착된 식각 저지층(210)의 두께(T2, T1>T2)가 상대적으로 얇은 경우, 고유전율(high-k) 물질이 에어 갭(270) 내로 유입되어 제1 매립층(230)이 형성될 수 있다. 이 때, 고유전율(high-k) 물질의 양을 조절함으로써 제1 매립층(230)의 두께를 결정할 수 있다. 일 실시예에서, 고유전율 물질의 양을 조절함으로써 도 7에 도시한 실시예와 같이 식각 저지층(210) 내부를 제1 매립층(230)으로 완전히 채울 수 있다. 도 7에 도시한 실시예의 경우, 제1 매립층(230)의 두께는 블록킹층(161)의 두께의 두 배보다 작을 수 있다. 또한, 고유전율 물질의 양을 조절함으로써, 도 8 내지 도 10에 도시한 실시예와 같이 제1 매립층(230) 내부에 에어 갭(270)을 형성할 수도 있다. 제1 매립층(230)의 내부에 에어 갭이 형성되고 식각 저지층(210)의 두께(T2) 및 제1 매립층의 두께(T3)의 총 두께(T2+T3)가 충분히 두꺼운 경우, 도전성 물질이 에어 갭(270) 내부로 유입되지 않을 수 있다. 따라서, 도 8에 도시한 실시예와 같이 식각 저지층(210) 내부에 에어 갭(270)을 가지는 제1 매립층(230)이 최종적으로 형성될 수 있다. 이와 달리, 식각 저지층(210)의 두께(T2) 및 제1 매립층의 두께(T4, T3>T4)의 총 두께(T3+T4)가 상대적으로 얇은 경우, 도전성 물질이 에어 갭(270) 내로 유입되어 제2 매립층(250)을 형성할 수 있다. 이 때, 도전성 물질이 유입되는 양을 조절하여 제2 매립층(250)의 두께를 결정할 수 있다. 도전성 물질의 양에 따라 도 9와 같이 제1 매립층(230) 내부가 제2 매립층(250)으로 완전히 채워질 수 있고, 또는 도 10와 같이 내부에 에어 갭(270)을 가지는 제2 매립층(230)이 형성될 수도 있다.
상술한 설명에서, 게이트 분리층들의 제2 영역에 형성되는 구성이 동일한 것으로 기술되었으나, 서로 다른 트렌치 및 서로 다른 워드라인 컷(WC)으로 유입되는 물질의 양을 조절할 수 있으므로, 하나의 메모리 장치에서 게이트 분리층들의 제2 영역의 구성은 도 6 내지 도 10과 같이 다양한 형태로 형성될 수 있다.
고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 도전성 물질은 금속, 폴리 실리콘 또는 금속 실리사이드 물질 등을 포함할 수 있다. 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층들(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층들(130)을 형성할 수 있다. 일 실시예에서, 게이트 전극층들(130)은 복수의 금속층들을 포함할 수도 있으며, 복수의 금속층들 중 적어도 하나는 일함수(Work Function) 금속층일 수 있다.
블록킹층(161) 및 게이트 전극층들(130)을 형성한 후, 워드라인 컷(WC)의 내부 측면에 분리 절연층(151)를 형성하고, 워드라인 컷(WC)을 통해 노출된 기판(101)의 영역에 불순물을 주입하여 소스 영역을 형성할 수 있다. 분리 절연층(151)은 워드라인 컷(WC)의 내부에 절연 물질을 증착하고, 이방성 식각 공정을 통해 워드라인 컷(WC)의 내부 측면을 제외한 영역에서 절연 물질을 제거함으로써 형성될 수 있다. 소스 영역은 이온 주입 공정에 의해 불순물을 주입함으로써 형성될 수 있다. 일 실시예로, 소스 영역은 N형 불순물을 포함할 수 있다. 분리 절연층(151) 내부 공간에 공통 소스 라인(150)이 형성될 수 있다. 공통 소스 라인(150)은 기판(101)에 수직하는 방향(Z축 방향) 및 워드라인 컷(WC)이 연장되는 제1 방향(X축 방향)을 따라 연장될 수 있다. 공통 소스 라인(150)은 소스 영역과 직접 접촉하며 연결될 수 있다.
도 23 및 도 24를 참조하면, 복수의 컨택들(181-188: 180)이 형성될 수 있다. 복수의 컨택들(180)은, 패드 영역 상에서 층간 절연층(170)을 관통하는 복수의 컨택 홀을 형성하고, 컨택 홀 내부에 금속 등의 도전성 물질을 채워넣음으로써 형성될 수 있다. 컨택 홀은 게이트 전극층들(130)의 적어도 일부 영역을 파고 들어가는 깊이를 가질 수 있다.
본 발명의 실시예에서는, 컨택들(180)이 게이트 전극층들(130)과 연결되는 패드 영역의 하부에 에어 갭(Air gap) 및 적어도 하나의 매립층 중 적어도 하나가 내부에 형성되는 식각 저지층(210)을 마련하여, 컨택들(180) 중 일부가 2개 이상의 게이트 전극층들(130)에 연결되는 쇼트 불량 발생 확률을 낮춤으로써 메모리 장치(100)의 신뢰성을 개선할 수 있다. 또한, 얇은 두께의 게이트 전극층들(130)을 더 많이 적층 방향으로 쌓을 수 있으므로, 메모리 장치(100)의 집적도를 높일 수 있다.
도 25는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 25를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 25에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 메모리 장치
110: 채널층
130: 게이트 전극층들
140: 절연층들
160: 게이트 절연층
170: 층간 절연층
180: 컨택들
210: 식각 저지층
230: 제1 매립층
250: 제2 매립층
270: 에어 갭

Claims (10)

  1. 기판 상에 교대로 적층되는 복수의 게이트 전극층들 및 복수의 절연층들을 포함하는 게이트 구조체;
    상기 절연층들 각각으로부터 연장되어 상기 게이트 전극층들 각각의 하부에 배치되며, 내부에 에어 갭(air gap)을 갖는 복수의 식각 저지층들; 및
    상기 복수의 식각 저지층들 각각의 상부에서 상기 게이트 전극층들 각각과 연결되는 복수의 컨택들; 을 포함하고,
    상기 복수의 식각 저지층들은 상기 복수의 컨택들과 연결되는 상기 복수의 게이트 전극들의 패드 영역의 하부에만 배치되는 메모리 장치.
  2. 제1항에 있어서,
    상기 식각 저지층들 각각은, 상기 절연층들의 일면에 접촉하는 측면, 및 상기 게이트 전극층들에 평행하도록 상기 측면으로부터 연장되는 상면과 하면을 가지는 메모리 장치.
  3. 제1항에 있어서,
    상기 식각 저지층은 실리콘 카본 나이트라이드(SiCN) 및 실리콘 옥시 나이트라이드(SiON) 중 하나로 형성되는 메모리 장치.
  4. 제1항에 있어서,
    상기 식각 저지층들 중 적어도 일부의 내부에 마련되는 매립층; 을 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 에어 갭은 상기 매립층 내에 형성되는 메모리 장치.
  6. 제4항에 있어서,
    상기 매립층은 고유전율(high-k) 물질을 포함하는 메모리 장치.
  7. 제4항에 있어서,
    상기 매립층은 서로 다른 물질로 형성되는 복수의 층들을 포함하며, 상기 복수의 층들 중 적어도 하나는 도전성 물질을 포함하는 메모리 장치.
  8. 복수의 컨택들 각각에 연결되는 패드 영역을 갖는 복수의 게이트 전극층들; 및
    상기 게이트 전극층들과 교대로 적층되고, 서로 다른 물질로 형성되는 제1 영역과 제2 영역을 각각 포함하는 복수의 게이트 분리층들; 을 포함하고,
    상기 게이트 분리층들의 상기 제2 영역은 상기 게이트 전극층들의 패드 영역의 하부에만 배치되고, 서로 다른 물질로 형성되는 복수의 층들을 포함하는 메모리 장치.
  9. 제8항에 있어서, 상기 복수의 층들은,
    상기 제1 영역과 접촉하는 상기 제2 영역의 일 측면, 및 상기 제2 영역의 상면과 하면에 형성되는 식각 저지층; 및
    상기 식각 저지층의 내부에 마련되는 적어도 하나의 매립층; 을 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 식각 저지층의 내부는 상기 적어도 하나의 매립층에 의해 채워지는 메모리 장치.
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