JP6527075B2 - 半導体装置の製造方法及び製造装置 - Google Patents

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Description

実施形態は、半導体装置の製造方法及び製造装置に関するものである。
半導体装置として、メモリセルが半導体基板上に三次元に配置された三次元積層型の不揮発性半導体メモリが知られている。このメモリの製造工程は、コントロールゲートとして機能する導電層と絶縁層とを交互に複数積層した積層体を形成し、積層体の複数の導電層を階段状に形成する工程を有している。
特開２０１１−３５２３７号公報
複数種類の層が積層された複数層の階段状パターンを容易に形成することができる半導体装置の製造方法及び製造装置を提供する。
実施形態の半導体装置の製造方法は、基板上に第２の層と第１の層とを交互に複数積層して積層体を形成する工程と、前記第１の層を表面に有する積層体上にマスク層を形成する工程と、前記マスク層の一部を除去して前記第１の層の一部を露出し、前記マスク層の表面層に保護層を形成する工程と、前記保護層を形成した後、第１エッチング液を用いて、露出した前記第１の層をエッチングして、前記第２の層の一部を露出する工程と、前記第１の層をエッチングした後、第２エッチング液を用いて、露出した前記第２の層をエッチングする工程と、前記第１の層及び前記第２の層をエッチングした後、第３エッチング液を用いて前記マスク層をエッチングし、前記第１の層をさらに露出する工程とを具備する。
実施形態の半導体装置の製造装置は、第２の層と第１の層とを交互に複数積層した積層体と、前記積層体上のマスク層と、前記マスク層の表面層に設けられた保護層とが形成された基板をウェットエッチングする半導体装置の製造装置であって、前記マスク層下に露出した第１の層をエッチングして、前記第２の層の一部を露出するように第１エッチング液を供給する第１のノズルと、前記第１の層をエッチングした後、露出した前記第２の層をエッチングするように第２エッチング液を供給する第２のノズルと、前記第１の層及び前記第２の層をエッチングした後、前記マスク層をエッチングし、前記第１の層をさらに露出するように第３エッチング液を供給する第３のノズルとを具備する。
図１は、実施形態に係る半導体装置におけるメモリセルアレイの構造を示す図である。 図２は、実施形態におけるメモリセルアレイ内のメモリセルの断面図である。 図３は、実施形態に係る半導体装置における階段状パターンを示す断面図である。 図４は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図５は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図６は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図７は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図８は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図９は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１０は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１１は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１２は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１３は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１４は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１５は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１６は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１７は、実施形態に係る半導体装置における階段状パターンの製造方法を示す断面図である。 図１８は、他の実施形態の第１の層、第２の層、マスク層、及びエッチング液の関係を示す図である。 図１９は、実施形態に係る半導体装置が形成されるウェハのエッチング工程を示すフロー図である。 図２０は、比較例の半導体装置が形成されるウェハのエッチング工程を示すフロー図である。 図２１は、実施形態に係る半導体装置の製造装置の一例を示すである。 図２２は、実施形態に係る半導体装置の製造装置の他の例を示すである。 図２３は、実施形態に係る半導体装置の製造装置のさらに他の例を示すである。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。ここでは、半導体装置として、メモリセルトランジスタが半導体基板上に三次元に配置された三次元積層型の不揮発性半導体メモリを例に挙げて説明する。
［１］実施形態
本実施形態の半導体装置の製造方法を説明する前に、半導体装置の全体構造について説明する。
［１−１］半導体装置の全体構造
図１は、実施形態における半導体装置のメモリセルアレイの構造を示す図である。なお、図１においては、図を見易くするために、メモリホールＭＨ内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
また、本実施形態においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の導電層ＷＬ１、ＷＬ２、…、ＷＬ(ｎ＋１)、ＷＬｎはＺ方向に積層されている。なお、ｎは１以上の自然数である。以降、導電層ＷＬと記した場合、ＷＬ１、ＷＬ２、…、ＷＬ(ｎ＋１)、ＷＬｎの各々を示すものとする。
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され、導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬ１〜ＷＬｎと、図示しない絶縁層とが交互に積層されている。導電層ＷＬ１〜ＷＬｎは、例えば不純物が添加され、導電性を有するシリコン層である。
導電層ＷＬ１〜ＷＬｎは、Ｘ方向に延在するスリットによって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され、導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され、導電性を有するシリコン層である。
ソース側選択ゲートＳＧＳ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され、導電性を有するシリコン層である。ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＳＧＤ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
基板１０上の前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＳＧＤを含むブロックには、ドレイン側選択ゲートＳＧＤ及びその下の導電層ＷＬ１〜ＷＬｎを貫通し、Ｚ方向に延在するメモリホールが形成されている。さらに、ソース側選択ゲートＳＧＳを含むブロックには、ソース側選択ゲートＳＧＳ及びその下の導電層ＷＬ１〜ＷＬｎを貫通し、Ｚ方向に延在するメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延在するメモリホールを介してつながっている。
メモリホールＭＨの内部には、Ｕ字状の半導体層としてシリコンボディ２０が設けられている。ドレイン側選択ゲートＳＧＤとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＧＳとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬ１〜ＷＬｎとシリコンボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとシリコンボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
［１−２］メモリセルの構造
次に、メモリセルアレイ内のメモリセルの構成を説明する。本実施形態においては、例えば導電層が４層の場合を例示する。
図２は、メモリセルアレイにおけるシリコンボディ２０が導電層ＷＬ１〜ＷＬ４及び導電層間の絶縁層２１_１、２１_２、２１_３、２１_４を貫通する部分の断面図である。
導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はシリコンボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
シリコンボディ２０はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はシリコンボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ２０と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
本実施形態に係る半導体装置は、データの消去及び書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。
電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜３３は、例えばシリコン酸化膜からなり、電荷蓄積層３２にシリコンボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がシリコンボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
再び図１を参照して説明する。ドレイン側選択ゲートＳＧＤを貫通するシリコンボディ２０とドレイン側選択ゲートＳＧＤとの間にはゲート絶縁膜３５が設けられ、これらドレイン側選択ゲートＳＧＤ、シリコンボディ２０及びゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
ソース側選択ゲートＳＧＳを貫通するシリコンボディ２０とソース側選択ゲートＳＧＳとの間にはゲート絶縁膜３６が設けられ、これらソース側選択ゲートＳＧＳ、シリコンボディ２０及びゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。シリコンボディ２０におけるソース側選択ゲートＳＧＳより上方に突出する上端部は、ソース線ＳＬに接続されている。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ２０及びバックゲートＢＧとシリコンボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
［１−３］コンタクト領域（階段状パターン）の構造
図３は、各導電層ＷＬ１〜ＷＬ４を、図示しない上層配線と電気的に接続するためのコンタクト領域の断面構造を示す。このコンタクト領域は、各導電層の階段状パターンを有している。コンタクト領域は、図１に示すメモリセルアレイが形成された領域よりもＸ方向において外側の領域である。
複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層２１_１、２１_２、…、２１_５との積層体の一部は、コンタクト領域で階段状に加工されている。その階段状パターン（階段構造部）はストッパー層４０で覆われ、そのストッパー層４０上に層間絶縁層４１が設けられている。例えば、ストッパー層４０はシリコン窒化物であり、層間絶縁層４１はシリコン酸化物である。以降、絶縁層２１と記した場合、絶縁層２１_１、２１_２、…、２１_５の各々を示すものとする。
層間絶縁層４１及びストッパー層４０には複数のコンタクトホールＣＨが形成され、各コンタクトホールＣＨ内にコンタクト電極４２が設けられている。
各コンタクトホールＣＨは、層間絶縁層４１、ストッパー層４０および各絶縁層２１_１−２１_４を貫通して、対応する各段の導電層ＷＬに達する。そのコンタクトホールＣＨ内には、コンタクト電極４２として、例えばタングステンが埋め込まれている。各導電層ＷＬ１−ＷＬ４は、コンタクト電極４２を介して、図示しない上層配線と接続される。
［１−４］半導体装置の製造方法
次に、本実施形態における導電層ＷＬと絶縁層２１の階段状パターンの形成方法について説明する。ここでは、導電層ＷＬに換えて、先に犠牲層としてのシリコン窒化層が形成され、その後、シリコン窒化層が除去され、このシリコン窒化層が除去された領域に、導電層ＷＬとしての導電材料が形成される場合を例に取る。また、ここでも４層の導電層ＷＬ１〜ＷＬ４を積層した例を示すが、導電層の層数は任意である。
まず、図４に示すように、基体１１上に、複数の絶縁層（第１の層）２１_１〜２１_５と、複数の犠牲層（第２の層）２２_１、２２_２、２２_３、２２_４とをそれぞれ交互に積層して、それらの積層体を形成する。以降、犠牲層２２と記した場合、犠牲層２２_１、２２_２、２２_３、２２_４の各々を示すものとする。
ここで、基体１１は、図１における基板１０、バックゲートＢＧ及びそれらの層間の絶縁層などを含む。メモリセルアレイ領域のバックゲートＢＧには、絶縁層２１及び導電層ＷＬの積層体を形成する前に、Ｕ字状メモリストリングの底部に対応する凹部が形成される。そして、その凹部内に、犠牲層２２と異なる犠牲層が埋め込まれた後、絶縁層２１と犠牲層２２とが積層されていく。
絶縁層２１はシリコン酸化物を主に含むシリコン酸化層であり、犠牲層２２は、例えばシリコン窒化層である。絶縁層２１及び犠牲層２２は、例えば、ＣＶＤ（chemical vapor deposition）法で形成される。
絶縁層２１及び犠牲層２２が積層された積層体を形成した後、メモリセルアレイ領域に対して、メモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴ、バックゲートトランジスタＢＧＴなどの形成工程が行われる。バックゲートＢＧの凹部内に埋め込まれた犠牲層は、積層体を縦方向（積層方向）に貫通するホールを形成した後、そのホールを通じて除去される。これにより、Ｕ字状のメモリホールＭＨが形成される。メモリホールＭＨの内壁には、電荷蓄積層３２を含む絶縁膜３０が形成され、その内側にチャネルとなるシリコンボディ２０が形成される。
前述したメモリセルアレイを形成した後、以下に述べるような階段状パターンを形成するための工程が行われる。
まず、積層体上にシリコン層５０を形成する。すなわち、図５に示すように、絶縁層２１_１上にシリコン層５０を形成する。続いて、フォトリソグラフィ法により、シリコン層５０をパターニングして、シリコン層５０の端部が所望の位置になるようにする。
次に、イオン注入法により、シリコン層５０の表層部に不純物を導入する。これにより、図６に示すように、シリコン層５０の表層部に、不純物の濃度が１０１８ｃｍ−３以上の保護層５０Ａを形成する。不純物は、例えばｐ型不純物（ホウ素（Ｂ）、アルミニウム（Ａｌ））、あるいはｎ型不純物（リン（Ｐ）、ヒ素（Ａｓ））、炭素（Ｃ）等である。
具体的には、保護層５０Ａの形成は以下のように行う。
処理室内に、例えばホウ素（Ｂ）を含むＢＣｌ３ガスを導入し、処理室の上部アンテナに電力を印加して処理室内にプラズマを生起する。これにより、ＢＣｌ３が分解して生成されたＢ（ホウ素）がシリコン層５０の上面に注入される。このとき、基体１１側には高周波電力が印加され、Ｂは基体１１側へ向かう縦方向に指向性を持って加速されて、シリコン層５０の上面に導入される。
したがって、Ｂはシリコン層５０の側面５０Ｂにはほとんど注入されず、シリコン層５０の側面５０Ｂにはほとんど保護層は形成されない。なお、シリコン層５０から露出している絶縁層２１_１にＢが注入されても問題はない。
次に、図６に示した構造体に第１エッチング液を供給して、または図６に示した構造体を第１エッチング液に浸漬してウェットエッチングを行い、図７に示すように絶縁層（例えば、シリコン酸化層）２１_１を除去する。第１エッチング液には、例えばフッ化水素酸またはフッ化水素酸を含む薬液が用いられる。
このとき、第１エッチング液の絶縁層２１_１に対するエッチングレートは、第１エッチング液の犠牲層２２及びシリコン層５０に対するエッチングレートより速い。言い換えると、第１エッチング液による絶縁層２１_１、犠牲層２２及びシリコン層５０のウェットエッチングにおいて、第１エッチング液は、絶縁層２１_１に対して十分なエッチング選択比を有する。このため、犠牲層２２及びシリコン層５０はあまりエッチングされず、絶縁層２１_１のみがエッチングされる。
さらに、図７に示した構造体に第２エッチング液を供給して、または図７に示した構造体を第２エッチング液に浸漬してウェットエッチングを行い、図８に示すように犠牲層（例えば、シリコン窒化層）２２_１を除去する。第２エッチング液には、例えば熱燐酸が用いられる。
このとき、第２エッチング液の犠牲層２２_１に対するエッチングレートは、第２エッチング液の絶縁層２１及びシリコン層５０に対するエッチングレートより速い。言い換えると、第２エッチング液による絶縁層２１、犠牲層２２_１及びシリコン層５０のウェットエッチングにおいて、第２エッチング液は、犠牲層２２_１に対して十分なエッチング選択比を有する。このため、絶縁層２１及びシリコン層５０はあまりエッチングされず、犠牲層２２_１のみがエッチングされる。
次に、図８に示した構造体に第３エッチング液を供給して、または図８に示した構造体を第３エッチング液に浸漬して図９に示すように、シリコン層５０をＸ及びＹ方向（面方向）にウェットエッチングする。これにより、絶縁層２１_１が新たに露出される。第３エッチング液には、例えばアルカリ性水溶液が用いられる。アルカリ性水溶液に用いるアルカリは、例えばＮａＯＨ、ＫＯＨ、ＮＨ４ＯＨ等の無機アルカリ、あるいはＴＭＡＨ、コリン等の有機アルカリである。
このとき、第３エッチング液のシリコン層５０に対するエッチングレートは、第３エッチング液の絶縁層２１及び犠牲層２２に対するエッチングレートより速い。言い換えると、第３エッチング液による絶縁層２１、犠牲層２２及びシリコン層５０のウェットエッチングにおいて、第３エッチング液は、シリコン層５０に対して十分なエッチング選択比を有する。このため、絶縁層２１及び犠牲層２２はあまりエッチングされず、シリコン層５０のみがエッチングされる。
シリコン層５０はアルカリ性水溶液によりエッチングすることができるが、不純物濃度が１０１８ｃｍ−３以上のシリコン層（保護層５０Ａ）はアルカリ性水溶液に溶解しない特徴を持つ。すなわち、シリコン層５０の表層部に保護層５０Ａを形成することにより、保護層５０Ａを除くシリコン層５０のみがウェットエッチングされる。
なお、保護層５０Ａの層厚が厚い場合、ウェットエッチングによってＸ及びＹ方向が除去され、露出された絶縁層２１_１の上方に保護層５０Ａが残る。このように、保護層５０Ａが絶縁層２１_１の上方に残っても、以降の工程で問題が生じることはない。しかし、保護層５０Ａの層厚が数ｎｍ以下であればウェットエッチングによって保護層５０Ａも除去される可能性が高くなるため、保護層５０Ａの層厚は数ｎｍ以下であることが好ましい。図９には露出された絶縁層２１_１上方の保護層５０Ａが、ウェットエッチングによって除去される場合を示した。保護層５０Ａの層厚は、例えば１０ｎｍ以下、１ｎｍ以上である。
次に、図９に示した構造体に第１エッチング液を供給して、または図９に示した構造体を第１エッチング液に浸漬してウェットエッチングを行い、図１０に示すように絶縁層２１_１、２１_２を除去する。このとき、第１エッチング液の構造体に対するエッチングレート及びエッチング選択比は前述と同様である。
さらに、図１０に示した構造体に第２エッチング液を供給して、または図１０に示した構造体を第２エッチング液に浸漬してウェットエッチングを行い、図１１に示すように犠牲層２２_１、２２_２を除去する。このとき、第２エッチング液の構造体に対するエッチングレート及びエッチング選択比は前述と同様である。
次に、図１１に示した構造体に第３エッチング液を供給して、または図１１に示した構造体を第３エッチング液に浸漬して図１２に示すように、シリコン層５０をＸ及びＹ方向にウェットエッチングする。これにより、絶縁層２１_１が新たに露出される。このとき、第３エッチング液の構造体に対するエッチングレート及びエッチング選択比は前述と同様である。
さらに、図１２に示した構造体に第１エッチング液を供給して、または図１２に示した構造体を第１エッチング液に浸漬してウェットエッチングを行い、図１３に示すように絶縁層２１_１、２１_２、２１_３を除去する。このとき、第１エッチング液の構造体に対するエッチングレート及びエッチング選択比は前述と同様である。
次に、図１３に示した構造体に第２エッチング液を供給して、または図１３に示した構造体を第２エッチング液に浸漬してウェットエッチングを行い、図１４に示すように犠牲層２２_１、２２_２、２２_３を除去する。このとき、第２エッチング液の構造体に対するエッチングレート及びエッチング選択比は前述と同様である。
前述した図７〜図９または図１０〜図１２、図１３〜図１５に示した第１エッチング液（フッ化水素酸）、第２エッチング液（熱燐酸）、第３エッチング液（アルカリ性水溶液）による３つの薬液処理が、階段状パターンを形成するためのサイクル単位である。このサイクル単位を繰り返すことにより、図１５に示すように、階段状パターンの２段目、３段目、４段目が順に形成される。以上により、半導体装置に必要な積層膜の階段状パターンを容易に形成することができる。図１５には、階段状パターンを形成した後、シリコン層５０を除去した状態を示している。
なお、不純物をイオン注入して保護層５０Ａを形成する代わりに、シリコン層５０の表層部にドライエッチングのダメージ層を形成した場合でも、シリコン層５０がウェットエッチングされないように保護する効果が期待できる。しかし、繰り返されるアルカリ性水溶液によるウェットエッチングにより、ダメージ層を突き抜けるリスクがあるため、本実施形態で用いる不純物の導入による保護層５０Ａの形成が望ましい。
また、絶縁層２１及び犠牲層２２の除去に用いるウェットエッチングは等方性エッチングであるため、絶縁層２１及び犠牲層２２はＸ及びＹ方向（面方向）にもエッチングされる。しかしながら、絶縁層２１または犠牲層２２の厚さ方向に比べて面方向は十分に長いため、問題にはならない。すなわち、絶縁層２１または犠牲層２２の厚さは数十ｎｍであるのに対し、階段状パターンの棚部分の長さは数百〜千ｎｍである。したがって、階段状パターンの棚部分の長さは絶縁層２１または犠牲層２２の厚さの１０倍から１００倍であるため、ウェットエッチングによる絶縁層２１または犠牲層２２の面方向のエッチング量は無視できる。
その後、例えば図１５に示した構造体において、熱燐酸により犠牲層２２_１〜２２_４を除去する。そして、犠牲層２２_１〜２２_４が存在していた領域に、ＣＶＤ法により導電材料（例えば、メタル層）を埋め込み、図１６に示すように導電層ＷＬ１〜ＷＬ４を形成する。
次に、絶縁層２１及び導電層ＷＬの階段状パターンを覆うようにストッパー４０を形成する。ストッパー４０は、例えばシリコン窒化層である。さらに、ストッパー４０上に層間絶縁層４１を形成する。層間絶縁層４１は、例えばストッパー４０と異なる材料、例えばシリコン酸化層である。
次に、層間絶縁層４１の上面を平坦化した後、層間絶縁層４１上に図示しないマスク層を形成し、マスク層を用いて層間絶縁層４１、ストッパー４０、及び導電層ＷＬ１〜ＷＬ４上の絶縁層２１_１〜２１_４をエッチングする。これにより、図１７に示すように、層間絶縁層４１、ストッパー４０、及び絶縁層２１_１−２１_４にコンタクトホールＣＨをそれぞれ形成する。コンタクトホールＣＨの各々は、層間絶縁層４１の上面からの深さが互いに異なる。コンタクトホールＣＨの各々は、層間絶縁層４１、ストッパー４０、及び対応する絶縁層２１の各々を貫通し、それぞれ対応する導電層ＷＬに達する。
複数のコンタクトホールＣＨは、ＲＩＥ（Reactive Ion Etching）により同時に一括形成される。導電層ＷＬ１〜ＷＬ４を階段状に加工しておくことで、各導電層ＷＬに達する複数のコンタクトホールＣＨを、同一のエッチングプロセスにより一括形成することができ、効率的である。このとき、シリコン窒化層であるストッパー層４０は、シリコン酸化層である層間絶縁層４１をエッチングする時のエッチングストッパーとして機能する。
コンタクトホールＣＨの形成後、その内部に、図３に示すようにコンタクト電極４２が形成される。具体的には、まずコンタクトホールＣＨの内壁に第１のバリア膜（例えばチタン膜）を形成し、その第１のバリア膜の内側に第２のバリア膜（例えば窒化チタン膜）を形成し、さらにその第２のバリア膜の内側に、埋め込み性に優れた導電材料、例えばタングステン（Ｗ）を埋め込む。第１及び第２のバリア膜は、タングステンの拡散を防止する。さらに、第１及び第２のバリア膜は、コンタクトホールＣＨの内壁及びタングステンの双方に対して密着する密着層としても機能する。
［１−５］実施形態の効果
本実施形態によれば、複数種類の層が積層された複数層の階段状パターンを容易に形成することができる。
例えば、絶縁層（第１の層）と犠牲層（第２の層）とが交互に積層された積層体と、積層体上のシリコン層（マスク層）に対し、第１エッチング液、第２エッチング液、及び第３エッチング液を用いて絶縁層、犠牲層、及びマスク層をそれぞれ選択的にウェットエッチングする。これにより、ウェットエッチングのみで絶縁層と犠牲層の階段状パターンを形成することができる。
また、三次元積層型の半導体メモリにおいては、導電層のコンタクト引き出し部となる階段状パターンは何十層となる。よって、その階段状パターンを形成するための製造コストも大きくなる。階段状パターンの形成にドライエッチング（例えば、ＲＩＥ等）を用いた場合、ドライエッチングはウェットエッチングよりも製造コストが高い。
本実施形態のように、階段状パターンの形成にウェットエッチングを用いれば、フォトリソグラフィの回数を少なくでき、製造コストの高いドライエッチングを用いる必要がないので、製造コストを低減することができる。
［２］他の実施形態
前述した実施形態では、絶縁層（第１の層）と犠牲層（第２の層）が積層され、シリコン層がマスク層として用いられた例を示したが、ここでは、第１の層、第２の層、及びマスク層として他の材料を用いた例を説明する。
図１８に、他の実施形態の第１の層、第２の層、マスク層、第１の層のエッチング液、第２の層のエッチング液、及びマスク層のエッチング液の対応関係を示す。
図１８に示すパターン１は前述した実施形態を示している。
パターン２は、第１の層がシリコン酸化層、第２の層がメタル層、マスク層がシリコン層、第１の層のエッチング液がフッ化水素酸を含む薬液、第２の層のエッチング液が酸化剤を含む薬液、及びマスク層のエッチング液がアルカリ性水溶液を含む薬液である例を示す。メタル層は、例えばＷを含む層である。酸化剤は、例えば過酸化水素水あるいは硝酸である。
パターン３は、第１の層がシリコン窒化層、第２の層がメタル層、マスク層がシリコン層、第１の層のエッチング液が熱燐酸（例えば、Ｈ３ＰＯ４を含む高温の薬液）、第２の層のエッチング液が酸化剤を含む薬液、及びマスク層のエッチング液がアルカリ性水溶液を含む薬液である例を示す。メタル層は、例えばＷを含む層である。
パターン４は、第１の層がシリコン酸化層、第２の層がシリコン層、マスク層の下部がメタル層、マスク層の上部がシリコン窒化層、第１の層のエッチング液がフッ化水素酸を含む薬液、第２の層のエッチング液がアルカリ性水溶液を含む薬液、及びマスク層のエッチング液が酸化剤を含む薬液である例を示す。メタル層は、例えばＷを含む層である。
パターン５は、第１の層がシリコン窒化層、第２の層がシリコン層、マスク層の下部がシリコン酸化層、マスク層の上部がメタル層、第１の層のエッチング液が熱燐酸（例えば、Ｈ３ＰＯ４を含む高温の薬液）、第２の層のエッチング液がアルカリ性水溶液を含む薬液、及びマスク層のエッチング液がフッ化水素酸を含む薬液である例を示す。メタル層は、例えばＷを含む層である。
パターン２〜５を用いた場合も、前述した実施形態と同様に、第１の層と第２の層を階段状に形成することが可能である。
［３］エッチング工程のフロー
次に、実施形態及び他の実施形態における絶縁層（第１の層）、犠牲層（第２の層）、及びマスク層のエッチング工程のフローについて詳述する。
図１９は、半導体装置が形成されるウェハのエッチング工程を示すフロー図である。
まず、第１エッチング液を用いて、ウェハ上の第１の層をウェットエッチングする（Ｓ１）。続いて、ウェハを例えば純水によりリンスする（Ｓ２）。
次に、第２エッチング液を用いて、ウェハ上の第２の層をウェットエッチングする（Ｓ３）。続いて、ウェハを例えば純水によりリンスする（Ｓ４）。
次に、第３エッチング液を用いて、ウェハ上のマスク層をウェットエッチングする（Ｓ５）。続いて、ウェハを例えば純水によりリンスする（Ｓ６）。Ｓ１からＳ６までの工程を工程１とする。
その後、Ｓ１の工程に戻り、階段状パターンが形成されるまでＳ１からＳ６までの工程１を繰り返す。以上の工程は、同一の装置Ａにて行われる。
図１９に示したように、同一の装置Ａを用いて純水にてリンスした後、ウェハを乾燥させずに、次のウェットエッチング工程に移行すれば、半導体装置の製造時間を短縮でき、製造効率（生産性）を向上させることができる。
以下に、比較例としての半導体装置が形成されるウェハのエッチング工程のフローについて説明する。図２０は、比較例のウェハのエッチング工程を示すフロー図である。
図２０に示すように、比較例では、工程１、２、３を行う装置Ａ、Ｂ、Ｃの各々において、ウェハを純水によりリンスした後（Ｓ２、Ｓ４、Ｓ６）、ウェハを乾燥する工程（Ｓ２Ａ、Ｓ４Ａ、Ｓ６Ａ）が行われる。
この比較例に示すように、異なるエッチング液によるウェットエッチング工程毎に、ウェハを乾燥させる乾燥工程を行うと、第１の層と第２の層とが積層された層数の３倍の乾燥工程が必要となり、製造時間が非常に長くなる。
このような製造効率の悪化を防ぐために、本実施形態では、純水リンス工程を行った後、ウェハを乾燥させずに、次のウェットエッチング工程に移行する。これにより、半導体装置の製造時間を短縮でき、製造効率を向上させることができる。
図２１、図２２、及び図２３に、１台の製造装置でウェハを乾燥させることなく、ウェットエッチング処理を連続して行うための構成を示す。
図２１に示す製造装置６０は枚葉式装置であり、３種類のエッチング液を供給可能なノズルを有する複数のチャンバー６１と、３種類のエッチング液の中から、ノズルから供給するエッチング液を切り替える切り替え部（不図示）を有している。各チャンバー６１のノズルは、１枚のウェハに３種類のエッチング液をそれぞれ切り替えて供給する。
また、図２２に示す製造装置７０も枚葉式装置であり、チャンバー７１、７２、７３を含む複数のチャンバーと、各チャンバー間でウェハを移動する移動機構（不図示）を有している。チャンバー７１、７２、７３の各々は、供給可能なエッチング液が異なる。製造装置７０では、チャンバー７１、７２、７３において、ウェハに異なるエッチング液がそれぞれ供給される。ウェハは、純水でリンスされ、乾燥されることなく、チャンバー７１、７２、７３間を移動する。
また、図２３に示す製造装置８０はバッチ式装置である。複数のウェハをエッチング槽８１にて第１エッチング液を用いてウェットエッチングする。続いて、複数のウェハをエッチング槽８２へ移動し、エッチング槽８２にて第２エッチング液を用いてウェットエッチングする。続いて、複数のウェハをエッチング槽８３へ移動し、エッチング槽８２にて第３エッチング液を用いてウェットエッチングする。その後、複数のウェハをエッチング槽８１へ戻し、エッチング槽８１、８２、８３でのウェットエッチングを順次繰り返す。エッチングが終了したら、複数のウェハを乾燥槽８４へ移動し、乾燥させる。その後、複数のウェハを搬送エリア８５にて搬送する。
また、複数のウェハを同一槽で連続処理する装置、またはウェハを純水でリンスした状態で、槽間を移動する装置を用いてもよい。
［４］その他変形例等
メモリセルアレイ内のメモリストリングはＵ字状に限らず、複数の導電層ＷＬの積層方向に直線状に延びるＩ字状であってもよい。また、導電層ＷＬとチャネルボディ２０との間の絶縁膜構造は、ＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
三次元積層型の不揮発性半導体メモリのメモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…基板、２０…シリコンボディ、２１_１，２１_２，２１_３，２１_４，２１_５…絶縁層、２２_１，２２_２，２２_３，２２_４…犠牲層、３０…絶縁膜、４０…ストッパー層、４１…層間絶縁層、４２…コンタクト電極、５０…シリコン層、５０Ａ…保護層、ＭＣ…メモリセル、ＷＬ１、ＷＬ２、…、ＷＬ(ｎ＋１)、ＷＬｎ…導電層。

Claims (14)

  1. 基板上に第２の層と第１の層とを交互に複数積層して積層体を形成する工程と、
    前記第１の層を表面に有する積層体上にマスク層を形成する工程と、
    前記マスク層の一部を除去して前記第１の層の一部を露出し、前記マスク層の表面層に保護層を形成する工程と、
    前記保護層を形成した後、第１エッチング液を用いて、露出した前記第１の層をエッチングして、前記第２の層の一部を露出する工程と、
    前記第１の層をエッチングした後、第２エッチング液を用いて、露出した前記第２の層をエッチングする工程と、
    前記第１の層及び前記第２の層をエッチングした後、第３エッチング液を用いて前記マスク層をエッチングし、前記第１の層をさらに露出する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記第１エッチング液の前記第１の層に対するエッチングレートは、前記第２の層及び前記マスク層に対するエッチングレートより速いことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２エッチング液の前記第２の層に対するエッチングレートは、前記第１の層及び前記マスク層に対するエッチングレートより速いことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第３エッチング液の前記保護層が形成されていないマスク層部分に対するエチングレートは、前記第１の層及び前記第２の層に対するエッチングレートより速いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 前記保護層は、ホウ素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、炭素（Ｃ）の少なくともいずれか１つを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 前記第１の層はシリコン酸化層、前記第２の層はシリコン窒化層、前記マスク層はシリコンを含む層であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記第１の層はシリコン酸化層、前記第２の層はメタル層、前記マスク層はシリコンを含む層であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  8. 前記第１の層はシリコン窒化層、前記第２の層はメタル層、前記マスク層はシリコンを含む層であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  9. 前記第１の層はシリコン酸化層、前記第２の層はシリコンを含む層、前記マスク層はメタル層とシリコン窒化層の積層であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  10. 前記第１の層はシリコン窒化層、前記第２の層はシリコンを含む層、前記マスク層はシリコン酸化層とメタル層の積層であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  11. 前記第１、第２、第３エッチング液の各々は、フッ化水素酸、熱燐酸、酸化剤、及びアルカリ性水溶液のうちの少なくともいずれか１つを含むことを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
  12. 前記酸化剤は、過酸化水素水あるいは硝酸の少なくともいずれか１つを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第１の層をエッチングする工程の後、乾燥工程を行うことなく、前記第２の層をエッチングする工程を行い、前記第２の層をエッチングする工程の後、乾燥工程を行うことなく、前記マスク層の端部をエッチングする工程を行うことを特徴とする請求項１乃至１２のいずれかに記載の半導体装置の製造方法。
  14. 第２の層と第１の層とを交互に複数積層した積層体と、前記積層体上のマスク層と、前記マスク層の表面層に設けられた保護層とが形成された基板をウェットエッチングする半導体装置の製造装置であって、
    前記マスク層下に露出した第１の層をエッチングして、前記第２の層の一部を露出するように第１エッチング液を供給する第１のノズルと、
    前記第１の層をエッチングした後、露出した前記第２の層をエッチングするように第２エッチング液を供給する第２のノズルと、
    前記第１の層及び前記第２の層をエッチングした後、前記マスク層をエッチングし、前記第１の層をさらに露出するように第３エッチング液を供給する第３のノズルと、
    を具備することを特徴とする半導体装置の製造装置。
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