CN111785732B - 三维存储器及制备方法、电子设备 - Google Patents

三维存储器及制备方法、电子设备 Download PDF

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Abstract

本申请提供了三维存储器及制备方法、电子设备。其中，制备方法包括提供衬底，形成覆盖衬底的牺牲层。形成覆盖牺牲层的叠层结构。形成贯穿叠层结构以及牺牲层的NAND串，NAND串包括沟道层、以及设于沟道层周缘的存储器层。形成贯穿叠层结构的栅缝隙。去除牺牲层以形成空隙。去除位于空隙内的部分存储器层，以露出沟道层。在空隙内形成第一半导体材料层，以使第一半导体材料层填充部分空隙。形成覆盖第一半导体材料层的绝缘层，绝缘层设于第一半导体材料层内。形成覆盖绝缘层的替换层。本申请可将在相关技术中在第一半导体材料层上方的底部选择栅极设于半导体材料层内，从而降低底部选择栅极与衬底之间的距离，提高底部选择栅极的电学性能。

Description

三维存储器及制备方法、电子设备
技术领域
本申请属于电子产品技术领域，具体涉及三维存储器及制备方法、电子设备。
背景技术
由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，随着三维存储器层数的增多，目前通常会在衬底与叠层结构之间增设半导体材料层从而降低制备插塞时蚀刻NAND串的制备难度。但通过额外增加半导体材料层将会导致增加叠层结构与衬底之间的距离，从而增加底部选择栅极与衬底之间的距离，进而影响底部选择栅极的电学性能，影响三维存储器的质量。
发明内容
鉴于此，本申请第一方面提供了一种三维存储器的制备方法，所述制备方法包括：
提供衬底，形成覆盖所述衬底的牺牲层；
形成覆盖所述牺牲层的叠层结构；
形成贯穿所述叠层结构以及所述牺牲层的NAND串，所述NAND串包括沟道层、以及设于所述沟道层周缘的存储器层；
形成贯穿所述叠层结构的栅缝隙；
去除所述牺牲层以形成空隙；
去除位于所述空隙内的部分所述存储器层，以露出所述沟道层；
在所述空隙内形成第一半导体材料层，以使所述第一半导体材料层填充部分所述空隙；
形成覆盖所述第一半导体材料层的绝缘层，所述绝缘层设于所述第一半导体材料层内；
形成覆盖所述绝缘层的替换层。
本申请第一方面提供的制备方法，通过在空隙形成第一半导体材料层时，仅使第一半导体材料层填充部分所述空隙。再形成覆盖所述第一半导体材料层的绝缘层，所述绝缘层设于所述第一半导体材料层内。随后形成覆盖所述绝缘层的替换层。这样可在第一半导体材料层内再形成一组堆叠对，即绝缘层与替换层。也可以理解为占用原本一整层的第一半导体材料层中的部分空间来增设一个绝缘层与替换层。这样当后续该替换层替换成栅极层后，该栅极层可充当底部选择栅极。所以本申请可将在相关技术中在第一半导体材料层上方的底部选择栅极的位置进行改变，使底部选择栅极(即替换层)设于半导体材料层内，从而降低底部选择栅极与衬底之间的距离，提高底部选择栅极的电学性能，提高三维存储器的质量。
其中，“在所述空隙内形成第一半导体材料层”包括：
在所述衬底靠近所述叠层结构的一侧表面，所述沟道层上，以及所述叠层结构靠近所述衬底的一侧表面均形成第一半导体材料层。
其中，“提供衬底，形成覆盖所述衬底的牺牲层”包括：
提供衬底，所述衬底上设有凹槽；
形成覆盖所述衬底与所述凹槽的牺牲层。
其中，“形成贯穿所述叠层结构的栅缝隙”包括：
形成贯穿所述叠层结构的栅缝隙，并使所述栅缝隙靠近所述衬底的开口与所述叠层结构靠近所述衬底的表面齐平。
其中，“形成贯穿所述叠层结构的栅缝隙”包括：
形成贯穿所述叠层结构的栅缝隙，并使所述栅缝隙在所述衬底上的正投影位于所述凹槽内。
其中，在“形成覆盖所述绝缘层的替换层”之后，还包括：
去除所述凹槽内的至少部分所述替换层、至少部分所述绝缘层、以及至少部分所述第一半导体材料层，以露出所述衬底；
在所述凹槽内形成第二半导体材料层。
其中，“在所述凹槽内形成第二半导体材料层”包括：
在所述凹槽内形成第二半导体材料层，并使所述第二半导体材料层靠近所述叠层结构的一侧表面与所述形成表面齐平。
其中，“提供衬底，形成覆盖所述衬底的牺牲层”包括：
提供衬底；
形成覆盖所述衬底的第一保护层；
形成覆盖所述第一保护层的牺牲层。
其中，在“形成贯穿所述叠层结构的栅缝隙”之后，还包括：
形成覆盖所述栅缝隙侧壁的第二保护层；其中，所述第二保护层包括依次沿远离所述栅缝隙侧壁方向且层叠设置的第一子保护层、第二子保护层、第三子保护层、以及第四子保护层。
其中，在“去除所述牺牲层以形成空隙”之前，还包括：
去除靠近所述牺牲层一侧的至少部分所述第二保护层，以使所述牺牲层露出。
其中，所述存储器层包括依次沿远离所述沟道层方向且层叠设置的隧穿层、存储层、以及阻挡层；在“去除所述牺牲层以形成空隙”之后，还包括：
去除所述第一保护层与所述阻挡层。
其中，“去除位于所述空隙内的部分所述存储器层”包括：
去除所述第四子保护层；
去除所述第三子保护层与部分所述存储层；
去除部分所述隧穿层以露出所述沟道层，去除部分所述第二子保护层。
本申请第二方面提供了一种三维存储器，所述三维存储器包括：
衬底；
设于所述衬底一侧的第一半导体材料层；
设于所述第一半导体材料层内的绝缘层；
设于所述绝缘层内的栅极层；
设于所述第一半导体材料层背离所述衬底的堆栈结构；
贯穿所述堆栈结构、所述第一半导体材料层、所述栅极层、以及所述绝缘层的NAND串。
本申请第二方面提供的三维存储器，通过使绝缘层和栅极层设于第一半导体材料层内，而该栅极层可充当底部选择栅极，即让底部选择栅极设于第一半导体材料层内，从而降低底部选择栅极与衬底之间的距离，提高底部选择栅极的电学性能，提高三维存储器的质量。
其中，所述NAND串包括沟道层、以及设于部分所述沟道层周缘的存储器层，所述第一半导体材料层设于所述衬底靠近所述堆栈结构的一侧，所述第一半导体材料层还设于所述沟道层上，所述第一半导体材料层还设于所述堆栈结构靠近所述衬底的一侧。
其中，所述沟道层包括穿过所述堆栈结构的第一部分和穿过所述第一半导体材料层、所述栅极层、以及所述绝缘层的第二部分，所述第二部分与所述第一部分相连，且所述第二部分与所述第一部分非一体成型。
其中，所述第二部分与所述第一半导体材料层的材料相同。
其中，所述第二部分与所述第一半导体材料层一体成型。
其中，所述三维存储器还包括设于所述衬底内的第二半导体材料层。
其中，所述三维存储器还包括贯穿所述堆栈结构、所述第一半导体材料层、所述栅极层、以及所述绝缘层的阵列公共源极，所述阵列公共源极连接所述第二半导体材料层。
其中，所述阵列公共源极在所述衬底上的正投影位于所述第二半导体材料层内。
本申请第三方面提供了一种电子设备，所述电子设备包括处理器和如本申请第二方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本申请第三方面提供的电子设备，通过采用本申请第二方面提供的三维存储器可提高电子设备的电学性能，提高电子设备的质量。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。
图2-图10分别为图1中S100，S200，S300，S400，S500，S600，S700，S800，S900对应的结构示意图。
图11为本申请另一实施方式中三维存储器的制备方法的工艺流程图。
图12为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图13-图14分别为图12中S110，S120对应的结构示意图。
图15为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图16为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图17为图16中S420对应的结构示意图。
图18为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图19-图20分别为图18中S910，S920对应的结构示意图。
图21为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图22为图21中S930对应的结构示意图。
图23为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图24-图26分别为图23中S130，S140，S150对应的结构示意图。
图27为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图28为图27中S430对应的结构示意图。
图29为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图30为图29中S440对应的结构示意图。
图31为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图32为图31中S510对应的结构示意图。
图33为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
图34-图36分别为图33中S610，S620，S630对应的结构示意图。
图37为本申请一实施方式中三维存储器的结构示意图。
图38为本申请另一实施方式中三维存储器的结构示意图。
图39为本申请又一实施方式中三维存储器的结构示意图。
标号说明：
三维存储器-1，衬底-10，形成表面-11，凹槽-12，收容空间-13，牺牲层-20，空隙-21，叠层结构-30，堆叠对-31，绝缘层-32，替换层-33，栅极层-34，NAND串-40，填充层-41，沟道层-42，第一部分-421，第二部分-422，存储器层-43，栅缝隙-44，隧穿层-46，存储层-47，阻挡层-48，阵列公共源极-49，第一半导体材料层-51，第二半导体材料层-52，第二保护层-60，第一子保护层-61，第二子保护层-62，第三子保护层-63，第四子保护层-64，堆栈结构-70，第一保护层-80。
具体实施方式
以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
在介绍本申请的技术方案之前，再详细介绍下相关技术中的背景问题。
目前三维存储器的层数越来越多，即堆叠对的数量越来越多，导致三维存储器的高度越来越高，这样就会导致NAND串的高度越来越高，从而使得NAND串的制备越来越困难，尤其是对于NAND串底部的插塞结构的制备越来越困难。因此目前通常会在衬底与叠层结构之间制备半导体材料层，即设置一整层的半导体材料层来替代插塞从而降低制备难度。大体的制备方法为：在衬底上先依次层叠沉积牺牲层与叠层结构，再形成NAND串与栅缝隙，随后去除牺牲层以形成空隙。随后去除空隙内的NAND串外围的存储器层露出沟道层。再向栅缝隙内通气以在空隙内形成半导体材料层。
另外在三维存储器中通常需要底部选择栅极的存在从而来控制电信号，并且为了使底部选择栅极离衬底更近从而提高电学性能，通常将叠层结构中的最靠近衬底一层的替换层后续替换成栅极层后用来充当底部选择栅极。但相关技术中，由于增设了一整层的半导体材料层，因此也就增加了底部选择栅极距离衬底的距离，从而降低了底部选择栅极的电学性能，降低了三维存储器的质量。
鉴于此，本申请为了解决上述问题，提供了一种三维存储器的制备方法。请参考图1-图10。图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。图2-图10分别为图1中S100，S200，S300，S400，S500，S600，S700，S800，S900对应的结构示意图。本申请提供了一种三维存储器1的制备方法，所述制备方法包括S100，S200，S300，S400，S500，S600，S700，S800，S900。其中，S100，S200，S300，S400，S500，S600，S700，S800，S900的详细介绍如下。
请参考图2，S100，提供衬底10，形成覆盖所述衬底10的牺牲层20。
本申请可先在衬底10的一侧形成牺牲层20，其中，牺牲层20起到支撑后续制备的其他结构的作用，并且牺牲层20为后续会被半导体材料层进行替换，事先预留出半导体材料层的制备空间。可选地，衬底10可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(Silicon On Insulator，SOI)衬底10或绝缘体上锗(Germanium On Insulator，GOI)衬底10等。可选地，牺牲层20的材质包括多晶硅。
可选地，衬底10可以为一整体结构，或者衬底10也可以为多个子结构结合而成的。可选地衬底10为多个子结构结合而成的。进一步可选地，衬底10包括基板，设于基板上的介电层，设于介电层上的基底，随后再在基底的表面上形成牺牲层20。具体地，基板可以为互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)，介电层可以为氧化硅层。
请参考图3，S200，形成覆盖所述牺牲层20的叠层结构30。
随后继续在牺牲层20上制备出叠层结构30。可选地，叠层结构30包括一个或多个堆叠对31，其中，每个堆叠对31包括绝缘层32和替换层33，所述绝缘层32的材质可为氧化物，例如氧化硅。替换层33的材质可为氮化物，例如氮化硅。并且所述替换层33后续会被金属(例如钨)进行替换从而制备成栅极层34，最终使中间态的叠层结构30变成最终态的堆栈结构70。
请参考图4，S300，形成贯穿所述叠层结构30以及所述牺牲层20的NAND串40，所述NAND串40包括沟道层42、以及设于所述沟道层42周缘的存储器层43。
本申请在蚀刻掉牺牲层20之前需先制备出NAND串40，这样在蚀刻掉牺牲层20时可利用NAND串40来支撑叠层结构30，保证三维存储器1结构的稳定性。其中，NAND串40包括可沟道层42、以及存储器层43。其中存储器层43设于所述沟道层42的周缘，即存储器层43对应沟道层42的外表面的周缘设置。可选地，存储器层43的材质包括绝缘材料与导电材料，例如氧化硅与硅。至于存储层47具体的结构，本申请在后文在进行介绍。可选地，NAND串40可贯穿所述叠层结构30、所述牺牲层20、以及部分所述衬底10(如图4所示)。可选地，NAND串40还可包括填充层41，填充层41设于沟道层42内。填充层41的材质可以为绝缘材料设置，例如氧化硅。沟道层42由非结晶、多结晶、或单晶硅制成。
请参考图5，S400，形成贯穿所述叠层结构30的栅缝隙44。
随后本申请可形成至少贯穿叠层结构30的栅缝隙44，并露出所述牺牲层20。其中栅缝隙44用于后续在栅缝隙44内形成阵列公共源极49。另外，栅缝隙44率先形成可将叠层结构30与牺牲层20露出，从而为后续对叠层结构30与牺牲层20的处理提供了良好的去除通道。
请参考图6，S500，去除所述牺牲层20以形成空隙21。
随后可通过栅缝隙44来将牺牲层20进行去除。可选地，利用湿法蚀刻来将牺牲层20进行去除。
请参考图7，S600，去除位于所述空隙21内的部分所述存储器层43，以露出所述沟道层42。
本申请还还可去除位于所述空隙21内的部分所述存储器层43，以露出所述沟道层42，以便于后续在沟道层42表面形成第一半导体材料层51，并使第一半导体材料层51直接连接沟道层42，从而使第一半导体材料层51更好地电连接NAND串40。
请参考图8，S700，在所述空隙21内形成第一半导体材料层51，以使所述第一半导体材料层51填充部分所述空隙21。
从相关技术中的内容可知，在相关技术中，可使第一半导体材料层51填满空隙21，然后将设于第一半导体材料层51上，且最靠近第一半导体材料层51的替换层33后续替换成栅极层34并将该栅极层34充当底部选择栅极。而在本实施方式中，在形成第一半导体材料层51时，可仅使第一半导体材料层51仅填充部分空隙21，也可以理解为，第一半导体材料层51并未完全填满空隙21，而是预留出了部分空隙21给绝缘层32和替换层33。
请参考图9，S800，形成覆盖所述第一半导体材料层51的绝缘层32，所述绝缘层32设于所述第一半导体材料层51内。
随后本实施方式可在剩余的空隙21内形成覆盖所述第一半导体材料层51的绝缘层32，所述绝缘层32设于所述第一半导体材料层51内。也可以理解为第一半导体材料层51设于所述绝缘层32的外表面。
请参考图10，S900，形成覆盖所述绝缘层32的替换层33。
随后便可形成覆盖绝缘层32的替换层33，由于绝缘层32设于第一半导体材料层51内，因此覆盖绝缘层32的替换层33也设于第一半导体材料层51内。这样可在第一半导体材料层51内再形成一组堆叠对31，即绝缘层32与替换层33。也可以理解为占用原本一整层的第一半导体材料层51中的部分空间来增设一个绝缘层32与替换层33。这样当后续该替换层33替换成栅极层34后，该栅极层34可充当底部选择栅极。所以本申请可将在相关技术中在第一半导体材料层51上方的底部选择栅极的位置进行改变，使底部选择栅极(即替换层33)设于半导体材料层内，从而降低底部选择栅极与衬底10之间的距离，提高底部选择栅极的电学性能，提高三维存储器1的质量。
请一并参考图8，图11。图11为本申请另一实施方式中三维存储器的制备方法的工艺流程图。本实施方式中，S700“在所述空隙21内形成第一半导体材料层51”包括S710。其中，S710的详细介绍如下。
请参考图8，S710，在所述衬底10靠近所述叠层结构30的一侧表面，所述沟道层42上，以及所述叠层结构30靠近所述衬底10的一侧表面均形成第一半导体材料层51。
上述内容提及在形成第一半导体材料层51时，可仅使第一半导体材料层51填充部分空隙21。可选地，可在所述衬底10靠近所述叠层结构30的一侧表面，所述沟道层42上，以及所述叠层结构30靠近所述衬底10的一侧表面均形成第一半导体材料层51。即使第一半导体材料层51形成于三个表面上，使第一半导体材料层51的形状呈“U”型。也可以理解为U型的第一半导体材料层51可围设形成一收容空间13，从而后续可在该收容空间13内形成绝缘层32和替换层33。相比于将第一半导体材料层51设置成一整层的情况，本实施方式形成U型的第一半导体材料层51可进一步降低收容空间13与衬底10之间的距离，从而降低替换层33与衬底10之间的距离，进而降低后续底部选择栅极与衬底10之间的距离。
另外，由于形成U型的第一半导体材料层51，因此在形成绝缘层32时，其绝缘层32的形状也为U型。而在形成覆盖绝缘层32的替换层33时。并且由于替换层33是形成在绝缘层32上，因此其替换层33也设于该收容空间13内，并将收容空间13填满。
请一并参考图12-图14。图12为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图13-图14分别为图12中S110，S120对应的结构示意图。本实施方式中，S100“提供衬底10，形成覆盖所述衬底10的牺牲层20”包括S110，S120。其中，S110，S120的详细介绍如下。
请参考图13，S110，提供衬底10，所述衬底10上设有凹槽12。
请参考图14，S120，形成覆盖所述衬底10与所述凹槽12的牺牲层20。
在制备栅缝隙44时，由于控制器形成程度较难，因此可能会导致栅缝隙44蚀刻到衬底10上，甚至可能还会把衬底10蚀刻穿从而破坏三维存储器1。因此本实施方式可先在衬底10上开设凹槽12，并使凹槽12对应后续开设的栅缝隙44的位置，然后再形成覆盖所述衬底10与所述凹槽12的牺牲层20。这样当形成栅缝隙44时，若蚀刻过度的情况出现的话，可利用凹槽12内的牺牲层20来减缓栅缝隙44的形成速度，从而避免栅缝隙44将衬底10蚀刻打穿。
另外，可在三维存储器1内形成P-N结从而更好地控制三维存储器1的电信号。可选地，本申请利用衬底10、第一半导体材料层51、以及后续在凹槽12内形成的第二半导体材料层52来形成P-N。可选地，在一种实施方式中，本申请的衬底10可以为P型半导体层，第一半导体材料层51也可以为P型半导体层，第二半导体材料层52可以为N型半导体层。当然了，衬底10可以为N型半导体层，第一半导体材料层51也可以为N型半导体层，第二半导体材料层52可以为P型半导体层。而凹槽12的存在导致后续可直接通过外延生长离子掺杂半导体材料来形成半导体层，降低了其制备难度。
请一并参考图5，图15。图15为本申请又一实施方式中三维存储器的制备方法的工艺流程图。本实施方式中，S400“形成贯穿所述叠层结构30的栅缝隙44”包括S410。其中，S410的详细介绍如下。
请参考图5，S410，形成贯穿所述叠层结构30的栅缝隙44，并使所述栅缝隙44靠近所述衬底10的开口与所述叠层结构30靠近所述衬底10的表面齐平。
本申请在形成栅缝隙44时，还可使栅缝隙44靠近所述衬底10的开口与所述叠层结构30靠近所述衬底10的表面齐平。这样在去除牺牲层20可将牺牲层20的上部即靠近叠层结构30的部分牺牲层20更好地去除，提高牺牲层20的去除效果。
请一并参考图16-图17。图16为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图17为图16中S420对应的结构示意图。本实施方式中，定义开设所述凹槽12的所述衬底10表面为形成表面11，S400“形成贯穿所述叠层结构30的栅缝隙44”包括S420。其中，S420的详细介绍如下。
请参考图17，S420，形成贯穿所述叠层结构30的栅缝隙44，并使所述栅缝隙44在所述衬底10上的正投影位于所述凹槽12内。
也可以理解为，在平行于所述形成表面11的方向上，所述凹槽12的宽度大于所述栅缝隙44的宽度。本申请还可使凹槽12的宽度大于所述栅缝隙44的宽度，从而使栅缝隙44更容易对准凹槽12，防止栅缝隙44与凹槽12因错位而无法对准。
请一并参考图18-图20。图18为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图19-图20分别为图18中S910，S920对应的结构示意图。本实施方式中，在S900“形成覆盖所述绝缘层32的替换层33”之后，还包括S910，S920。其中，S910，S920的详细介绍如下。
请参考图19，S910，去除所述凹槽12内的至少部分所述替换层33、至少部分所述绝缘层32、以及至少部分所述第一半导体材料层51，以露出所述衬底10。
请参考图20，S920，在所述凹槽12内形成第二半导体材料层52。
本实施方式还可将凹槽12内多余的组分进行去除，即至少部分所述替换层33、至少部分所述绝缘层32、以及至少部分所述第一半导体材料层51，因此去除后便可露出衬底10，便于后续工艺的进行。随后便可在凹槽12呢形成第二半导体材料层52。从而形成P-N结。
请一并参考图21-图22。图21为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图22为图21中S930对应的结构示意图。本实施方式中，S920“在所述凹槽12内形成第二半导体材料层52”包括S930。其中，S930的详细介绍如下。
请参考图22，S930，在所述凹槽12内形成第二半导体材料层52，并使所述第二半导体材料层52靠近所述叠层结构30的一侧表面与所述形成表面11齐平。
本实施方式在形成第二半导体材料层52时，可使所述第二半导体材料层52靠近所述叠层结构30的一侧表面与所述形成表面11齐平。这样更好地控制后续制备的阵列公共源极49的结构，并使三维存储器1的结构更为简洁。可选地，本实施方式可通过外延生长离子掺杂半导体材料来形成第二半导体材料层52，降低了P-N结的制备难度。另外，由于为了露出衬底10以便后续形成阵列公共源极49，因此在形成绝缘层32和替换层33之后，还需去除对应栅缝隙44的替换层33以及至少部分绝缘层32。此时栅缝隙44已不仅仅是贯穿叠层结构30的通孔，此时的栅缝隙44还需加上空隙21部分连通栅缝隙44的通孔，即此时的栅缝隙44为贯穿叠层结构30的通孔加上空隙21处的通孔，这才是后续制备阵列公共源极49的栅缝隙44(如图22所示)。
请一并参考图23-图26。图23为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图24-图26分别为图23中S130，S140，S150对应的结构示意图。本实施方式中，S100“提供衬底10，形成覆盖所述衬底10的牺牲层20”包括S130，S140，S150。其中，S130，S140，S150的详细介绍如下。
请参考图24，S130，提供衬底10。
请参考图25，S140，形成覆盖所述衬底10的第一保护层80。
请参考图26，S150，形成覆盖所述第一保护层80的牺牲层20。
本申请在形成牺牲层20之前，可先形成覆盖所述衬底10的第一保护层80。这样在去除牺牲层20时，可利用第一保护层80来保护衬底10，防止衬底10被部分去除，有效地保护了衬底10的结构。可选地，第一保护层80的材质可以为氧化硅。
请一并参考图27-图28。图27为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图28为图27中S430对应的结构示意图。本实施方式中，在S400“形成贯穿所述叠层结构30的栅缝隙44”之后，还包括S430。其中，S430的详细介绍如下。
请参考图28，S430，形成覆盖所述栅缝隙44侧壁的第二保护层60；其中，所述第二保护层60包括依次沿远离所述栅缝隙44侧壁方向且层叠设置的第一子保护层61、第二子保护层62、第三子保护层63、以及第四子保护层64。
在形成栅缝隙44后，本申请还可形成覆盖所述栅缝隙44侧壁的第二保护层60，从而在后续的制备过程中保护栅缝隙44的的侧壁被部分去除与破坏。可选地，所述第二保护层60包括依次沿远离所述栅缝隙44侧壁方向且层叠设置的第一子保护层61、第二子保护层62、第三子保护层63、以及第四子保护层64。进一步可选地，第一子保护层61的材质可以为氮化硅，第二子保护层62的材质可以为氧化硅，第三子保护层63的材质可以为氮化硅，第四子保护层64的材质可为氧化铝。
请一并参考图29-图30。图29为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图30为图29中S440对应的结构示意图。本实施方式中，在S500“去除所述牺牲层20以形成空隙21”之前，还包括S440。其中，S440的详细介绍如下。
请参考图30，S440，去除靠近所述牺牲层20一侧的至少部分所述第二保护层60，以使所述牺牲层20露出。
本申请还可去除靠近所述牺牲层20一侧的至少部分所述第二保护层60，以使所述牺牲层20露出，从而更好地去除牺牲层20，由于栅缝隙44表面有第四子保护层64，从而可防止在去除牺牲层20时影响到栅缝隙44。
请一并参考图31-图32。图31为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图32为图31中S510对应的结构示意图。本实施方式中，所述存储器层43包括依次沿远离所述沟道层42方向且层叠设置的隧穿层46、存储层47、以及阻挡层48；在S500“去除所述牺牲层20以形成空隙21”之后，还包括S510。其中，S510的详细介绍如下。
请参考图32，S510，去除所述第一保护层80与所述阻挡层48。
本实施方式提供的存储器层43包括依次沿远离所述沟道层42方向且层叠设置的隧穿层46、存储层47、以及阻挡层48。可选地，隧穿层46的材质可以包括氧化硅、氮化硅中的至少一种。存储层47的材质可以包括氮化硅、氮氧化硅、硅中的至少一种。阻挡层48的材质可以由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。
本申请在去除牺牲层20后，随后可将保护衬底10的第一保护层80进行去除。另外，本申请还可将位于空隙21内的NAND串40中的阻挡层48先去除。可选地，第二保护层60与阻挡层48的材质相同，例如均为氧化硅。此时可同时去除第二保护层60与阻挡层48。
请一并参考图33-图36。图33为本申请又一实施方式中三维存储器的制备方法的工艺流程图。图34-图36分别为图33中S610，S620，S630对应的结构示意图。本实施方式中，S600“去除位于所述空隙21内的部分所述存储器层43”包括S610，S620，S630。其中，S610，S620，S630的详细介绍如下。
请参考图34，S610，去除所述第四子保护层64。
请参考图35，S620，去除所述第三子保护层63与部分所述存储层47。
请参考图36，S630，去除部分所述隧穿层46以露出所述沟道层42，去除部分所述第二子保护层62。
本申请在去除存储器层43与沟道层42时，可与第二保护层60中的各个子保护层一同去除，从而降低制备时间。例如可先去除第四子保护层64氧化铝层。随后去除第三子保护层63与部分所述存储层47。可选地，第三子保护层63与存储层47的材质相同，例如均为氮化硅，从而可同时去除第三子保护层63与部分所述存储层47。随后去除隧穿层46与第二子保护层62。可选地，第二子保护层62与隧穿层46的材质相同，例如均为氧化硅，从而可同时去除部分隧穿层46与第二子保护层62。另外，本申请可仅去除部分第二子保护层62，即还包括有部分第二子保护层62。这样可防止后续在形成半导体材料层时，半导体材料层生长在栅缝隙44的侧壁上。第二子保护层62可使半导体材料层不生长在第二子保护层62上。
可选地，当第一半导体材料层51与第二半导体材料层52形成后可将剩余的第二子保护层62去除。随后可将第一子保护层61与替换层33共同去除，再在替换层33的位置上形成栅极层34。
除了上述三维存储器1的制备方法，本申请实施方式还提供了一种三维存储器1。本申请的三维存储器1及三维存储器1的制备方法都可以实现本申请的优点，二者可以一起使用，当然也可以单独使用，本申请对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器1的制备方法来制备下文的三维存储器1。
请参考图37，图37为本申请一实施方式中三维存储器的结构示意图。本实施方式提供了一种三维存储器1，其特征在于，所述三维存储器1包括：
衬底10。
设于所述衬底10一侧的第一半导体材料层51。
设于所述第一半导体材料层51内的绝缘层32。
设于所述绝缘层32内的栅极层34。
设于所述第一半导体材料层51背离所述衬底10的堆栈结构70。
贯穿所述堆栈结构70、所述第一半导体材料层51、所述栅极层34、以及所述绝缘层32的NAND串40。
本申请提供的三维存储器1，通过使绝缘层32和栅极层34设于第一半导体材料层51内，而该栅极层34可充当底部选择栅极，即让底部选择栅极设于第一半导体材料层51内，从而相比于相关技术中将底部选择栅极设于第一半导体材料层51上的结构，本实施方式可降低底部选择栅极与衬底10之间的距离，提高底部选择栅极的电学性能，提高三维存储器1的质量。另外，设于所述绝缘层32内的栅极层34也可以理解为设于所述绝缘层32背离所述所述第一半导体材料层51的栅极层34。
请再次参考图37，本实施方式中，所述NAND串40包括沟道层42、以及设于部分所述沟道层42周缘的存储器层43，所述第一半导体材料层51设于所述衬底10靠近所述堆栈结构70的一侧，所述第一半导体材料层51还设于所述沟道层42上，所述第一半导体材料层51还设于所述堆栈结构70靠近所述衬底10的一侧。
上述内容提及在形成第一半导体材料层51时，可仅使第一半导体材料层51填充部分空隙21。可选地，可在所述衬底10靠近所述堆栈结构70的一侧表面，所述沟道层42上，以及所述堆栈结构70靠近所述衬底10的一侧表面均形成第一半导体材料层51。即使第一半导体材料层51形成于三个表面上，使第一半导体材料层51的形状呈“U”型。也可以理解为U型的第一半导体材料层51可围设形成一收容空间13，而绝缘层32和栅极层34则设于该收容空间13内。相比于将第一半导体材料层51设置成一整层的情况，本实施方式形成U型的第一半导体材料层51可进一步降低收容空间13与衬底10之间的距离，从而降低底部选择栅极(即栅极层34)与衬底10之间的距离，进而降低后续底部选择栅极与衬底10之间的距离。
或者如图37所示的三维存储器的结构也可以进行这样的理解为。所述沟道层42包括穿过所述堆栈结构70的第一部分421和穿过所述第一半导体材料层51、所述栅极层34、以及所述绝缘层32的第二部分422，所述第二部分422与所述第一部分421相连，且所述第二部分422与所述第一部分421非一体成型。即将设于所示沟道层42上的结构认为是沟道层42的部分结构，即第二部分422。而将其余的，例如在所述衬底10靠近所述堆栈结构70的一侧表面、以及所述堆栈结构70靠近所述衬底10的一侧表面上的结构认为是第一半导体材料层51。本质上三维存储器1的结构是一样的。可选地，所述第二部分422与所述第一半导体材料层51的材料相同。进一步可选地，所述第二部分422与所述第一半导体材料层51一体成型，即第二部分422与所述第一半导体材料层51是一同制备出来的，只不过人为地将不同区域的结构进行了不同的命名。
请一并参考图38，图38为本申请另一实施方式中三维存储器的结构示意图。本实施方式中，所述衬底10上开设有凹槽12，所述三维存储器1还包括设于衬底10内的第二半导体材料层52。
本实施方式可在在三维存储器1内形成P-N结从而更好地控制三维存储器1的电信号。可选地，本申请利用衬底10、第一半导体材料层51、以及后续在凹槽12内形成的第二半导体材料层52来形成P-N，使第二半导体材料层52设于衬底10内。可选地，在一种实施方式中，本申请的衬底10可以为P型半导体层，第一半导体材料层51也可以为P型半导体层，第二半导体材料层52可以为N型半导体层。当然了，衬底10可以为N型半导体层，第一半导体材料层51也可以为N型半导体层，第二半导体材料层52可以为P型半导体层。本实施方式在凹槽12内形成第二半导体材料层52，可降低第二半导体材料层52的制备难度，有效提高第二半导体材料层52的高度。
请再次参考图38，本实施方式中，所述三维存储器1还包括贯穿所述堆栈结构70、所述第一半导体材料层51、所述栅极层34、以及所述绝缘层32的阵列公共源极49，所述阵列公共源极49连接所述第二半导体材料层52，且所述阵列公共源极49靠近所述衬底10的表面与所述衬底10开设所述凹槽12的表面齐平。
本申请还可使所述阵列公共源极49靠近所述衬底10的表面与所述衬底10开设所述凹槽12的表面齐平。由于阵列公共源极49连接第二半导体材料层52，因此这样还可控制阵列公共源极49的结构。
请一并参考图39，图39为本申请又一实施方式中三维存储器的结构示意图。本实施方式中，所述阵列公共源极49在所述衬底10上的正投影位于所述第二半导体材料层52内。也可以理解为，定义开设所述凹槽12的所述衬底10表面为形成表面11，在平行于形成表面11的方向上，所述第二半导体材料层52的宽度大于所述阵列公共源极49的宽度。
本实施方式可使所述第二半导体材料层52的宽度大于所述阵列公共源极49的宽度，这样不仅增加第二半导体材料层52的尺寸，还可降低阵列公共源极49对准凹槽12的对准难度。
本申请还提供了一种电子设备，所述电子设备包括处理器和如本申请上述实施方式提供的三维存储器1，所述处理器用于向所述三维存储器1中写入数据和读取数据。
本申请还提供了一种电子设备，包括本申请提供的三维存储器1。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本申请的电子设备通常还包括处理器、输入输出装置、显示装置等。本申请提供的三维存储器1通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本申请提供的三维存储器1中写入数据，也可以从存储装置，即本申请提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本申请提供的电子设备，通过采用本申请上述实施方式提供的三维存储器1可提高电子设备的电学性能，提高电子设备的质量。
以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (21)

1.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供衬底，形成覆盖所述衬底的牺牲层；
形成覆盖所述牺牲层的叠层结构；
形成贯穿所述叠层结构以及所述牺牲层的NAND串，所述NAND串包括沟道层、以及设于所述沟道层周缘的存储器层；
形成贯穿所述叠层结构的栅缝隙；
去除所述牺牲层以形成空隙；
去除位于所述空隙内的部分所述存储器层，以露出所述沟道层；
在所述空隙内形成第一半导体材料层，以使所述第一半导体材料层填充部分所述空隙；
形成覆盖所述第一半导体材料层的绝缘层，所述绝缘层设于所述第一半导体材料层内；
形成覆盖所述绝缘层的替换层。
2.如权利要求1所述的制备方法，其特征在于，“在所述空隙内形成第一半导体材料层”包括：
在所述衬底靠近所述叠层结构的一侧表面，所述沟道层上，以及所述叠层结构靠近所述衬底的一侧表面均形成第一半导体材料层。
3.如权利要求1所述的制备方法，其特征在于，“提供衬底，形成覆盖所述衬底的牺牲层”包括：
提供衬底，所述衬底上设有凹槽；
形成覆盖所述衬底与所述凹槽的牺牲层。
4.如权利要求1所述的制备方法，其特征在于，“形成贯穿所述叠层结构的栅缝隙”包括：
形成贯穿所述叠层结构的栅缝隙，并使所述栅缝隙靠近所述衬底的开口与所述叠层结构靠近所述衬底的表面齐平。
5.如权利要求3所述的制备方法，其特征在于，“形成贯穿所述叠层结构的栅缝隙”包括：
形成贯穿所述叠层结构的栅缝隙，并使所述栅缝隙在所述衬底上的正投影位于所述凹槽内。
6.如权利要求5所述的制备方法，其特征在于，在“形成覆盖所述绝缘层的替换层”之后，还包括：
去除所述凹槽内的至少部分所述替换层、至少部分所述绝缘层、以及至少部分所述第一半导体材料层，以露出所述衬底；
在所述凹槽内形成第二半导体材料层。
7.如权利要求6所述的制备方法，其特征在于，“在所述凹槽内形成第二半导体材料层”包括：
在所述凹槽内形成第二半导体材料层，并使所述第二半导体材料层靠近所述叠层结构的一侧表面与所述形成表面齐平。
8.如权利要求1所述的制备方法，其特征在于，“提供衬底，形成覆盖所述衬底的牺牲层”包括：
提供衬底；
形成覆盖所述衬底的第一保护层；
形成覆盖所述第一保护层的牺牲层。
9.如权利要求8所述的制备方法，其特征在于，在“形成贯穿所述叠层结构的栅缝隙”之后，还包括：
形成覆盖所述栅缝隙侧壁的第二保护层；其中，所述第二保护层包括依次沿远离所述栅缝隙侧壁方向且层叠设置的第一子保护层、第二子保护层、第三子保护层、以及第四子保护层。
10.如权利要求9所述的制备方法，其特征在于，在“去除所述牺牲层以形成空隙”之前，还包括：
去除靠近所述牺牲层一侧的至少部分所述第二保护层，以使所述牺牲层露出。
11.如权利要求10所述的制备方法，其特征在于，所述存储器层包括依次沿远离所述沟道层方向且层叠设置的隧穿层、存储层、以及阻挡层；在“去除所述牺牲层以形成空隙”之后，还包括：
去除所述第一保护层与所述阻挡层。
12.如权利要求11所述的制备方法，其特征在于，“去除位于所述空隙内的部分所述存储器层”包括：
去除所述第四子保护层；
去除所述第三子保护层与部分所述存储层；
去除部分所述隧穿层以露出所述沟道层，去除部分所述第二子保护层。
13.一种三维存储器，其特征在于，所述三维存储器包括：
衬底；
设于所述衬底一侧的第一半导体材料层；
设于所述第一半导体材料层内的绝缘层；
设于所述绝缘层内的栅极层；
设于所述第一半导体材料层背离所述衬底的堆栈结构；
贯穿所述堆栈结构、所述第一半导体材料层、所述栅极层、以及所述绝缘层的NAND串。
14.如权利要求13所述的三维存储器，其特征在于，所述NAND串包括沟道层、以及设于部分所述沟道层周缘的存储器层，所述第一半导体材料层设于所述衬底靠近所述堆栈结构的一侧，所述第一半导体材料层还设于所述沟道层上，所述第一半导体材料层还设于所述堆栈结构靠近所述衬底的一侧。
15.如权利要求14所述的三维存储器，其特征在于，所述沟道层包括穿过所述堆栈结构的第一部分和穿过所述第一半导体材料层、所述栅极层、以及所述绝缘层的第二部分，所述第二部分与所述第一部分相连，且所述第二部分与所述第一部分非一体成型。
16.如权利要求15所述的三维存储器，其特征在于，所述第二部分与所述第一半导体材料层的材料相同。
17.如权利要求16所述的三维存储器，其特征在于，所述第二部分与所述第一半导体材料层一体成型。
18.如权利要求13所述的三维存储器，其特征在于，所述三维存储器还包括设于所述衬底内的第二半导体材料层。
19.如权利要求18所述的三维存储器，其特征在于，所述三维存储器还包括贯穿所述堆栈结构、所述第一半导体材料层、所述栅极层、以及所述绝缘层的阵列公共源极，所述阵列公共源极连接所述第二半导体材料层。
20.如权利要求19所述的三维存储器，其特征在于，所述阵列公共源极在所述衬底上的正投影位于所述第二半导体材料层内。
21.一种电子设备，其特征在于，所述电子设备包括处理器和如权利要求13-20任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
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