JP2014187246A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】この実施の形態では、被加工膜の上方にマスク材を形成し、マスク材の上方に複数の柱状形状を有する犠牲膜を形成する。そしてこの犠牲膜の側壁に側壁膜を形成し、犠牲膜を除去する。その後、側壁膜を流動させる。更に、側壁膜をマスクとしてマスク材に複数のホールを形成する。そして、マスク材に対し等方性エッチングを実行し、マスク材の側壁を前記側壁膜の側壁に対し第1の距離だけ後退させる。その後、複数の前記ホールの内部に堆積膜を堆積させて、複数の前記ホールの開口部を堆積膜で閉塞させ、異方性エッチングを行って開口部の前記堆積膜を除去する。
【選択図】図1
Description
[概略構成]
先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置(3次元型のNAND型フラッシュメモリ)の概略構成について説明する。
次に、図2及び図3を参照して、第1の実施の形態に係るメモリブロックMBの積層構造について説明する。図2は、メモリブロックMBを示す斜視図である。図3は、メモリブロックMBを示す断面図である。なお、図2はメモリブロックMBの一部を代表的に図示したものであり、メモリブロックMB全体は図2に示す構造をカラム方向及びロウ方向に繰り返し形成したものとなる。
なお、この図1〜図4に示す不揮発性半導体記憶装置の製造方法は、既に本出願人により出願された特許出願により知られているので、ここでは詳細な説明は省略する。
次に、図17〜図20を参照して、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。この実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態(図1〜図4)と略同一であり、また、製造工程も、第1の実施の形態(図5〜図16)と略同一である。この第2の実施の形態は、第1の実施の形態の製造工程に加えた追加の製造工程を有する点に特徴を有する。
さらに、RIE又はウェットエッチングを施すことで、ホールHc及びHdの内部以外の犠牲膜108を除去する。
図21に示すように、この変形例に係る不揮発性半導体記憶装置においては、シリコン基板211の上層部分に不純物拡散層が形成されており、これがバックゲート212となっている。また、図21に示すように、シリコン基板211上には、絶縁膜213が設けられており、絶縁膜213上には、それぞれ複数の電極膜214と絶縁膜215とが交互に積層されている。後述するように、電極膜214は例えばポリシリコンからなり、メモリセルのコントロールゲート(CG)として機能する。一方、絶縁膜215は例えばシリコン酸化物(SiO2)からなり、電極膜214同士を絶縁する層間絶縁膜として機能する。それぞれ複数の電極膜214及び絶縁膜215により、積層体219が構成されている。
Claims (7)
- 被加工膜の上方にマスク材を形成し、
前記マスク材の上方に複数の柱状形状を有する犠牲膜を形成し、
前記犠牲膜の側壁に側壁膜を形成し、
前記犠牲膜を除去し、
前記側壁膜を流動させ、
前記側壁膜をマスクとして前記マスク材に複数のホールを形成し、
前記マスク材に対し等方性エッチングを実行し、前記マスク材の側壁を前記側壁膜の側壁に対し第1の距離だけ後退させ、
複数の前記ホールの内部に堆積膜を堆積させて、複数の前記ホールの開口部を前記堆積膜で閉塞させ、
異方性エッチングを行って前記開口部の前記堆積膜を除去する
ことを特徴とする半導体装置の製造方法。 - 前記犠牲膜は、前記マスク材の上方においてジグザグ状に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 複数の柱状の前記犠牲膜は、第1の方向において第1の間隔をもって配置されると共に、前記第1の方向と直交する第2方向において隣接する柱状の前記犠牲膜は、前記第1の間隔よりも短い第2の間隔をもって配置される請求項2記載の半導体装置の製造方法。
- 第1の領域に位置する前記マスク材にイオン注入する一方、前記第1の領域を除く第2の領域に位置する前記マスク材に対するイオン注入を抑制し、
前記第1の領域に位置する前記マスク材を残存させつつ前記2の領域の前記マスク材を除去する
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記イオン注入は、前記第2の領域において犠牲膜を堆積させた後において実行される請求項4記載の半導体装置の製造方法。
- 導電層と絶縁層が積層方向に交互に積層された積層体と、
前記積層体に形成され、前記積層体の平面方向においてジグザグ状に配列される複数の第1のホールと、
前記積層体に形成され、前記積層体の平面方向においてジグザグ状に配列され且つ前記第1のホールの間に挟まれる位置に形成される複数の第2のホールと、
を備え、
前記第1のホールと前記第2のホールは、略等しい直径を有し、
前記第1のホールと前記第2のホールは、前記積層方向と直交する方向における数が互いに異なる
ことを特徴とする半導体装置。 - 前記第1のホールと前記第2のホールは、互いに異なる形状を有する請求項6記載の半導体装置。
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