JP2021034720A - 半導体装置 - Google Patents

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Abstract

【課題】 信頼性を向上させた半導体装置を提供する。【解決手段】 本発明の実施形態による半導体装置は、第１基板上に設けられ、回路素子を含む周辺回路領域と、上記第１基板の上部に配置される第２基板上に設けられ、第１方向に沿って互いに離隔して積層されるゲート電極、及びチャネル層を含むチャネル構造物を含むメモリセル領域と、貫通配線領域と、を含み、上記貫通配線領域は、上記メモリセル領域を貫通して、上記メモリセル領域と上記回路素子を電気的に連結する貫通コンタクトプラグと、上記貫通コンタクトプラグを囲み、上記第２基板と並んで配置される第１絶縁層、及び上記第１絶縁層上に交互に積層される第２及び第３絶縁層を含む絶縁領域と、上記第２及び第３絶縁層を貫通し、上記チャネル層を含み、隣接する上記貫通コンタクトプラグの間に少なくとも一つが位置するように行と列をなして配列されるダミーチャネル構造物と、を含む。【選択図】 図５ｂ

Description

本発明は、半導体装置に関する。
半導体装置は、その体積が次第に小さくなる一方で、大容量のデータ処理を要している。そのため、かかる半導体装置を構成する半導体素子の集積度を高める必要がある。そこで、半導体装置の集積度を向上させるための方法の一つとして、従来の平面トランジスタ構造の代わりに垂直トランジスタ構造を有する半導体装置が提案されている。
本発明の技術的思想が解決しようとする技術的課題のうちの一つは、信頼性を向上させた半導体装置を提供することである。
例示的な一実施形態による半導体装置は、第１基板上に設けられ、回路素子を含む周辺回路領域と、上記第１基板の上部に配置される第２基板上に設けられ、上記第２基板の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、及び上記ゲート電極を貫通し、上記第２基板上に垂直に延在され、チャネル層を含むチャネル構造物を含むメモリセル領域と、上記ゲート電極と上記回路素子を電気的に連結する貫通配線領域と、を含み、上記貫通配線領域は、上記メモリセル領域を貫通して上記第１方向に延在され、上記メモリセル領域と上記回路素子を電気的に連結する貫通コンタクトプラグと、上記貫通コンタクトプラグを囲み、上記第２基板と並んで配置される第１絶縁層、及び上記第１絶縁層上に交互に積層される第２及び第３絶縁層を含む絶縁領域と、上記第２及び第３絶縁層を貫通し、上記チャネル層を含み、隣接する上記貫通コンタクトプラグの間に少なくとも一つが位置するように行と列をなして配列されるダミーチャネル構造物と、を含むことができる。
例示的な一実施形態による半導体装置は、第１基板上に設けられ、回路素子を含む周辺回路領域と、上記第１基板の上部に配置される第２基板上に設けられ、互いに離隔して積層されるゲート電極、及び上記ゲート電極を貫通し、上記第２基板上に垂直に延在され、チャネル層を含むチャネル構造物を含むメモリセル領域と、垂直に延在され、上記メモリセル領域と上記周辺回路領域を電気的に連結する貫通コンタクトプラグ、及び上記貫通コンタクトプラグを囲む絶縁領域を含む貫通配線領域と、を含み、上記貫通配線領域は、上記貫通配線領域全体において規則的に配列され、上記チャネル層を含むダミーチャネル構造物をさらに含むことができる。
例示的な一実施形態による半導体装置は、第１基板と、上記第１基板上に配置される回路素子と、上記回路素子上の第２基板と、第１方向に沿って互いに離隔して積層されるゲート電極と、上記ゲート電極を貫通し、上記第２基板上に垂直に延在され、チャネル層を含むチャネル構造物と、上記ゲート電極を貫通し、上記第１方向に垂直な第２方向に沿って延在され、互いに平行に離隔して配置される分離領域と、互いに隣接する上記分離領域の間において上記分離領域から離隔して位置し、上記回路素子と上記ゲート電極を電気的に連結する貫通コンタクトプラグ、上記貫通コンタクトプラグを囲む絶縁領域、及び上記チャネル層を含み、上記貫通コンタクトプラグの数と同一であるか、又は多く配列されるダミーチャネル構造物を含む貫通配線領域と、を含むことができる。
貫通配線領域にもダミーチャネル構造物を規則的に配置することにより、信頼性が向上した半導体装置を提供することができる。
本発明の多様でありながら有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
例示的な実施形態による半導体装置の概略的なブロック図である。 例示的な実施形態による半導体装置のセルアレイの等価回路図である。 例示的な実施形態による半導体装置の配置を説明するための概略的なレイアウト図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
図１は例示的な実施形態による半導体装置の概略的なブロック図である。
図１を参照すると、半導体装置１０は、メモリセルアレイ２０及び周辺回路３０を含むことができる。周辺回路３０は、ロウデコーダ３２、ページバッファ３４、入出力バッファ３５、制御ロジック３６、及び電圧発生器３７を含むことができる。
メモリセルアレイ２０は、複数のメモリブロックを含み、メモリブロックはそれぞれ、複数のメモリセルを含むことができる。上記複数のメモリセルは、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを介してロウデコーダ３２と連結されることができ、ビットラインＢＬを介してページバッファ３４と連結されることができる。例示的な実施形態において、上記複数のメモリセルは行と列をなして配列されることができる。本発明の実施形態において、同一の行に沿って配列される複数のメモリセルは、同一のワードラインＷＬに連結され、同一の列に沿って配列される複数のメモリセルは、同一のビットラインＢＬに連結されることができる。
ロウデコーダ３２は、制御ロジック３６から入力されたアドレスＡＤＤＲを受信し、入力されたアドレスＡＤＤＲをデコードすることで、ワードラインＷＬの駆動信号を発生させ、且つ伝達することができる。ロウデコーダ３２は、制御ロジック３６の制御に応答して、電圧発生器３７で発生したワードラインの電圧を選択されたワードラインＷＬ及び選択されなかったワードラインＷＬにそれぞれ提供することができる。
ページバッファ３４は、ビットラインＢＬを介してメモリセルアレイ２０と連結され、上記メモリセルに保存された情報を読み取ることができる。ページバッファ３４は、動作モードに応じて、上記メモリセルに保存されるデータを一時的に保存したり、又は上記メモリセルに保存されたデータを感知することができる。ページバッファ３４は、カラムデコーダ及びセンスアンプを含むことができる。上記カラムデコーダは、制御ロジック３６から受信した信号に反応して、メモリセルアレイ２０のビットラインＢＬを選択的に活性化することができる。また、上記センスアンプは、読み取りの動作時に、上記カラムデコーダによって選択されたビットラインＢＬの電圧を感知することで、選択したメモリセルに保存されたデータを読み取ることができる。
入出力回路３５は、プログラムの動作時にデータＤＡＴＡの入力を受けてページバッファ３４に伝達することができ、読み取りの動作時にページバッファ３４からの伝達を受けたデータＤＡＴＡを外部に出力することができる。入出力回路３５は、入力されるアドレス又はコマンドを制御ロジック３６に伝達することができる。
制御ロジック３６は、ロウデコーダ３２及びページバッファ３４の動作を制御することができる。制御ロジック３６は、半導体装置１０の外部ソースから伝達される制御信号及び外部電圧を受信し、受信した制御信号に基づいて動作することができる。制御ロジック３６は、上記制御信号に応答して、半導体装置１０の読み取り、書き込み、及び／又は消去動作を制御することができる。
電圧発生器３７は、外部電圧を用いることにより、内部動作に必要な電圧、例えば、プログラム電圧、読み取り電圧、及び消去電圧などを生成することができる。電圧発生器３７によって生成される電圧は、ロウデコーダ３２などを介してメモリセルアレイ２０に伝達されることができる。
図２は例示的な実施形態による半導体装置のセルアレイの等価回路図である。
図２を参照すると、メモリセルアレイ２０は、互いに直列連結されるメモリセルＭＣ、メモリセルＭＣの両端に直列連結される接地選択トランジスタＧＳＴ、及びストリング選択トランジスタＳＳＴ１、ＳＳＴ２を含む複数のメモリセルストリングＳを含むことができる。複数のメモリセルストリングＳはそれぞれ、ビットラインＢＬ０〜ＢＬ２に並列連結されることができる。複数のメモリセルストリングＳは、共通ソースラインＣＳＬに共通的に連結されることができる。すなわち、複数のビットラインＢＬ０〜ＢＬ２と１つの共通ソースラインＣＳＬの間に複数のメモリセルストリングＳが配置されることができる。例示的な実施形態において、共通ソースラインＣＳＬは、複数個が２次元的に配列されることもできる。
互いに直列連結されるメモリセルＭＣは、上記メモリセルＭＣを選択するためのワードラインＷＬ０〜ＷＬｎによって制御されることができる。メモリセルＭＣはそれぞれ、データ保存要素を含むことができる。共通ソースラインＣＳＬから実質的に同一の距離に配置されるメモリセルＭＣのゲート電極は、ワードラインＷＬ０〜ＷＬｎのうち１つに共通的に連結されて等電位状態にあることができる。又は、メモリセルＭＣのゲート電極が共通ソースラインＣＳＬから実質的に同一の距離に配置されても、互いに異なる行又は列に配置されるゲート電極が独立して制御されることもできる。
接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬによって制御され、共通ソースラインＣＳＬに連結されることができる。ストリング選択トランジスタＳＳＴ１、ＳＳＴ２は、ストリング選択ラインＳＳＬ１＿１、ＳＳＬ１＿２、ＳＳＬ１＿３、ＳＳＬ２＿１、ＳＳＬ２＿２、ＳＳＬ２＿３によって制御され、ビットラインＢＬ０〜ＢＬ２に連結されることができる。図２には、互いに直列連結される複数のメモリセルＭＣにそれぞれ１つの接地選択トランジスタＧＳＴ及び２つのストリング選択トランジスタＳＳＴ１、ＳＳＴ２が連結される構造を示したが、それぞれ１つのストリング選択トランジスタＳＳＴ１、ＳＳＴ２が連結されてもよく、複数の接地選択トランジスタＧＳＴが連結されてもよい。ワードラインＷＬ０〜ＷＬｎのうち最上位ワードラインＷＬｎとストリング選択ラインＳＳＬ１＿１、ＳＳＬ１＿２、ＳＳＬ１＿３、ＳＳＬ２＿１、ＳＳＬ２＿２、ＳＳＬ２＿３の間に１つ以上のダミーラインＤＷＬ又はバッファラインがさらに配置されることができる。例示的な実施形態において、最下位ワードラインＷＬ０と接地選択ラインＧＳＬの間にも複数のダミーラインＤＷＬが配置されることができる。
ストリング選択トランジスタＳＳＴ１、ＳＳＴ２にストリング選択ラインＳＳＬ１＿１、ＳＳＬ１＿２、ＳＳＬ１＿３、ＳＳＬ２＿１、ＳＳＬ２＿２、ＳＳＬ２＿３を介して信号が印加されると、ビットラインＢＬ０〜ＢＬ２を介して印加される信号が互いに直列連結されたメモリセルＭＣに伝達されることにより、データの読み取り及び書き込み動作が行われることができる。また、基板を介して所定の消去電圧が印加されることにより、メモリセルＭＣに記録されたデータを消去する消去動作が行われることもできる。例示的な実施形態において、メモリセルアレイ２０は、ビットラインＢＬ０〜ＢＬ２と電気的に分離される少なくとも一つのダミーメモリセルストリングを含むこともできる。
図３は例示的な実施形態による半導体装置の配置を説明するための概略的なレイアウト図である。
図３を参照すると、半導体装置１０Ａは、垂直方向に積層された第１及び第２領域Ｒ１、Ｒ２を含むことができる。第１領域Ｒ１は図１の周辺回路３０を構成し、第２領域Ｒ２はメモリセルアレイ２０を構成することができる。
第１領域Ｒ１は、ロウデコーダＤＥＣ、ページバッファＰＢ、及びその他の周辺回路ＰＥＲＩを含むことができる。第２領域Ｒ２は、メモリセルアレイＭＣＡ１、ＭＣＡ２ならびに第１及び第２貫通配線領域ＴＢ１、ＴＢ２を含むことができる。
第１領域Ｒ１において、ロウデコーダＤＥＣは、図１を参照して上述したロウデコーダ３２に該当し、ページバッファＰＢは、ページバッファ３４に該当する領域であることができる。また、その他の周辺回路ＰＥＲＩは、図１の制御ロジック３６及び電圧発生器３７を含む領域であることができ、例えば、ラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）、キャッシュ回路（ｃａｃｈｅ ｃｉｒｃｕｉｔ）、及び／又はセンスアンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を含むことができる。第１領域Ｒ１は、別のパッド領域をさらに含むこともできる。この場合、上記パッド領域は、図１の入出力バッファ３５を含む領域であることができ、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）素子又はデータ入出力回路を含むことができる。
第１領域Ｒ１において、かかる様々な回路領域（ＤＥＣ、ＰＢ、ＰＥＲＩ）のうち少なくとも一部は、第２領域Ｒ２のメモリセルアレイＭＣＡ１、ＭＣＡ２の下部に配置されることができる。例えば、ページバッファＰＢがメモリセルアレイＭＣＡ１、ＭＣＡ２の下部において、メモリセルアレイＭＣＡ１、ＭＣＡ２と重なるように配置されることができる。但し、実施形態に応じて、第１領域Ｒ１に含まれる回路及び配置形態は多様に変更されることができ、これにより、メモリセルアレイＭＣＡ１、ＭＣＡ２と重なって配置される回路も多様に変更されることができる。
第２領域Ｒ２において、メモリセルアレイＭＣＡ１、ＭＣＡ２は、互いに離隔して並んで配置されることができる。但し、実施形態に応じて、第２領域Ｒ２に配置されるメモリセルアレイＭＣＡ１、ＭＣＡ２の数及び配置形態は多様に変更されることができ、例えば、本実施形態のメモリセルアレイＭＣＡ１、ＭＣＡ２が連続的に繰り返し配置される形を有することができる。
第１及び第２貫通配線領域ＴＢ１、ＴＢ２は、第２領域Ｒ２を貫通して第１領域Ｒ１と連結される配線構造物を含む領域であることができる。第１貫通配線領域ＴＢ１は、メモリセルアレイＭＣＡ１、ＭＣＡ２の少なくとも一側に配置されることができ、例えば、第１領域Ｒ１のロウデコーダＤＥＣと電気的に連結されるコンタクトプラグなどの配線構造物を含むことができる。第２貫通配線領域ＴＢ２は、メモリセルアレイＭＣＡ１、ＭＣＡ２内に一定の間隔で配置されることができ、例えば、第１領域Ｒ１のページバッファＰＢと電気的に連結される配線構造物を含むことができる。第１貫通配線領域ＴＢ１の数は、第２貫通配線領域ＴＢ２の数よりも多くてもよいが、第１及び第２貫通配線領域ＴＢ１、ＴＢ２の形状、個数、配置位置などは実施形態に応じて様々に変更されることができる。
図４は例示的な実施形態による半導体装置の概略的な平面図である。
図５ａ及び図５ｂは例示的な実施形態による半導体装置の概略的な断面図である。ここで、図５ａ及び図５ｂはそれぞれ、図４の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿った断面を示す図である。
図６は例示的な実施形態による半導体装置の概略的な部分拡大図である。ここで、図６は図４の「Ｃ」領域を拡大した図である。
図４〜図６を参照すると、半導体装置１００は、メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを含むことができる。メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの上端に配置されることができる。例示的な実施形態において、メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの下端に配置されることもできる。
メモリセル領域ＣＥＬＬは、第１領域Ａ及び第２領域Ｂを有する基板１０１、基板１０１上に積層されたゲート電極１３０、ゲート電極１３０の積層構造物ＧＳを貫通して延在される第１及び第２分離領域ＭＳ１、ＭＳ２、積層構造物ＧＳの一部を貫通する上部分離領域ＳＳ、積層構造物ＧＳを貫通するように配置されるチャネル構造物ＣＨ、及び積層構造物ＧＳ及び基板１０１を貫通して周辺回路領域ＰＥＲＩと連結される第１及び第２貫通配線領域ＴＢ１、ＴＢ２を含む。メモリセル領域ＣＥＬＬは、基板１０１上にゲート電極１３０と交互に積層される層間絶縁層１２０、配線ライン１７５、及びセル領域絶縁層１９０をさらに含むことができる。
基板１０１の第１領域Ａは、ゲート電極１３０が縦方向に積層され、チャネル構造物ＣＨが配置される領域であって、図１のメモリセルアレイ２０及び図３のメモリセルアレイＭＣＡ１、ＭＣＡ２に該当する領域であることができ、第２領域Ｂは、ゲート電極１３０が互いに異なる長さに延在される領域であって、図１のメモリセルアレイ２０と周辺回路３０を電気的に連結するための領域に該当することができる。第２領域Ｂは、少なくとも一方向、例えば、Ｘ方向において第１領域Ａの少なくとも一端に配置されることができる。
基板１０１は、Ｘ方向及びＹ方向に延在される上面を有することができる。基板１０１は、半導体材料、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ、又はＩＩ−ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、又はシリコン−ゲルマニウムを含むことができる。基板１０１は、バルクウェハ又はエピタキシャル層として提供されることもできる。
ゲート電極１３０は、基板１０１上に縦方向に離隔して積層されて積層構造物ＧＳをなすことができる。ゲート電極１３０は、図２の接地選択トランジスタＧＳＴのゲートをなす下部ゲート電極１３０Ｇ、複数のメモリセルＭＣをなすメモリゲート電極１３０Ｍ、及びストリング選択トランジスタＳＳＴ１、ＳＳＴ２のゲートをなす上部ゲート電極１３０Ｓを含むことができる。半導体装置１００の容量に応じて、メモリセルＭＣをなすメモリゲート電極１３０Ｍの数が決定されることができる。実施形態に応じて、ストリング選択トランジスタＳＳＴ１、ＳＳＴ２及び接地選択トランジスタＧＳＴの上部及び下部ゲート電極１３０Ｓ、１３０Ｇはそれぞれ、１つ又は２つ以上であってもよく、メモリセルＭＣのゲート電極１３０と同一であるか、又は異なる構造を有することができる。一部のゲート電極１３０、例えば、上部ゲート電極１３０Ｓ又は下部ゲート電極１３０Ｇに隣接するメモリゲート電極１３０Ｍは、ダミーゲート電極であることができる。
ゲート電極１３０は、第１領域Ａ上に縦方向に互いに離隔して積層され、第１領域Ａから第２領域Ｂの区間で互いに異なる長さに延在されて階段状の段差をなすことができる。ゲート電極１３０は、Ｘ方向に沿って図５ａに示された犠牲絶縁層１８０のような段差をなし、Ｙ方向においても段差をなすように配置されることができる。上記段差により、ゲート電極１３０は、下部のゲート電極１３０が上部のゲート電極１３０よりも長く延在されて、上部に露出したパッド領域を提供することができる。ゲート電極１３０は、上記パッド領域において別のコンタクトプラグと連結されて、上部の配線ライン１７５に連結されることができる。ゲート電極１３０のうち、上部及び下部のゲート電極１３０Ｓ、１３０Ｇを除外し、メモリゲート電極１３０Ｍのうち少なくとも一部は、一定の個数、例えば、４つが１つの積層体をなして上記積層体の間で段差をなすことができる。１つの上記積層体をなす４つのメモリゲート電極１３０Ｍは、Ｙ方向において互いに段差を有するように配置されることができる。
図４に示すように、ゲート電極１３０は、Ｘ方向に延在される第１分離領域ＭＳ１を介してＹ方向において分離されて配置されることができる。一対の第１分離領域ＭＳ１間のゲート電極１３０は、１つのメモリブロックをなすことができるが、メモリブロックの範囲はこれに限定されない。ゲート電極１３０のうち一部、例えば、メモリゲート電極１３０Ｍは、１つのメモリブロック内において１つの層をなすことができる。
ゲート電極１３０は、金属材料、例えば、タングステン（Ｗ）を含むことができる。実施形態に応じて、ゲート電極１３０は、多結晶シリコン又は金属シリサイド材料を含むことができる。例示的な実施形態において、ゲート電極１３０は、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができる。上記拡散防止膜は、例えば、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、又はこれらの組み合わせを含むことができる。
層間絶縁層１２０は、ゲート電極１３０の間に配置されることができる。層間絶縁層１２０も、ゲート電極１３０と同様に、基板１０１の上面に垂直な方向において互いに離隔し、Ｘ方向に延在されるように配置されることができる。層間絶縁層１２０は、シリコン酸化物又はシリコン窒化物のような絶縁材料を含むことができる。
第１及び第２分離領域ＭＳ１、ＭＳ２は、第１領域Ａ及び第２領域Ｂにゲート電極１３０を貫通してＸ方向に沿って延在されるように配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２は、互いに平行に配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２は、基板１０１上に積層されたゲート電極１３０の全体を貫通して基板１０１と連結されることができる。第１分離領域ＭＳ１は、第１領域Ａ及び第２領域Ｂに沿って１つに延在され、第２分離領域ＭＳ２は、断続的に延在されるか、又は一部の領域にだけ配置されることができる。また、第１及び第２分離領域ＭＳ１、ＭＳ２は、第１及び第２貫通配線領域ＴＢ１、ＴＢ２とは重なって配置されず、第１及び第２貫通配線領域ＴＢ１、ＴＢ２から離隔して配置されることができる。但し、実施形態に応じて、第１及び第２分離領域ＭＳ１、ＭＳ２の配置順序や数などは、図４に示されたものに限定されない。
図５ａに示すように、第１及び第２分離領域ＭＳ１、ＭＳ２の少なくとも一部には、分離絶縁層１０７、及び分離絶縁層１０７を介してゲート電極１３０と連結される導電層１１０が配置されることができる。導電層１１０は、高アスペクト比により、基板１０１に向かってその幅が減少する形状を有することができるが、これに限定されず、基板１０１の上面に垂直な側面を有することもできる。例示的な実施形態において、導電層１１０と接する基板１０１には、不純物領域が配置されることができる。
例示的な実施形態において、第１及び第２分離領域ＭＳ１、ＭＳ２にともに導電層１１０が配置されることができる。この場合、第１分離領域ＭＳ１の導電層１１０は、図２を参照して説明した共通ソースラインＣＳＬに該当することができ、第２分離領域ＭＳ２の導電層１１０は、ダミー共通ソースラインに該当することができる。これにより、第２分離領域ＭＳ２をなす導電層１１０は、半導体装置１００を駆動する素子に連結されないか、又は電気的信号が印加されないフローティング（ｆｌｏａｔｉｎｇ）された状態であることができる。実施形態に応じて、導電層１１０は省略されることができる。この場合、共通ソースラインＣＳＬは、基板１０１内のドープ層又は基板１０１上の導電層で構成されることができ、第１及び第２分離領域ＭＳ１、ＭＳ２は絶縁材料だけで充填されることができる。
上部分離領域ＳＳは、第１分離領域ＭＳ１と第２分離領域ＭＳ２の間でＸ方向に延在されることができる。第１及び第２貫通配線領域ＴＢ１、ＴＢ２が配置されない領域において、上部分離領域ＳＳは、第２分離領域ＭＳ２の一部と並んで配置されることができる。上部分離領域ＳＳは、ゲート電極１３０のうち最上部ゲート電極１３０Ｓが含まれるゲート電極１３０の一部を貫通するように、第２領域Ｂの一部及び第１領域Ａに配置されることができる。上部分離領域ＳＳは、例えば、上部ゲート電極１３０Ｓを含んで合計３つのゲート電極１３０をＹ方向において互いに分離させることができる。但し、上部分離領域ＳＳによって分離されるゲート電極１３０の数は、実施形態に応じて様々に変更されることができる。上部分離領域ＳＳによって分離された上部ゲート電極１３０Ｓは、互いに異なるストリング選択ラインＳＳＬ１＿１、ＳＳＬ１＿２、ＳＳＬ１＿３、ＳＳＬ２＿１、ＳＳＬ２＿２、及びＳＳＬ２＿３（図２参照）をなすことができる。上部分離領域ＳＳは絶縁層を含むことができる。
例示的な実施形態において、半導体装置１００は、ゲート電極１３０のうち下部ゲート電極１３０Ｇを分離する絶縁層をさらに含むことができる。例えば、上記絶縁層は、第２分離領域ＭＳ２がＸ方向に沿って一直線上に離隔して配置される領域において、第２分離領域ＭＳ２の間で下部ゲート電極１３０Ｇを分離するように配置されることができる。
チャネル構造物ＣＨはそれぞれ、１つのメモリセルストリングＳ（図２参照）をなし、第１領域Ａ上において行と列をなしながら互いに離隔して配置されることができる。チャネル構造物ＣＨは、格子模様を形成するように配置されるか、又は一方向においてジグザグの形で配置されることができる。チャネル構造物ＣＨは、柱状を有し、アスペクト比に応じて、基板１０１に近いほど狭くなる傾斜面を有することができる。例示的な実施形態において、第２領域Ｂと隣接する第１領域Ａの端部のチャネル構造物ＣＨ、及び第１及び第２貫通配線領域ＴＢ１、ＴＢ２と隣接するチャネル構造物ＣＨは、実質的にメモリセルストリングをなさないダミーチャネルであることができる。また、ゲート電極１３０のパッド領域にもチャネル構造物ＣＨと同一の構造を有するパッドチャネル構造物ＤＣＨ’が配置されることができる。パッドチャネル構造物ＤＣＨ’は、チャネル構造物ＣＨと同じであってもよく、大きいサイズを有してもよい。パッドチャネル構造物ＤＣＨ’は、例えば、１つのパッド領域当たりに４つずつ配置されることができるが、これに限定されない。
チャネル構造物ＣＨ内にはチャネル層１４０が配置されることができる。チャネル構造物ＣＨ内において、チャネル層１４０は、内部のチャネル絶縁層１５０を囲む環状（ａｎｎｕｌａｒ）に形成されることができるが、実施形態に応じては、チャネル絶縁層１５０がなく、円柱や角柱のような柱形状を有することもできる。チャネル層１４０は、下部においてエピタキシャル層１０５と連結されることができる。チャネル層１４０は、多結晶シリコン又は単結晶シリコンのような半導体材料を含むことができる。上記半導体材料は、ドープされていない材料であるか、又はｐ型又はｎ型不純物を含む材料であることができる。第１又は第２分離領域ＭＳ１、ＭＳ２と上部分離領域ＳＳの間でＹ方向に沿って一直線上に配置されるチャネル構造物ＣＨは、チャネルパッド１５５と連結される上部配線構造の配置に応じて互いに異なるビットラインＢＬ０〜ＢＬ２（図２参照）にそれぞれ連結されることができる。
チャネル構造物ＣＨにおいて、チャネル層１４０の上部にはチャネルパッド１５５が配置されることができる。チャネルパッド１５５は、チャネル絶縁層１５０の上面を覆い、且つチャネル層１４０と電気的に連結されるように配置されることができる。チャネルパッド１５５は、例えば、ドープされた多結晶シリコンを含むことができる。
ゲート誘電層１４５は、ゲート電極１３０とチャネル層１４０の間に配置されることができる。具体的に図示されていないが、ゲート誘電層１４５は、チャネル層１４０から順に積層されたトンネリング層、電荷保存層、及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷保存層にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、又はこれらの組み合わせを含むことができる。上記電荷保存層は、電荷トラップ層又はフローティングゲート導電層であることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ−ｋ）誘電材料、又はこれらの組み合わせを含むことができる。例示的な実施形態に応じて、ゲート誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延在されることができる。
エピタキシャル層１０５は、チャネル構造物ＣＨの下端において基板１０１上に配置され、少なくとも一つのゲート電極１３０の側面に配置されることができる。エピタキシャル層１０５は、基板１０１のリセスされた領域に配置されることができる。エピタキシャル層１０５の上部面の高さは、最下部のゲート電極１３０の上面よりも高く、その上部のゲート電極１３０の下面よりも低くてもよいが、図示されたものに限定されない。例示的な実施形態に応じて、エピタキシャル層１０５は省略されることもできる。この場合、チャネル層１４０は、基板１０１と直接連結されるか、又は基板１０１上の他の導電層と連結されることができる。
第１及び第２貫通配線領域ＴＢ１、ＴＢ２は、メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを互いに電気的に連結するための配線構造物を含む領域であることができる。第１及び第２貫通配線領域ＴＢ１、ＴＢ２は、ゲート電極１３０の積層構造物ＧＳ及び基板１０１を貫通してＺ方向に延在される貫通コンタクトプラグ１７０、貫通コンタクトプラグ１７０を囲む絶縁領域ＩＲ、及び絶縁領域ＩＲの一部を貫通するように配置されるダミーチャネル構造物ＤＣＨを含むことができる。第１貫通配線領域ＴＢ１は、第２領域Ｂ内に配置されることができ、例えば、１つ以上のメモリブロック当たりに１つずつ配置されることができる。第２貫通配線領域ＴＢ２は、第１領域Ａ内に配置されることができ、複数のメモリブロック当たりに１つずつ配置されることができる。但し、図４に示された第１及び第２貫通配線領域ＴＢ１、ＴＢ２の数、サイズ、配置形態、及び形状などは、実施形態に応じて多様に変更されることができる。
第１及び第２貫通配線領域ＴＢ１、ＴＢ２は、第１及び第２分離領域ＭＳ１、ＭＳ２から離隔して配置されることができる。例えば、第１及び第２貫通配線領域ＴＢ１、ＴＢ２はＹ方向に沿って隣接する第１及び第２分離領域ＭＳ１、ＭＳ２から離隔して隣接する第１及び第２分離領域ＭＳ１、ＭＳ２の中央に配置されることができる。このような配置により、第１及び第２貫通配線領域ＴＢ１、ＴＢ２の絶縁領域ＩＲが形成されることができる。これについては、図１３ｃを参照してさらに詳細に説明する。
絶縁領域ＩＲは、ゲート電極１３０が延在又は配置されず、絶縁材料からなる領域であることができる。絶縁領域ＩＲは、基板１０１と並んで基板１０１と同一のレベルに配置される第１絶縁層である基板絶縁層１６０、基板１０１の上面に交互に積層される第２及び第３絶縁層である層間絶縁層１２０、及び犠牲絶縁層１８０を含むことができる。
基板絶縁層１６０は、基板１０１の一部を除去した領域に配置され、基板１０１によって囲まれるように配置されることができる。基板絶縁層１６０は、基板１０１の上面と実質的に共面である上面を有することができ、下面は、基板１０１の下面と共面であるか、又は基板１０１の下面よりも低いレベルに位置することができる。層間絶縁層１２０は、ゲート電極１３０と積層構造物ＧＳをなし、第１及び第２貫通配線領域ＴＢ１、ＴＢ２において絶縁領域ＩＲを構成することができる。犠牲絶縁層１８０は、ゲート電極１３０と同一のレベルに位置し、第１及び第２貫通配線領域ＴＢ１、ＴＢ２の境界でゲート電極１３０と側面が接するように配置されることができる。
絶縁領域ＩＲをなす基板絶縁層１６０、層間絶縁層１２０、及び犠牲絶縁層１８０は、絶縁材料からなることができる。例えば、基板絶縁層１６０、層間絶縁層１２０、及び犠牲絶縁層１８０はそれぞれ、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。例えば、基板絶縁層１６０、層間絶縁層１２０、及び犠牲絶縁層の１８０のうち一部が同一の物質からなる場合にも、形成工程や組成などに応じて物性が異なる場合がある。これにより、境界が互いに分離されることができる。基板絶縁層１６０及び犠牲絶縁層１８０は、互いに同一であるか、又は異なる幅を有することができる。
貫通コンタクトプラグ１７０は、絶縁領域ＩＲを貫通して基板１０１の上面に垂直に延在され、メモリセル領域ＣＥＬＬと周辺回路領域ＰＥＲＩの回路素子２２０を電気的に連結することができる。例えば、貫通コンタクトプラグ１７０は、メモリセル領域ＣＥＬＬのゲート電極１３０及びチャネル構造物ＣＨと、周辺回路領域ＰＥＲＩの回路素子２２０とを電気的に連結することができる。但し、メモリセル領域ＣＥＬＬと周辺回路領域ＰＥＲＩの回路素子２２０とを電気的に連結する配線構造物が第１及び第２貫通配線領域ＴＢ１、ＴＢ２内の貫通コンタクトプラグ１７０に限定されるものではなく、例えば、第２領域Ｂの外側領域などに追加的な配線構造物がさらに配置されることができる。貫通コンタクトプラグ１７０は、上部において配線ライン１７５と連結されることができるが、実施形態に応じて、別のコンタクトプラグと連結されることもできる。貫通コンタクトプラグ１７０は、下部において回路配線ライン２８０と連結されることができる。
貫通コンタクトプラグ１７０は、絶縁領域ＩＲの層間絶縁層１２０及び犠牲絶縁層１８０を貫通し、下部において基板絶縁層１６０を貫通することができる。１つの絶縁領域ＩＲを貫通して配置される貫通コンタクトプラグ１７０の数、形態、及び形状は、実施形態に応じて多様に変更されることができる。実施形態に応じて、貫通コンタクトプラグ１７０は、複数の層が連結された形を有することもできる。また、実施形態に応じて、絶縁領域ＩＲ内には、貫通コンタクトプラグ１７０の他に、配線ライン状の配線構造物がさらに配置されることもできる。貫通コンタクトプラグ１７０は、導電性材料を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
ダミーチャネル構造物ＤＣＨは、第１及び第２貫通配線領域ＴＢ１、ＴＢ２において、貫通コンタクトプラグ１７０の間に規則的に配列されることができる。ダミーチャネル構造物ＤＣＨはそれぞれ、第１及び第２貫通配線領域ＴＢ１、ＴＢ２において特定の領域に限定されず、全体にわたって規則的且つ均等に配置されることができる。図４に示すように、ダミーチャネル構造物ＤＣＨは、隣接する２つの貫通コンタクトプラグ１７０の間に少なくとも１つが位置するように行と列をなして配列されることができる。具体的には、ダミーチャネル構造物ＤＣＨは、Ｘ方向及びＹ方向に沿って隣接する２つの貫通コンタクトプラグ１７０の中央に配置されることができる。この場合、貫通コンタクトプラグ１７０の電気的機能を低下させることなく、ダミーチャネル構造物ＤＣＨが配置されることができる。
本実施形態のように、ダミーチャネル構造物ＤＣＨは、貫通コンタクトプラグ１７０と実質的に同一のパターンに配置されることができる。また、ダミーチャネル構造物ＤＣＨは、貫通コンタクトプラグ１７０と同一であるか、又は高密度、すなわち、単位面積当たりに同一の数で配列されることができる。例えば、ダミーチャネル構造物ＤＣＨのサイズが相対的に小さい場合には、ダミーチャネル構造物ＤＣＨは貫通コンタクトプラグ１７０よりも高密度で配列されることができる。ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨと異なるパターンで配置されることができ、相対的に低密度で配置されることができる。又は、実施形態に応じて、ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨと同一のパターン及び密度で配置されることもできる。この場合、ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨから連続的なパターンで配置されることができる。ダミーチャネル構造物ＤＣＨは、上部の配線構造物と電気的に連結されないか、又は半導体装置１００内におけるチャネル構造物ＣＨとは異なり、メモリセルストリングＳ（図２参照）を形成しなくてもよい。
図６の拡大図に示すように、貫通コンタクトプラグ１７０は、第１最大直径Ｄ１を有し、ダミーチャネル構造物ＤＣＨは、第１最大直径Ｄ１よりも小さい第２最大直径Ｄ２を有することができる。第１最大直径Ｄ１は約２５０ｎｍ〜約３５０ｎｍの範囲であることができ、第２最大直径Ｄ２は約７０ｎｍ〜約１３０ｎｍの範囲であることができる。第２最大直径Ｄ２は、チャネル構造物ＣＨの最大直径と同一であってもよく、又は小さくてもよいが、これに限定されない。ダミーチャネル構造物ＤＣＨがチャネル構造物ＣＨの最大直径よりも小さい直径を有する場合、ダミーチャネル構造物ＤＣＨは、貫通コンタクトプラグ１７０から安定的に離隔して配置されることができる。また、貫通コンタクトプラグ１７０は、第１ピッチＰ１で配列されることができ、ダミーチャネル構造物ＤＣＨは、第２ピッチＰ２で配列されることができる。第２ピッチＰ２は、本実施形態において、第１ピッチＰ１と同一であってもよいが、これに限定されない。本明細書において、「ピッチ（ｐｉｔｃｈ）」とは、１つの構成において中心から中心までの長さ又は一端から一端までの長さを意味する。
ダミーチャネル構造物ＤＣＨは、少なくとも一部がチャネル構造物ＣＨに対応する構造を有することができる。すなわち、ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨと同一の構成を対応する位置に含まれることができる。ダミーチャネル構造物ＤＣＨ内には、チャネル層１４０が配置されることができ、ダミーチャネル構造物ＤＣＨは、チャネル層１４０に加えて、ゲート誘電層１４５、チャネル絶縁層１５０、及びチャネルパッド１５５を含むことができる。但し、ダミーチャネル構造物ＤＣＨ内にはエピタキシャル層１０５が配置されなくてもよい。例示的な実施形態において、チャネル構造物ＣＨがエピタキシャル層１０５を含まない構造を有する場合、ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨと同一の構造を有することができる。
ダミーチャネル構造物ＤＣＨ及び貫通コンタクトプラグ１７０の配置は、第１貫通配線領域ＴＢ１及び第２貫通配線領域ＴＢ２で互いに同一であってもよく、又は異なってもよい。例えば、図４に示すように、ダミーチャネル構造物ＤＣＨ及び貫通コンタクトプラグ１７０は、第１貫通配線領域ＴＢ１及び第２貫通配線領域ＴＢ２で互いに異なるパターン及び密度で配置されることができる。第１及び第２貫通配線領域ＴＢ１、ＴＢ２にダミーチャネル構造物ＤＣＨが配置されるため、第１領域Ａでは、チャネル構造物ＣＨの配置の連続性が確保されることができ、第２領域Ｂでは、パッドチャネル構造物ＤＣＨ’の配置の連続性が確保されることができる。これにより、チャネル構造物ＣＨ及びパッドチャネル構造物ＤＣＨ’が第１及び第２貫通配線領域ＴＢ１、ＴＢ２に隣接した領域でも均一なサイズ及び形状を有するように形成されることができる。
配線ライン１７５は、メモリセル領域ＣＥＬＬ内のメモリセルと電気的に連結される配線構造物を構成することができる。配線ライン１７５は、例えば、ゲート電極１３０又はチャネル構造物ＣＨと電気的に連結されることができる。上記配線構造物を構成するコンタクトプラグ及び配線ラインの数は、実施形態に応じて多様に変更されることができる。配線ライン１７５は金属を含むことができ、上記金属は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
セル領域絶縁層１９０は、基板１０１、基板１０１上のゲート電極１３０、及び周辺領域絶縁層２９０を覆うように配置されることができる。セル領域絶縁層１９０は、絶縁材料からなることができる。
周辺回路領域ＰＥＲＩは、ベース基板２０１、ベース基板２０１上に配置された回路素子２２０、回路コンタクトプラグ２７０、及び配線ライン２８０を含むことができる。
ベース基板２０１は、Ｘ方向及びＹ方向に延在される上面を有することができる。ベース基板２０１は、別の素子分離層が形成されて、活性領域が定義されることができる。上記活性領域の一部には、不純物を含むソース／ドレイン領域２０５が配置されることができる。ベース基板２０１は、半導体材料、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ又はＩＩ−ＶＩ族化合物半導体を含むことができる。
回路素子２２０は、プレーナ（ｐｌａｎａｒ）トランジスタを含むことができる。回路素子２２０はそれぞれ、回路ゲート誘電層２２２、スペーサ層２２４、及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側におけるベース基板２０１内には、ソース／ドレイン領域２０５が配置されることができる。
周辺領域絶縁層２９０がベース基板２０１の回路素子２２０上に配置されることができる。回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を貫通して、ソース／ドレイン領域２０５に連結されることができる。回路コンタクトプラグ２７０を介して回路素子２２０に電気的信号が印加されることができる。図示されていない領域において、回路ゲート電極２２５にも回路コンタクトプラグ２７０が連結されることができる。回路配線ライン２８０は、回路コンタクトプラグ２７０と連結されることができ、複数の層に配置されることができる。
図７ａ〜図７ｃは例示的な実施形態による半導体装置の概略的な部分拡大図である。ここで、図７ａ及び図７ｂは図４の「Ｃ」領域に対応する領域を拡大して示す図であり、図７ｃは図４の「ＴＢ１」に該当する領域を拡大して示す図である。
図７ａを参照すると、第２貫通配線領域ＴＢ２において、貫通コンタクトプラグ１７０及びダミーチャネル構造物ＤＣＨは、図４及び図６の実施形態とは異なるパターンで配置されることができる。例えば、ダミーチャネル構造物ＤＣＨは、Ｘ方向及びＹ方向に沿って隣接する２つの貫通コンタクトプラグ１７０の中央に配置されず、それぞれの貫通コンタクトプラグ１７０のＹ方向に沿った一側に配置されることができる。このように、実施形態に応じて、ダミーチャネル構造物ＤＣＨが配置されるパターンは多様に変更されることができる。
図７ｂを参照すると、第２貫通配線領域ＴＢ２において、ダミーチャネル構造物ＤＣＨは、図４及び図６の実施形態とは異なり、一方向において貫通コンタクトプラグ１７０との離隔距離が互いに異なるダミーチャネル構造物ＤＣＨを含むことができる。具体的には、第２貫通配線領域ＴＢ２は、貫通コンタクトプラグ１７０との離隔距離が第１長さＬ１であるダミーチャネル構造物ＤＣＨ、及び貫通コンタクトプラグ１７０との離隔距離が第１長さＬ１よりも小さい第２長さＬ２であるダミーチャネル構造物ＤＣＨを含むことができる。また、少なくとも一つのダミーチャネル構造物ＤＣＨは、貫通コンタクトプラグ１７０と重なって配置されることができる。この場合、ダミーチャネル構造物ＤＣＨが先に形成された後、貫通コンタクトプラグ１７０が形成されるため、貫通コンタクトプラグ１７０がダミーチャネル構造物ＤＣＨを貫通して配置された形をなすことができる。かかる構造は、半導体装置１００において、パターン密度の差異や、工程上の誤差の発生などが原因となってずれ（ｍｉｓ−ａｌｉｇｎ）が発生した場合に形成される可能性がある。但し、この場合にも、ダミーチャネル構造物ＤＣＨ及び貫通コンタクトプラグ１７０は、絶縁領域ＩＲによって囲まれて配置されるため、電気的特性の低下が発生しない。
図７ｃを参照すると、第１貫通配線領域ＴＢ１において、ダミーチャネル構造物ＤＣＨの数は、図４の実施形態よりも多くてもよい。例えば、ダミーチャネル構造物ＤＣＨは、Ｘ方向に沿って隣接する２つの貫通コンタクトプラグ１７０の間だけでなく、Ｙ方向に沿ったコンタクトプラグ１７０の外側及びＹ方向に沿ったコンタクトプラグ１７０の間にも行をなして配置されることができる。追加的に配置されるダミーチャネル構造物ＤＣＨは、コンタクトプラグ１７０とジグザグの形で配置されることができる。
図７ｃに、ダミーチャネル構造物ＤＣＨは、Ｘ方向に沿った３つの行がさらに配置されることを示したが、ダミーチャネル構造物ＤＣＨの追加的な行の数は、図示されたものに限定されない。例えば、いくつかの実施形態において、Ｙ方向に沿ったコンタクトプラグ１７０の間に配置されたダミーチャネル構造物ＤＣＨの行は省略されてもよい。このように、実施形態において、第１貫通配線領域ＴＢ１においてダミーチャネル構造物ＤＣＨが配置される形態及びパターンは多様に変更されることができる。
図８は例示的な実施形態による半導体装置の概略的な平面図であり、図９は例示的な実施形態による半導体装置の概略的な断面図である。ここで、図９は図８の切断線ＩＩＩ−ＩＩＩ’に沿った断面を示す図である。
図８及び図９を参照すると、半導体装置１００ａは、図４〜図６の実施形態とは異なり、第１及び第２貫通配線領域ＴＢ１ａ、ＴＢ２ａ内のダミーチャネル構造物ＤＣＨａがそれぞれ、貫通コンタクトプラグ１７０のそれぞれと重なって配置されることができる。これにより、図９に示すように、貫通コンタクトプラグ１７０内にダミーチャネル構造物ＤＣＨａが配置されることができる。この場合、ダミーチャネル構造物ＤＣＨａが隣接する２つの貫通コンタクトプラグ１７０と接触し、貫通コンタクトプラグ１７０の間で電気的短絡が発生する不良を防止することができる。但し、本実施形態の場合も、図７ｂの実施形態と同様に、ダミーチャネル構造物ＤＣＨａのうち一部は完全に貫通コンタクトプラグ１７０内に配置されず、一部が重なるように配置されることも可能である。
貫通コンタクトプラグ１７０内において、ダミーチャネル構造物ＤＣＨａは、チャネル構造物ＣＨに対応する構造を有することができる。例えば、ダミーチャネル構造物ＤＣＨａは、エピタキシャル層１０５を除いて、チャネル構造物ＣＨと同一の構造を有することができる。但し、実施形態に応じて、ダミーチャネル構造物ＤＣＨａは、その下端がチャネル構造物ＣＨの下端よりも低くてもよく、又は高くてもよい。
図１０ａ及び図１０ｂは例示的な実施形態による半導体装置の部分拡大図である。ここで、図１０ａ及び図１０ｂは図９の「Ｄ」領域に対応する領域を拡大して示す図である。
図１０ａを参照すると、半導体装置１００ｂにおいて、貫通コンタクトプラグ１７０内のダミーチャネル構造物ＤＣＨｂは、いくつかの構成、例えば、ゲート誘電層１４５を含まなくてもよい。これにより、ダミーチャネル構造物ＤＣＨｂは、チャネル層１４０、チャネル絶縁層１５０、及びチャネルパッド１５５だけを含むことができる。かかる構造は、貫通コンタクトプラグ１７０を形成するためのコンタクトホールの形成時に、ゲート誘電層１４５の材料がともに除去されて形成されることができる。
図１０ｂを参照すると、半導体装置１００ｃにおいて、貫通コンタクトプラグ１７０内のダミーチャネル構造物ＤＣＨｃは、いくつかの構成、例えば、チャネル絶縁層１５０及びチャネルパッド１５５を含まなくてもよい。これにより、ダミーチャネル構造物ＤＣＨｂは、チャネル層１４０及びゲート誘電層１４５だけを含むことができる。かかる構造は、貫通コンタクトプラグ１７０を形成するためのコンタクトホールの形成時に、チャネルパッド１５５が除去され、下部のチャネル絶縁層１５０もともに除去されて形成されることができる。実施形態に応じて、ダミーチャネル構造物ＤＣＨｃは、チャネル層１４０だけを含むこともできる。これは、上記コンタクトホールのエッチング剤及びエッチング条件に応じて変更されることができる。
図１１は例示的な実施形態による半導体装置の概略的な断面図である。ここで、図１１は図５ｂに対応する断面を示す図である。
図１１を参照すると、半導体装置１００ｄは、ゲート電極１３０の積層構造物が縦方向に積層された第１及び第２積層構造物ＧＳを含み、チャネル構造物ＣＨｄ及びダミーチャネル構造物ＤＣＨｄが、それぞれ、上下に積み重ねられた、第１及び第２チャネル構造物ＣＨ１、ＣＨ２、及び第１及び第２ダミーチャネル構造物ＤＣＨ１、ＤＣＨ２を含むことができる。かかるチャネル構造物ＣＨｄ及びダミーチャネル構造物ＤＣＨｄの構造は、積層されたゲート電極１３０の数が相対的に多い場合にチャネル構造物ＣＨｄを安定的に形成するために導入されることができる。
チャネル構造物ＣＨｄは、第１積層構造物ＧＳ１の第１チャネル構造物ＣＨ１と、第２積層構造物ＧＳ２の第２チャネル構造物ＣＨ２とが連結された形を有することができ、連結領域における幅の差異による折曲部を有することができる。第１チャネル構造物ＣＨ１と第２チャネル構造物ＣＨ２の間でチャネル層１４０、ゲート誘電層１４５、及びチャネル絶縁層１５０が互いに連結された状態であることができる。チャネルパッド１５５は、上部の第２チャネル構造物ＣＨ２の上端にだけ配置されることができる。但し、例示的な実施形態において、第１チャネル構造物ＣＨ１及び第２チャネル構造物ＣＨ２はそれぞれ、チャネルパッド１５５を含むこともできる。この場合、第１チャネル構造物ＣＨ１のチャネルパッド１５５は、第２チャネル構造物ＣＨ２のチャネル層１４０と連結されることができる。チャネル構造物ＣＨｄは、図５ａ及び図５ｂの実施形態とは異なり、エピタキシャル層１０５を含まなくてもよいが、これに限定されない。
ダミーチャネル構造物ＤＣＨｄは、チャネル構造物ＣＨｄと実質的に同一の構造を有することができる。すなわち、ダミーチャネル構造物ＤＣＨｄも、第１ダミーチャネル構造物ＤＣＨ１と第２ダミーチャネル構造物ＤＣＨ２が連結された形を有することができる。また、第１積層構造物ＧＳ１の最上部には、相対的に厚さが厚い上部層間絶縁層１２５が配置されることができる。但し、層間絶縁層１２０及び上部層間絶縁層１２５の形は、実施形態に応じて多様に変更されることができる。その他の構成については、図４〜図６を参照して上述した説明が同様に適用されることができる。
図１２ａ〜図１２ｃは例示的な実施形態による半導体装置の概略的な断面図である。ここで、図１２ａ〜図１２ｃは図１１に対応する断面を示す図である。
図１２ａを参照すると、半導体装置１００ｅにおいて、ダミーチャネル構造物ＤＣＨｅのうち少なくとも一部は、第１ダミーチャネル構造物ＤＣＨ１と第２ダミーチャネル構造物ＤＣＨ２が水平方向、例えば、Ｙ方向に沿ってシフトされた形を有することができる。これは、ダミーチャネル構造物ＤＣＨｅの形成工程時における工程上の誤差によって発生する可能性がある。特に、チャネル構造物ＣＨｄの形成を優先して工程条件を決定する場合、実質的にメモリセルストリングをなさないダミーチャネル構造物ＤＣＨｅにおいて、このような構造が形成されることができる。
図１２ｂを参照すると、半導体装置１００ｆにおいて、ダミーチャネル構造物ＤＣＨｆのうち少なくとも一部は、第１ダミーチャネル構造物ＤＣＨ１と第２ダミーチャネル構造物ＤＣＨ２が垂直方向、例えば、Ｚ方向に沿って離隔した形を有することができる。第１ダミーチャネル構造物ＤＣＨ１及び第２ダミーチャネル構造物ＤＣＨ２は、所定の長さＬ３の分だけ離隔して互いに連結されない形を有することができる。上記長さＬ３は、実施形態に応じて多様に変更されることができ、２つ以上のダミーチャネル構造物ＤＣＨｆにおいて互いに異なってもよい。
下部の第１ダミーチャネル構造物ＤＣＨ１は、上部の第２ダミーチャネル構造物ＤＣＨ２とは異なる構造を有することができる。具体的には、第１ダミーチャネル構造物ＤＣＨ１は、チャネル犠牲層１８５が充填された構造を有することができる。つまり、ダミーチャネル構造物ＤＣＨｆの製造時に、第２ダミーチャネル構造物ＤＣＨ２をなすチャネルホールを介してチャネル犠牲層１８５が除去されずに残存して形成された構造であることができる。
図１２ｃを参照すると、半導体装置１００ｇにおいて、ダミーチャネル構造物ＤＣＨｇのうち少なくとも一部は、下部の第１ダミーチャネル構造物ＤＣＨ１と上部の第２ダミーチャネル構造物ＤＣＨ２が互いに異なる構造を有することができる。図１２ｂをもって上述した実施形態と同様に、第１ダミーチャネル構造物ＤＣＨ１のうち少なくとも一つは、チャネル犠牲層１８５が充填された構造を有することができる。但し、図１２ｂをもって上述した実施形態とは異なり、第１ダミーチャネル構造物ＤＣＨ１と第２ダミーチャネル構造物ＤＣＨ２が互いに連結された場合にも、第１ダミーチャネル構造物ＤＣＨ１はこのような構造を有することができる。つまり、第１ダミーチャネル構造物ＤＣＨ１の幅が相対的に小さい場合には、ダミーチャネル構造物ＤＣＨｇの製造時に、第２ダミーチャネル構造物ＤＣＨ２をなすチャネルホールを介してチャネル犠牲層１８５が除去されずに残存して形成された構造であることができる。
図１３ａ〜図１３ｅは例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。ここで、図１３ａ〜図１３ｅは図５ａに示された領域に対応する領域が示す図である。
図１３ａを参照すると、ベース基板２０１上に回路素子２２０及び下部配線構造物を含む周辺回路領域ＰＥＲＩを形成し、周辺回路領域ＰＥＲＩの上部にメモリセル領域が設けられる基板１０１及び基板絶縁層１６０を形成した後、犠牲絶縁層１８０と層間絶縁層１２０を交互に積層することができる。
先ず、回路ゲート誘電層２２２及び回路ゲート電極２２５がベース基板２０１上に順に形成されることができる。回路ゲート誘電層２２２及び回路ゲート電極２２５は、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を用いて形成することができる。回路ゲート誘電層２２２は、シリコン酸化物で形成され、回路ゲート電極２２５は、多結晶シリコン又は金属シリサイド層のうち少なくとも１つで形成されることができるが、これに限定されない。次に、回路ゲート誘電層２２２及び回路ゲート電極２２５の両側壁にスペーサ層２２４及びソース／ドレイン領域２０５を形成することができる。実施形態に応じて、スペーサ層２２４は、複数の層からなることもできる。次に、イオン注入工程を行うことにより、ソース／ドレイン領域２０５を形成することができる。
上記下部配線構造物のうち回路コンタクトプラグ２７０は、周辺領域絶縁層２９０の一部を形成した後、一部をエッチングして除去し、導電性材料を充填することによって形成することができる。下部配線ライン２８０は、例えば、導電性材料を堆積させた後、これをパターニングすることによって形成することができる。
周辺領域絶縁層２９０は、複数の絶縁層からなることができる。周辺領域絶縁層２９０は、上記下部配線構造物を形成する各段階で一部が形成され、最上部の下部配線ライン２８０の上部に一部を形成することにより、最終的に回路素子２２０及び上記下部配線構造物を覆うように形成されることができる。
次に、基板１０１が、周辺領域絶縁層２９０上に形成されることができる。基板１０１は、例えば、多結晶シリコンからなることができ、ＣＶＤ工程によって形成することができる。基板１０１をなす多結晶シリコンは、不純物を含むことができる。基板１０１は、ベース基板２０１よりも小さいか、又は同一のサイズで形成されることができる。
基板絶縁層１６０は、第１及び第２貫通配線領域ＴＢ１、ＴＢ２に該当する領域において基板１０１の一部を除去した後、絶縁材料を充填することによって形成することができる。上記絶縁材料を充填した後、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）工程を用いて平坦化工程をさらに行うことができる。これにより、基板絶縁層１６０の上面は、基板１０１の上面と実質的に共面をなすことができる。
犠牲絶縁層１８０は、後続工程を介して一部がゲート電極１３０（図５ａ参照）に代わる層であることができる。犠牲絶縁層１８０は、層間絶縁層１２０とは異なる材料からなることができ、層間絶縁層１２０に対して特定のエッチング条件でエッチング選択性を有してエッチングできる材料で形成されることができる。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物のうち少なくとも一つからなることができ、犠牲絶縁層１８０は、シリコン、シリコン酸化物、炭化ケイ素、及び窒化ケイ素から選択される層間絶縁層１２０とは異なる材料からなることができる。実施形態に応じて、層間絶縁層１２０の厚さは、すべて同一でなくてもよい。層間絶縁層１２０及び犠牲絶縁層１８０の厚さ、及びこれらを構成する膜の数は、図示されたものから多様に変更されることができる。
図４の第２領域Ｂにおいて、上部の犠牲絶縁層１８０が下部の犠牲絶縁層１８０よりも短く延在されるように、マスク層を用いて犠牲絶縁層１８０に対してフォトリソグラフィ工程及びエッチング工程を繰り返し行うことができる。これにより、犠牲絶縁層１８０は階段状をなすことができ、パッド領域が設けられることができる。
次に、犠牲絶縁層１８０及び層間絶縁層１２０の積層構造物の上部を覆うセル領域絶縁層１９０を形成することができる。
図１３ｂを参照すると、犠牲絶縁層１８０及び層間絶縁層１２０の積層構造物を貫通するチャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨを形成することができる。
先ず、図示されていない領域において犠牲絶縁層１８０及び層間絶縁層１２０の一部を除去してストリング分離領域ＳＳ（図４参照）を形成することができる。ストリング分離領域ＳＳは、別のマスク層を用いてストリング分離領域ＳＳが形成される領域を露出させ、最上部から所定の数の犠牲絶縁層１８０及び層間絶縁層１２０を除去した後、絶縁材料を堆積させることによって形成することができる。ストリング分離領域ＳＳは、図４の上部ゲート電極１３０Ｓが形成される領域よりも下まで延在されることができる。
チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨは、犠牲絶縁層１８０及び層間絶縁層１２０を異方性エッチングして形成することができ、ホールの形のチャネルホールを形成した後、これを充填することによって形成することができる。チャネル構造物ＣＨ用チャネルホールとともに、ダミーチャネル構造物ＤＣＨ用チャネルホールが第１及び第２貫通配線領域ＴＢ１、ＴＢ２が形成される領域にともに形成されることにより、上記チャネルホールは不連続に配置されず、継続的に配置されることができる。これにより、チャネルホールが領域に関係なく均一なサイズ及び形状を有するように形成されることができ、チャネル構造物ＣＨの電気的特性が確保されることができる。
上記積層構造物の高さにより、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨの側壁は、基板１０１の上面と直交しなくてもよい。例示的な実施形態において、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨは、基板１０１の一部をリセスするように形成することができる。次に、チャネル構造物ＣＨ内にエピタキシャル層１０５を形成し、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨ内に、ゲート誘電層１４５の少なくとも一部、チャネル層１４０、チャネル絶縁層１５０、及びチャネルパッド１５５を順に形成することができる。
チャネル構造物ＣＨにおいて、エピタキシャル層１０５は、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）工程を用いて形成することができる。エピタキシャル層１０５は、単一層又は複数の層からなることができる。エピタキシャル層１０５は、不純物がドープされるか、又はドープされていない多結晶シリコン、単結晶シリコン、多結晶ゲルマニウムあるいは単結晶ゲルマニウムを含むことができる。但し、実施形態に応じて、エピタキシャル層１０５は省略されてもよい。
ゲート誘電層１４５は、ＡＬＤ又はＣＶＤ工程を用いることにより、均一な厚さを有するように形成することができる。本段階において、ゲート誘電層１４５は、全部又は一部が形成されることができ、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨに沿って基板１０１に垂直に延在される部分が形成されることができる。チャネル層１４０は、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨ内におけるゲート誘電層１４５上に形成されることができる。チャネル絶縁層１５０は、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨを充填するように形成され、絶縁材料であることができる。但し、実施形態に応じて、チャネル絶縁層１５０ではない導電性材料でチャネル層１４０の間を充填することもできる。チャネルパッド１５５は、導電性材料、例えば、多結晶シリコンからなることができる。
図１３ｃを参照すると、犠牲絶縁層１８０及び層間絶縁層１２０の積層構造物を貫通する開口部ＯＰを形成し、開口部ＯＰを介して犠牲絶縁層１８０の一部を除去して、トンネル部ＬＴを形成することができる。
先ず、開口部ＯＰの形成前に、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨ上にセル領域絶縁層１９０をさらに形成することができる。開口部ＯＰは、図４の第１及び第２分離領域ＭＳ１、ＭＳ２の位置に形成されることができる。開口部ＯＰは、フォトリソグラフィ工程を用いてマスク層を形成し、上記積層構造物を異方性エッチングすることによって形成することができる。開口部ＯＰは、Ｙ方向に延在されるトレンチ状に形成されることができ、開口部ＯＰの下部において基板１０１が露出することができる。
犠牲絶縁層１８０は、第１及び第２貫通配線領域ＴＢ１、ＴＢ２（図４参照）を除いた第１及び第２貫通配線領域ＴＢ１、ＴＢ２の外側領域、すなわち、絶縁領域ＩＲの外側から除去されることができる。これにより、層間絶縁層１２０、犠牲絶縁層１８０、及び基板絶縁層１６０を含む第１及び第２貫通配線領域ＴＢ１、ＴＢ２の絶縁領域ＩＲが定義されることができる。犠牲層１８０は、例えば、ウェットエッチングを用いて、層間絶縁層１２０及び基板絶縁層１６０に対して選択的に除去されることができる。これにより、層間絶縁層１２０の間に複数のトンネル部ＬＴが形成されることができ、第２トンネル部ＬＴ２を介してチャネル構造物ＣＨのゲート誘電層１４５の一部側壁が露出することができる。
第１及び第２貫通配線領域ＴＢ１、ＴＢ２が形成される領域は、開口部ＯＰから離隔し、エッチング剤が到達できなくなって犠牲絶縁層１８０が残存する領域であることができる。これにより、第１及び第２貫通配線領域ＴＢ１、ＴＢ２は、隣接する開口部ＯＰの間で開口部ＯＰの中央に形成されるようになる。また、犠牲絶縁層１８０が残存する領域は、基板絶縁層１６０が配置される領域と正確に一致しなくてもよい。
図１３ｄを参照すると、犠牲絶縁層１８０が一部除去されたトンネル部ＬＴに導電性材料を充填してゲート電極１３０を形成し、開口部ＯＰ内に分離絶縁層１０７及び導電層１１０を形成することができる。
ゲート電極１３０をなす上記導電性材料は、トンネル部ＬＴを充填することができる。上記導電性材料は、金属、多結晶シリコン、又は金属シリサイド材料を含むことができる。ゲート電極１３０の側面は、絶縁領域ＩＲの犠牲絶縁層１８０の側面と接することができる。ゲート電極１３０を形成した後、開口部ＯＰ内に堆積された上記導電性材料を、追加工程を介して除去することもできる。
分離絶縁層１０７は、開口部ＯＰ内にスペーサ（ｓｐａｃｅｒ）の形で形成されることができる。すなわち、絶縁材料を堆積させた後、開口部ＯＰの下部から基板１０１上に形成された絶縁材料を除去して分離絶縁層１０７を形成することができる。次に、分離絶縁層１０７上に導電性材料を堆積させて導電層１１０を形成することができる。分離絶縁層１０７及び導電層１１０は、例えば、第１及び第２分離領域ＭＳ１、ＭＳ２において同一の工程で形成されて同一の構造を有することができる。この場合、上述のように、例えば、第１分離領域ＭＳ１において、導電層１１０は共通ソースラインＣＳＬとして機能し、第２分離領域ＭＳ２において、導電層１１０はダミー共通ソースラインとして機能することができる。また、実施形態に応じて、導電層１１０の形成工程は省略されてもよい。
図１３ｅを参照すると、貫通コンタクトプラグ１７０を形成するためのコンタクトホールＶＨを形成することができる。
コンタクトホールＶＨの形成前に、分離絶縁層１０７を覆うように、セル領域絶縁層１９０をさらに形成することができる。次に、絶縁領域ＩＲの上部から、セル領域絶縁層１９０及び絶縁領域ＩＲを貫通するコンタクトホールＶＨを形成することができる。コンタクトホールＶＨの下端において、周辺回路領域ＰＥＲＩの回路配線ライン２８０が露出することができる。
次に、図５ｂをともに参照すると、コンタクトホールＶＨに導電性材料を充填して貫通コンタクトプラグ１７０を形成し、第１及び第２貫通配線領域ＴＢ１、ＴＢ２を形成した後、貫通コンタクトプラグ１７０の上端と連結される配線ライン１７５を形成することにより、半導体装置１００が製造されることができる。但し、図１３ａ〜図１３ｅを参照して上述した製造方法は、図４〜図６の半導体装置１００を製造するための一例であり、半導体装置１００は、多様な製造方法で製造することができる。
図１４ａ〜図１４ｆは例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。ここで、図１４ａ〜図１４ｆは、図１１に示された領域に対応する領域を示す図である。以下では、図１３ａ〜図１３ｅを参照して上述した説明と重複する説明は省略する。
図１４ａを参照すると、周辺回路領域ＰＥＲＩを形成し、周辺回路領域ＰＥＲＩの上部にメモリセル領域が設けられる基板１０１及び基板絶縁層１６０を形成した後、第１積層構造物ＧＳ１をなす犠牲絶縁層１８０と層間絶縁層１２０を交互に積層し、第１チャネルホールＣＨＨ１を形成することにより、チャネル犠牲層１８５を充填することができる。
最上部には、層間絶縁層１２０よりも相対的に厚い上部層間絶縁層１２５が形成されることができる。チャネル犠牲層１８５は、犠牲絶縁層１８０及び層間絶縁層１２０に対してエッチング選択性を有し、エッチングできる材料で形成されることができる。例えば、チャネル犠牲層１８５は、シリコン（Ｓｉ）を含むことができる。
図１４ｂを参照すると、第１積層構造物ＧＳ１上に犠牲絶縁層１８０と層間絶縁層１２０を交互に積層して第２積層構造物ＧＳ２を形成することができる。
第２積層構造物ＧＳ２は、第１積層構造物ＧＳ１と同様に、上部層間絶縁層１２５及びチャネル犠牲層１８５上に犠牲絶縁層１８０と層間絶縁層１２０を交互に積層し、セル領域絶縁層１９０を形成することによって形成することができる。
図１４ｃを参照すると、第２積層構造物ＧＳ２を貫通する第２チャネルホールＣＨＨ２を形成し、第１チャネルホールＣＨＨ１内のチャネル犠牲層１８５を除去することができる。
先ず、第２チャネルホールＣＨＨ２は、第１チャネルホールＣＨＨ１にそれぞれ整列されるように形成することができる。具体的には、第２積層構造物ＧＳ２上に第２積層構造物ＧＳ２の一部を露出させるようにフォトレジスト層をパターニングした後、露出した領域において第２積層構造物ＧＳ２をエッチングして第２チャネルホールＣＨＨ２を形成することができる。次に、第２チャネルホールＣＨＨ２を介して露出したチャネル犠牲層１８５を除去することで、第１チャネルホールＣＨＨ１と第２チャネルホールＣＨＨ２が連結されたチャネルホールＣＨＨが形成されることができる。
チャネルホールＣＨＨは、チャネル構造物ＣＨｄが配置される領域の他に、ダミーチャネル構造物ＤＣＨｄが配置される領域にもともに形成されるため、連続的にパターニングされることができ、均一なサイズ及び形状を有することができる。これにより、後続工程を介して第１及び第２貫通配線領域ＴＢ１、ＴＢ２に隣接して形成されるチャネル構造物ＣＨｄにおいて、パターニングの問題による不良発生を防止するとともに、電気的特性を確保することができる。
図１４ｄを参照すると、チャネル構造物ＣＨｄ及びダミーチャネル構造物ＤＣＨｄを形成することができる。
チャネル構造物ＣＨｄ及びダミーチャネル構造物ＤＣＨｄは、それぞれ、第１及び第２チャネル構造物ＣＨ１及びＣＨ２、第１及び第２ダミーチャネル構造物ＤＣＨ１及びＤＣＨ２が１つに連結された形を有するように形成されることができる。チャネル構造物ＣＨｄ及びダミーチャネル構造物ＤＣＨｄは、チャネルホールＣＨＨ内のゲート誘電層１４５の少なくとも一部、チャネル層１４０、チャネル絶縁層１５０、及びチャネルパッド１５５を順に形成することによって形成することができる。チャネルホールＣＨＨの下端において、ゲート誘電層１４５の一部が除去されて、チャネル層１４０が基板１０１及び基板絶縁層１６０と直接接触することができる。
図１４ｅを参照すると、図示されていない領域で第１及び第２積層構造物ＧＳ１、ＧＳ２を貫通する開口部（図１３ｃ参照）を形成し、上記開口部を介して犠牲絶縁層１８０を一部除去することができる。
先ず、セル領域絶縁層１９０をさらに形成することができる。上記開口部は、図４の第１及び第２分離領域ＭＳ１、ＭＳ２の位置に形成されることができる。犠牲絶縁層１８０は、第１及び第２貫通配線領域ＴＢ１、ＴＢ２（図４参照）を除いた第１及び第２貫通配線領域ＴＢ１、ＴＢ２の外側領域、すなわち、絶縁領域ＩＲの外側から除去されることができる。これにより、層間絶縁層１２０、犠牲絶縁層１８０、及び基板絶縁層１６０を含む第１及び第２貫通配線領域ＴＢ１、ＴＢ２の絶縁領域ＩＲが定義されることができる。
図１４ｆを参照すると、犠牲絶縁層１８０が除去された領域に導電性材料を充填してゲート電極１３０を形成し、上記開口部を充填した後、貫通コンタクトプラグ１７０を形成するためのコンタクトホールＶＨを形成することができる。
上記開口部は、絶縁材料、又は絶縁材料及び導電性材料で充填することができる。コンタクトホールＶＨの形成前に、セル領域絶縁層１９０をさらに形成することができる。次に、絶縁領域ＩＲの上部から、セル領域絶縁層１９０及び絶縁領域ＩＲを貫通するコンタクトホールＶＨを形成することができる。コンタクトホールＶＨの下端において、周辺回路領域ＰＥＲＩの回路配線ライン２８０が露出することができる。
次に、図１１をともに参照すると、コンタクトホールＶＨに導電性材料を充填して貫通コンタクトプラグ１７０を形成し、第１及び第２貫通配線領域ＴＢ１、ＴＢ２を形成した後、貫通コンタクトプラグ１７０の上端と連結される配線ライン１７５を形成することにより、半導体装置１００ｄが製造されることができる。但し、図１４ａ〜図１４ｆを参照して上述した製造方法は、図１１の半導体装置１００ｄを製造するための一例であり、半導体装置１００ｄは様々な製造方法で製造することができる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
ＣＨ チャネル構造物
ＤＣＨ ダミーチャネル構造物
ＧＳ 積層構造物
ＩＲ 絶縁領域
ＭＳ１、ＭＳ２ 分離領域
ＳＳ 上部分離領域
ＴＢ１、ＴＢ２ 貫通配線領域
１０１ 基板
１０５ エピタキシャル層
１０７ 分離絶縁層
１１０ 導電層
１２０ 層間絶縁層
１３０ ゲート電極
１４０ チャネル層
１４５ ゲート誘電層
１５０ チャネル絶縁層
１５５ チャネルパッド
１６０ 基板絶縁層
１７０ 貫通コンタクトプラグ
１７５ 配線ライン
１８０ 犠牲絶縁層
１９０ セル領域絶縁層

Claims (20)

  1. 第１基板上に設けられ、回路素子を含む周辺回路領域と、
    前記第１基板の上部に配置される第２基板上に設けられ、前記第２基板の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、及び前記ゲート電極を貫通し、前記第２基板上に垂直に延在され、チャネル層を含むチャネル構造物を含むメモリセル領域と、
    前記ゲート電極と前記回路素子を電気的に連結する貫通配線領域と、を含み、
    前記貫通配線領域は、
    前記メモリセル領域を貫通して前記第１方向に延在され、前記メモリセル領域と前記回路素子を電気的に連結する貫通コンタクトプラグと、
    前記貫通コンタクトプラグを囲み、前記第２基板と並んで配置される第１絶縁層、及び前記第１絶縁層上に交互に積層される第２及び第３絶縁層を含む絶縁領域と、
    前記第２及び第３絶縁層を貫通し、前記チャネル層を含み、隣接する前記貫通コンタクトプラグの間に少なくとも一つが位置するように行と列をなして配列されるダミーチャネル構造物と、を含む、半導体装置。
  2. 前記貫通配線領域において、前記貫通コンタクトプラグの数は、前記ダミーチャネル構造物の数と同一である、請求項１に記載の半導体装置。
  3. 前記ダミーチャネル構造物は、少なくとも一部が前記チャネル構造物に対応する構造を有する、請求項１に記載の半導体装置。
  4. 前記チャネル構造物及び前記ダミーチャネル構造物はそれぞれ、前記ゲート電極と接するゲート誘電層、前記ゲート誘電層上の前記チャネル層、及び前記チャネル層上のチャネル絶縁層を含む、請求項３に記載の半導体装置。
  5. 前記ダミーチャネル構造物は７０ｎｍ〜１３０ｎｍの最大直径を有し、前記貫通コンタクトプラグは２５０ｎｍ〜３５０ｎｍの最大直径を有する、請求項１に記載の半導体装置。
  6. 前記チャネル構造物はそれぞれ、前記第１方向に沿って積み重ねられた第１及び第２チャネル構造物を含み、
    前記ダミーチャネル構造物はそれぞれ、前記第１方向に沿って積み重ねられた第１及び第２ダミーチャネル構造物を含む、請求項１に記載の半導体装置。
  7. 前記第１及び第２ダミーチャネル構造物のうち少なくとも一部は、前記第１方向において互いに連結されず離隔して配置される、請求項６に記載の半導体装置。
  8. 前記第１及び第２ダミーチャネル構造物のうち少なくとも一部は、前記第１方向に垂直な第２方向において互いにシフトされて配置される、請求項６に記載の半導体装置。
  9. 前記第１ダミーチャネル構造物のうち少なくとも一部は、前記第１チャネル構造物と異なる構造を有する、請求項６に記載の半導体装置。
  10. 前記メモリセル領域は、前記ゲート電極を貫通し、前記第１方向に垂直な第２方向に延在される分離領域をさらに含み、
    前記分離領域は、前記貫通配線領域と離隔して配置される、請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 前記貫通配線領域は、隣接する分離領域の間で前記分離領域から離隔して中央に配置される、請求項１０に記載の半導体装置。
  12. 前記メモリセル領域は、前記ゲート電極と交互に配置された層間絶縁層をさらに含み、
    前記第２絶縁層は、前記層間絶縁層と同一の高さレベルに位置し、前記第３絶縁層は、前記ゲート電極と同一の高さレベルに位置する、請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 第１基板上に設けられ、回路素子を含む周辺回路領域と、
    前記第１基板の上部に配置される第２基板上に設けられ、互いに離隔して積層されるゲート電極、及び前記ゲート電極を貫通し、前記第２基板上に垂直に延在され、チャネル層を含むチャネル構造物を含むメモリセル領域と、
    垂直に延在され、前記メモリセル領域と前記周辺回路領域を電気的に連結する貫通コンタクトプラグ、及び前記貫通コンタクトプラグを囲む絶縁領域を含む貫通配線領域と、を含み、
    前記貫通配線領域は、前記貫通配線領域全体において規則的に配列され、前記チャネル層を含むダミーチャネル構造物をさらに含む、半導体装置。
  14. 前記ダミーチャネル構造物のうち少なくとも一部はそれぞれ、前記貫通コンタクトプラグ内にそれぞれ配置される、請求項１３に記載の半導体装置。
  15. 前記貫通コンタクトプラグ内に配置された前記ダミーチャネル構造物は、前記チャネル構造物とは異なる構造を有する、請求項１４に記載の半導体装置。
  16. 前記チャネル構造物はそれぞれ、前記ゲート電極と接するゲート誘電層、前記ゲート誘電層上の前記チャネル層、及び前記チャネル層上のチャネル絶縁層を含み、
    前記貫通コンタクトプラグ内に配置された前記ダミーチャネル構造物はそれぞれ、前記チャネル層を含む、請求項１５に記載の半導体装置。
  17. 前記ダミーチャネル構造物は、少なくとも一方向に沿って互いに隣接する前記貫通コンタクトプラグの間にそれぞれ配置される、請求項１３に記載の半導体装置。
  18. 第１基板と、
    前記第１基板上に配置される回路素子と、
    前記回路素子上の第２基板と、
    第１方向に沿って互いに離隔して積層されるゲート電極と、
    前記ゲート電極を貫通し、前記第２基板上に垂直に延在され、チャネル層を含むチャネル構造物と、
    前記ゲート電極を貫通し、前記第１方向に垂直な第２方向に沿って延在され、互いに平行に離隔して配置される分離領域と、
    互いに隣接する前記分離領域の間において前記分離領域から離隔して位置し、前記回路素子と前記ゲート電極を電気的に連結する貫通コンタクトプラグ、前記貫通コンタクトプラグを囲む絶縁領域、及び前記チャネル層を含み、前記貫通コンタクトプラグの数と同一であるか、又は多く配列されるダミーチャネル構造物を含む貫通配線領域と、を含む、半導体装置。
  19. 前記貫通コンタクトプラグ及び前記ダミーチャネル構造物はそれぞれ、互いに同一のパターンをなして配列される、請求項１８に記載の半導体装置。
  20. 前記ダミーチャネル構造物は、前記貫通コンタクトプラグと重なって配置される、請求項１９に記載の半導体装置。
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