JP2021027331A - 半導体装置 - Google Patents

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Abstract

【課題】 信頼性を向上させた半導体装置を提供する。【解決手段】 本発明の実施形態による半導体装置は、第１及び第２領域を有する基板と、基板の上面に垂直な第１方向に沿って互いに離隔されて積層されるゲート電極と、第１及び第２領域においてゲート電極を貫通し、第２方向に延長され、第３方向に沿って互いに離隔されて配置される第１分離領域と、第１分離領域の間でゲート電極を貫通し、第２方向に延長される第２分離領域と、第２分離領域の間で少なくとも一つの接地選択ゲート電極を貫通する下部分離領域と、第２領域において第１分離領域と第２分離領域の間の基板内に配置される基板絶縁層と、第１領域においてゲート電極を貫通し、垂直に延長されるチャネル構造物と、下部分離領域の第３方向に沿った外側においてゲート電極及び基板絶縁層を貫通し、垂直に延長される第１ダミーチャネル構造物と、を含む。【選択図】 図３ａ

Description

本発明は、半導体装置に関する。
半導体装置は、その体積が次第に小さくなる一方で、大容量のデータ処理を要している。そのため、かかる半導体装置を構成する半導体素子の集積度を高める必要がある。そこで、半導体装置の集積度を向上させるための方法のうちの一つとして、従来の平面トランジスタ構造の代わりに垂直トランジスタ構造を有する半導体装置が提案されている。
本発明の技術的思想が解決しようとする技術的課題のうちの一つは、信頼性を向上させた半導体装置を提供することである。
例示的な一実施形態による半導体装置は、第１及び第２領域を有する基板と、上記第１領域において上記基板の上面に垂直な第１方向に沿って互いに離隔されて積層され、上記第２領域において上記第１方向に垂直な第２方向に沿って互いに異なる長さに延長され、上記基板上から順に積層される少なくとも一つの接地選択ゲート電極、メモリセルゲート電極、及び少なくとも一つのストリング選択ゲート電極を含むゲート電極と、上記第１及び第２領域において上記ゲート電極を貫通し、上記第２方向に延長され、上記第１及び第２方向に垂直な第３方向に沿って互いに離隔されて配置される第１分離領域と、上記第１分離領域の間で上記ゲート電極を貫通し、上記第２方向に延長され、上記第２領域において上記第２方向に沿って互いに離隔されて配置される第２分離領域と、上記第２分離領域の間で上記少なくとも一つの接地選択ゲート電極を貫通し、上記第２分離領域とともに上記少なくとも一つの接地選択ゲート電極を分離する下部分離領域と、上記第２領域において上記第１分離領域と上記第２分離領域との間の上記基板内に配置される基板絶縁層と、上記第１領域において上記ゲート電極を貫通し、上記基板上に垂直に延長されるチャネル構造物と、上記下部分離領域の上記第３方向に沿った外側において上記ゲート電極及び上記基板絶縁層を貫通し、上記基板上に垂直に延長される第１ダミーチャネル構造物と、を含むことができる。
例示的な他の実施形態による半導体装置は、導電領域及び絶縁領域を有する基板と、上記基板の上面に垂直な第１方向に沿って互いに離隔されて積層され、上記第１方向に垂直な第２方向に沿って延長されるサブゲート電極、及び同一の高さに配置される上記サブゲート電極を互いに連結するゲート連結部を含むゲート電極と、上記基板の導電領域上において上記ゲート電極を貫通して延長されるチャネル構造物と、上記基板の絶縁領域において上記ゲート電極を貫通して延長され、上記第１及び第２方向に垂直な第３方向において上記ゲート連結部の少なくとも一側に隣接して配置される第１ダミーチャネル構造物と、を含むことができる。
例示的なさらに他の実施形態による半導体装置は、第１及び第２領域を有する基板と、上記第１領域において上記基板の上面に垂直な第１方向に沿って互いに離隔されて積層され、上記第２領域において上記第１方向に垂直な第２方向に沿って互いに異なる長さに延長されてパッド領域を提供するゲート電極と、上記第１及び第２領域において上記ゲート電極を貫通し、上記第２方向に延長され、上記第２領域において上記第２方向に沿って互いに離隔されて配置される貫通分離領域と、上記貫通分離領域の間で最下部の上記ゲート電極を含む少なくとも一つの上記ゲート電極を貫通する下部分離領域と、上記第２領域において上記基板の一部内に配置される基板絶縁層と、上記第１領域において上記ゲート電極を貫通し、上記基板上に垂直に延長されるチャネル構造物と、上記第２領域において上記ゲート電極及び上記基板絶縁層の少なくとも一部を貫通し、上記基板上に垂直に延長され、上記下部分離領域の周囲において上記下部分離領域に隣接して配置される第１ダミーチャネル構造物、及び上記ゲート電極の上記パッド領域に規則的に配置される第２ダミーチャネル構造物を含むダミーチャネル構造物と、を含むことができる。
基板絶縁層及び下部分離領域の配置を考慮してダミーチャネル構造物の配置を最適化することで信頼性を向上させた半導体装置を提供することができる。
本発明の多様でありながら有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
例示的な実施形態による半導体装置の概略的なブロック図である。 例示的な実施形態による半導体装置のセルアレイの等価回路図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
図１は例示的な実施形態による半導体装置の概略的なブロック図である。
図１を参照すると、半導体装置１０は、メモリセルアレイ２０及び周辺回路３０を含むことができる。周辺回路３０は、ロウデコーダ３２、ページバッファ３４、入出力バッファ３５、制御ロジック３６、及び電圧発生器３７を含むことができる。
図２は例示的な実施形態による半導体装置のセルアレイの等価回路図である。
図２を参照すると、メモリセルアレイ２０は、互いに直列連結されるメモリセルＭＣ、メモリセルＭＣの両端に直列連結される接地選択トランジスタＧＳＴ、及びストリング選択トランジスタＳＳＴ１、ＳＳＴ２を含む複数のメモリセルストリングＳを含むことができる。複数のメモリセルストリングＳはそれぞれ、ビットラインＢＬ０−ＢＬ２に並列連結されることができる。複数のメモリセルストリングＳは、共通ソースラインＣＳＬに共通的に連結されることができる。すなわち、複数のビットラインＢＬ０−ＢＬ２と１つの共通ソースラインＣＳＬとの間に複数のメモリセルストリングＳが配置されることができる。例示的な実施形態において、共通ソースラインＣＳＬは、複数個が２次元的に配列されることもできる。
メモリセルアレイ２０は、それぞれのメモリセルストリングＳの接地選択トランジスタＧＳＴに連結された接地選択ラインＧＳＬ、及びメモリセルストリングＳのメモリセルＭＣに連結された複数のワードラインＷＬ０．．．ＷＬｎ−１、ＷＬｎをさらに含むことができる。また、ダミーワードラインＤＷＬがストリング選択ラインＳＳＬ１（例えば、ストリング選択ラインＳＳＬ１＿１、ＳＳＬ１＿２、ＳＳＬ１＿３）の下に提供され、ストリング選択トランジスタＳＳＴ１の直下のメモリセルＭＣに連結されることができる。一部の実施形態において、メモリセルストリングＳにおけるストリング選択トランジスタＳＳＴ１の直下のメモリセルＭＣは、ダミーメモリセルであることができる。
図３ａ〜図３ｃは例示的な実施形態による半導体装置の概略的な平面図である。図３ｂは図３ａの「Ｒ」領域を拡大して示す図であり、図３ｃは「Ｒ」領域における１つのメモリゲート電極１３０Ｍの構成だけを示す図である。図３ａ及び図３ｂには、理解を助けるために、半導体装置１００の主な構成だけを示した。
図４ａ〜図４ｃは例示的な実施形態による半導体装置の概略的な断面図である。図４ａ〜図４ｃはそれぞれ図３ａの切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’に沿った断面を示す図である。
図３ａ〜図４ｃを参照すると、半導体装置１００は、第１領域Ａ及び第２領域Ｂを有する基板１０１と、第２領域Ｂにおいて基板１０１内に配置される基板絶縁層１１０と、基板１０１上に積層されたゲート電極１３０と、ゲート電極１３０を貫通するように配置されるチャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨと、ゲート電極１３０を貫通して延長される第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂと、最上部に配置されるゲート電極１３０の一部を貫通する上部分離領域ＳＳと、最下部に配置される少なくとも一つのゲート電極１３０の一部を貫通する下部分離領域ＧＳと、を含む。チャネル構造物ＣＨは、チャネル層１４０、ゲート誘電層１４５、チャネル絶縁層１５０、及びチャネルパッド１５５を含むことができる。また、半導体装置１００は、基板１０１上にゲート電極１３０と交互に積層される層間絶縁層１２０と、層間絶縁層１２０及びゲート電極１３０上のセル領域絶縁層１９０と、をさらに含むことができる。
基板１０１の第１領域Ａは、ゲート電極１３０が垂直に積層され、チャネル構造物ＣＨが配置される領域であって、図１のメモリセルアレイ２０に該当する領域であることができ、第２領域Ｂは、ゲート電極１３０が互いに異なる長さに延長され、ダミーチャネル構造物ＤＣＨが配置される領域であって、図１のメモリセルアレイ２０と周辺回路３０とを電気的に連結する領域に該当することができる。第２領域Ｂは、少なくとも一方向、例えば、Ｘ方向において第１領域Ａの少なくとも一端に配置されることができる。例えば、第２領域Ｂは、少なくとも一方向において第１領域Ａに隣接して配置されることができる。
基板１０１は、Ｘ方向及びＹ方向に延長される上面を有することができる。基板１０１は、半導体材料、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族酸化物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、又はシリコン−ゲルマニウムを含むことができる。基板１０１は、バルクウェハー又はエピタキシャル層として提供されることもできる。
基板絶縁層１１０は、基板１０１の第２領域Ｂにおいて基板１０１内に配置されることができる。基板絶縁層１１０は、図３ａ及び図３ｂに示すように、第２領域Ｂにおいて第１分離領域ＭＳ１、第２中央分離領域ＭＳ２ａ、下部分離領域ＧＳ、及び第２補助分離領域ＭＳ２ｂの間に配置されることができる。基板絶縁層１１０は、第２中央分離領域ＭＳ２ａがＸ方向に沿って離隔した領域には延長されなくてもよい。基板絶縁層１１０は、第２補助分離領域ＭＳ２ｂがＸ方向に沿って離隔された領域の一部（例えば、第１領域Ａに最も近く隣接した第２補助分離領域ＭＳ２ｂの間の離隔領域）には延長され、他の離隔領域には延長されない。但し、実施形態に応じて、基板絶縁層１１０は、第２補助分離領域ＭＳ２ｂがＸ方向に沿って離隔した領域にすべて延長されることもできる。
基板絶縁層１１０は、例えば、シャロートレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）工程によって形成されることができる。基板絶縁層１１０は、基板１０１の上面から基板１０１内に所定の深さで延長されることができる。基板絶縁層１１０は、絶縁材料からなることができ、例えば、酸化物、窒化物、又はこれらの組み合わせを含むことができる。基板絶縁層１１０は、基板１０１の絶縁領域を構成する役割を果たすとも説明されることができる。この場合、基板１０１は、基板絶縁層１１０に対応する絶縁領域、及び半導体領域による導電領域を含むことができる。
ゲート電極１３０は、第１領域Ａ上に垂直に互いに離隔されて積層され、第１領域Ａから第２領域Ｂの区間で互いに異なる長さに延長されることができる。ゲート電極１３０は、図２の接地選択トランジスタＧＳＴのゲートをなす接地選択ゲート電極１３０Ｇ、複数のメモリセルＭＣをなすメモリセルゲート電極１３０Ｍ、及びストリング選択トランジスタＳＳＴ１、ＳＳＴ２のゲートをなすストリング選択ゲート電極１３０Ｓを含むことができる。半導体装置１００の容量に応じて、メモリセルＭＣをなすメモリセルゲート電極１３０Ｍの数が決定されることができる。実施形態に応じて、ストリング選択トランジスタＳＳＴ１、ＳＳＴ２のストリング選択ゲート１３０Ｓ及び接地選択トランジスタＧＳＴの接地選択ゲート１３０Ｇはそれぞれ、１つ又は２つ以上であってもよく、メモリセルＭＣのゲート電極１３０Ｍと同一であるか、又は異なる構造を有することができる。一部のゲート電極１３０、例えば、接地選択ゲート電極１３０Ｇ及びストリング選択ゲート電極１３０Ｓに隣接するメモリセルゲート電極１３０Ｍは、ダミーゲート電極であることができる。
図３ａ及び図３ｃに示すように、ゲート電極１３０は、Ｘ方向に延長される第１分離領域ＭＳ１により、Ｙ方向において所定の単位に分離されて配置されることができる。一対の第１分離領域ＭＳ１の間のゲート電極１３０は、１つのメモリブロックをなすことができるが、メモリブロックの範囲はこれに限定されない。ゲート電極１３０のうち一部、例えば、メモリセルゲート電極１３０Ｍは、１つのメモリブロック内で１つの層をなすことができる。具体的には、図３ｃに示すように、メモリセルゲート電極１３０Ｍはそれぞれ、Ｘ方向に延長された４つのサブゲート電極１３０Ｍ＿Ｓ１、１３０Ｍ＿Ｓ２、１３０Ｍ＿Ｓ３、及び１３０Ｍ＿Ｓ４を含み、第２分離領域ＭＳ２ａ、ＭＳ２ｂがＸ方向に沿って離隔された領域において、ゲート連結部ＧＣを介して連結されて１つの層に配置されることができる。ゲート連結部ＧＣは、同一のレベルでゲート電極１３０が水平連結された領域を指す。ストリング選択ゲート電極１３０Ｓは、一対の第１分離領域ＭＳ１の間で第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂによって４つのサブゲート電極に完全に分離されることができる。例えば、ストリング選択ゲート電極１３０Ｓの４つのサブゲート電極は、第２分離領域ＭＳ２ａ、ＭＳ２ｂの間の離隔領域においてゲート連結部ＧＣによって互いに連結されなくてもよい。接地選択ゲート電極１３０Ｇは、一部の第２分離領域ＭＳ２ａ、ＭＳ２ｂの間では、上記ゲート連結部を介して連結されることができるが、第２中央分離領域ＭＳ２ａの間では、第２中央分離領域ＭＳ２ａ及び下部分離領域ＧＳによって２つのサブゲート電極に分離されることができる。
図４ｃに示すように、基板１０１の第２領域Ｂにおいて、ゲート電極１３０は、Ｘ方向に沿って互いに異なる長さに延長されて階段状の段差をなし、下部のゲート電極１３０が上部に露出するパッド領域を提供することができる。例えば、ゲート電極１３０の上記パッド領域は、Ｚ方向において上部に配置された１つ以上の他のゲート電極１３０と重ならないゲート電極１３０の一部分であることができる。実施形態に応じて、ゲート電極１３０は、Ｙ方向に沿って段差をなすこともできる。ゲート電極１３０はそれぞれ、上記パッド領域において上部に露出して、図示されていないコンタクトプラグと連結されることができる。これにより、ゲート電極１３０が上部の配線構造物と連結されることができる。上記パッド領域において、ゲート電極１３０は、上記コンタクトプラグと安定的に連結できるように、厚さが厚くなる領域を有することができるが、これに限定されない。
ゲート電極１３０は、金属材料、例えば、タングステン（Ｗ）を含むことができる。実施形態に基づいて、ゲート電極１３０は、多結晶シリコン又は金属シリサイド材料を含むことができる。例示的な実施形態において、ゲート電極１３０は、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができる。上記拡散防止膜は、例えば、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、又はこれらの組み合わせを含むことができる。
層間絶縁層１２０は、ゲート電極１３０の間に配置されることができる。層間絶縁層１２０も、ゲート電極１３０と同様に、基板１０１の上面に垂直な方向において互いに離隔し、Ｘ方向に延長されるように配置されることができる。層間絶縁層１２０は、シリコン酸化物やシリコン窒化物などの絶縁材料を含むことができる。
第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、第１領域Ａ及び第２領域ＢにおいてＸ方向に沿って延長されるように配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、互いに平行に配置されることができる。第１分離領域ＭＳ１と第２分離領域ＭＳ２ａ、ＭＳ２ｂはＹ方向において一定のパターンをなすように配置されることができ、第２分離領域ＭＳ２ａ、ＭＳ２ｂはＸ方向に沿った一直線上において互いに離隔されて配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、基板１０１上に積層されたゲート電極１３０の全体を貫通して基板１０１と連結される貫通分離領域であることができる。例えば、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂのそれぞれの下面は、基板１０１の上面と接触することができる。
第２分離領域ＭＳ２ａ、ＭＳ２ｂは一対の第１分離領域ＭＳ１の中央に配置される第２中央分離領域ＭＳ２ａと、第１分離領域ＭＳ１と第２中央分離領域ＭＳ２ａとの間に配置される第２補助分離領域ＭＳ２ｂと、を含むことができる。第２中央分離領域ＭＳ２ａは、第１領域Ａ及び第２領域Ｂの全体に配置され、第２補助分離領域ＭＳ２ｂは、第２領域Ｂにだけ配置されることができる。第２中央分離領域ＭＳ２ａは、第１領域Ａから第２領域Ｂの一部まで１つに延長され、第２領域Ｂでは、これと離隔されて再び１つに延長されるように配置されることができる。例えば、第２分離領域ＭＳ２ａ、ＭＳ２ｂはそれぞれ、Ｘ方向において互いに隣接して延長される２つのセグメントを含み、第１セグメント（例えば、第１領域Ａから第２領域Ｂの一部に延長されるセグメント）の短側壁（ｓｈｏｒｔ ｓｉｄｅｗａｌｌ）は、第２セグメント（例えば、第２領域Ｂ内において延長されるセグメント）の短側壁と向かい合うことができる。第２補助分離領域ＭＳ２ｂは、一直線上において所定の間隔で分離されて複数個が配置されることができる。例えば、第２補助分離領域ＭＳ２ｂはそれぞれ、Ｘ方向において互いに隣接して延長される複数のセグメントを含むことができる。一部の実施形態において、第１セグメント（例えば、第１領域Ａに最も近いセグメント）は、第１領域Ａと向かい合う第１短側壁、及び隣接する第２セグメントの第１短側壁と向かい合う第２短側壁を有することができる。上記第２セグメントは、第１セグメントと向かい合う上記第１短側壁、及び隣接した第３セグメントの第１短側壁と向かい合う第２短側壁を有することができる。残りのセグメントも同様に配列されることができる。但し、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂの配置順序や数などは、図３ａに示されたものに限定されない。例えば、例示的な実施形態において、第２分離領域ＭＳ２ａ、ＭＳ２ｂはＹ方向に沿って一対の第１分離領域ＭＳ１の間に４列以上配置されることもできる。
図４ａ及び図４ｂに示すように、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは分離層１０７を含むことができる。分離層１０７は、絶縁材料だけを含むか、又は絶縁材料及び導電性材料を含むことができる。例示的な実施形態において、分離層１０７が絶縁層の他に、上記絶縁層によってゲート電極１３０と離隔された導電層を含む場合、第１分離領域ＭＳ１は、図２を参照して説明した共通ソースラインＣＳＬを含むことができ、第２分離領域ＭＳ２ａ及びＭＳ２ｂはダミー（ｄｕｍｍｙ）共通ソースラインを含むことができる。この場合、上記ダミー共通ソースラインは、半導体装置１００を駆動する素子に連結されないか、又は電気的信号が印加されないフローティング（ｆｌｏａｔｉｎｇ）された状態であることができる。例示的な実施形態において、分離層１０７が絶縁層だけを含む場合、共通ソースラインＣＳＬは、基板１０１内に位置するか、又は基板１０１の上面に接するように基板１０１上に配置されることができる。
上部分離領域ＳＳは、第１領域Ａにおいて、第１分離領域ＭＳ１と第２中央分離領域ＭＳ２ａとの間でＸ方向に延長されることができる。上部分離領域ＳＳは、第２補助分離領域ＭＳ２ｂと並んで配置されることができる。上部分離領域ＳＳは、ゲート電極１３０のうちストリング選択ゲート電極１３０Ｓが含まれるゲート電極１３０の一部を貫通するように配置されることができる。上部分離領域ＳＳによって分離されたストリング選択ゲート電極１３０Ｓは、互いに異なるストリング選択ラインＳＳＬ１＿１、ＳＳＬ１＿２、ＳＳＬ１＿３、ＳＳＬ２＿１、ＳＳＬ２＿２、及びＳＳＬ２＿３（図２参照）をなすことができる。一部の実施形態において、上部分離領域ＳＳは、最上部のメモリセルゲート電極１３０Ｍをさらに貫通することができる。このような実施形態において、上部分離領域ＳＳによって分離された上記最上部のメモリセルゲート電極１３０Ｍは、ダミーゲート電極であることができる。
上部分離領域ＳＳは、上部絶縁層１０３を含むことができる。図４ｂに示すように、上部絶縁層１０３は、合計３つのゲート電極１３０（例えば、２つのストリング選択ゲート電極１３０Ｓ及び最上部のメモリセルゲート電極１３０Ｍ）をＹ方向において互いに分離させることができる。但し、上部絶縁層１０３によって分離されるゲート電極１３０の数は、実施形態に応じて様々に変更されることができる。
下部分離領域ＧＳは、最下部の接地選択ゲート電極１３０Ｇと同一のレベルに配置されることができる。下部分離領域ＧＳ及び接地選択ゲート電極１３０Ｇは、同一の厚さを有することができる。例えば、下部分離領域ＧＳ及び接地選択ゲート電極１３０Ｇの上面は互いに共面であることができ、下部分離領域ＧＳ及び接地選択ゲート電極１３０Ｇの下面は互いに共面であることができる。下部分離領域ＧＳにより、接地選択ゲート電極１３０Ｇは、一対の第１分離領域ＭＳ１の間でＹ方向に沿って２つの層に分離又は分割されることができる。例えば、第１セクションは、最初の第１分離領域ＭＳ１と下部分離領域ＧＳの間に位置し、第２セクションは、下部分離領域ＧＳと２つ目の第１分離領域ＭＳ１の間に位置することができる。特に、下部分離領域ＧＳは、第２中央分離領域ＭＳ２ａが互いに離隔された領域を含むことで、第２中央分離領域ＭＳ２ａを連結するように配置されることができる。
図４ａに示すように、下部分離領域ＧＳは、下部絶縁層１７０を含むことができる。下部絶縁層１７０は、例えば、シリコン酸化物からなることができ、層間絶縁層１２０と同一の材料を有することができる。下部分離領域ＧＳの上部において、少なくとも一部の層間絶縁層１２０及びゲート電極１３０は、下部分離領域ＧＳの中心に向かう陥没部ＤＰを有することができる。下部分離領域ＧＳから離れるにつれて、層間絶縁層１２０及びゲート電極１３０は、屈曲が緩和された陥没部ＤＰを有してもよく、陥没部ＤＰを有さなくてもよい。例えば、下部分離領域ＧＳに近い層間絶縁層１２０及びゲート電極１３０は、比較的大きい陥没部ＤＰを有し、下部分離領域ＧＳから遠い層間絶縁層１２０及びゲート電極１３０は、比較的小さい陥没部ＤＰを有してもよく、陥没部ＤＰが存在しなくてもよい。例示的な実施形態において、下部分離領域ＧＳの形成工程により、陥没部ＤＰが形成されず、下部分離領域ＧＳ上の層間絶縁層１２０が平坦な上面を有することもできる。
チャネル構造物ＣＨは、第１領域Ａ上において行と列をなしながら、互いに離隔されて配置されることができる。チャネル構造物ＣＨは、格子模様を形成するように配置されるか、又は一方向においてジグザグの形で配置されることができる。チャネル構造物ＣＨは、柱状を有し、アスペクト比に応じて、基板１０１に近いほど狭くなる傾斜面を有することができる。例示的な実施形態において、第２領域Ｂと隣接する第１領域Ａの端部に配置されたチャネル構造物ＣＨは、ダミーチャネルであることができる。また、上部分離領域ＳＳと重なるチャネル構造物ＣＨもダミーチャネルであることができる。この場合、上記ダミーチャネルは、チャネル構造物ＣＨと同一又は類似の構造を有することができ、チャネル構造物ＣＨと同一の工程で同時に形成されることができるが、半導体装置１００内で実質的な機能を行わなくてもよい。例えば、ダミーチャネル構造物ＤＣＨは、読み取り又は書き込み動作のための機能を行わない（例えば、ダミーチャネル構造物ＤＣＨは、ビットラインコンタクトと電気的に連結されないため、ビットラインと連結されない）。
図４ｃの拡大図を参照すると、チャネル構造物ＣＨ内にはチャネル層１４０が配置されることができる。チャネル構造物ＣＨ内において、チャネル層１４０は、内部のチャネル絶縁層１５０を囲む環状（ａｎｎｕｌａｒ）で形成されることができるが、実施形態に応じて、チャネル絶縁層１５０がなく、円柱や角柱などのような柱状を有することもできる。チャネル層１４０は、下部においてチャネル構造物ＣＨの下部に配置されたエピタキシャル層１０５と連結されることができ、チャネル層１４０とエピタキシャル層１０５との間には、絶縁層がさらに配置されることができる。チャネル層１４０は、多結晶シリコン又は単結晶シリコンなどの半導体材料を含むことができる。上記半導体材料は、ドープされていない材料であるか、又はｐ型もしくはｎ型不純物を含む材料であることができる。Ｙ方向において一直線上に配置されるチャネル構造物ＣＨは、チャネルパッド１５５と連結される上部配線構造の配置に応じて互いに異なるビットラインＢＬ０−ＢＬ２（図２参照）にそれぞれ連結されることができる。
チャネル構造物ＣＨにおいて、チャネル層１４０の上部にはチャネルパッド１５５が配置されることができる。チャネルパッド１５５は、チャネル絶縁層１５０の上面を覆い、且つチャネル層１４０と電気的に連結されるように配置されることができる。チャネルパッド１５５は、例えば、ドープされた多結晶シリコンを含むことができる。
ゲート誘電層１４５は、ゲート電極１３０とチャネル層１４０との間に配置されることができる。具体的に図示されていないが、ゲート誘電層１４５は、チャネル層１４０から順に積層されたトンネリング層、電荷保存層、及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷保存層にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、又はこれらの組み合わせを含むことができる。上記電荷保存層は、電荷トラップ層又はフローティングゲート導電層であることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ−ｋ）誘電材料、又はこれらの組み合わせを含むことができる。例示的な実施形態に応じて、ゲート誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延長されることができる。
エピタキシャル層１０５は、チャネル構造物ＣＨの下端において基板１０１上に配置され、少なくとも一つのゲート電極１３０の側面に配置されることができる。エピタキシャル層１０５は、基板１０１のリセスされた領域に配置されることができる。エピタキシャル層１０５の上部面の高さは、最下部のゲート電極１３０の上面よりも高く、その上部のゲート電極１３０の下面よりも低くてもよいが、図示されたものに限定されない。例示的な実施形態に応じて、エピタキシャル層１０５は省略されることもできる。この場合、チャネル層１４０は、基板１０１と直接連結されることができる。
ダミーチャネル構造物ＤＣＨは、第２領域Ｂに配置されることができ、チャネル構造物ＣＨと同一又は類似の構造を有することができるが、半導体装置１００内で実質的な機能を行わなくてもよい。特に、ダミーチャネル構造物ＤＣＨは、基板絶縁層１１０を貫通して基板１０１と連結されるように配置されることができる。例えば、ダミーチャネル構造物ＤＣＨは、基板絶縁層１１０の下面を貫通して延長されることができる。ダミーチャネル構造物ＤＣＨは、下部分離領域ＧＳのＹ方向に沿った外側に配置される第１ダミーチャネル構造物ＤＣＨ１と、ゲート電極１３０のパッド領域に列と行をなしながら規則的に配置される第２ダミーチャネル構造物ＤＣＨ２と、第２補助分離領域ＭＳ２ｂがＸ方向において離隔された領域の少なくとも一部に配置される第３ダミーチャネル構造物ＤＣＨ３と、を含むことができる。上述のように、第１領域Ａにおいて、チャネル構造物ＣＨも一部のダミーチャネル構造物を含むことができる。
第１ダミーチャネル構造物ＤＣＨ１は、下部分離領域ＧＳのＹ方向に沿った両側に配置されることができる。第１ダミーチャネル構造物ＤＣＨ１は、Ｘ方向に沿って隣接する第２ダミーチャネル構造物ＤＣＨ２の間に配置されることができる。第１ダミーチャネル構造物ＤＣＨ１は、チャネル構造物ＣＨならびに第２及び第３ダミーチャネル構造物ＤＣＨ２、ＤＣＨ３の最大直径よりも大きい最大直径（又は幅）を有することができる。具体的には、第１ダミーチャネル構造物ＤＣＨ１は、チャネル構造物ＣＨの最大直径（又は幅）である第１幅Ｗ１よりも大きい第２幅Ｗ２を有することができ、第２幅Ｗ２は、第３ダミーチャネル構造物ＤＣＨ３の最大直径である第３幅Ｗ３よりも大きくてもよい。また、第２幅Ｗ２は、第２ダミーチャネル構造物ＤＣＨ２の最大直径よりも大きくてもよい。例えば、第１幅Ｗ１は、約５０ｎｍ〜約１５０ｎｍの範囲であることができ、第２幅Ｗ２は、約１２０ｎｍ〜２２０ｎｍの範囲であることができる。チャネル構造物ＣＨならびに第２及び第３ダミーチャネル構造物ＤＣＨ２、ＤＣＨ３が円形、又は円形に近い形状を有するのに対し、相対的に第１ダミーチャネル構造物ＤＣＨ１は、Ｘ方向に沿った幅よりもＹ方向に沿った幅が大きい形状を有することができる。第１ダミーチャネル構造物ＤＣＨ１は、Ｙ方向に沿って長く延長される細長形、長方形、又は楕円形の形状を有することができる。
第２ダミーチャネル構造物ＤＣＨ２は、一定のルールで配列されることができる。パッド領域において第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂによって囲まれる最小単位を単位パッド領域と称するとき、第２ダミーチャネル構造物ＤＣＨ２は、１つの単位パッド領域内の４つの端に配置されて、単位パッド領域当たりに４つずつ配置された形が繰り返されることができる。第２ダミーチャネル構造物ＤＣＨ２の最大直径は、第１ダミーチャネル構造物ＤＣＨ１の最大直径よりも小さく、第３ダミーチャネル構造物ＤＣＨ３の最大直径と同一であるか、又は小さくてもよい。
第３ダミーチャネル構造物ＤＣＨ３は、第１ダミーチャネル構造物ＤＣＨ１とＹ方向に沿って一直線上に配置されることができ、第２補助分離領域ＭＳ２ｂがＸ方向において離隔された領域に配置されることができる。本実施形態において、第３ダミーチャネル構造物ＤＣＨ３は、第１ダミーチャネル構造物ＤＣＨ１とＹ方向に沿って一直線上にだけ配置され、第２補助分離領域ＭＳ２ｂのＸ方向に沿ったその他の離隔領域には配置されなくてもよい。この場合、図示されているように、上記他の離隔領域には基板絶縁層１１０が延長されなくてもよい。但し、実施形態に応じて、第２補助分離領域ＭＳ２ｂのＸ方向に沿ったすべての離隔領域に第３ダミーチャネル構造物ＤＣＨ３が配置されることもできる。
ダミーチャネル構造物ＤＣＨは、基板絶縁層１１０を貫通するように配置されるため、チャネル構造物ＣＨの下端よりも低い高さにその下端が位置することができる。これにより、ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨよりも高い高さを有することができる。また、ダミーチャネル構造物ＤＣＨ内のエピタキシャル層１０５は、基板絶縁層１１０により側面の少なくとも一部が囲まれるように配置されることができる。例えば、ダミーチャネル構造物ＤＣＨ内のエピタキシャル層１０５の上面は、基板絶縁層１１０の上面よりも低く位置することができ、ダミーチャネル構造物ＤＣＨ内のエピタキシャル層１０５の下面は、基板絶縁層１１０の下面よりも低く位置することができる。ダミーチャネル構造物ＤＣＨ内のエピタキシャル層１０５は、第１〜第３ダミーチャネル構造物ＤＣＨ１、ＤＣＨ２、ＤＣＨ３の直径が相対的に大きい場合、相対的に低い高さ又は薄い厚さを有することができる。例えば、チャネル構造物ＣＨのエピタキシャル層１０５は第１高さＨ１を有し、第１ダミーチャネル構造物ＤＣＨ１のエピタキシャル層１０５は、第１高さＨ１よりも低い第２高さＨ２を有し、第３ダミーチャネル構造物ＤＣＨ３のエピタキシャル層１０５は、第１高さＨ１と同一であるか、又はそれよりも低く、第２高さＨ２よりも高い第３高さＨ３を有することができる。
ダミーチャネル構造物ＤＣＨは、半導体装置１００の製造工程中に層間絶縁層１２０を含む積層構造物が崩れないように支持する役割を果たすことができる。特に、下部分離領域ＧＳが位置する領域は、半導体装置１００の製造工程中に崩れやすい脆弱領域のうちの１つであることができる。本実施形態に応じて、ダミーチャネル構造物ＤＣＨは、下部分離領域ＧＳと重なって配置されるものではないが、下部分離領域ＧＳの両側に第１ダミーチャネル構造物ＤＣＨ１を配置することにより、下部分離領域ＧＳの上部における崩れを防止することができる。
また、第１ダミーチャネル構造物ＤＣＨ１は、下部分離領域ＧＳと重なって配置される場合に比べてサイズの制限が少ないため、相対的に大きく形成することができ、ずれなどによる不良の発生も防止することができる。また、第１ダミーチャネル構造物ＤＣＨ１は陥没部ＤＰの中心から離隔されて配置されるため、陥没部ＤＰの構造による不良発生も防止することができる。特に、ダミーチャネル構造物ＤＣＨは、基板絶縁層１１０を貫通してチャネル構造物ＣＨよりも低い高さにその下端が位置するため、エピタキシャル層１０５とゲート電極１３０との間でショート又は漏れ電流が発生するといった不良発生を根本的に防止することができる。
セル領域絶縁層１９０は、ゲート電極１３０の積層構造物上に配置され、シリコン酸化物やシリコン窒化物などの絶縁材料を含むことができる。
図５ａ〜図６ｂは例示的な実施形態による半導体装置の概略的な平面図及び断面図である。図５ａ及び図６ａは図３ｂに対応する領域を示す図であり、図５ｂ及び図６ｂは図４ａに対応する領域を示す図である。
図５ａ及び図５ｂを参照すると、半導体装置１００ａにおいて、ダミーチャネル構造物ＤＣＨａは、第１及び第２ダミーチャネル構造物ＤＣＨ１、ＤＣＨ２だけを含むことができる。すなわち、図３ａ〜図４ｃの実施形態とは異なり、ダミーチャネル構造物ＤＣＨａは、第３ダミーチャネル構造物ＤＣＨ３を含まなくてもよい。この場合、基板１０１内において、基板絶縁層１１０ａは、Ｘ方向に沿って隣接する第２中央分離領域ＭＳ２ａの間だけでなく、Ｘ方向に沿って隣接する第２補助分離領域ＭＳ２ｂの間にも延長されない。
図６ａ及び図６ｂを参照すると、半導体装置１００ｂにおいて、基板絶縁層１１０ｂは、図３ａ〜図４ｃの実施形態とは異なり、Ｘ方向に沿って隣接する第２補助分離領域ＭＳ２ｂの一部の間だけでなく、Ｘ方向に沿って隣接する第２中央分離領域ＭＳ２ａの間にも延長されることができる。これにより、基板絶縁層１１０ｂは、下部分離領域ＧＳと平面上、又はＺ方向において重なって配置されることができる。
図７ａ及び図７ｂは例示的な実施形態による半導体装置の概略的な平面図である。図７ａ及び図７ｂには図３ｂに対応する領域が示されている。
図７ａを参照すると、半導体装置１００ｃは、図３ｂの実施形態とは異なり、ダミーチャネル構造物ＤＣＨｃにおいて、第２ダミーチャネル構造物ＤＣＨ２が円形ではなく、楕円形に近い形状を有することができる。特に、１つの単位パッド領域に配置された４つの第２ダミーチャネル構造物ＤＣＨ２は、上記単位パッド領域の中心に向かう方向にそれぞれ傾斜された形で配置されることができる。この場合にも、第１ダミーチャネル構造物ＤＣＨ１の最大直径は、第２ダミーチャネル構造物ＤＣＨ２の最大直径よりも大きくてもよい。このように、実施形態に応じて、ダミーチャネル構造物ＤＣＨｃをなす各第１〜第３ダミーチャネル構造物ＤＣＨ１、ＤＣＨ２、ＤＣＨ３の形状は多様に変更されることができる。
図７ｂを参照すると、半導体装置１００ｄは、図３ｂの実施形態とは異なり、ダミーチャネル構造物ＤＣＨｄにおいて、第１ダミーチャネル構造物ＤＣＨ１が拡張された長さを有する形状を有することができる。第１ダミーチャネル構造物ＤＣＨ１は、第２補助分離領域ＭＳ２ｂと第２中央分離領域ＭＳ２ａとの間でＹ方向において第２分離領域ＭＳ２ａ、ＭＳ２ｂの両端の延長線に隣接するように拡張された最大直径Ｗ４を有することができる。これにより、１つの単位パッド領域において、第１ダミーチャネル構造物ＤＣＨ１は、第２ダミーチャネル構造物ＤＣＨ２のそれぞれとＸ方向に沿って重なるように配置されることができる。このように、実施形態に応じて、第１ダミーチャネル構造物ＤＣＨ１のサイズ及び形状は、両側の第２ダミーチャネル構造物ＤＣＨ２と離隔される範囲で多様に変更されることができる。
図８は例示的な実施形態による半導体装置の概略的な平面図である。
図８を参照すると、半導体装置１００ｅは、図３ａの実施形態とは異なり、図面上の下部絶縁領域ＧＳの右側において、第２中央分離領域ＭＳ２ａが１つに延長されず、Ｘ方向に沿って少なくとも１領域において離隔されて複数個が配置されることができる。これは、半導体装置１００ｅのゲート電極１３０の数が増加する場合には、製造工程中に層間絶縁層１２０を含む積層構造物の崩れ防止機能をさらに強化するためのものである。これにより、接地選択ゲート電極１３０Ｇが分離されるように、下部絶縁領域ＧＳａも第２中央分離領域ＭＳ２ａが離隔された領域に追加的に配置されることができる。
但し、本実施形態において、第１ダミーチャネル構造物ＤＣＨ１は、ゲート電極１３０の積層構造物の上部（例えば、第１領域Ａに近い領域）に第２中央分離領域ＭＳ２ａが離隔された領域の外側にだけ配置され、上記積層構造物の下部（例えば、第１領域Ａから遠い領域）において第２中央分離領域ＭＳ２ａが離隔された領域の外側には配置されなくてもよい。すなわち、第１ダミーチャネル構造物ＤＣＨ１は、第１領域Ａに隣接する下部絶縁領域ＧＳの両側にだけ配置され、それ以外の下部絶縁領域ＧＳａの両側には配置されなくてもよい。これは、コンタクトプラグＭＣＰの配置を考慮したものである。これについては、下記図１０ａ及び図１０ｂを参照してさらに詳細に説明する。
図９は例示的な実施形態による半導体装置の概略的な平面図である。
図９を参照すると、半導体装置１００ｆは、ダミーチャネル構造物ＤＣＨｆの第２ダミーチャネル構造物ＤＣＨ２の配置が図３ａの実施形態とは異なり得る。第２ダミーチャネル構造物ＤＣＨ２は、ゲート電極１３０の端部に沿って配置されることができる。例えば、第２ダミーチャネル構造物ＤＣＨ２は、ゲート電極１３０の端部を連結し、且つゲート電極１３０の端部を横切って配置されることができる。これにより、第２ダミーチャネル構造物ＤＣＨ２は、１つの単位パッド領域毎に４つずつ配置されず、半分ずつ４つ配置されて算術的に１つの単位パッド領域毎に２つ配置されることができる。例えば、第２ダミーチャネル構造物ＤＣＨ２は、第２ダミーチャネル構造物ＤＣＨ２の第１半分が第１パッド領域内に配置され、第２半分が第２パッド領域内に配置されることができる。この場合にも、第１ダミーチャネル構造物ＤＣＨ１は、同様に下部絶縁領域ＧＳのＹ方向に沿った外側に配置されることができる。これにより、例示的な実施形態において、第１ダミーチャネル構造物ＤＣＨ１は、図３ａの実施形態に比べてＸ方向に拡張されたサイズを有することもできる。
図１０ａ及び図１０ｂは例示的な実施形態による半導体装置の概略的な平面図である。
図１０ａを参照すると、半導体装置１００ｇは、ゲート電極１３０の段差領域、すなわち、パッド領域に配置されるコンタクトプラグＭＣＰをさらに含むことができる。コンタクトプラグＭＣＰは、それぞれのゲート電極１３０を上部の配線構造と連結することができ、導電性材料からなることができる。図１０ａに示すように、第２中央分離領域ＭＳ２ａが離隔された領域、すなわち、下部絶縁領域ＧＳが配置される領域にＹ方向に沿って隣接するパッドの領域において、コンタクトプラグＭＣＰは省略されることができる。例えば、コンタクトプラグＭＣＰは、規則的に配列されて、第１ダミーチャネル構造物ＤＣＨ１の周囲の最上部のメモリゲート電極１３０Ｍでは一部が省略されることができる。これにより、第１ダミーチャネル構造物ＤＣＨ１が配置される領域が確保されることができる。また、この場合にも、最上部のメモリゲート電極１３０Ｍは一対の第１分離領域ＭＳ１の間で１つの層をなすため、他のパッド領域に配置されたコンタクトプラグＭＣＰを介して上記配線構造と電気的に連結されることができる。
図１０ｂを参照すると、半導体装置１００ｈは、図１０ａの実施形態とは異なり、下部絶縁領域ＧＳが配置される領域にＹ方向に沿って隣接する単位パッド領域のうち一側の単位パッド領域にはコンタクトプラグＭＣＰが配置され、他側の単位パッド領域にはコンタクトプラグＭＣＰが配置されない。これにより、第１ダミーチャネル構造物ＤＣＨ１は、コンタクトプラグＭＣＰが配置された上記一側の単位パッド領域には配置されず、コンタクトプラグＭＣＰが配置されていない上記他側の単位パッド領域にだけ配置されることができる。
図１１は例示的な実施形態による半導体装置の概略的な断面図である。
図１１を参照すると、半導体装置１００ｉは、メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを含むことができる。メモリセル領域ＣＥＬＬは周辺回路領域ＰＥＲＩの上端に配置されることができる。例示的な実施形態において、メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの下端に配置されることもできる。
メモリセル領域ＣＥＬＬは、図３ａ〜図４ｃを参照して上述したように、基板１０１、基板絶縁層１１０、ゲート電極１３０、チャネル構造物ＣＨ、ダミーチャネル構造物ＤＣＨ、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂ、及び下部分離領域ＧＳを含むことができる。メモリセル領域ＣＥＬＬは、図５ａ〜図１０ｂを参照して上述したような様々な実施形態による構造を有することができる。
周辺回路領域ＰＥＲＩは、基底基板２０１、基底基板２０１上に配置された回路素子２２０、回路コンタクトプラグ２７０、及び配線ライン２８０を含むことができる。
基底基板２０１は、Ｘ方向及びＹ方向に延長される上面を有することができる。基底基板２０１は、別の素子分離層が形成されて、活性領域が定義されることができる。上記活性領域の一部には、不純物を含むソース／ドレイン領域２０５が配置されることができる。基底基板２０１は、半導体材料、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族酸化物半導体を含むことができる。
回路素子２２０は、水平（ｐｌａｎａｒ）トランジスタを含むことができる。回路素子２２０はそれぞれ、回路ゲート絶縁層２２２、スペーサー層２２４、及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側面における基底基板２０１内には、ソース／ドレイン領域２０５が配置されることができる。
周辺領域絶縁層２９０が基底基板２０１上における回路素子２２０上に配置されることができる。回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を貫通して、ソース／ドレイン領域２０５に連結されることができる。回路コンタクトプラグ２７０を介して回路素子２２０に電気的信号が印加されることができる。図示されていない領域において、回路ゲート電極２２５にも回路コンタクトプラグ２７０が連結されることができる。配線ライン２８０は、回路コンタクトプラグ２７０と連結されることができ、複数の層に配置されることができる。メモリセル領域ＣＥＬＬのゲート電極１３０は、図示されていない領域において、周辺回路領域ＰＥＲＩを貫通する別の貫通領域、及び上記貫通領域内の貫通ビアを介して周辺回路領域ＰＥＲＩの回路素子２２０と連結されることができる。
半導体装置１００ｉは、周辺回路領域ＰＥＲＩが先に製造された後、メモリセル領域ＣＥＬＬの基板１０１がその上部に形成されて、メモリセル領域ＣＥＬＬが製造されることができる。基板１０１は、基底基板２０１と同一のサイズを有したり、又は基底基板２０１よりも小さく形成されることができる。
図１２ａ〜図１６ｂは例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図及び断面図である。図１２ａ〜図１６ｂのうち断面図には図４ａに対応する領域が示されている。
図１２ａ及び図１２ｂを参照すると、第２領域Ｂにおいて、基板１０１内に基板絶縁層１１０を形成することができる。
先ず、基板１０１の一部を異方性エッチングしてトレンチ領域を形成することができる。上記トレンチ領域は、アスペクト比により、下部に行くほど幅が狭くなることができる。例えば、各トレンチ領域の幅は、基板１０１の下面に近いほど狭くなることができ、基板１０１の上面に近いほど広くなることができる。次に、基板絶縁層１１０を形成するために、上記トレンチ領域を絶縁材料で充填した後、基板１０１の上面に沿って平坦化する工程を行うことができる。上記平坦化工程により、基板絶縁層１１０の上面は、基板１０１の上面と共面になることができる。
基板絶縁層１１０は、後続工程として、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂが位置するようになる領域を除いた基板１０１の第２領域Ｂに形成することができる。実施形態に応じて、図示されていない領域で基板１０１の活性領域を定義する素子分離層が形成される場合、基板絶縁層１１０は、上記素子分離層と同一の工程段階においてともに形成することもできる。
図１３ａ及び図１３ｂを参照すると、基板１０１上に犠牲層１８０と層間絶縁層１２０とを交互に積層し、犠牲層１８０がＸ方向において互いに異なる長さに延長されるように犠牲層１８０及び層間絶縁層１２０の一部を除去し、下部分離領域ＧＳ及び上部分離領域ＳＳを形成することができる。
犠牲層１８０は、後続工程を介して、ゲート電極１３０になる層であることができる。犠牲層１８０は、層間絶縁層１２０に対してエッチング選択性を有してエッチングされることができる材料で形成することができる。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物のうち少なくとも一つからなることができ、犠牲層１８０は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物から選択される層間絶縁層１２０とは異なる材料からなることができる。実施形態に応じて、層間絶縁層１２０の厚さは、全部同一でなくてもよい。例えば、最下部の層間絶縁層１２０は、相対的に薄く形成され、最上部の層間絶縁層１２０は、相対的に厚く形成されることができる。層間絶縁層１２０及び犠牲層１８０の厚さ及び構成する膜の数は、図示されたものから多様に変更されることができる。
第２領域Ｂにおける上部の犠牲層１８０が下部の犠牲層１８０よりも短く延長されるように、犠牲層１８０に対するフォトリソグラフィ工程及びエッチング工程を繰り返して行うことができる。これにより、犠牲層１８０は、階段状をなすことができる。実施形態に応じて、犠牲層１８０が上部の犠牲層１８０よりも長く延長されて露出する領域に犠牲層１８０をなす材料をさらに蒸着し、犠牲層１８０が端部において相対的に厚い厚さを有するように形成することができる。
下部分離領域ＧＳは、最下部の犠牲層１８０を形成した後、パターニング工程及び絶縁材料の蒸着工程を行うことで、下部絶縁層１７０を含むように形成することができる。下部絶縁層１７０は、犠牲層１８０に対してエッチング選択性を有する物質からなることができる。例示的な実施形態に応じて、下部分離領域ＧＳは、その領域における犠牲層１８０を除去した後、上部に層間絶縁層１２０を形成することにより、層間絶縁層１２０の材料の一部として形成することができる。この場合、上部の層間絶縁層１２０に対して別途に平坦化工程を行わなければ、図１３ｂに示すように、上部の層間絶縁層１２０は、陥没部ＤＰを有することができるようになる。上部の層間絶縁層１２０に対して別に平坦化工程を行う場合、陥没部ＤＰは形成されない。
ストリング分離領域ＳＳは、Ｘ方向に延長され、第１領域Ａから第２領域Ｂの一部まで延長されることができる。別のマスク層を用いてストリング分離領域ＳＳが形成される領域を露出させて、最上部から所定の数の犠牲層１８０及び層間絶縁層１２０を除去することができる。ストリング分離領域ＳＳは、図４ｂに示すように、ストリング選択ゲート電極１３０Ｓが形成される領域よりも下に延長されることができる。犠牲層１８０及び層間絶縁層１２０が除去された領域に絶縁材料を蒸着することで、上部絶縁層１０３を形成することができる。上部絶縁層１０３は、犠牲層１８０に対してエッチング選択性を有する物質からなることができ、例えば、層間絶縁層１２０と同一の物質からなることができる。
次に、犠牲層１８０及び層間絶縁層１２０の積層構造物の上部を覆うセル領域絶縁層１９０を形成することができる。
図１４ａ及び図１４ｂを参照すると、犠牲層１８０及び層間絶縁層１２０の積層構造物を貫通するチャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨを形成することができる。
チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨは、犠牲層１８０及び層間絶縁層１２０を異方性エッチングして形成することができ、孔の形で形成することができる。上記積層構造物の高さにより、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨの側壁は、基板１０１の上面と直交しない場合もある。チャネル構造物ＣＨは、基板１０１の第１領域Ａに形成され、ダミーチャネル構造物ＤＣＨは、第２領域Ｂに形成されることができる。ダミーチャネル構造物ＤＣＨは、基板絶縁層１１０の少なくとも一部を貫通するように形成されることができる。例示的な実施形態において、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨは、基板１０１の一部をリセスするように形成されることができる。但し、実施形態に応じて、ダミーチャネル構造物ＤＣＨは、基板絶縁層１１０を完全に貫通せずに、基板絶縁層１１０内にだけ延長されて、基板１０１と接触しない場合もある。
次に、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨ内に、エピタキシャル層１０５、ゲート誘電層１４５の少なくとも一部、チャネル層１４０、チャネル絶縁層１５０、及びチャネルパッド１５５を形成することができる。ダミーチャネル構造物ＤＣＨの他に、チャネル構造物ＣＨとともに第１領域Ａにダミーチャネル構造物がさらに配置される場合には、上記ダミーチャネル構造物も本段階でチャネル構造物ＣＨとともに形成することができる。
エピタキシャル層１０５は、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）工程を用いて形成することができる。エピタキシャル層１０５は、単一層又は複数の層からなることができる。エピタキシャル層１０５は、不純物がドープされているか、又はドープされていない多結晶シリコン、単結晶シリコン、多結晶ゲルマニウムあるいは単結晶ゲルマニウムを含むことができる。ダミーチャネル構造物ＤＣＨ内におけるエピタキシャル層１０５は、上端が基板絶縁層１１０内に位置し、側面の少なくとも一部が基板絶縁層１１０によって囲まれるように形成されることができる。これにより、ダミーチャネル構造物ＤＣＨ内におけるエピタキシャル層１０５は、犠牲層１８０から離隔されて位置することができる。
ゲート誘電層１４５は、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）又は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を用いて均一な厚さを有するように形成されることができる。本段階において、ゲート誘電層１４５は、全部又は一部が形成されることができ、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨに沿って基板１０１と垂直に延長される部分が形成されることができる。チャネル層１４０は、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨ内においてゲート誘電層１４５上に形成されることができる。チャネル絶縁層１５０は、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨを充填するように形成され、絶縁材料からなることができる。但し、実施形態に応じて、チャネル層１４０の間をチャネル絶縁層１５０ではなく導電性材料で充填することもできる。チャネルパッド１５５は、導電性材料からなることができ、例えば、多結晶シリコンからなることができる。
図１５ａ及び図１５ｂを参照すると、犠牲層１８０及び層間絶縁層１２０の積層構造物を貫通する開口部ＯＰを形成し、開口部ＯＰを介して犠牲層１８０を除去することができる。
先ず、開口部ＯＰは、フォトリソグラフィ工程を用いてマスク層を形成し、上記積層構造物を異方性エッチングすることによって形成することができる。開口部ＯＰの形成前に、下部構造物の保護のために、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨ上にセル領域絶縁層１９０をさらに形成することができる。開口部ＯＰは、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂに対応する位置にトレンチの形で形成することができる。したがって、開口部ＯＰは、Ｘ方向に沿って延長されるように形成され、一部は第１及び第２領域Ａ、Ｂ全体に沿って延長され、一部は第２領域Ｂにだけ延長されることができる。本段階に応じて、開口部ＯＰの下部では、基板１０１が露出することができる。
次に、犠牲層１８０は、例えば、ウェットエッチングを用いて、層間絶縁層１２０に対して選択的に除去することができる。それに応じて層間絶縁層１２０の間に複数の側面開口部が形成されることができ、上記側面開口部を介してチャネル構造物ＣＨのゲート誘電層１４５の一部側壁及び下部絶縁層１７０の側面が露出することができる。本段階において、犠牲層１８０が除去された後、層間絶縁層１２０の積層構造物は、その安定性が低下することがあるが、開口部ＯＰが離隔された領域及びダミーチャネル構造物ＤＣＨにより上記積層構造物がより安定的に支持されることができる。特に、第１ダミーチャネル構造物ＤＣＨ１は、下部分離領域ＧＳの外側に相対的に大きいサイズで配置され、層間絶縁層１２０の積層構造物に対する支持が強化されることができる。
図１６ａ及び図１６ｂを参照すると、犠牲層１８０が除去された領域に導電性材料を充填することで、ゲート電極１３０を形成することができる。
ゲート電極１３０は、金属、多結晶シリコン、又は金属シリサイド材料を含むことができる。開口部ＯＰは、ゲート電極１３０を形成するための材料の伝達パスを提供することができる。Ｘ方向において一直線上に離隔されて配置される開口部ＯＰの間には、ゲート電極１３０が分離されることなく連結されてゲート連結部が形成されることができる。ゲート電極１３０を形成した後、開口部ＯＰ内に蒸着されたゲート電極１３０をなす材料を、追加工程を介して除去することもできる。
次に、図３ａ及び図４ａをともに参照すると、開口部ＯＰに分離層１０７を形成することができる。
分離層１０７は、絶縁材料を含むことができ、実施形態に応じて、絶縁材料の他に、導電性材料をさらに含むこともできる。これにより、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂが形成されることができ、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは同一の工程段階で形成されて互いに同一の構造を有することができる。
その後、チャネル構造物ＣＨ上にコンタクトプラグ及びビットラインのような上部配線構造物をさらに形成することができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
ＣＨ チャネル構造物
ＤＣＨ ダミーチャネル構造物
ＤＰ 陥没部
ＧＳ 下部分離領域
ＭＣ コンタクトプラグ
ＭＳ１ 第１分離領域
ＭＳ２ａ、ＭＳ２ｂ 第２分離領域
ＳＳ 上部分離領域
１０１ 基板
１０３ 上部絶縁層
１０５ エピタキシャル層
１０７ 分離層
１１０ 基板絶縁層
１２０ 層間絶縁層
１３０ ゲート電極
１４０ チャネル層
１４５ ゲート誘電層
１５０ チャネル絶縁層
１５５ チャネルパッド
１７０ 下部絶縁層
１８０ 犠牲層
１９０ セル領域絶縁層

Claims (20)

  1. 第１及び第２領域を有する基板と、
    前記第１領域において前記基板の上面に垂直な第１方向に沿って互いに離隔されて積層され、前記第２領域において前記第１方向に垂直な第２方向に沿って互いに異なる長さに延長され、前記基板上から順に積層される少なくとも一つの接地選択ゲート電極、メモリセルゲート電極、及び少なくとも一つのストリング選択ゲート電極を含むゲート電極と、
    前記第１及び第２領域において前記ゲート電極を貫通し、前記第２方向に延長され、前記第１及び第２方向に垂直な第３方向に沿って互いに離隔されて配置される第１分離領域と、
    前記第１分離領域の間で前記ゲート電極を貫通し、前記第２方向に延長され、前記第２領域において前記第２方向に沿って互いに離隔されて配置される第２分離領域と、
    前記第２分離領域の間で前記少なくとも一つの接地選択ゲート電極を貫通し、前記第２分離領域とともに前記少なくとも一つの接地選択ゲート電極を分離する下部分離領域と、
    前記第２領域において前記第１分離領域と前記第２分離領域の間の前記基板内に配置される基板絶縁層と、
    前記第１領域において前記ゲート電極を貫通し、前記基板上に垂直に延長されるチャネル構造物と、
    前記下部分離領域の前記第３方向に沿った外側において前記ゲート電極及び前記基板絶縁層を貫通し、前記基板上に垂直に延長される第１ダミーチャネル構造物と、を含む、半導体装置。
  2. 前記第１ダミーチャネル構造物は、前記第２方向に沿って第１幅を有し、前記第３方向に沿って前記第１幅よりも大きい第２幅を有する、請求項１に記載の半導体装置。
  3. 前記チャネル構造物は、第１最大幅を有し、前記第１最大幅は、前記第１ダミーチャネル構造物の前記第２幅よりも小さい、請求項２に記載の半導体装置。
  4. 前記第１最大幅は５０ｎｍ〜１５０ｎｍの範囲であり、前記第２幅は１２０ｎｍ〜２２０ｎｍの範囲である、請求項３に記載の半導体装置。
  5. 前記基板絶縁層は、平面上において前記下部分離領域と重ならないように、前記下部分離領域と前記第１分離領域との間、及び前記第２分離領域と前記第１分離領域との間に配置される、請求項１に記載の半導体装置。
  6. 前記第２領域において前記ゲート電極及び前記基板絶縁層を貫通して列と行をなしながら配置される第２ダミーチャネル構造物をさらに含み、
    前記第１ダミーチャネル構造物は、前記第２方向に沿って隣接する前記第２ダミーチャネル構造物の間に配置される、請求項１に記載の半導体装置。
  7. 前記第２ダミーチャネル構造物は、前記第１ダミーチャネル構造物と異なるサイズ又は異なる形状を有する、請求項６に記載の半導体装置。
  8. 前記第１ダミーチャネル構造物は、４つの前記第２ダミーチャネル構造物によって囲まれるように配置される、請求項６に記載の半導体装置。
  9. 前記第２ダミーチャネル構造物は、前記ゲート電極の端部に沿って配置される、請求項６に記載の半導体装置。
  10. 前記第１分離領域と前記第２分離領域との間で前記ゲート電極を貫通し、前記第２方向に延長され、前記第２領域において前記第２方向に沿って離隔領域を間に挟んで互いに離隔されて配置される第３分離領域をさらに含む、請求項１に記載の半導体装置。
  11. 前記離隔領域のうち前記第１領域に最も近い第１離隔領域の下部において、前記基板には前記基板絶縁層が配置され、
    前記第１離隔領域において前記ゲート電極及び前記基板絶縁層を貫通して前記基板上に垂直に延長される第３ダミーチャネル構造物をさらに含む、請求項１０に記載の半導体装置。
  12. 前記第３ダミーチャネル構造物は、前記第１ダミーチャネル構造物よりも小さい最大直径を有する、請求項１１に記載の半導体装置。
  13. 前記基板絶縁層は、前記第１離隔領域以外の前記離隔領域と重ならないように離隔されて配置される、請求項１１に記載の半導体装置。
  14. 前記ゲート電極は、前記第２方向に沿って下部の前記ゲート電極が上部の前記ゲート電極よりも長く延長されてパッド領域を提供し、
    前記パッド領域において前記ゲート電極と連結されるコンタクトプラグをさらに含む、請求項１に記載の半導体装置。
  15. 前記第３方向に沿った前記下部分離領域の第１側に前記第１ダミーチャネル構造物が配置され、前記第３方向に沿った前記下部分離領域の第２側に前記コンタクトプラグのうちの１つが配置される、請求項１４に記載の半導体装置。
  16. 導電領域及び絶縁領域を有する基板と、
    前記基板の上面に垂直な第１方向に沿って互いに離隔されて積層され、前記第１方向に垂直な第２方向に沿って延長されるサブゲート電極、及び同一の高さに配置される前記サブゲート電極を互いに連結するゲート連結部を含むゲート電極と、
    前記基板の導電領域上において前記ゲート電極を貫通して延長されるチャネル構造物と、
    前記基板の絶縁領域において前記ゲート電極を貫通して延長され、前記第１及び第２方向に垂直な第３方向において前記ゲート連結部の少なくとも一側に隣接して配置される第１ダミーチャネル構造物と、を含む、半導体装置。
  17. 前記第１方向に沿って、前記チャネル構造物は第１高さを有し、前記第１ダミーチャネル構造物は前記第１高さよりも大きい第２高さを有する、請求項１６に記載の半導体装置。
  18. 第１及び第２領域を有する基板と、
    前記第１領域において前記基板の上面に垂直な第１方向に沿って互いに離隔されて積層され、前記第２領域において前記第１方向に垂直な第２方向に沿って互いに異なる長さに延長されてパッド領域を提供するゲート電極と、
    前記第１及び第２領域において前記ゲート電極を貫通し、前記第２方向に延長され、前記第２領域において前記第２方向に沿って互いに離隔されて配置される貫通分離領域と、
    前記貫通分離領域の間で最下部の前記ゲート電極を含む少なくとも一つの前記ゲート電極を貫通する下部分離領域と、
    前記第２領域において前記基板の一部内に配置される基板絶縁層と、
    前記第１領域において前記ゲート電極を貫通し、前記基板上に垂直に延長されるチャネル構造物と、
    前記第２領域において前記ゲート電極と前記基板絶縁層の少なくとも一部を貫通し、前記基板上に垂直に延長され、前記下部分離領域の周囲において前記下部分離領域に隣接して配置される第１ダミーチャネル構造物、及び前記ゲート電極の前記パッド領域に規則的に配置される第２ダミーチャネル構造物を含むダミーチャネル構造物と、を含む、半導体装置。
  19. 前記第１ダミーチャネル構造物は、前記第１及び第２方向に垂直な第３方向に沿った前記下部分離領域の両側にそれぞれ配置される、請求項１８に記載の半導体装置。
  20. 前記チャネル構造物及び前記ダミーチャネル構造物はそれぞれ下部に配置されるエピタキシャル層を含み、
    前記チャネル構造物の前記エピタキシャル層は第１厚さを有し、前記ダミーチャネル構造物の前記エピタキシャル層は前記第１厚さよりも薄い第２厚さを有する、請求項１８に記載の半導体装置。
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