KR102366971B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들 및 제1 기판 상에서 수직하게 연장되는 콘택 플러그를 포함하는 주변 회로 영역, 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역, 및 콘택 플러그의 상부에서 제2 기판을 관통하며, 콘택 플러그의 상면을 덮는 관통 절연 영역을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전자 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 전자 장치 내의 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치를 이루는 패턴들이 소형화되고 있으며, 이에 따라 제조 공정에서의 불량 발생 방지가 중요해지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치 및 이러한 반도체 장치의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들 및 상기 제1 기판 상에서 수직하게 연장되는 콘택 플러그를 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 콘택 플러그의 상부에서 상기 제2 기판을 관통하며, 상기 콘택 플러그의 상면을 덮는 관통 절연 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 제공되며, 상기 제1 기판에 수직하게 연장되는 콘택 플러그를 포함하는 제1 영역, 상기 제1 기판에 수직하게 배치되는 제2 기판 상에 제공되며, 상기 제2 기판 상에 수직하게 연장되는 채널들을 포함하는 제2 영역, 및 상기 콘택 플러그 상에 배치되어, 상기 콘택 플러그를 상기 제2 기판과 전기적으로 분리하는 관통 절연 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 제1 기판 상에 주변 회로를 이루는 회로 소자들을 형성하는 단계, 상기 제1 기판 상에 수직하게 연장되는 적어도 하나의 콘택 플러그를 형성하는 단계, 상기 콘택 플러그와 연결되는 제2 기판을 형성하는 단계, 상기 제2 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하는 단계, 상기 희생층들 및 상기 층간 절연층들을 관통하는 채널들을 형성하는 단계, 상기 제2 기판을 관통하여 상기 콘택 플러그와 연결되는 관통 절연 영역을 형성하는 단계, 및 상기 희생층들을 제거하고 상기 희생층들이 제거된 영역에 게이트 전극들을 형성하는 단계를 포함할 수 있다.
메모리 셀 영역이 제공된 기판을 관통하는 관통 절연 영역을 배치함으로써, 신뢰성이 향상된 반도체 장치 및 이러한 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2는 도 1의 'A' 영역에 대한 확대도이다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6a 및 도 6b은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 7 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 도 1의 'A' 영역에 대한 확대도이다.
도 1을 참조하면, 반도체 장치(1000)는 제1 기판(101) 및 제1 기판(101)의 상부에 배치되는 제2 기판(201)을 포함할 수 있다. 제1 기판(101) 상에는 제1 영역인 주변 회로 영역(PERI)이 제공되고, 제2 기판(201) 상에는 제2 영역인 메모리 셀 영역(CELL)이 제공될 수 있다.
주변 회로 영역(PERI)은 제1 기판(101), 제1 기판(101) 상에 배치되는 회로 소자들(120), 회로 소자들(120)을 덮는 주변 영역 절연층(190), 제1 기판(101)으로부터 상부의 제2 기판(201)을 향해 연장되는 콘택 플러그들(150) 및 하부 배선 구조물들(LW)을 포함할 수 있다.
제1 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제1 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 제1 기판(101)은 불순물을 포함하는 웰 영역들 및 소자 분리 영역들을 포함할 수 있다.
회로 소자들(120)은 회로 게이트 유전층(122), 회로 게이트 전극층(125) 및 스페이서층(124)을 포함할 수 있다. 회로 게이트 전극층(125)의 양 측에서 제1 기판(101) 내에는 불순물 영역(105)이 배치될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물을 포함할 수 있으며, 회로 게이트 전극층(125)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 스페이서층(124)은 회로 게이트 유전층(122)과 회로 게이트 전극층(125)의 양 측벽에 배치될 수 있으며, 예를 들어, 실리콘 질화물로 이루어질 수 있다.
주변 영역 절연층(190)은 제1 기판(101) 및 제1 기판(101) 상의 회로 소자들(120)을 덮고, 제1 기판(101)과 제2 기판(201)의 사이에 배치될 수 있다. 주변 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
콘택 플러그들(150)은 제1 기판(101)으로부터 제2 기판(201)을 향하여 주변 영역 절연층(190)을 관통하며 수직하게 연장될 수 있다. 콘택 플러그들(150)은 제1 기판(101)의 일부 영역에 국부적으로 배치될 수 있으며, 열과 행을 이루어 배치될 수 있다. 다만, 콘택 플러그들(150)의 개수는 도시된 것에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들어, 예시적인 실시예들에서, 콘택 플러그(150)는 한 개만 배치될 수도 있다. 콘택 플러그들(150)은 예를 들어, 도핑된 다결정 실리콘 또는 금속으로 이루어질 수 있다.
하부 배선 구조물들(LW)은 주변 회로 영역(PERI) 내의 회로 소자들(120)을 메모리 셀 영역(CELL)과 전기적으로 연결시키도록 배치될 수 있다. 하부 배선 구조물들(LW)은 제1 기판(101)으로부터 순차적으로 적층되는 제1 하부 콘택(LC1), 제1 하부 배선 라인(LM0), 제2 하부 콘택(LC2), 제2 하부 배선 라인(LM1), 제3 하부 콘택(LC3) 및 제3 하부 배선 라인(LM2)을 포함할 수 있다. 하부 배선 구조물들(LW)을 이루는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 하부 배선 구조물들(LW)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
메모리 셀 영역(CELL)은 제2 기판(201), 제2 기판(201)의 상면에 수직하게 서로 이격되어 적층되는 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 채널들(CH), 게이트 전극들(230)을 덮는 제1 및 제2 셀 영역 절연층(292, 294) 및 상부 배선 구조물들(HW)을 포함할 수 있다. 각각의 채널들(CH)을 따라 메모리 셀들이 수직으로 배열되어 하나의 메모리 셀 스트링이 형성될 수 있다.
제2 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(201)은 제1 기판(101)과 동일한 크기를 갖거나, 제1 기판(101)보다 작은 크기로 배치될 수 있다. 제2 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체를 포함할 수 있다. 예를 들어, 제2 기판(201)은 다결정 실리콘층으로 제공될 수 있으나, 이에 한정되지는 않으며, 예를 들어 에피택셜층으로 제공될 수도 있다. 제2 기판(201)은 불순물을 포함하는 적어도 하나의 웰 영역을 포함할 수 있다. 예를 들어, 제2 기판(201)은 전체가 하나의 p-웰 영역을 이룰 수 있다. 이 경우, 콘택 플러그들(150)에 의해 연결되는 제1 기판(101)의 영역도 p-웰 영역일 수 있다. 즉, 으나, 콘택 플러그들(150)에 의해 연결되는 제1 기판(101)의 영역과 제2 기판(201)의 영역은 동일한 도전형의 불순물을 포함하는 영역일 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(230)은 제2 기판(201) 상에 수직하게 서로 이격되어 적층되며, 적어도 일 방향, 예를 들어 x 방향을 따라 서로 다른 길이로 연장될 수 있다. 게이트 전극들(230) 각각은 반도체 장치(1000)의 접지 선택 트랜지스터, 복수의 메모리 셀 및 스트링 선택 트랜지스터의 게이트를 이룰 수 있다. 반도체 장치(1000)의 용량에 따라서 게이트 전극들(230)의 개수는 다양하게 변경될 수 있다. 게이트 전극들(230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)은 확산 방지막을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 제2 기판(201)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널들(CH)은 제2 기판(201) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 x-y 평면 상에서 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널들(CH) 내에는 채널 영역(240)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(240)은 내부의 채널 절연층(250)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(250)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(240)은 하부에서 에피택셜층(210)과 연결될 수 있다. 채널 영역(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 채널 영역(240)은 채널 패드(255)에 의해 상부 배선 구조물들(HW)과 연결될 수 있다.
채널들(CH)에서 채널 영역(240)의 상부에는 채널 패드들(255)이 배치될 수 있다. 채널 패드들(255)은 채널 절연층(250)의 상면을 덮고 채널 영역(240)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(245)은 게이트 전극들(230)과 채널 영역(240)의 사이에 배치될 수 있다. 게이트 유전층(245)은 채널 영역(240)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(245)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(210)은 채널들(CH)의 하단에서 제2 기판(201) 상에 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(210)은 제2 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(210)의 상부면의 높이는 최하부의 게이트 전극(230)의 상면보다 높고 다음 게이트 전극(230)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(210)은 생략될 수도 있으며, 이 경우, 채널 영역(240)은 제2 기판(201)과 직접 연결될 수 있다.
제1 및 제2 셀 영역 절연층(292, 294)은 제2 기판(201), 제2 기판(201) 상의 게이트 전극들(230) 및 주변 영역 절연층(190)을 덮도록 배치될 수 있다. 제1 및 제2 셀 영역 절연층(292, 294)은 절연성 물질로 이루어질 수 있다.
상부 배선 구조물들(HW)은 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)의 회로 소자들(120)을 전기적으로 연결시키도록 배치될 수 있다. 예를 들어, 상부 배선 구조물들(HW)은 메모리 셀 영역(CELL)의 채널 영역들(240)과 주변 회로 영역(PERI)의 회로 소자들(120)을 연결시키도록 배치될 수 있다. 상부 배선 구조물들(HW)은 제2 기판(101)으로부터 순차적으로 적층되는 제1 상부 콘택(HC1), 비아 콘택(VC), 제1 상부 배선 라인(HM0), 제2 상부 콘택(HC2), 제2 상부 배선 라인(HM1), 제3 상부 콘택(HC3) 및 제3 상부 배선 라인(HM2)을 포함할 수 있다. 제1 상부 배선 라인(HM0)은 반도체 장치(1000)의 비트 라인에 해당하거나, 상기 비트 라인과 연결되는 배선 구조물일 수 있다. 상부 배선 구조물들(HW)을 이루는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 배선 구조물들(HW)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
반도체 장치(1000)는 제2 기판(201)을 관통하도록 배치되는 관통 절연 영역(260) 및 배선 영역(265)을 더 포함할 수 있다.
관통 절연 영역(260) 및 배선 영역(265)은 게이트 전극들(230)의 상부로부터 게이트 전극들(230), 층간 절연층들(220) 및 제2 기판(201)을 관통하여 주변 영역 절연층(190)의 상부 일부까지 연장될 수 있다. 관통 절연 영역(260) 및 배선 영역(265)은 동일 식각 공정에 의해 형성되어, 동일한 깊이를 가질 수 있다.
배선 영역(265)은 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 배선 영역(265)은 채널들(CH)이 배치되는 영역에서 채널들(CH) 사이의 적어도 일 영역에 배치될 수 있다. 배선 영역(265)은 절연성 물질을 포함하며, 내부에 상부 배선 구조물들(HW)의 적어도 일부가 배치될 수 있다. 예를 들어, 상부 배선 구조물들(HW) 중에서 메모리 셀 영역(CELL)의 상기 비트 라인과 연결되는 배선 구조물이 배선 영역(265) 내로 연장될 수 있다. 도 1에서는 배선 영역(265)이 제1 하부 콘택(HC1)을 포함하는 것으로 도시되었으나 이에 한정되지는 않는다.
관통 절연 영역(260)은 게이트 전극들(230)의 가장자리 영역, 즉 중심 영역보다 외측의 영역에서 게이트 전극들(230)을 관통하여 콘택 플러그들(150)과 연결되도록 배치될 수 있다. 관통 절연 영역(260)은 메모리 셀 영역(CELL) 내에서 배선 영역(265)의 외측에 위치할 수 있다. 예를 들어, 도 1에 도시된 것과 같이, 관통 절연 영역(260)은 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역에 배치될 수 있다. 관통 절연 영역(260)은 절연성 물질로 전체가 매립된 구조를 가질 수 있으며, 이에 의해 제2 기판(201)과 콘택 플러그들(150)을 전기적으로 분리시킬 수 있다. 관통 절연 영역(260)은 복수 개의 절연층들로 이루어질 수도 있다. 예시적인 실시예들에서, 관통 절연 영역(260)은 콘택 플러그들(150)의 상부에 배치되면서도 콘택 플러그들(150)이 배치되지 않은 영역으로 더 연장되어 배치될 수 있다. 예를 들어, 관통 절연 영역(260)은 x 방향으로 더 넓게 형성되어 제2 기판(201)의 우측 단부를 포함하는 영역 이상으로 연장될 수도 있다.
관통 절연 영역(260)은 하부를 향할수록 폭이 좁아지는 형상을 가질 수 있다. 예를 들어, 관통 절연 영역(260)의 하면은 상면보다 좁을 수 있으며, 관통 절연 영역(260)의 상부에서의 제1 폭(W1)은 하부에서의 제2 폭(W2)보다 클 수 있다. 상기 제1 폭(W1)은 배선 영역(265)의 상부에서의 제3 폭(W3)과 동일할 수 있다. 또한, 관통 절연 영역(260)의 높이는 채널들(CH)보다 높을 수 있다. 다만, 관통 절연 영역(260)의 형상 및 관통 절연 영역(260)과 배선 영역(265)의 상대적인 크기는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
도 2를 참조하면, 관통 절연 영역(260)은 주변 영역 절연층(190)의 일부를 관통하며 제2 기판(201)의 하부로 연장될 수 있다. 관통 절연 영역(260)의 하면은 제2 기판(201)의 하면으로부터 제1 길이(D1)만큼 낮은 레벨에 위치할 수 있다. 콘택 플러그들(150)은 제1 기판(101)과 제2 기판(201)을 연결하도록 배치되었다가, 관통 절연 영역(260)에 의해 상부가 상기 제1 길이(D1)만큼 제거될 수 있다. 상기 제1 길이(D1)는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 상기 제1 길이(D1)는 수 옹스트롬(angstrom)에서 수백 나노미터의 범위를 가질 수 있다. 관통 절연 영역(260)은 콘택 플러그들(150)의 상면(150U) 전체를 덮도록 배치될 수 있다. 또한, 관통 절연 영역(260)의 내부 측면 중 일부는 제2 기판(201)의 내부 측면(201L)과 접촉되도록 배치될 수 있다. 따라서, 관통 절연 영역(260)에 의해 콘택 플러그들(150) 및 제2 기판(201)이 서로 물리적 및 전기적으로 연결되지 않고 분리될 수 있다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3을 참조하면, 반도체 장치(1000a)는 제1 기판(101a) 및 제1 기판(101a)의 상부에 배치되는 제2 기판(201a)을 포함할 수 있다. 본 실시예의 반도체 장치(1000a)는 도 1의 실시예에서와 달리, 제2 기판(201a)이 복수의 영역들을 포함할 수 있다.
제2 기판(201a)은 서로 다른 불순물 농도를 갖는 제1 영역(203) 및 제2 영역(205)을 포함할 수 있다. 예를 들어, 제1 영역(203)은 고농도의 불순물을 포함하고, 제2 영역(205)은 저농도의 불순물을 포함할 수 있다. 이 경우, 제1 영역(203)을 통해 제2 영역(205)에 전기적 신호가 인가될 수 있다. 다만, 제2 기판(201a)의 구조는 이에 한정되지 않으며, 예를 들어, 제1 영역(203) 및 제2 영역(205)은 서로 다른 도전형의 불순물을 포함할 수도 있으며, 수직으로 적층되는 두 개 이상의 웰 영역들을 포함할 수도 있다. 관통 절연 영역(260)은 제1 영역(203) 및 제2 영역(205)을 모두 관통할 수 있으며, 예시적인 실시예들에서, 제1 영역(203)만을 관통하도록 배치될 수도 있다.
본 실시예에서, 제1 기판(101a)도 상면으로부터 소정 깊이를 갖는 웰 영역(103)을 포함할 수 있다. 웰 영역(103)은 제1 기판(101a)과 동일하거나 다른 도전형의 불순물을 포함하는 영역일 수 있다. 예를 들어, 제1 기판(101a)이 p-형 불순물을 포함하는 경우, 웰 영역(103)은 n-형 불순물을 포함할 수 있다. 또는, 웰 영역(103)도 제1 기판(101a)과 동일하게 p-형 불순물을 포함할 수 있으며, 이 경우 웰 영역(103)을 둘러싸며 n-형 불순물을 포함하는 웰 영역이 더 배치될 수 있다. 도시되지 않은 영역에서, 제1 기판(101a)은 웰 영역(103) 이외에, 웰 영역(103)과 다른 도전형의 불순물을 포함하며 제1 기판(101a)의 상면으로부터 소정 깊이로 배치되는 웰 영역들을 더 포함할 수 있다. 예시적인 실시예들에서, 제1 기판(101a) 내의 웰 영역의 구조는 다양하게 변경될 수 있다.
도 4를 참조하면, 반도체 장치(1000b)에서 관통 절연 영역(260a)은 도 1의 실시예에서와 달리, 채널들(CH)의 사이에 배치될 수 있다. 즉, 관통 절연 영역(260a)은 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역이 아니라, 게이트 전극들(230)의 중심 영역에 가까운 영역에 배치될 수 있다. 관통 절연 영역(260a)은 하부 플러그들(150)의 상부에서 제2 기판(201)을 관통하도록 배치될 수 있다.
관통 절연 영역(260a)의 상부에서 상부 배선 구조물들(HW)은 적어도 일부가 생략될 수 있으며, 예를 들어, 비아 콘택(VC)이 생략될 수 있다. 관통 절연 영역(260a)에 인접하게 배치되는 채널들(CH) 중 일부는 더미 채널들일 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 관통 절연 영역(260a)의 배치는 이와 같이 하부의 콘택 플러그들(150)의 위치에 따라 변경될 수 있다.
도 5를 참조하면, 반도체 장치(1000c)에서 관통 절연 영역(260b)은 도 1 및 도 4의 실시예에서와 달리, 게이트 전극들(230) 외측에 위치하는 제2 기판(201)의 가장자리 영역에 배치될 수 있다. 따라서, 관통 절연 영역(260b)은 게이트 전극들(230)을 관통하지 않고, 제2 기판(201)을 관통하도록 배치될 수 있다.
또한, 관통 절연 영역(260b)은 배선 영역(265)에 비하여 상대적으로 낮은 높이를 가질 수 있다. 배선 영역(265)은 제1 높이(H1)를 갖고, 관통 절연 영역(260b)은 상기 제1 높이(H1)보다 작은 제2 높이(H2)를 가질 수 있다. 예시적인 실시예에서, 상기 제2 높이(H2)가 최소 값을 갖는 경우, 관통 절연 영역(260b)의 상면은 제2 기판(201)의 상면보다 낮은 레벨에 위치할 수도 있다. 이와 같이, 관통 절연 영역들(260b)이 배선 영역(265)보다 작은 높이를 갖는 특징은 상술한 다른 실시예들에도 적용가능할 것이다. 본 실시예에서, 관통 절연 영역(260b)은 제1 셀 영역 절연층(292)을 완전히 관통하지 않을 수 있으나, 이에 한정되는 것은 아니며, 도 1 및 도 4와 같이 제1 셀 영역 절연층(292)을 완전히 관통하거나 다양한 높이로 관통하도록 배치될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 6a를 참조하면, 반도체 장치(1000d)의 제2 기판(201)은 제1 영역(I) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(I)은 메모리 셀들이 채널들(CH)을 따라 배치되는 셀 영역일 수 있으며, 제2 영역(Ⅱ)은 게이트 전극들(230)이 서로 다른 길이로 연장되어 상부의 배선 구조들과 연결되는 콘택 영역일 수 있다. 제2 영역(Ⅱ) 중에 제1 영역(I)과 인접한 영역에는 더미 채널들(DCH)이 채널들(CH)과 동일한 패턴으로 배치될 수 있다. 반도체 장치(1000d)는 게이트 전극들(230)을 분할하며 x 방향으로 가로지르는 분리 영역들(SR)을 더 포함할 수 있다. 분리 영역(SR)은 메모리 셀들을 구동하기 위한 공통 소스 라인을 포함할 수 있다.
배선 영역(265)은 제1 영역(I)에 배치될 수 있으며, 관통 절연 영역(260)은 제2 영역(Ⅱ)에 배치될 수 있다. 배선 영역(265)은 예를 들어, 제1 영역(I)에서 인접하는 분리 영역들(SR)의 사이에 배치될 수 있다. 제1 영역(I)에서도 배선 영역(265)과 접하거나 배선 영역(265)에 인접하게 배치된 채널들(CH)은 더미 채널에 해당할 수 있다. 관통 절연 영역(260)은 예를 들어, 제2 영역(Ⅱ)에서 인접하는 분리 영역들(SR)의 사이에 배치될 수 있다. 관통 절연 영역(260)은 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역 내에 배치되는 것으로 도시하였으나 이에 한정되지 않으며, 예를 들어 더미 채널들(DCH)의 일부 사이에 배치될 수도 있다. 배선 영역(265) 및 관통 절연 영역(260)은 반도체 장치(1000d) 내에서 하나 또는 복수 개로 배치될 수 있으며, 복수 개로 배치되는 경우, 일정 간격으로 이격되어 배치될 수 있다. 도 6a에서 배선 영역(265) 및 관통 절연 영역(260)의 모양 및 크기는 예시적인 것으로, 실시예들에서 다양하게 변경될 수 있다.
도 6b를 참조하면, 반도체 장치(1000e)의 관통 절연 영역(260)은 도 6a의 실시예에서와 달리, 게이트 전극들(230)의 y 방향을 따른 가장자리 영역인 제2 영역(Ⅱ)에 배치될 수 있다. 즉, 관통 절연 영역(260)은 분리 영역들(SR)의 y 방향을 따른 적어도 일 측에 배치될 수 있다.
도 7 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 7 내지 도 17에서는, 도 1에 도시된 영역에 대응되는 영역들이 도시된다.
도 7을 참조하면, 제1 기판(101) 상에 회로 소자들(120) 및 하부 배선 구조물들(LW)을 형성할 수 있다.
먼저, 회로 게이트 유전층(122)과 회로 게이트 전극층(125)이 제1 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극층(125)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극층(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극층(125)의 양 측벽에 스페이서층(124) 및 불순물 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 불순물 영역들(105)을 형성할 수 있다.
하부 배선 구조물들(LW) 중 제1 하부 콘택(LC1), 제2 하부 콘택(LC2) 및 제3 하부 콘택(LC3)은 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 제1 하부 배선 라인(LM0), 제2 하부 배선 라인(LM1) 및 제3 하부 배선 라인(LM2)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(190)은 하부 배선 구조물들(LW)을 형성하는 각 단계들에서 일부가 형성되고 제3 하부 배선 라인(LM2)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 하부 배선 구조물들(LW)을 덮도록 형성될 수 있다.
도 8을 참조하면, 주변 영역 절연층(190)의 일부를 제거하여 제1 콘택 플러그 홀들(PH1)을 형성할 수 있다.
콘택 플러그들(150)(도 1 참조)이 형성될 영역에서, 제1 기판(101)이 노출되도록 별도의 마스크층을 이용하여 식각 공정을 수행함으로써, 주변 영역 절연층(190)을 관통하는 제1 콘택 플러그 홀들(PH1)을 형성할 수 있다.
도 9를 참조하면, 제1 콘택 플러그 홀들(PH1)을 매립하여 콘택 플러그들(150)을 형성하고, 주변 영역 절연층(190) 및 콘택 플러그들(150)의 상부에 제2 기판(201)을 형성할 수 있다.
콘택 플러그들(150)은 제1 콘택 플러그 홀들(PH1) 내에 반도체 물질 또는 도전성 물질을 증착함으로써 형성할 수 있다. 콘택 플러그들(150)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, 불순물을 포함할 수 있다.
제2 기판(201)은 주변 영역 절연층(190) 상에 형성될 수 있다. 제2 기판(201)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(201)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 제2 기판(201)은 제1 기판(101)보다 작게 형성될 수 있으나, 이에 한정되지는 않는다.
도 10을 참조하면, 제2 기판(201) 상에 희생층들(280) 및 층간 절연층들(220)을 교대로 적층하고, 희생층들(280)이 x 방향에서 서로 다른 길이로 연장되도록 희생층들(280) 및 층간 절연층들(220)의 일부를 제거할 수 있다.
희생층들(280)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층일 수 있다. 희생층들(280)은 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(280)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
다음으로, 상부의 희생층들(280)이 하부의 희생층들(280)보다 짧게 연장되도록, 희생층들(280)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(280)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생층들(280)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다. 다음으로, 희생층들(280)과 층간 절연층들(220)의 적층 구조물 상부를 덮는 제1 셀 영역 절연층(292)을 형성할 수 있다.
도 11을 참조하면, 희생층들(280) 및 층간 절연층들(220)의 적층 구조물을 관통하는 채널홀들(CHH)을 형성할 수 있다.
채널홀들(CHH)을 형성하기 위해서, 먼저 제1 셀 영역 절연층(292) 상에 하드 마스크층들, 비정질 탄소층(amorphous carbon layer, ACL) 및 포토 레지스트층 등을 포함하는 마스크층(270)을 형성할 수 있다. 마스크층(270)은 제1 셀 영역 절연층(292)의 상면 및 측면을 덮고, 제1 기판(101) 상으로 연장될 수 있다.
채널홀들(CHH)은 홀 형태를 가질 수 있으며, 이방성 식각 공정에 의해 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 제2 기판(201)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널홀들(CHH)은 제2 기판(201)의 일부를 리세스하도록 형성될 수 있다.
채널홀들(CHH)의 형성 시 플라즈마 건식 식각 공정을 이용하는 경우, 채널홀들(CHH) 내에 발생한 이온들에 의해 채널홀들(CHH)의 상하부에 전위차가 발생할 수 있다. 하지만, 실시예들에서, 제2 기판(201)이 제1 기판(101)과 콘택 플러그들(150)에 의해 연결되어 있어 양이온이 제1 기판(101)으로 흐를 수 있고, 마스크층(270)을 통해 음이온이 제1 기판(101)으로 흐를 수 있어 상기 전위차에 의한 아킹(arcing) 불량을 예방할 수 있다.
도 12를 참조하면, 채널홀들(CHH) 내에 에피택셜층(210), 채널 영역(240), 게이트 유전층(245), 채널 절연층(250) 및 채널 패드들(255)을 형성하여 채널들(CH)을 형성할 수 있다.
에피택셜층(210)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(210)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(210)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(245)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 게이트 유전층(245) 중에서도 채널 영역(240)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 채널 영역(240)은 채널들(CH) 내에서 게이트 유전층(245) 상에 형성될 수 있다. 채널 절연층(250)은 채널들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(250)이 아닌 도전성 물질로 채널 영역(240) 사이를 매립할 수도 있다. 채널 패드들(255)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 13을 참조하면, 희생층들(280) 및 층간 절연층들(220)의 적층 구조물을 관통하는 제1 및 제2 개구부들(OP1, OP2)을 형성할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 각각 도 1의 배선 영역(265) 및 관통 절연 영역(260)에 대응되는 영역에 형성될 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 도 11을 참조하여 상술한 채널홀들(CHH)의 형성 공정에서와 유사하게 마스크층(270)과 같은 층을 형성하고 이를 이용하여 식각 공정을 수행함으로써 형성될 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 동일한 식각 공정을 통해 동시에 형성될 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 개구부들(OP1, OP2)은 동일한 깊이로 형성될 수 있다. 제2 개구부(OP2)는 제2 기판(201)을 완전히 관통하여 하부의 콘택 플러그들(150)이 노출되도록 형성될 수 있다. 본 공정에서, 제2 개구부들(OP1)의 형성 시, 콘택 플러그들(150)의 상부 일부가 제거될 수 있다.
도 14를 참조하면, 제1 및 제2 개구부들(OP1, OP2)을 절연성 물질로 매립하여 매립 영역(265) 및 관통 절연 영역(260)을 형성할 수 있다.
상기 절연성 물질은 CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정으로 형성될 수 있다. 매립 영역(265)은 후속 공정을 통해 내부에 배선 구조물이 더 형성되어, 최종적으로 관통 절연 영역(260)과 다른 구조를 가지게될 수 있다. 관통 절연 영역(260)은 절연 물질로만 전체가 매립된 구조를 가질 수 있다.
콘택 플러그들(150)과 제2 기판(201) 사이의 연결을 끊고, 관통 절연 영역(260)을 형성함으로써, 제2 기판(201)은 플로팅(floating) 상태가 될 수 있다.
도 15를 참조하면, 분리 영역(SR)(도 5 및 도 6 참조)을 형성하고, 이를 이용하여 희생층들(280)을 제거할 수 있다.
희생층들(280) 및 층간 절연층들(220)의 적층 구조물의 일부를 이방성 식각하여, 도시되지 않은 영역에서, 도 5 및 도 6에 도시된 것과 같은 분리 영역(SR)을 형성할 수 있다. 분리 영역(SR)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 분리 영역(SR)을 통해 노출된 희생층들(280)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(220)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(220) 사이에서 채널들(CH), 관통 절연 영역(260) 및 배선 영역(265)의 측벽들이 일부 노출될 수 있다.
도 16을 참조하면, 희생층들(280)이 제거된 영역에 게이트 전극들(230)을 형성할 수 있다.
게이트 전극들(230)은 희생층들(280)이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)의 형성 전에, 게이트 유전층(245)(도 12 참조) 중 게이트 전극들(230)을 따라 제2 기판(201) 상에 수평하게 연장되는 영역이 있는 경우 상기 영역이 먼저 형성될 수 있다.
다음으로, 도 5 및 도 6의 분리 영역(SR)에 스페이서 형태의 절연층 및 상기 절연층 내를 매립하는 도전층을 형성할 수 있다.
도 17을 참조하면, 제1 셀 영역 절연층(292) 상에 부분 제2 셀 영역 절연층(294P)을 형성하고, 부분 제2 셀 영역 절연층(294P) 및 배선 영역(265)을 관통하는 제2 콘택 플러그 홀(PH2)을 형성할 수 있다.
제2 콘택 플러그 홀(PH2)은 후속에서 제1 하부 콘택(HC1)을 형성하기 위하여 홀 형태로 형성될 수 있다. 제2 콘택 플러그 홀(PH2)에 의해 하부 배선 구조물들(LW) 중 제3 하부 배선 라인(LM2)이 일부 노출될 수 있다.
다음으로, 도 1을 함께 참조하면, 제2 콘택 플러그 홀(PH2)을 도전성 물질로 매립하여 제1 하부 콘택(HC1)을 형성하고, 나머지 상부 배선 구조물들(HW)을 형성할 수 있다. 상부 배선 구조물들(HW) 중 비아 콘택(VC), 제2 상부 콘택(HC2) 및 제3 상부 콘택(HC3)은 제2 셀 영역 절연층(294)을 일부 형성한 후, 이를 식각하고 도전성 물질을 매립함으로써 형성할 수 있다. 제1 상부 배선 라인(HM0), 제2 상부 배선 라인(HM1) 및 제3 상부 배선 라인(HM2)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
상부 배선 구조물들(HW)을 형성함으로써, 배선 영역(265) 내에는 상부 배선 구조물들(HW)의 일부가 포함될 수 있다. 다만, 예시적인 실시예들에서, 관통 절연 영역(260) 내에도 배선 구조물 등을 이루는 도전성 물질이 일부 포함될 수도 있다. 다만, 이 경우에도, 제2 기판(201)과 콘택 플러그들(150)은 절연 물질에 의해 서로 분리될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
삭제

Claims (20)

  1. 제1 기판 상에 제공되며, 회로 소자들 및 상기 제1 기판 상에서 수직하게 연장되는 콘택 플러그를 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 메모리 셀들을 포함하는 메모리 셀 영역; 및
    상기 콘택 플러그의 상부에서 상기 제2 기판을 관통하며, 상기 콘택 플러그의 상면 전체와 접촉하는 관통 절연 영역을 포함하고,
    상기 관통 절연 영역은 전체가 절연 물질로 매립되고,
    상기 콘택 플러그는 상기 제1 기판을 상기 관통 절연 영역과 직접 연결하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 콘택 플러그는 상기 관통 절연 영역에 의해 상기 제2 기판과 전기적으로 분리되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 메모리 셀 영역은,
    상기 제2 기판 상에 수직하게 서로 이격되어 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 채널들을 포함하고,
    상기 관통 절연 영역은 상기 게이트 전극들의 적어도 일부를 관통하며 연장되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 관통 절연 영역은 상기 게이트 전극들의 가장자리(edge) 영역에 배치되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 게이트 전극들은, 적어도 일 방향을 따라 하부의 상기 게이트 전극이 상부의 상기 게이트 전극보다 길게 연장되는 콘택 영역을 제공하고,
    상기 관통 절연 영역은 상기 콘택 영역의 적어도 일부를 관통하는 반도체 장치.
  6. 제3 항에 있어서,
    상기 채널들의 외측에서, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되는 더미 채널들을 더 포함하고,
    상기 관통 절연 영역은 상기 더미 채널들의 일부를 관통하는 반도체 장치.
  7. 삭제
  8. 제1 항에 있어서,
    상기 제2 기판을 관통하도록 배치되며, 상기 메모리 셀 영역과 상기 주변 회로 영역의 상기 회로 소자들을 전기적으로 연결하는 배선 구조물을 포함하는 배선 영역을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 관통 절연 영역 및 상기 배선 영역은 동일한 깊이를 갖는 반도체 장치.
  10. 제8 항에 있어서,
    상기 배선 구조물은 상기 제1 기판에 수직하게 연장되는 도전성 플러그를 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 기판은 불순물을 포함하는 제1 웰을 포함하고, 상기 제2 기판은 불순물을 포함하는 제2 웰을 포함하고,
    상기 콘택 플러그는 상기 제1 웰로부터 상기 제2 웰로 연장되는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 및 제2 웰은 동일한 도전형의 불순물을 포함하는 반도체 장치.
  13. 제1 항에 있어서,
    상기 콘택 플러그는 복수 개가 열을 이루어 배치되는 반도체 장치.
  14. 제1 항에 있어서,
    상기 콘택 플러그는 다결정 실리콘으로 이루어진 반도체 장치.
  15. 제1 기판 상에 제공되며, 상기 제1 기판에 수직하게 연장되는 콘택 플러그를 포함하는 제1 영역;
    상기 제1 기판에 수직하게 배치되는 제2 기판 상에 제공되며, 상기 제2 기판 상에 수직하게 연장되는 채널들을 포함하는 제2 영역;
    상기 콘택 플러그 상에 배치되어, 상기 콘택 플러그를 상기 제2 기판과 전기적으로 분리하는 관통 절연 영역; 및
    상기 제2 기판을 관통하도록 배치되며, 상기 제1 영역과 상기 제2 영역을 전기적으로 연결하는 배선 구조물을 포함하는 배선 영역을 포함하고,
    상기 관통 절연 영역은, 상기 제1 영역과 전기적으로 연결되는 배선층을 포함하지 않고, 전체가 절연 물질로 매립된 반도체 장치.
  16. 제1 기판 상에 주변 회로를 이루는 회로 소자들을 형성하는 단계;
    상기 제1 기판 상에 수직하게 연장되는 적어도 하나의 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그와 연결되는 제2 기판을 형성하는 단계;
    상기 제2 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하는 단계;
    상기 희생층들 및 상기 층간 절연층들을 관통하는 채널들을 형성하는 단계;
    상기 제2 기판을 관통하여 상기 콘택 플러그와 연결되는 관통 절연 영역을 형성하는 단계; 및
    상기 희생층들을 제거하고 상기 희생층들이 제거된 영역에 게이트 전극들을 형성하는 단계를 포함하고,
    상기 관통 절연 영역은 전체가 절연 물질로 매립된 구조를 갖는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 관통 절연 영역을 형성하는 단계는 상기 채널들을 형성하는 단계 이후에 수행되는 반도체 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 관통 절연 영역을 형성하는 단계는,
    상기 희생층들, 상기 층간 절연층들 및 상기 제2 기판을 관통하는 개구부를 형성하는 단계; 및
    상기 개구부에 상기 절연 물질을 매립하는 단계를 포함하는 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 기판을 관통하는 배선 영역을 형성하는 단계를 더 포함하고,
    상기 배선 영역을 형성하기 위한 배선 영역 개구부는, 상기 관통 절연 영역을 형성하기 위한 상기 개구부와 함께 형성되는 반도체 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 배선 영역 내에 도전성 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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