JP2011040467A - 半導体装置 - Google Patents

Abstract

【課題】メモリセル領域に隣接して配置された周辺回路の基板コンタクトプラグが高抵抗になるという不良を防止する。
【解決手段】メモリセル領域２に隣接し、第一および第二の周辺回路を有する周辺回路領域３と、第一の周辺回路に形成された第一の基板コンタクトプラグ１６ａと、第二の周辺回路に形成された第二の基板コンタクトプラグ１６ｂと、第一および第二の基板コンタクトプラグに対応して半導体基板に形成されたシリサイド領域とを備え、メモリセル領域の端部から第一の周辺回路までの距離は、メモリセル領域の端部から第二の周辺回路までの距離より大きく、第一の基板コンタクトプラグの横断面形状は第二の基板コンタクトプラグの横断面形状より大きく構成した。
【選択図】図４

Description

本発明は、メモリセルが配置されたメモリセル領域と、このメモリセル領域の周囲に配置された周辺回路とを備えてなる半導体装置に関する。

ＮＡＮＤ型フラッシュメモリ装置においては、メモリセル領域の周囲に周辺回路が配置されている。周辺回路のうち、ワードラインを制御するロウデコーダと、ビットラインを制御するセンスアンプは、メモリセル領域に隣接して配置されている。メモリセル領域は微細なパターンで構成されているのに対し、ロウデコーダやセンスアンプは比較的大きなパターンで構成されているので、メモリセル領域と、ロウデコーダやセンスアンプとの境界領域では、パターンの粗密が大きく切り替わる。

メモリセルトランジスタや各種周辺回路を構成するトランジスタが形成される素子領域は素子分離領域により区画されている。この素子分離領域は、半導体基板の表面に形成された素子分離溝にシリコン酸化膜からなる素子分離絶縁膜が埋め込まれて形成されている。この素子分離絶縁膜は半導体基板に対して応力を発生させ、上記パターンの粗密が大きく切り替わるメモリセル領域と周辺回路との境界領域では応力集中が起こる。

素子領域上には、上層配線と半導体基板とを接続する基板コンタクトプラグが形成されている（例えば、特許文献１参照）。この基板コンタクトプラグの抵抗を低減するために、基板コンタクトプラグが接する半導体基板表面にシリサイド領域が形成されている（例えば、特許文献２参照）。半導体基板に作用する応力は、基板コンタクトプラグ用のシリサイド領域を形成するためのシリサイド反応を阻害する要因となり、応力集中が起こるメモリセル領域と周辺回路との境界領域では、他の部分に比べて基板コンタクトプラグ用のシリサイド領域が形成されにくく、基板コンタクトプラグが高抵抗になるという不良が発生するおそれがあった。特に、半導体装置の微細化が進み、基板コンタクトプラグの径が小さくなると、メモリセル領域と周辺回路との境界領域での基板コンタクトプラグの高抵抗不良の割合が増加する傾向にある。

特開２００５−３４７３３１号公報 特開２０００−２６０８６９号公報

本発明は、メモリセル領域に隣接して配置された周辺回路の基板コンタクトプラグが高抵抗になるという不良を防止することができる半導体装置を提供することを目的とする。

本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に設けられ、多数のメモリセルが形成されたメモリセル領域と、前記メモリセル領域に隣接した前記半導体基板上に設けられ、第一の周辺回路および第二の周辺回路が形成された周辺回路領域と、前記第一の周辺回路に形成された第一の基板コンタクトプラグと、前記第二の周辺回路に形成された第二の基板コンタクトプラグと、前記第一および第二の基板コンタクトプラグに対応して、前記半導体基板に形成されたシリサイド領域とを備え、前記メモリセル領域の端部から前記第一の周辺回路までの距離は、前記メモリセル領域の端部から前記第二の周辺回路までの距離より大きく、前記第一の基板コンタクトプラグの横断面形状は前記第二の基板コンタクトプラグの横断面形状よりも大きいところに特徴を有する。

本発明によれば、メモリセル領域に隣接して配置された周辺回路の基板コンタクトプラグが高抵抗になるという不良を防止することができる。

本発明の第１実施形態を示す半導体チップの模式的な平面図 ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 メモリセル領域の一部のレイアウトパターンを示す模式的な平面図 周辺回路の一部のレイアウトパターンを示す模式的な平面図 図３中５−５線に沿う模式的な断面図 図４中６−６線に沿う模式的な断面図 図４中７−７線に沿う模式的な断面図

（第１実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１実施形態について、図１ないし図７を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

まず、図１は、本実施形態のＮＡＮＤ型フラッシュメモリ装置の半導体チップ１の概略構成を示す平面図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置の半導体チップ１には、メモリセルアレイが形成されたメモリセル領域２と、このメモリセル領域２の図１中の左辺部および下辺部に配置された周辺回路領域３とが設けられている。周辺回路領域３には、周辺回路として例えば、ロウデコーダ部４と、センスアンプ部５と、各種回路のドライバ部６ａと、抵抗素子部６ｂ、高電圧生成部６ｃ、低電圧生成部６ｄ、キャパシタ部６ｅが配設されている。

ロウデコーダ部４は、メモリセルアレイのワードラインを制御する回路であり、周辺回路領域３におけるメモリセル領域２の左辺部に隣接して配設されている。ロウデコーダ部４は、高電圧トランジスタから構成された高電圧回路部８と、低電圧トランジスタから構成された低電圧回路部９とを備えている。高電圧回路部８は、メモリセル領域２の左辺部に沿うように配置されている。低電圧回路部９は、高電圧回路部８の左辺部に沿うように配置されている。すなわち、高電圧回路部８がメモリセル領域２と低電圧回路部９との間に配置された構成となっており、メモリセル領域２とロウデコーダ部４の高電圧回路部８との間の距離が、メモリセル領域２とロウデコーダ部４の低電圧回路部９との間の距離より小さくなるように構成されている。

センスアンプ部５は、メモリセルアレイからビットラインを介して出力される信号を増幅する回路であり、周辺回路領域３におけるメモリセル領域２の下辺部に隣接して配設されている。センスアンプ部５は、高電圧トランジスタから構成された高電圧回路部１０と、低電圧トランジスタから構成された低電圧回路部１１とを備えている。高電圧回路部１０は、メモリセル領域２の下辺部に沿うように配置されている。低電圧回路部１１は、高電圧回路部１０の下辺部に沿うように配置されている。すなわち、高電圧回路部１０がメモリセル領域２と低電圧回路部１１との間に配置された構成となっており、メモリセル領域２とセンスアンプ部５の高電圧回路部１０との間の距離が、メモリセル領域２とセンスアンプ部５の低電圧回路部１１との間の距離より小さくなるように構成されている。

ドライバ部６ａはロウデコーダ部４の延出方向とセンスアンプ部５の延出方向の交差部に配設されている。また、抵抗素子部６ｂ、高電圧生成部６ｃ、低電圧生成部６ｄ、キャパシタ部６ｅは、センスアンプ部５の低電圧回路部１１の下辺部に隣接してそれぞれ配置されている。これらドライバ部６ａ、抵抗素子部６ｂ、高電圧生成部６ｃ、低電圧生成部６ｄ、キャパシタ部６ｅとメモリセル領域２との間の距離は、メモリセル領域２とロウデコーダ部４の高電圧回路部８との間の距離およびメモリセル領域２とセンスアンプ部５の高電圧回路部１０との間の距離より大きくなるように構成されている。なお、ドライバ部６ａ、抵抗素子部６ｂ、高電圧生成部６ｃ、低電圧生成部６ｄ、キャパシタ部６ｅが配置される場所は、メモリセル領域２からの距離が、メモリセル領域２と高電圧回路部８、１０との間の距離より大きければ任意に変更可能である。

図１の構成においては、パターンの粗密が大きく切り替わるメモリセル領域２と周辺回路領域３との境界付近では、半導体基板１に応力集中が起こっている。したがって、境界からの距離が近いロウデコーダ部４およびセンスアンプ部５の高電圧回路部８、１０の半導体基板には、距離が遠いその他の周辺回路（ロウデコーダ部４およびセンスアンプ部５の低電圧回路部９、１１、ドライバ部６ａ、抵抗素子部６ｂ、高電圧生成部６ｃ、低電圧生成部６ｄ、キャパシタ部６ｅ）の半導体基板より、大きな応力が加わっている。

次に、図２は、メモリセル領域２に形成されるメモリセルアレイの一部を示す等価回路図である。この図２に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図２中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図２中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図２中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図２中Ｘ方向に延びるソース線ＳＬに接続されている。

図３は、メモリセル領域２の一部のレイアウトパターンを示す平面図である。この図３に示すように、半導体基板としてのシリコン基板１２に、素子分離用絶縁膜としてのＳＴＩ（shallow trench isolation）１３が、図３中Ｙ方向に延びるように形成されていると共に、図３中Ｘ方向に所定間隔で複数形成されている。これらＳＴＩ１３によって活性領域１４が図３中Ｘ方向に分離形成されている。そして、メモリセルトランジスタのワード線ＷＬが、活性領域１４と直交するように図３中Ｘ方向に延びるように形成されていると共に、図３中Ｙ方向に所定間隔で複数形成されている。

また、図３中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域１４には、ビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域１４上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１と交差する活性領域１４上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。

また、図４は周辺回路領域３のロウデコーダ部４、センスアンプ部５、ドライバ部６ａのレイアウトパターンを示す模式的な平面図である。図４において、周辺回路領域３のロウデコーダ部４の高電圧回路部８および低電圧回路部９、センスアンプ部５の高電圧回路部１０および低電圧回路部１１、ドライバ部６ａに形成されるトランジスタＴｒＰは、ＳＴＩ１３により矩形状に形成された活性領域１４上に設けられている。活性領域１４には、これを横切るようにゲート電極ＧＣが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。ゲート電極ＧＣには、ゲートコンタクトプラグ１５がゲート電極ＧＣに接続するように形成されている。ゲートコンタクトプラグ１５の横断面形状は、円形であり、外径寸法が例えば６０ｎｍである。尚、本実施形態の場合、メモリセル領域２のメモリセルトランジスタのゲート幅寸法は例えば３０ｎｍ程度である（いわゆる３０ｎｍ世代である）。

ゲート電極ＧＣの両側の活性領域１４にはソース／ドレイン領域（不純物拡散層）が形成されている。基板コンタクトプラグ１６ａ、１６ｂがこのソース／ドレイン領域に接続するように形成されている。図４において、ロウデコーダ部４の低電圧回路部９のおよびセンスアンプ部５の低電圧回路部１１の基板コンタクトプラグ１６ｂの横断面形状はゲートコンタクトプラグ１５と同一形状である。また、ロウデコーダ部４の高電圧回路部８およびセンスアンプ部５の高電圧回路部１０に形成された基板コンタクトプラグ１６ａの横断面形状は、長円形である。さらに、他の周辺回路、即ち、ドライバ部６ａ、抵抗素子部６ｂ、高電圧生成部６ｃ、低電圧生成部６ｄ、キャパシタ部６ｅに形成された基板コンタクトプラグ１６ｂの横断面形状はゲートコンタクトプラグ１５と同一形状である。長円形の基板コンタクトプラグ１６ａの短径方向の寸法は、ゲートコンタクトプラグ１５の径寸法と同一であり、長径方向の寸法は、例えばゲートコンタクトプラグ１５の径寸法の３倍、１８０ｎｍ程度である。

尚、図４に示すように、ロウデコーダ部４の高電圧回路部８には、左右方向に２列、上下方向に２行のトランジスタＴｒＰが図示されているが、実際には、左右方向に数十列、上下方向にかなり多数行のトランジスタＴｒＰが形成されている。同様に、ロウデコーダ部４の低電圧回路部９にも、左右方向に数十列、上下方向にかなり多数行のトランジスタＴｒＰが形成されている。また、センスアンプ部５の高電圧回路部１０にも、左右方向にかなり多数列、上下方向に数十行のトランジスタＴｒＰが形成されている。同様に、センスアンプ部５の低電圧回路部１１にも、左右方向にかなり多数列、上下方向に数十行のトランジスタＴｒＰが形成されている。また、ドライバ部６ａ、高電圧生成部６ｃ、低電圧生成部６ｄにも、多数のトランジスタＴｒＰが形成されている。

次に、図５は、図３中切断線５−５で示す部分の断面図である。即ち、図５は、活性領域１４におけるゲート電極ＭＧ部分を中心として示したメモリセル領域のメモリセルトランジスタＴｒｍの製造工程の途中の段階の模式的な断面図であり、ゲート電極ＭＧの形成工程の一段階を示すものである。

この図５において、シリコン基板１２の表層に活性領域１４を区画形成するための素子分離用溝である溝１７が形成され、その溝１７内にシリコン酸化膜を埋め込んで形成したＳＴＩ１３が形成されている。活性領域１４の上面には、ゲート絶縁膜（トンネル絶縁膜）１８を介してゲート電極ＭＧが形成されている。

ゲート電極ＭＧは、フローティングゲート電極用の導電層である多結晶シリコン膜１９、電極間絶縁膜（ＩＰＤ（Interpoly Dielectric）膜）２０、コントロールゲート電極用の導電層である多結晶シリコン膜２１およびメタルシリサイド膜２２が積層された構成となっている。

多結晶シリコン膜１９は、活性領域１４と同じ幅寸法で積層されている。電極間絶縁膜２０および多結晶シリコン膜２１は、隣接する多結晶シリコン膜１９の間をＳＴＩ１３上を渡るようにして連続的に形成されている。また、ＳＴＩ１３は、シリコン基板１２の上面以上の高さで、多結晶シリコン膜１９の上面よりも下がった位置まで形成されている。電極間絶縁膜２０は、多結晶シリコン膜１９およびＳＴＩ１３の凹凸の形状に沿うように積層形成されている。

メタルシリサイド膜２２は、多結晶シリコン膜２１の上面にメタル膜を成膜し熱処理を行うことで、メタル膜と接する多結晶シリコン膜２１を反応させてシリサイド化させることで形成される。尚、上記メタル膜としては、例えば、Ｍｏ、Ｗ、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｄなどの金属を使用することが可能である。これにより、ワード線ＷＬの配線抵抗が低減される。この後、図示しない層間絶縁膜やコンタクトなどが順次形成されてＮＡＮＤ型フラッシュメモリ装置が形成される。

ＳＴＩ１３を構成するシリコン酸化膜は、シリコン基板１２に対して応力を発生させている。
次に、図６は、図４中切断線６−６で示す部分の断面図であり、図７は、図４中切断線７−７で示す部分の断面図である。即ち、図６は、活性領域１４におけるゲート電極ＧＣ部分を中心として示した周辺回路領域３のロウデコーダ部４の高電圧回路部８のトランジスタＴｒＰの製造工程の途中の段階の模式的な断面図である。図７は、高電圧回路部８のトランジスタＴｒＰにおける基板コンタクトプラグ１６ａの長径方向に沿った断面図である。

図６、図７において、シリコン基板１２の表層に活性領域１４を区画形成するための素子分離用溝である溝１７が形成され、その溝１７内にシリコン酸化膜を埋め込むことによりＳＴＩ１３が形成されている。活性領域１４の上面には、ゲート絶縁膜１８を介してゲート電極ＧＣが形成されている。ゲート電極ＧＣは、多結晶シリコン膜１９、電極間絶縁膜２０、多結晶シリコン膜２１およびメタルシリサイド膜２２が積層された構成となっている。

ゲート電極ＧＣの電極間絶縁膜２０には、多結晶シリコン膜１９と多結晶シリコン膜２１を導通させるための開口２０ａが形成され、この開口２０ａ内に多結晶シリコン膜２１が埋め込まれ、多結晶シリコン膜１９と接する状態に形成されている。活性領域１４の周囲はＳＴＩ１３で囲うように形成されているので、ゲート電極ＧＣは、その活性領域１４を横切ってＳＴＩ１３上に差し掛かるように形成されている。また、周辺回路領域３の高電圧回路部８、１０のトランジスタＴｒＰでは、メモリセルトランジスタＴｒｍのゲート絶縁膜１８よりも厚い膜厚のゲート絶縁膜１８が形成される。周辺回路領域３の低電圧回路部９、１１のトランジスタＴｒＰでは、メモリセルトランジスタＴｒｍのゲート絶縁膜１８と同じ膜厚のゲート絶縁膜１８が形成される。

ゲート電極ＧＣの側壁面、活性領域１４の表面およびＳＴＩ１３の表面には、シリコン酸化膜２３およびシリコン窒化膜２４が積層形成されている。そして、この上面およびゲート電極ＧＣの上面には、層間絶縁膜２５が形成されている。また、層間絶縁膜２５、シリコン窒化膜２４およびシリコン酸化膜２３を貫通するようにコンタクトホール２６が形成されている。コンタクトホール２６の内面には、バリア膜として例えばチタン窒化（ＴｉＮ）膜２７ａが形成されている。このＴｉＮ膜２７ａを介して、コンタクトホール２６の内部には、例えばタングステン（Ｗ）２７ｂが埋め込まれ、ＴｉＮ膜２７ａおよびタングステン２７ｂからなる基板コンタクトプラグ１６ａが形成されている。

基板コンタクトプラグ１６ａの上部は配線層（図示しない）に電気的に接続されている。活性領域１４の基板コンタクトプラグ１６ａに接する部分には、所定温度で熱処理を行うことでシリサイド反応（ＴｉＳｉ反応）が促進され、シリサイド領域１４ａが形成されている。尚、周辺回路領域３の他の回路部（低電圧回路部９、１１、高電圧回路部１０、ドライバ部６ａ）のトランジスタＴｒＰの構成は、サイズおよび基板コンタクトプラグ１６ｂの横断面形状等が異なる点以外は、上記したトランジスタＴｒＰの構成とほぼ同じである。

パターンの粗密が大きく切り替わるメモリセル領域２と周辺回路領域３との境界部分に隣接して配置された高電圧回路部８、１０の活性領域１４には、応力集中が起こっている。この応力集中は、基板コンタクトプラグ１６ａに対応する活性領域１４中にシリサイド領域１４ａを形成する際に、シリサイド反応を阻害する要因となる。すなわち、応力が他の部分より大きい高電圧回路部８、１０の活性領域１４では、他の部分（ロウデコーダ部４の低電圧回路部９、センスアンプ部５の低電圧回路部１１、ドライバ部６ａ、高電圧生成部６ｃ、低電圧生成部６ｄ等）の活性領域１４に比べ、シリサンド反応が起こりにくく、シリサイド領域が十分に形成されないことによる高抵抗不良を生じやすい。特に、半導体装置の微細化が進み基板コンタクト径が小さくなってくると、基板コンタクトプラグ１６ａに対応する部分がシリサイド化される絶対量（面積）が小さくなり、高抵抗不良の割合が増加する。

十分な高温でシリサイド反応を促進させれば、たとえ活性領域１４に大きな応力が作用していたとしても、シリサイド領域の形成が不十分になる状態は防げる。しかし、先に形成されているゲート電極ＭＧのメタルシリサイド膜２２は高温状態にさらされるとせん断（断線）する傾向がある。したがって、メタルシリサイド膜２２の形成後は、基板コンタクトプラグ１６ａ用のシリサイド領域１４ａは、せん断が発生しない程度の低温状態で形成せざるを得ず、温度を上げて応力集中の影響を除くことはできない。

上記した構成においては、周辺回路のうちメモリセル領域２に隣接したロウデコーダ部４の高電圧回路部８およびセンスアンプ部５の高電圧回路部１０のトランジスタに形成された基板コンタクトプラグ１６ａの横断面形状を長円形とし、メモリセル領域２と周辺回路領域３との境界からの距離が、高電圧回路部８、１０の距離より大なる他の周辺回路（ロウデコーダ部４の低電圧回路部９、センスアンプ部５の低電圧回路部１１、ドライバ部６ａ、高電圧生成部６ｃ、低電圧生成部６ｄ等）のトランジスタに形成された基板コンタクトプラグ１６ｂ（横断面形状が円形のもの）に比べて、横断面形状、即ち、活性領域１４との接触面積が大となるように構成した。

この構成によれば、高電圧回路部８、１０の基板コンタクトプラグ１６ａと活性領域１４との接触面積が他の部分のそれより大きいことにより、基板コンタクトプラグ１６ａに対応する部分がシリサイド化される絶対量（面積）が大きくなるので、高抵抗コンタクト不良が発生する可能性が少なくなる。

また、上記構成では、トランジスタのサイズが比較的大きい高電圧回路部８およびセンスアンプ５の高電圧回路部１０のトランジスタの基板コンタクトプラグ１６ａの横断面形状を長円形として拡大したので、基板コンタクトプラグ１６ａの横断面形状の拡大に伴って半導体チップ１のチップサイズが大きくなることを防止できる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。

第１実施形態では、ロウデコーダ部４の高電圧回路部８およびセンスアンプ部５の高電圧回路部１０のトランジスタの基板コンタクトプラグ１６ａの横断面形状を長円形としたが、これに加えて、ロウデコーダ部４の低電圧回路部９およびセンスアンプ部５の低電圧回路部１１のトランジスタ（即ち、ロウデコーダ部４およびセンスアンプ部５の全てのトランジスタ）の基板コンタクトプラグ１６ａの横断面形状を長円形とし、その他の周辺回路の基板コンタクトプラグの横断面形状より大きくしても良い。このように構成しても、第１実施形態とほぼ同じ作用効果を得ることができる。

また、上記第１実施形態では、ロウデコーダ部４の高電圧回路部８およびセンスアンプ部５の高電圧回路部１０のトランジスタの基板コンタクトプラグ１６ａの横断面形状を長円形としたが、これに代えて、短時間に高電圧を転送する必要がある回路、即ち、ロウデコーダ部４の高電圧回路部８についてだけ、トランジスタの基板コンタクトプラグ１６ａの横断面形状を長円形としても良い。このように構成しても、高抵抗不良を防止することができる。また、ロウデコーダ部４の高電圧回路部８および低電圧回路部９（即ち、ロウデコーダ部４全体）のトランジスタの基板コンタクトプラグ１６ａの横断面形状を長円形としても良い。このように構成しても、高抵抗不良を防止することができる。

また、第１実施形態では、ロウデコーダ部４の高電圧回路部８およびセンスアンプ部５の高電圧回路部１０の全てのトランジスタの基板コンタクトプラグ１６ａの横断面形状を長円形としたが、これに代えて、高電圧回路部８、１０のトランジスタの中の一部、すなわち、メモリセル領域２と周辺回路領域３の境界に最も近接した部分に配置されたトランジスタであるメモリセル領域２の左辺部及び下辺部に沿って配置された１列分のトランジスタ、または、数列分のトランジスタ（換言すると、メモリセル領域２に隣接する１個または数個分のトランジスタ）に形成された基板コンタクトプラグ１６ａの横断面形状を長円形としても良い。このように構成しても、高抵抗不良を防止することができる。更に、２個の高電圧回路部８、１０のうちの一方の高電圧回路部８のトランジスタの中の、メモリセル領域２の左辺部に沿って配置された１列分のトランジスタ、または、数列分のトランジスタ（換言すると、メモリセル領域２に隣接する１個または数個分のトランジスタ）に形成された基板コンタクトプラグ１６ａの横断面形状を長円形としても良い。

更にまた、上記第１実施形態および他の実施形態では、接続面積を拡大する基板コンタクトプラグ１６ａの横断面形状を長円形としたが、接続面積を拡大可能な形状であれば他の形状（例えば楕円、長方形、円形、正方形など）でも良い。この場合、拡大する基板コンタクトプラグ１６ａの横断面形状としては、チップサイズが大きくなることを最小限に抑制することが可能な形状にすることが好ましい。

また、上記実施形態では、フローティングゲート電極構造を備えたＮＡＮＤ型フラッシュメモリ装置に適用したが、他のゲート電極構造、例えばＭＯＮＯＳ型ゲート電極構造を備えたＮＡＮＤ型フラッシュメモリ装置に適用しても良い。更に、ＮＯＲ型フラッシュメモリ装置に適用しても良い。

図面中、２はメモリセル領域、３は周辺回路領域、４はロウデコーダ部、５はセンスアンプ部、６ａはドライバ部、６ｂは抵抗素子部、６ｃは高電圧生成部、６ｄは低電圧生成部、６ｅはキャパシタ部、８は高電圧回路部、９は低電圧回路部、１０は高電圧回路部、１１は低電圧回路部、１２はシリコン基板、１３はＳＴＩ、１４は活性領域、１６は基板コンタクトプラグ、２５は層間絶縁膜、２６はコンタクトホール、２７ａはＴｉＮ膜である。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられ、多数のメモリセルが形成されたメモリセル領域と、
   前記メモリセル領域に隣接した前記半導体基板上に設けられ、第一の周辺回路および第二の周辺回路が形成された周辺回路領域と、
   前記第一の周辺回路に形成された第一の基板コンタクトプラグと、
   前記第二の周辺回路に形成された第二の基板コンタクトプラグと、
   前記第一および第二の基板コンタクトプラグに対応して、前記半導体基板に形成されたシリサイド領域とを備え、
   前記メモリセル領域の端部から前記第一の周辺回路までの距離は、前記メモリセル領域の端部から前記第二の周辺回路までの距離より大きく、前記第一の基板コンタクトプラグの横断面形状は前記第二の基板コンタクトプラグの横断面形状よりも大きいことを特徴とする半導体装置。
2. 前記第一の周辺回路は、ロウデコーダまたはセンスアンプであることを特徴とする請求項１記載の半導体装置。
3. 前記第一の周辺回路は第一の電圧で動作する第一のロウデコーダまたはセンスアンプであり、前記第二の周辺回路は、前記第一の電圧より低い第二の電圧で動作する第二のロウデコーダまたはセンスアンプであることを特徴とする請求項１記載の半導体装置。
4. 前記第一および第二の基板コンタクトプラグは、それぞれ、金属層と、この金属層の周囲に形成されチタン（Ｔｉ）を含有するバリア膜とを備えたことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
5. 前記メモリセルは、ゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極を有し、このゲート電極は、前記ゲート絶縁膜上に形成されたフローティングゲート電極用の第一の多結晶シリコン層と、この第一の多結晶シリコン層上に形成された電極間絶縁膜と、この電極間絶縁膜上に形成されたコントロールゲート電極であって、前記電極間絶縁膜に上に形成された第二の多結晶シリコン層と、この第二の多結晶シリコン層上に形成された金属シリサイド層と備えたことを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
   

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