CN113539329A - 包括页缓冲器的半导体存储器装置 - Google Patents

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Abstract

包括页缓冲器的半导体存储器装置。一种半导体存储器装置包括：存储器单元；以及页缓冲器，其包括通过位线联接到存储器单元的感测电路。该页缓冲器包括：包括在感测电路中的第一晶体管；以及不包括在感测电路中的第二晶体管。联接到第一晶体管的第一触点的横截面尺寸和联接到第二晶体管的第二触点的横截面尺寸彼此不同。第二触点的横截面尺寸小于第一触点的横截面尺寸。

Description

包括页缓冲器的半导体存储器装置
技术领域
各种实施方式总体上涉及半导体存储器装置，具体地，涉及一种包括页缓冲器的半导体存储器装置。
背景技术
易失性存储器装置具有较高的写速度和读速度，但是如果其电源中断则可能丢失存储在其中的数据。非易失性存储器装置具有相对低的写速度和读速度，但是即使其电源中断也可保持存储在其中的数据。因此，为了存储无论电源如何均应该保持的数据，使用非易失性存储器装置。
在非易失性存储器装置当中，NAND闪存装置广泛用作数据存储装置。NAND闪存装置可使用多个页缓冲器来执行读取和输出存储在存储器单元中的数据所需的操作。
发明内容
各种实施方式涉及能够减小页缓冲器的尺寸的措施。
在实施方式中，一种半导体存储器装置可包括：存储器单元；以及页缓冲器，其包括通过位线联接到存储器单元的感测电路。该页缓冲器可包括：包括在感测电路中的第一晶体管；以及不包括在感测电路中的第二晶体管。联接到第一晶体管的第一触点的横截面尺寸和联接到第二晶体管的第二触点的横截面尺寸可彼此不同。第二触点的横截面尺寸可小于第一触点的横截面尺寸。
在实施方式中，一种半导体存储器装置可包括：存储器单元阵列，该存储器单元阵列限定在层叠在逻辑结构上的存储器结构中；以及页缓冲器，该页缓冲器限定在逻辑结构中，该页缓冲器包括读取存储在存储器单元阵列中的数据的感测电路。该页缓冲器可包括：第一晶体管，该第一晶体管被包括在感测电路中；以及第二晶体管，该第二晶体管不被包括在感测电路中。联接到第一晶体管的第一触点的横截面尺寸和联接到第二晶体管的第二触点的横截面尺寸可彼此不同。
在实施方式中，一种半导体存储器装置可包括：存储器单元阵列，该存储器单元阵列限定在单元晶圆中；以及页缓冲器，该页缓冲器限定在结合到单元晶圆上的外围晶圆中，该页缓冲器包括读取存储在存储器单元阵列中的数据的感测电路。该页缓冲器可包括：第一晶体管，该第一晶体管被包括在感测电路中；以及第二晶体管，该第二晶体管不被包括在感测电路中。联接到第一晶体管的结区域的第一触点的横截面尺寸和联接到第二晶体管的结区域的第二触点的横截面尺寸可彼此不同。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的表示的框图。
图2是示出图1所示的存储块之一的表示的等效电路图。
图3是示出图1所示的页缓冲器的表示的电路图。
图4是示出根据本公开的实施方式的页缓冲器的表示的电路图。
图5是示出配置页缓冲器的晶体管的表示的示意性横截面图。
图6是示出根据本公开的实施方式的配置页缓冲器的晶体管的表示的俯视图。
图7是沿着图6的线A-A’和B-B’截取的横截面图。
图8是示出根据本公开的实施方式的半导体存储器装置的表示的横截面图。
图9是示出根据本公开的另一实施方式的半导体存储器装置的表示的横截面图。
图10是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
图11是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述而变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的，因此本公开不限于所示的内容。贯穿说明书，相似的标号表示相似的组件。在描述本公开时，当确定现有技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后列出的手段。在涉及单数名词时使用不定冠词或定冠词(例如，“一个”、“一种”或“该”)的情况下，除非另外具体地说明，否则这可包括该名词的复数。
即使没有明确说明，本公开的实施方式中的元件也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可使用诸如第一、第二、A、B、(a)和(b)的术语。这些仅是为了将一个组件与另一组件相区别，而非限制组件的实质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语限制。这些术语仅用于将一个组件与另一组件相区分。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则另一元件C可设置在元件A和元件B之间。
本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上，各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。
以下，将参照附图详细描述本公开的实施方式的各种示例。
图1是示出根据本公开的实施方式的半导体存储器装置的表示的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可包括多个存储块BLK。尽管未示出，各个存储块BLK可包括多个存储器单元。各个存储器单元可以是易失性存储器单元，或者可以是非易失性存储器单元。尽管本文的实施方式描述了作为垂直NAND闪存装置的半导体存储器装置，但是将理解，本公开的技术精神不限于此。
存储器单元阵列110可通过行线RL联接到行解码器121。行解码器121可响应于从外围电路123提供的行地址X_A而在存储器单元阵列110中所包括的存储块BLK当中选择任一个存储块。行解码器121可将从外围电路123提供的操作电压X_V传送至与在存储器单元阵列110中所包括的存储块BLK当中选择的存储块BLK联接的行线RL。
存储器单元阵列110可通过位线BL联接到页缓冲器电路122。页缓冲器电路122可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路122可从外围电路123接收页缓冲器控制信号PB_C，并且可向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器电路122可响应于页缓冲器控制信号PB_C来控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据来将数据信号DATA发送到外围电路123。页缓冲器电路122可响应于页缓冲器控制信号PB_C来基于从外围电路123接收的数据信号DATA将信号施加到位线BL，并且由此，可将数据写在存储器单元阵列110的存储器单元中。页缓冲器电路122可将数据写在与由行解码器121启用的字线联接的存储器单元中或者从该存储器单元读取数据。
外围电路123可从半导体存储器装置100外部的装置(例如，存储控制器)接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置发送数据DATA以及从其接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL来输出用于将数据写在存储器单元阵列110中或者从存储器单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路123可生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
行解码器121、页缓冲器电路122和外围电路123可配置逻辑电路120。逻辑电路120可设置在存储器单元阵列110下方。此结构可被定义为PUC(单元下外围)结构。存储器单元阵列110和逻辑电路120可在不同的晶圆上制造，然后可被结合和联接成一个。此结构可被定义为POC(单元上外围)结构。根据本公开的实施方式的半导体存储器装置100可包括PUC结构或POC结构。
图2是示出图1所示的存储块BLK之一的表示的等效电路图。
参照图2，存储块BLK可包括与多条位线BL对应的多个单元串CSTR以及公共源极线CSL。
各个单元串CSTR可联接在对应位线BL和公共源极线CSL之间。各个单元串CSTR可包括联接到公共源极线CSL的源极选择晶体管SST、联接到位线BL的漏极选择晶体管DST以及联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可联接到对应源极选择线SSL。存储器单元MC的栅极可联接到对应字线WL。漏极选择晶体管DST的栅极可联接到对应漏极选择线DSL。源极选择线SSL、字线WL和漏极选择线DSL可通过在垂直方向上层叠在基板的表面上而形成三维结构。
包括在存储块BLK中的存储器单元MC可被分成物理页单元或逻辑页单元。例如，共享字线WL并且联接到不同的单元串CSTR的存储器单元MC可配置一个物理页PG。这种页可以是读操作的基本单位。
图2示出在各个单元串CSTR中设置一个漏极选择晶体管DST和一个源极选择晶体管SST。然而，要注意的是，在各个单元串CSTR中可设置至少两个漏极选择晶体管或至少两个源极选择晶体管。
图3是示出图1所示的页缓冲器的表示的电路图。
参照图3，页缓冲器可响应于从外围电路(图1的123)提供的页缓冲器控制信号(图1的PB_C)而操作。下面要描述的参考符号BLSEL、PBSENSE、PRECHb、SET、RST和TRAN可被包括在页缓冲器控制信号中。
页缓冲器可包括感测电路310、预充电电路320和锁存电路330。感测电路310可联接在位线BL与感测节点SO之间，并且可对存储在联接到位线BL的存储器单元中的数据执行读操作。在读操作中，感测电路310可通过检测位线BL的电压电平已根据存储器单元的阈值电压而改变来读取存储在存储器单元中的数据。
感测电路310可包括位线选择区段311和位线感测区段312。位线选择区段311可响应于位线选择信号BLSEL而将位线BL和位线联接节点BLCM联接。位线选择区段311可包括晶体管N1，晶体管N1联接在位线BL与位线联接节点BLCM之间并响应于位线选择信号BLSEL而导通或截止。位线感测区段312可响应于位线感测信号PBSENSE而将位线联接节点BLCM和感测节点SO联接。位线感测区段312可包括晶体管N2，晶体管N2联接在位线联接节点BLCM与感测节点SO之间并响应于位线感测信号PBSENSE而导通或截止。
预充电电路320可响应于预充电信号PRECHb而对感测节点SO进行预充电。在读操作中，预充电电路320可对要读取的存储器单元的位线BL进行预充电。预充电电路320可包括晶体管P1，晶体管P1联接在核心电压VCORE与感测节点SO之间并响应于预充电信号PRECHb而导通或截止。
锁存电路330可包括联接到感测节点SO的多个锁存区段LC1至LC3。包括在锁存电路330中的锁存区段的数量可根据设计要求而变化。图3示出锁存电路330中包括三个锁存区段的实施方式。以下，为了说明方便，锁存区段LC1至LC3将被分别定义为第一锁存区段至第三锁存区段。
例如，在编程操作中，第一锁存区段LC1可暂时存储从外围电路(图1的123)提供的数据，并且可将所存储的数据传送至第二锁存区段LC2。在读操作中，第一锁存区段LC1可暂时存储从存储器单元读取的数据。在编程操作中，第二锁存区段LC2可根据从第一锁存区段LC1提供的数据来将编程禁止电压或编程允许电压施加到位线BL。在读操作中，第二锁存区段LC2可响应于位线BL的电压而暂时存储存储器单元中存储的数据，并且可将所存储的数据传送至第一锁存区段LC1。在编程操作之后执行的验证操作中，第三锁存区段LC3可存储通过比较存储器单元的阈值电压和目标电压而获得的比较结果值，并且可将与比较结果值对应的比较结果信号提供给外围电路(图1的123)。
第一锁存区段LC1可包括锁存器LAT和多个晶体管N3至N6。锁存器LAT可存储数据。晶体管N3可响应于传输信号TRAN而将锁存器LAT的非反相节点Q联接到感测节点SO。晶体管N4可响应于重置信号RST而将锁存器LAT的非反相节点Q联接到公共节点COM，并且晶体管N5可响应于设定信号SET而将锁存器LAT的反相节点Q_N联接到公共节点COM。晶体管N6可根据感测节点SO的电位而将公共节点COM联接到接地端子。
尽管未示出，第二锁存区段LC2和/或第三锁存区段LC3可具有与第一锁存区段LC1基本上相同的配置。不同信号可被提供给第一锁存区段LC1至第三锁存区段LC3。因此，尽管第一锁存区段LC1至第三锁存区段LC3可具有相同的配置，但第一锁存区段LC1至第三锁存区段LC3中的仅一个可被启用，或者第一锁存区段LC1至第三锁存区段LC3可执行不同的功能。
包括在页缓冲器中的晶体管N1至N6和P1可被分组为包括在感测电路310中的第一组和不包括在感测电路310中的第二组。晶体管N1和N2可被包括在第一组中，晶体管N3至N6和P1可被包括在第二组中。
图3的页缓冲器可通过电压感测方案读取存储在存储器单元中的数据。例如，在读操作中，可通过检测位线的电压电平已根据存储器单元的阈值电压而改变来读取存储在存储器单元中的数据。在其它实施方式中，页缓冲器可通过电流感测方案来读取存储在存储器单元中的数据。图4中示出采用电流感测方案的页缓冲器的示例。
图4是示出根据本公开的实施方式的页缓冲器的表示的电路图。
参照图4，页缓冲器可响应于从外围电路(图1的123)提供的页缓冲器控制信号(图1的PB_C)而操作。下面要描述的参考符号BLSEL、BLPRE_N、BLDIS、PBSENSE、TRANSO、SA_PRECH_N、SA_CSOC、SA_DISCH、SA_STB_N、SRST、SSET、TRANS、PRECHSO_N、TRAN1、TRAN1_N、RST1、SET1、TRAN2、TRAN2_N、RST2、SET2、TRANM、RST3、SET3、TRAND、RST4和SET4可被包括在页缓冲器控制信号PB_C中。
页缓冲器可包括感测电路410、预充电电路420和锁存电路430。感测电路410可联接到位线BL，并且可对存储在联接到位线BL的存储器单元中的数据执行读操作。也就是说，在读操作中，可通过检测位线BL的电流电平已根据存储器单元的阈值电压而改变来读取存储在存储器单元中的数据。感测电路410可包括位线选择区段411、位线充电区段412、位线感测区段413、感测节点联接区段414、电流控制区段415、感测锁存区段416和数据传输区段417。
位线选择区段411可响应于位线选择信号BLSEL而将位线BL和位线联接节点BLCM联接。位线选择区段411可包括晶体管N10，晶体管N10联接在位线BL和位线联接节点BLCM之间并且响应于位线选择信号BLSEL而导通或截止。
位线充电区段412可响应于位线预充电信号BLPRE_N而对位线联接节点BLCM进行预充电，或者可响应于位线放电信号BLDIS而对位线联接节点BLCM进行放电。位线充电区段412可包括晶体管P11，晶体管P11联接在核心电压VCORE和位线联接节点BLCM之间并且响应于位线预充电信号BLPRE_N而导通或截止。位线充电区段412还可包括晶体管N11，晶体管N11联接在位线联接节点BLCM和接地端子之间并且响应于位线放电信号BLDIS而导通或截止。
位线感测区段413可响应于位线感测信号PBSENSE而将位线联接节点BLCM和电流感测节点CSO联接。位线感测区段413可包括晶体管N12，晶体管N12联接在位线联接节点BLCM和电流感测节点CSO之间并且响应于位线感测信号PBSENSE而导通或截止。
感测节点联接区段414可响应于节点联接信号TRANSO而将电流感测节点CSO和感测节点SO联接。感测节点联接区段414可包括晶体管N13，晶体管N13联接在电流感测节点CSO和感测节点SO之间并且响应于节点联接信号TRANSO而导通或截止。
电流控制区段415可包括基准电流发生部415a、放电部415b和电流感测部415c。基准电流发生部415a可包括晶体管P12，晶体管P12响应于感测锁存区段416的第一感测节点QS的电位而将核心电压VCORE和感测放大器节点SAN联接。基准电流发生部415a还可包括：晶体管P13，其响应于基准电流预充电信号SA_PRECH_N而将感测放大器节点SAN和电流感测节点CSO联接；以及晶体管N14，其响应于感测放大器联接信号SA_CSOC而将感测放大器节点SAN和电流感测节点CSO联接。
放电部415b可响应于感测放大器放电信号SA_DISCH和第一感测节点QS的电位而对电流感测节点CSO进行放电。放电部415b可包括串联联接在电流感测节点CSO与接地端子之间的晶体管N15和晶体管N16。晶体管N15可响应于感测放大器放电信号SA_DISCH而将电流感测节点CSO和晶体管N16联接。晶体管N16可响应于第一感测节点QS的电位而将晶体管N15和接地端子联接。
电流感测部415c可响应于感测放大器选通信号SA_STB_N和电流感测节点CSO的电位而将核心电压VCORE和感测锁存区段416的第一感测节点QS联接。电流感测部415c可包括串联联接在核心电压VCORE和第一感测节点QS之间的晶体管P14和晶体管N17。晶体管P14可响应于感测放大器选通信号SA_STB_N而将核心电压VCORE和晶体管N17联接，并且晶体管N17可响应于电流感测节点CSO的电位而将晶体管P14和第一感测节点QS联接。
感测锁存区段416可包括感测锁存器LATS和感测锁存器重置/设置部RESE。
感测锁存器LATS可存储读取的数据。感测锁存器重置/设置部RESE可联接到感测锁存器LATS的第一感测节点QS和第二感测节点QS_N，并且可重置或设置感测锁存器LATS。例如，感测锁存器重置/设置部RESE可包括：晶体管N18，其响应于感测重置信号SRST而将感测锁存器LATS的第一感测节点QS和公共节点COM联接；以及晶体管N19，其响应于感测设置信号SSET而将感测锁存器LATS的第二感测节点QS_N和公共节点COM联接。
数据传输区段417可联接在感测锁存器LATS和感测节点SO之间，并且可响应于感测数据传输信号TRANS和第一感测节点QS的电位而改变感测节点SO的电位。例如，数据传输区段417可包括串联联接在感测节点SO和接地端子之间的晶体管N20和晶体管N21。晶体管N20可响应于感测数据传输信号TRANS而将感测节点SO和晶体管N21联接，并且晶体管N21可响应于第一感测节点QS的电位而将晶体管N20和接地端子联接。预充电电路420可响应于预充电信号PRECHSO_N而对感测节点SO进行预充电。在读操作中，预充电电路420可对要读取的存储器单元的位线BL进行预充电。预充电电路420可包括晶体管P15，晶体管P15联接在核心电压VCORE和感测节点SO之间并且响应于预充电信号PRECHSO_N而导通或截止。
锁存电路430可包括联接到感测节点SO的多个锁存区段LC11至LC14。包括在锁存电路430中的锁存区段的数量可根据设计要求而变化。图4示出锁存电路430中包括四个锁存区段的实施方式。以下，为了说明方便，锁存区段LC11至LC14将被分别定义为第一至第四锁存区段。
第三锁存区段LC13和第四锁存区段LC14可具有与上面参照图3描述的锁存区段基本上相同的配置。因此，本文中将省略对相同配置的重复描述。当与第三锁存区段LC13和第四锁存区段LC14相比时，第一锁存区段LC11还可包括晶体管N22，晶体管N22响应于反相传输信号TRAN1_N而将锁存器LAT1的反相节点Q1_N联接到感测节点SO。类似于第一锁存区段LC11，第二锁存区段LC12还可包括晶体管N23，晶体管N23响应于反相传输信号TRAN2_N而将锁存器LAT2的反相节点Q2_N联接到感测节点SO。
不同信号可被提供给第一锁存区段LC11至第四锁存区段LC14。因此，第一锁存区段LC11至第四锁存区段LC14中的仅一个可被启用，或者第一锁存区段LC11至第四锁存区段LC14可执行不同的功能。晶体管N24可联接在共同联接到第一锁存区段LC11至第四锁存区段LC14的公共节点COM与接地端子之间。晶体管N24可响应于感测节点SO的电位而对公共节点COM进行放电。
晶体管N25可联接在感测节点SO和页总线节点PBUS之间。晶体管N25可响应于页数据传输信号TRANPB而将感测节点SO和页总线节点PBUS联接。
下面将描述图4所示的页缓冲器的读操作。感测锁存器LATS的第一感测节点QS被设定为低电平，并且流过位线BL的电流是第一基准电流。例如，如果感测锁存器LATS的第一感测节点QS被设定为低电平，并且如果基准电流发生部415a的晶体管P12导通，则电流流过感测放大器节点SAN。接下来，如果随着位线选择信号BLSEL和位线感测信号PBSENSE上升至高电平而使晶体管N10和晶体管N12导通，并且如果随着基准电流预充电信号SA_PRECH_N下降至低电平而使晶体管P13导通，则第一基准电流流过电流感测节点CSO和位线BL，因此，随着位线BL的电位增加，位线BL被预充电。
如果读电压或验证电压被施加到与所选存储器单元联接的所选字线，则流过位线BL的电流可根据存储器单元的状态而变化。例如，如果所选存储器单元的阈值电压低于读电压或验证电压，则在存储器单元中形成沟道。因此，位线BL的电位降低并且电流增加。如果所选存储器单元的阈值电压高于读电压或验证电压，则在存储器单元中不形成沟道。因此，维持位线BL的电位，并且由于此事实，电流减小。因此，根据所选存储器单元的状态，流过位线BL的电流可变得高于第一基准电流或变得低于第一基准电流。流过位线BL的电流被反映在电流感测节点CSO上，并且晶体管N17可根据与电流感测节点CSO的电流对应的电压电平而导通或截止。例如，如果流过电流感测节点CSO的电流变得高于第一基准电流，则晶体管N17可导通，如果流过电流感测节点CSO的电流维持在第一基准电流或变得低于第一基准电流，则晶体管N17可截止。此时，如果感测放大器选通信号SA_STB_N下降至低电平，进而晶体管P14导通，则根据晶体管N17的导通或截止状态，感测锁存器LATS的第一感测节点QS的数据可改变或维持在先前状态。
包括在页缓冲器中的晶体管N10至N25和P11至P15可被分组为包括在感测电路410中的第一组和不包括在感测电路410中的第二组。晶体管N10至N21和P11至P14可被包括在第一组中，晶体管N22至N25和P15可被包括在第二组中。上面参照图3和图4描述的页缓冲器是示例性的，应该理解，本公开的页缓冲器的结构不限于此。
图5是示出配置页缓冲器的晶体管的表示的示意性横截面图。
参照图5，栅电极G可限定在基板10上方，栅极介电层Gox插置在二者之间，结区域S和D可在栅电极G的两侧限定在基板10的有源区域中。结区域S和D可包括源极区域S和漏极区域D。栅极介电层Gox、栅电极G、源极区域S和漏极区域D可配置晶体管。覆盖晶体管的介电层ILD1可限定在基板10上，并且分别联接到源极区域S和漏极区域D的触点CNT1和CNT2可通过介电层ILD1限定。参考符号10A表示用于限定有源区域的隔离层。
晶体管可包括从触点CNT1延伸到源极区域S，从源极区域S通过基板10中的沟道区域延伸到漏极区域D，并且从漏极区域D延伸到触点CNT2的导电路径。晶体管的驱动性能可根据上述导电路径的特性而变化。例如，可通过在沟道区域中生成应变、增加源极区域S和漏极区域D的掺杂剂分布或降低接触电阻来实现优异的驱动性能。
为了实现低接触电阻，可采用增加分别联接到源极区域S和漏极区域D的触点CNT1和CNT2的横截面尺寸的方法。如果在维持晶体管的尺寸或面积的同时触点CNT1和CNT2的横截面尺寸增加，则触点CNT1和CNT2与栅电极G之间的距离d1减小，因此由于触点CNT1和CNT2引起的栅电极G的边缘电容增加。此效果可能对晶体管的驱动性能产生不利影响。为了防止由于触点的横截面尺寸的增加而引起的边缘电容的增加(这可导致晶体管的驱动性能劣化)，应增加晶体管的尺寸或面积。
如上面参照图3和图4描述的，页缓冲器包括多个晶体管。如果联接到页缓冲器中包括的晶体管的触点的横截面尺寸增加，并且如果晶体管的尺寸也增加，则晶体管的驱动性能可改进。然而，随着页缓冲器的尺寸增加，集成度可降低。另一方面，如果联接到页缓冲器中的晶体管的触点的横截面尺寸减小，并且如果晶体管的尺寸也减小，则页缓冲器所占据的面积减小，因此，集成度可增加。然而，在任一示例中，晶体管的驱动性能可能劣化，并且页缓冲器的性能可能受影响。以下实施方式提出了能够在维持页缓冲器的性能的同时减小页缓冲器的尺寸的措施。
图6是示出根据本公开的实施方式的包括在页缓冲器中的晶体管的表示的俯视图。
参照图6，页缓冲器可包括第一晶体管TR1和第二晶体管TR2。第一晶体管TR1可以是配置页缓冲器的晶体管当中的包括在感测电路(图3的310和图4的410)中的晶体管。第二晶体管TR2可以是配置页缓冲器的晶体管当中的不包括在感测电路中的晶体管。
第一触点CNT11和CNT12可分别联接到第一晶体管TR1的源极区域S1和漏极区域D1。第二触点CNT21和CNT22可分别联接到第二晶体管TR2的源极区域S2和漏极区域D2。第一触点CNT11和CNT12可在参考符号LDch所指示的晶体管沟道长度方向上基本上按直线设置。第二触点CNT21和CNT22也可在晶体管沟道长度方向LDch基本上按直线设置。
在读操作中，页缓冲器的感测电路可通过根据存储器单元的阈值电压检测位线的经改变的电压电平或位线的电流电平来读取存储在存储器单元中的数据。因此，为了没有错误地读取存储在存储器单元中的数据，有必要在配置感测电路的第一晶体管TR1中保持高水平的驱动性能。另一方面，由于第二晶体管TR2不直接参与数据读操作，所以相对低水平的驱动性能可能足够了。
联接到第一晶体管TR1的第一触点CNT11和CNT12的横截面尺寸与联接到第二晶体管TR2的第二触点CNT21和CNT22的横截面尺寸可彼此不同。例如，可选择第一触点CNT11和CNT12的横截面尺寸以获得所需低接触电阻。相比之下，第二触点CNT21和CNT22的横截面尺寸可小于第一触点CNT11和CNT12的横截面尺寸。
触点CNT11、CNT12、CNT21和CNT22的横截面尺寸可被定义为触点CNT11、CNT12、CNT21和CNT22在任何高度处的横截面面积。第一触点CNT11和CNT12中的每一个在沟道长度方向LDch上的长度可具有第一尺寸A1。第二触点CNT21和CNT22中的每一个在沟道长度方向LDch上的长度可具有小于第一尺寸A1的第二尺寸A2。可在由形成第二触点CNT21和CNT22时所涉及的制造工艺技术设定的极限内减小第二尺寸A2。
可选择第一晶体管TR1的栅电极G1与第一触点CNT11或CNT12之间的距离以获得所需低边缘电容。还可选择第二晶体管TR2的栅电极G2与第二触点CNT21或CNT22之间的距离以获得所需低边缘电容。例如，第一晶体管TR1的栅电极G1与第一触点CNT11或CNT12之间在沟道长度方向LDch上的距离以及第二晶体管TR2的栅电极G2与第二触点CNT21或CNT22之间在沟道长度方向LDch上的距离可以是相同的距离d2。
第二晶体管TR2在沟道长度方向LDch上的长度可具有比第一晶体管TR1在沟道长度方向LDch上的长度小L1的值。例如，L1可对应于(i)第一触点CNT11和CNT12在沟道长度方向LDch上的长度之和与(ii)第二触点CNT21和CNT22在沟道长度方向LDch上的长度之和之间的差。也就是说，L1可以是与A1和A2之间的差的两倍对应的值。
图7是沿着图6的线A-A’和B-B’截取的横截面图。
参照图7，第一晶体管TR1和第二晶体管TR2可通过基本上相同的工艺技术实现。如上面参照图6描述的，第二晶体管TR2在沟道长度方向LDch上的长度可具有比第一晶体管TR1在沟道长度方向LDch上的长度小L1的值。为了实现所需非对称晶体管TR1和TR2，可改变用于形成界定设置有晶体管TR1和TR2的有源区域的隔离层10A的工艺或者用于形成晶体管TR1和TR2的源极区域S1和S2和漏极区域D1和D2的工艺。
例如，为了确保第一晶体管TR1在沟道长度方向LDch上的长度和第二晶体管TR2在沟道长度方向LDch上的长度具有不同的目标值，可改变用于限定界定设置有晶体管TR1和TR2的有源区域的隔离层10A的掩模图案的形状。在另一示例中，可改变用于形成晶体管TR1和TR2的源极区域S1和S2和漏极区域D1和D2的离子注入工艺中使用的掩模图案的形状。
覆盖第一晶体管TR1和第二晶体管TR2的介电层ILD1可限定在基板10上，并且可通过孔蚀刻工艺在介电层ILD1中形成暴露第一晶体管TR1的源极区域S1和漏极区域D1并且暴露第二晶体管TR2的源极区域S2和漏极区域D2的多个接触孔。此后，当在接触孔中填充导电材料时，可配置第一触点CNT11和CNT12以及第二触点CNT21和CNT22。
第一触点CNT11和CNT12中的每一个在沟道长度方向LDch上的长度可具有第一尺寸A1，并且第二触点CNT21和CNT22中的每一个在沟道长度方向LDch上的长度可具有小于第一尺寸A1的第二尺寸A2。为了获得一方面第一触点CNT11和CNT12与另一方面第二触点CNT21和CNT22之间的所需横截面尺寸差异，可改变孔蚀刻工艺。例如，为了确保第一触点CNT11和CNT12的横截面尺寸和第二触点CNT21和CNT22的横截面尺寸具有不同的目标值，可提供在第一晶体管TR1的区域和第二晶体管TR2的区域中具有不同尺寸的开口的掩模图案。在另一示例中，可在孔蚀刻工艺期间为第一晶体管TR1和第二晶体管TR2中的每一个提供单独的掩模图案。可仅通过改变传统设计中的触点的目标尺寸来实现接触结构的不对称性。
图8是示出根据本公开的实施方式的半导体存储器装置的表示的横截面图。
参照图8，半导体存储器装置可具有PUC(单元下外围)结构。逻辑结构PS可设置在存储器结构CS下方。
逻辑结构PS可包括第一基板10和限定在第一基板10上的逻辑电路LOGIC。第一基板10可包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中的至少一个。逻辑电路LOGIC可包括上面参照图6和图7描述的第一晶体管TR1和第二晶体管TR2。介电层ILD1可限定在第一基板10上以覆盖第一晶体管TR1和第二晶体管TR2。联接到第一晶体管TR1的第一触点CNT11和CNT12以及联接到第二晶体管TR2的第二触点CNT21和CNT22可通过介电层ILD1限定。介电层ILD2可限定在介电层ILD1上以覆盖第一触点CNT11和CNT12以及第二触点CNT21和CNT22。
存储器结构CS可包括限定在逻辑结构PS上的第二基板11、在第二基板11上交替地层叠的多个电极层40和多个层间介电层42、以及穿过多个电极层40和多个层间介电层42的多个垂直沟道CH。
电极层40可包括导电材料。例如，电极层40可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。层间介电层42可包括氧化硅。在电极层40当中，从最下电极层40的至少一个电极层40可配置源极选择线，从最上电极层40的至少一个电极层40可配置漏极选择线。源极选择线和漏极选择线之间的电极层40可配置字线。
各个垂直沟道CH可包括沟道层50和栅极介电层52。沟道层50可包括多晶硅或单晶硅，并且可在其一些区域中包括诸如硼(B)的P型杂质。栅极介电层52可包括从沟道层50的外侧壁依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层52可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。源极选择晶体管、存储器单元和漏极选择晶体管可被配置在电极层40围绕垂直沟道CH的面积或区域中。
位线BL可限定在交替地层叠的电极层40和层间介电层42上方。位线触点BLC可限定在位线BL下方以将垂直沟道CH和位线BL联接。
图8示出限定在存储器结构CS中的位线BL联接到逻辑结构PS的结构。布线W1可设置在位线BL上方。触点CNT3可限定在布线W1下方以将布线W1和位线BL联接。布线W1可通过触点CNT4联接到逻辑结构PS的布线W2。尽管未示出，布线W2可联接到逻辑电路LOGIC。因此，电路径被配置为将位线BL和逻辑电路LOGIC联接。
图9是示出根据本公开的另一实施方式的半导体存储器装置的表示的横截面图。
参照图9，半导体存储器装置可具有POC(单元上外围)结构。包括逻辑电路LOGIC的外围晶圆PW可结合到包括存储器单元阵列的单元晶圆CW上。
外围晶圆PW和单元晶圆CW可单独地制造，然后彼此结合以联接成一个。逻辑电路LOGIC可包括上面参照图6和图7描述的第一晶体管TR1和第二晶体管TR2。介电层ILD1可限定在第一基板10上以覆盖第一晶体管TR1和第二晶体管TR2。联接到第一晶体管TR1的第一触点CNT11和CNT12以及联接到第二晶体管TR2的第二触点CNT21和CNT22可通过介电层ILD1限定。
可在单元晶圆CW的第二基板11上制造存储器单元阵列。第一基板10和第二基板11可由相同的材料制成。第一基板10和第二基板11中的每一个可包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中的至少一个。
第一焊盘PAD1可限定在外围晶圆PW的一个表面上。尽管未详细示出，第一焊盘PAD1可电联接到逻辑电路LOGIC。第二焊盘PAD2可限定在单元晶圆CW的一个表面上。各个第二焊盘PAD2可通过触点CNT5联接到位线BL之一。
外围晶圆PW的一个表面和单元晶圆CW的一个表面可彼此结合，使得限定在外围晶圆PW的一个表面上的第一焊盘PAD1和限定在单元晶圆CW的一个表面上的第二焊盘PAD2彼此结合。因此，可配置将单元晶圆CW的存储器单元阵列与外围晶圆PW的逻辑电路LOGIC联接的电路径。
从以上描述显而易见的是，根据本公开的实施方式，联接到配置页缓冲器的晶体管当中的包括在感测电路中的第一晶体管的第一触点的横截面尺寸可被配置为使得第一晶体管的驱动性能保持较高，即，第一触点的电阻保持较低。另一方面，联接到配置页缓冲器的晶体管当中的不包括在感测电路中的第二晶体管的第二触点的横截面尺寸可被配置为具有小于第一触点的横截面尺寸的尺寸。因此，可使得第二晶体管的尺寸小于第一晶体管的尺寸。
换言之，通过将包括在页缓冲器中的晶体管分为参与页缓冲器的数据读操作的晶体管和不直接参与数据读操作的晶体管，并且通过调整联接到各个晶体管的触点的尺寸，可减小配置页缓冲器的一些晶体管的尺寸，同时维持页缓冲器的数据感测能力。结果，可在维持页缓冲器的性能的同时减小页缓冲器所占据的面积，从而有助于半导体存储器装置的经改进的集成。
图10是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
参照图10，根据实施方式的存储器系统600可包括非易失性存储器装置(NVM装置)610和存储控制器620。
非易失性存储器装置610可由上述半导体存储器装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置(NVM装置)610。非易失性存储器装置610和存储控制器620的组合可被配置为存储卡或者可提供固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置(NVM装置)610读取的数据中的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口。处理单元622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置(NVM装置)610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性存储介质来提供。具体地，本实施方式的非易失性存储器装置可被包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成驱动电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图11是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
参照图11，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2020年4月22日提交于韩国知识产权局的韩国专利申请No.10-2020-0048952的优先权，其整体通过引用并入本文。

Claims (21)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元；以及
页缓冲器，该页缓冲器包括通过位线联接到所述存储器单元的感测电路，
所述页缓冲器包括：
包括在所述感测电路中的第一晶体管；以及
不包括在所述感测电路中的第二晶体管，
其中，联接到所述第一晶体管的第一触点的横截面尺寸和联接到所述第二晶体管的第二触点的横截面尺寸彼此不同。
2.根据权利要求1所述的半导体存储器装置，其中，所述第二触点的横截面尺寸小于所述第一触点的横截面尺寸。
3.根据权利要求1所述的半导体存储器装置，其中，所述第一触点联接到所述第一晶体管的结区域，并且所述第二触点联接到所述第二晶体管的结区域。
4.根据权利要求1所述的半导体存储器装置，
其中，所述第一晶体管和所述第二晶体管设置在单个基板上，并且
其中，所述第一触点和所述第二触点穿过介电层，该介电层将所述基板和所述基板上方的布线层隔离并且覆盖所述第一晶体管和所述第二晶体管。
5.根据权利要求1所述的半导体存储器装置，其中，所述第一晶体管的沟道长度方向和所述第二晶体管的沟道长度方向相同，并且在所述沟道长度方向上，所述第二触点的长度小于所述第一触点的长度。
6.根据权利要求1所述的半导体存储器装置，其中，所述第二触点与所述第二晶体管的栅电极之间的距离与所述第一触点与所述第一晶体管的栅电极之间的距离相同。
7.根据权利要求1所述的半导体存储器装置，其中，所述第一晶体管的沟道长度方向和所述第二晶体管的沟道长度方向相同，并且在所述沟道长度方向上，所述第二晶体管的长度小于所述第一晶体管的长度。
8.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列限定在层叠在逻辑结构上的存储器结构中；以及
页缓冲器，该页缓冲器限定在所述逻辑结构中，该页缓冲器包括读取存储在所述存储器单元阵列中的数据的感测电路，
所述页缓冲器包括：
包括在所述感测电路中的第一晶体管；以及
不包括在所述感测电路中的第二晶体管，
其中，联接到所述第一晶体管的第一触点的横截面尺寸和联接到所述第二晶体管的第二触点的横截面尺寸彼此不同。
9.根据权利要求8所述的半导体存储器装置，其中，所述第二触点的横截面尺寸小于所述第一触点的横截面尺寸。
10.根据权利要求8所述的半导体存储器装置，其中，所述第一触点联接到所述第一晶体管的结区域，并且所述第二触点联接到所述第二晶体管的结区域。
11.根据权利要求8所述的半导体存储器装置，其中，所述第一晶体管和所述第二晶体管设置在单个基板上，并且所述第一触点和所述第二触点穿过介电层，该介电层将所述基板和所述基板上方的布线层隔离并且覆盖所述第一晶体管和所述第二晶体管。
12.根据权利要求8所述的半导体存储器装置，其中，所述第一晶体管的沟道长度方向和所述第二晶体管的沟道长度方向相同，并且在所述沟道长度方向上，所述第二触点的长度小于所述第一触点的长度。
13.根据权利要求8所述的半导体存储器装置，其中，所述第二触点与所述第二晶体管的栅电极之间的距离与所述第一触点与所述第一晶体管的栅电极之间的距离相同。
14.根据权利要求8所述的半导体存储器装置，其中，所述第一晶体管的沟道长度方向和所述第二晶体管的沟道长度方向相同，并且在所述沟道长度方向上，所述第二晶体管的长度小于所述第一晶体管的长度。
15.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列限定在单元晶圆中；以及
页缓冲器，该页缓冲器限定在结合到所述单元晶圆上的外围晶圆中，该页缓冲器包括读取存储在所述存储器单元阵列中的数据的感测电路，
所述页缓冲器包括：
包括在所述感测电路中的第一晶体管；以及
不包括在所述感测电路中的第二晶体管，
其中，联接到所述第一晶体管的结区域的第一触点的横截面尺寸和联接到所述第二晶体管的结区域的第二触点的横截面尺寸彼此不同。
16.根据权利要求15所述的半导体存储器装置，其中，所述第二触点的横截面尺寸小于所述第一触点的横截面尺寸。
17.根据权利要求15所述的半导体存储器装置，其中，所述第一触点联接到所述第一晶体管的结区域，并且所述第二触点联接到所述第二晶体管的结区域。
18.根据权利要求15所述的半导体存储器装置，其中，所述第一晶体管和所述第二晶体管设置在单个基板上，并且所述第一触点和所述第二触点穿过介电层，该介电层将所述基板和所述基板上方的布线层隔离并且覆盖所述第一晶体管和所述第二晶体管。
19.根据权利要求15所述的半导体存储器装置，其中，所述第一晶体管的沟道长度方向和所述第二晶体管的沟道长度方向相同，并且在所述沟道长度方向上，所述第二触点的长度小于所述第一触点的长度。
20.根据权利要求15所述的半导体存储器装置，其中，所述第二触点与所述第二晶体管的栅电极之间的距离与所述第一触点与所述第一晶体管的栅电极之间的距离相同。
21.根据权利要求15所述的半导体存储器装置，其中，所述第一晶体管的沟道长度方向和所述第二晶体管的沟道长度方向相同，并且在所述沟道长度方向上，所述第二晶体管的长度小于所述第一晶体管的长度。
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