CN109390272A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请提供了一种半导体器件及其制造方法。所述半导体器件包括：外围电路区，其设置在第一衬底上并且包括电路器件和接触插塞，接触插塞沿竖直方向在所述第一衬底上延伸；存储器单元区，其设置在第二衬底上并且包括存储器单元，所述第二衬底设置在所述第一衬底之上；以及穿通绝缘区，其穿透接触插塞上的第二衬底并覆盖接触插塞的上表面。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2017年8月8日提交至韩国知识产权局的韩国专利申请No.10-2017-0100244的优先权，其公开内容通过引用其全部合并于此。
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
由于对高性能、高速度的电子器件和/或多功能电子器件的需求增加，电子器件中的半导体器件的集成度增加。根据半导体器件高集成度的趋势，形成半导体器件的图案已经小型化。因此，防止在制造过程中发生缺陷能会更加困难。
发明内容
本发明构思的各实施例可以提供具有改进的可靠性的半导体器件及其制造方法。
根据本发明构思的一些方面，一种半导体器件包括：外围电路区，其设置在第一衬底上并且包括电路器件和接触插塞，所述接触插塞在竖直方向上在所述第一衬底上延伸；存储器单元区，其设置在第二衬底上并且包括存储器单元，所述第二衬底设置在所述第一衬底之上；以及穿通绝缘区，其穿透所述接触插塞上的所述第二衬底并覆盖所述接触插塞的上表面。
根据本发明构思的一些方面，一种半导体器件包括：第一区，其设置在第一衬底上并且包括在垂直于所述第一衬底的方向上延伸的接触插塞；第二区，其设置在第二衬底上并且包括在垂直于所述第二衬底的方向上延伸的沟道，所述第二衬底设置在所述第一衬底之上；以及穿通绝缘区，其设置在所述接触插塞上以将所述接触插塞与所述第二衬底电隔离。
根据本发明构思的一些方面，一种制造半导体器件的方法包括：在第一衬底上形成限定了外围电路的电路器件；形成在垂直于第一衬底的方向上延伸的至少一个接触插塞；形成与所述至少一个接触插塞连接的第二衬底；在第二衬底上交替地层叠牺牲层和层间绝缘层；形成穿透所述牺牲层和所述层间绝缘层的沟道；形成穿透第二衬底的穿通绝缘区以与所述至少一个接触插塞接触；以及在去除牺牲层之后，在牺牲层被去除的区域中形成栅电极。
根据本发明构思的一些方面，一种半导体器件包括外围电路区，该外围电路区包括：在第一衬底上的各电路器件、其上的外围区绝缘层以及远离第一衬底延伸穿过外围区绝缘层的至少一个接触插塞。第二衬底上的单元区层叠在第一衬底上，在两衬底之间具有外围区绝缘层。单元区包括交替层叠的栅电极和绝缘层以及远离第二衬底延伸的沟道区。穿通绝缘区延伸穿过第二衬底并超过外围区绝缘层的表面，外围区绝缘层上具有第二衬底。穿通绝缘区与外围区绝缘层不同并且直接接触所述至少一个接触插塞，以将所述至少一个接触插塞与第二衬底电隔离，并且穿通绝缘区不设置电连接到第一衬底上的电路器件的导电材料。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的上述和其它方面、特征和其他优点，在附图中：
图1是根据示例实施例的半导体器件的示意性截面图；
图2是图1的区域“A”的放大图；
图3至图5是根据示例实施例的半导体器件的示意性截面图；
图6A和图6B是根据示例实施例的半导体器件的示意性俯视图；
以及
图7至图17是示出根据示例实施例的制造半导体器件的方法的示意性截面图。
具体实施方式
在下文中，将参考附图描述本发明构思的各实施例。
图1是根据示例实施例的半导体器件的示意性截面图。图2是图1的区域“A”的放大图。
参照图1，半导体器件1000可以包括第一衬底101和第二衬底201，第二衬底201层叠并设置在第一衬底101之上。外围电路区PERI(第一区)可以设置在第一衬底101上，而存储器单元区CELL(第二区)可以设置在第二衬底201上。术语第一、第二等在本文中用于将一个元件与另一个元件区分开，但是这些元件不应受这些术语的限制。因此，在不脱离本发明构思的范围的情况下，第一元件可以称为第二元件。此外，空间相关术语，例如“在...之下”，“在...之下”，“较低”，“较高”，“在...之上”，“...较高”等可以包括除了图中所示的取向以外的装置在使用或操作中的不同取向。例如，如果附图中的装置翻转，则描述为在其他元件或特征“下方”或“下方”的元件将取向为在所述其他元件或特征“之上”。
第一衬底101上的外围电路区PERI可以包括：设置在第一衬底101上的电路器件120；封装电路器件120的外围区绝缘层190；以及接触插塞150和下布线结构LW，它们在从第一衬底101朝向第一衬底101上方的第二衬底201的方向上延伸。
第一衬底101可以具有在x方向和y方向上延伸的上表面。第一衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。第一衬底101可以设置为体晶片或外延层。第一衬底101可以包括含杂质的阱区和器件隔离区。
电路器件120可以包括电路栅极电介质层122、电路栅极电极层125和间隔层124。杂质区105可以设置在电路栅极电极层125的相对侧上的第一衬底101中。电路栅极电介质层122可以包括氧化硅，而电路栅极电极层125可以包括导电材料，例如金属、多晶硅和/或金属硅化物。间隔层124可以设置在电路栅极电介质层122和电路栅极电极层125的相对侧壁上，并且可以例如使用氮化硅形成。
外围区绝缘层190可以封装第一衬底101和第一衬底101上的电路器件120，并且外围区绝缘层190可以设置在第一衬底101和第二衬底201之间。外围区绝缘层190可以使用绝缘材料形成。
接触插塞150可在从第一衬底101朝向第二衬底201的方向上(即，在z方向上)竖直延伸穿过外围区绝缘层190。接触插塞150可以局部地设置在第一衬底101的区域中并且可以以行和列来设置。然而，接触插塞150的数目或数量不限于本文所示，并且在各种实施例中可以不同。例如，在示例实施例中，可以设置单个接触插塞150。接触插塞150可以例如使用掺杂多晶硅或金属形成。在一些实施例中，接触插塞150可以是从第一衬底101朝向第二衬底201延伸的各个单个构件。
下布线结构LW可以设置为将外围电路区PERI中的电路器件120电连接到存储器单元区CELL。下布线结构LW可以包括从第一衬底101顺序层叠的第一下接触件LC1、第一下布线LM0、第二下接触件LC2、第二下布线LM1、第三下接触件LC3和第三下布线LM2。形成下布线结构LW的接触插塞和布线的数量在各示例实施例中可以不同。下布线结构LW可以包括诸如钨(W)、铜(Cu)和/或铝(Al)的金属。
第二衬底201上的存储器单元区CELL可以包括：在垂直于第二衬底201的上表面的方向上彼此间隔开层叠的栅电极230；与栅电极230交替层叠层间绝缘层220；设置为穿透栅电极230沟道CH；封装栅电极230的第一单元区绝缘层292和第二单元区绝缘层294；以及上布线结构HW。存储器单元可以沿每个沟道CH竖直地(在z方向上)排列以形成各个存储器单元串。
第二衬底201可以具有在x方向和y方向上延伸的上表面。第二衬底201可以具有与第一衬底101相同或相似的尺寸，或者可以在一个或多个维度上小于第一衬底101的尺寸。第二衬底201可以包括半导体材料，例如IV族半导体。例如，第二衬底201可以设置为多晶硅层，但不限于此，并且第二衬底201还可以设置为外延层。第二衬底201可以包括含杂质的至少一个阱区。例如，整个第二衬底201可以形成单个p阱区。在这种情况下，由接触插塞150连接的第一衬底101的区域也可以设置为p阱区。换句话说，由接触插塞150连接的第一衬底101的区域和第二衬底201的区域可以设置为包括具有相同导电类型的杂质的区域，但是不限于此。
栅电极230可以层叠为在垂直于第二衬底201的方向上彼此间隔开，并且可以在至少一个方向上(例如，在x方向上)延伸以具有不同的长度。各个存储器单元串的栅电极230可以形成半导体器件1000中的接地选择晶体的栅极、多个存储器单元的栅极和串选择晶体管的栅极。栅电极230的数量可以根据半导体器件1000的容量而不同。栅电极230可以包括诸如W的金属。根据示例实施例，栅电极230可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极230可以进一步包括扩散阻挡层。例如，扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。
层间绝缘层220可以设置在栅电极230之间。以与栅电极230相同的方式，层间绝缘层220可以设置成在垂直于第二衬底201的上表面的z方向上彼此间隔开并沿x方向延伸。层间绝缘层220可以包括绝缘材料，诸如氧化硅和氮化硅。
沟道CH可以在第二衬底201上设置成以行和列彼此间隔开。沟道CH可以设置成在x-y平面上形成网格图案，或者沟道CH可以设置为在一个方向上具有Z字形。沟道CH可以具有圆柱形状并且可以具有倾斜侧表面，所述倾斜侧表面根据纵横比在朝向第二衬底201的方向上变窄。
沟道区240可以设置在沟道CH中。在沟道CH中，沟道区240可以形成为具有围绕其中的沟道绝缘层250的环形形状，但是根据示例实施例，沟道区240也可以形成为其中没有沟道绝缘层250的圆柱形形状(诸如圆形或棱柱的圆柱形状)。沟道区240可以在其底部连接到外延层210。沟道区240可以包括半导体材料，例如多晶硅或单晶硅。半导体材料可以设置为未掺杂材料或者包括p型或n型杂质的材料。沟道区240可以通过沟道焊盘255连接到上布线结构HW。
在沟道CH中，沟道焊盘255可以设置在沟道区240的上部。沟道焊盘255可以设置在沟道绝缘层250的上表面上或者覆盖沟道绝缘层250的上表面，并且电连接到沟道区240。沟道焊盘255可以包括例如掺杂多晶硅。
栅极电介质层245可以设置在栅电极230和沟道区240之间。栅极电介质层245可以包括从沟道区240顺序层叠的隧穿层、电荷存储层和阻挡层。隧穿层可以允许电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。电荷存储层可以设置为电荷俘获层或浮置栅极导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k电介质材料或其组合。在示例实施例中，栅极电介质层245的至少一部分可以沿栅电极230在水平方向上延伸。
外延层210可以设置在沟道CH下端上的第二衬底201上，并且可以设置在至少一个栅电极230的侧表面上。外延层210可以设置在第二衬底201的凹陷区中。外延层210的上表面的高度可以高于最下面的栅电极230的上表面并且低于第二最下面的栅电极230的下表面，但是不限于此。在示例实施例中，可以省略外延层210。在这种情况下，沟道区240可以直接连接到第二衬底201。
第一单元区绝缘层292和第二单元区绝缘层294可以设置在第二衬底201、第二衬底201上的栅电极230和外围区绝缘层190或者覆盖第二衬底201、第二衬底201上的栅电极230和外围区绝缘层190。第一单元区绝缘层292和第二单元区绝缘层294可以使用绝缘材料形成。
上布线结构HW可以设置为将存储器单元区CELL电连接到外围电路区PERI的电路器件120。例如，上布线结构HW可以设置为将存储器单元区CELL的沟道区240连接到外围电路区PERI的电路器件120。上布线结构HW可以包括从第二衬底201顺序层叠的第一上接触件HC1、通孔接触件VC、第一上布线HM0、第二上接触件HC2、第二上布线HM1、第三上接触件HC3以及第三上布线HM2。第一上布线HM0可以对应于半导体器件1000的位线，或者第一上布线HM0可以设置为与位线连接的布线结构。形成上布线结构HW的接触插塞和布线的数量在各示例实施例中可以不同。上布线结构HW可以包括诸如W、Cu和/或Al的金属。
半导体器件1000可以进一步包括设置为穿透第二衬底201的穿通绝缘区260和布线区265。
穿通绝缘区260和布线区265可以从栅电极230的上部穿透栅电极230、层间绝缘层220和第二衬底201，以便延伸到外围区绝缘层190的上部，即，延伸超过其上具有第二衬底201的外围区绝缘层190的表面。穿通绝缘区260和布线区265可以使用相同的刻蚀工艺形成以具有实质相同的深度。
布线区265可以设置为包括用于将存储器单元区CELL连接到外围电路区PERI的布线结构的区域。布线区265可以设置在设有沟道CH的区域中的各沟道CH之间的至少一个区域中。布线区265可以包括绝缘材料，并且上布线结构HW的至少一部分可以设置在布线区265中。例如，在上布线结构HW之中，与存储器单元区CELL的位线连接的布线结构可以延伸到布线区265的内部。图1示出了布线区265包括第一下接触件HCl的情况，但是示例实施例不限于此。
穿通绝缘区260可以设置为穿透栅电极230的外围或边缘区中的栅电极230(即，栅电极230的外部区域而不是其中心区域)中的要与接触插塞150连接的栅电极230。穿通绝缘区260可以设置在存储器单元区CELL中的布线区265的外部区域上。例如，如图1所示，穿通绝缘区260可以设置在这样的区域中，即，栅电极230在该区域中延伸以具有不同的长度。穿通绝缘区260可以具有其整体填充有绝缘材料的结构。也就是说，穿通绝缘区260不含有提供与外围电路区PERI的器件的电连接的导电材料。因此，第二衬底201可以与接触插塞150电隔离。在示例实施例中，穿通绝缘区260可以使用多个绝缘层形成。在示例实施例中，穿通绝缘区260可以设置在多个接触插塞150上，并且可以设置为进一步延伸到未设置接触插塞150的区域。例如，穿通绝缘区260可以形成为在x方向上延长以延伸超出接触插塞150并且延伸到包括第二衬底201的端部(例如，右端)的区域中。
穿通绝缘区260可以具有穿通绝缘区260在其下部的方向上(例如，朝向第一衬底101的方向)变窄的形状。例如，穿通绝缘区260的下表面可以比上表面窄，而穿通绝缘区260的上部中的第一宽度W1可以大于下部中的第二宽度W2。第一宽度W1可以等于或类似于布线区265的上部中的第三宽度W3。在z方向上，穿通绝缘区260的高度可以大于沟道CH的高度。然而，穿通绝缘区260的形状以及穿通绝缘区260和布线区265的相对尺寸不限于附图中示出的那些，并且在各示例实施例中可以不同。
参照图2，穿通绝缘区260可以与外围区绝缘层190的一部分不同并穿透外围区绝缘层190的一部分，以延伸到第二衬底201的下部。穿通绝缘区260的下表面可以设置在比第二衬底201的下表面低第一长度D1的水平高度。可以将接触插塞150预先设置为将第一衬底101连接至第二衬底201。随后，可以通过形成穿通绝缘区260去除接触插塞150第一长度D1的上部。在各示例实施例中第一长度D1可以不同。例如，第一长度D1可以具有几埃至几百纳米的范围。穿通绝缘区260可以设置在接触插塞150的整个上表面150U上或者覆盖接触插塞150的整个上表面150U。穿通绝缘区260的侧表面的一部分可以设置成与第二衬底201的内侧表面201L接触。因此，接触插塞150和第二衬底201可以通过穿通绝缘区260分离，而不会彼此物理上电连接。
图3至图5是根据示例实施例的半导体器件的示意性截面图。
参照图3，半导体器件1000a可以包括第一衬底101a和设置在第一衬底101a上方的第二衬底201a。按照与图1的示例实施例不同的方式，在示例实施例的半导体器件1000a的情况下，第二衬底201a可以包括多个区域。
第二衬底201a可以包括具有不同杂质浓度的第一区203和第二区205。例如，第一区203可以包括高浓度杂质，而第二区205可以包括低浓度杂质。在这种情况下，电信号可以通过第一区203施加到第二区205。然而，第二衬底201a的结构不限于此。例如，第一区203和第二区205可以包括具有不同导电类型的杂质，并且可以包括在竖直方向上层叠的两个或更多个阱区。在示例性实施例中，穿通绝缘区260可以穿透整个的第一区203和第二区205，或者可以设置为仅穿透第二区205。
在示例实施例中，第一衬底101a还可以包括距离其上表面具有预定深度的阱区103。与第一衬底101a相比，阱区103可以设置为包括具有相同或不同导电类型的杂质的区域。例如，在第一衬底101a包括p型杂质的情况下，阱区103可以包括n型杂质。可替换地，阱区103可以按照与第一衬底101a相同的方式包括p型杂质。在这种情况下，可以进一步设置围绕阱区103并且包括n型杂质的阱区。除了阱区103之外，第一衬底101a还可以包括其杂质的导电类型与阱区103的杂质的导电类型不同的阱区，并且该阱区设置为距第一衬底101a的上表面具有预定深度。在示例中实施例中，第一衬底101a中的阱区的结构可以不同。
参照图4，按照与图1的示例性实施例不同的方式，半导体器件1000b中的穿通绝缘区260a可以设置在沟道CH之间。换句话说，穿通绝缘区260a可以设置在靠近栅电极230的中心区域的区域中，而不是设置在栅电极230延伸以具有不同长度的区域中。穿通绝缘区260a可以设置为其下部穿透接触插塞150的上部中的第二衬底201。
在穿通绝缘区260a的上部，可以省略多个上布线结构HW的至少一部分，并且例如可以省略通孔接触件VC。与穿通绝缘区260a相邻设置的一部分沟道CH可以设置为多个虚设沟道，但是不限于此。在示例实施例中，穿通绝缘区260a的布置可根据在其下部中的接触插塞150的位置而变化。
参照图5，按照与图1和图4的示例性实施例不同的方式，半导体器件1000c中的穿通绝缘区260b可以设置在第二衬底201的边缘区中，所述边缘区设置在栅电极230的外部区域上。因此，穿通绝缘区260b可以设置为穿透第二衬底201而不穿透栅电极230。
与布线区265相比，穿通绝缘区260b可以在z方向上具有相对较低的高度。布线区265可具有第一高度H1，而穿通绝缘区260b可具有小于第一高度H1的第二高度H2。在示例性实施例中，在第二高度H2具有最小值的情况下，穿通绝缘区260b的上表面可以设置在比第二衬底201的上表面低的水平高度上。因此，穿通绝缘区260b的高度比布线区265的高度小的这种结构可适用于上述其他示例实施例。在示例实施例中，穿通绝缘区260b可以不完全穿透第一单元区绝缘层292，但是示例实施例不限于此。穿通绝缘区260b可以设置为完全穿透第一单元区绝缘层292或者设置为穿透第一单元区绝缘层292的一部分以具有各种高度。
图6A和图6B是根据示例实施例的半导体器件的示意性俯视图。
参照图6A，半导体器件1000d的第二衬底201可以包括第一区I和第二区II。第一区I可以设置为存储器单元沿着沟道CH设置的单元区。第二区II可以设置为栅电极230延伸成具有不同长度以连接到其上部的布线结构的接触区。虚设沟道DCH可以被设置为其图案与第二区II中的与第一区I相邻设置的区域中的沟道CH相同。半导体器件1000d可以进一步包括在x方向上划分并且跨越栅电极的分隔区SR。分隔区SR可以包括用于驱动存储器单元的公共源极线。
布线区265可以设置在第一区I中，而穿通绝缘区260可以设置在第二区II中。例如，布线区265可以设置在与第一区I相邻设置的分隔区SR之间。设置成与第一区I中的布线区265接触的沟道CH或与布线区265相邻的沟道CH可对应于虚设沟道DCH。例如，穿通绝缘区260可以设置在与第二区II相邻设置的分隔区SR之间。示出了将穿通绝缘区260设置在栅电极230延伸以具有不同长度的区域中，但是不限于此。例如，穿通绝缘区260可以设置在部分虚设沟道DCH之间。布线区265和穿通绝缘区260在半导体器件1000d中可以设置为一个或多个布线区和穿通绝缘区。在布线区265和穿通绝缘区260可以设置为多个布线区和多个穿通绝缘区的情况下，多个布线区和多个穿通绝缘区可以设置成彼此间隔开预定间隔。图6A中的布线区265和穿通绝缘区260的形状和尺寸仅仅是示例，并且在各示例实施例中可以不同。
参照图6B，按照与图6A的示例实施例不同的方式，半导体器件1000e的穿通绝缘区260可以在y方向上设置在第二区II(栅电极230的边缘区)中。换句话说，穿通绝缘区260可以在y方向上设置在分隔区SR的至少一侧上。
图7至图17是示出根据示例实施例的制造半导体器件的方法的示意性截面图。在图7至图17中，示出了与图1所示的区域相对应的区域。
如图7所示，可以在第一衬底101上形成电路器件120和下布线结构LW。
首先，可以在第一衬底101上顺序地形成电路栅极电介质层122和电路栅极电极层125。电路栅极电介质层122和电路栅极电极层125可以使用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。电路栅极电介质层122可以使用氧化硅形成，而电路栅极电极层125可以使用多晶硅或金属硅化物层中的至少一种来形成，但是示例实施例不限于此。随后，可以在电路栅极电介质层122和电路栅极电极层125的相对侧壁上形成间隔层124和杂质区105。根据示例实施例，间隔层124可以包括多个层。随后，可以通过执行离子注入工艺来形成杂质区105。
下布线结构LW之中的第一下接触件LC1、第二下接触件LC2和第三下接触件LC3可以按照这样的方式形成：形成外围区绝缘层190的一部分，并且形成的一部分中的一部分被刻蚀从而被去除并填充有导电材料。例如，第一下布线LM0、第二下布线LM1和第三下布线LM2可以按照沉积并图案化导电材料的方式来形成。
外围区绝缘层190可以包括多个绝缘层。在形成下层布线结构LW的每个操作中可以部分地形成外围区绝缘层190，并且可以按照其一部分形成在第三下布线LM2的上部的方式而将外围区绝缘层190最终形成在电路器件120和下布线结构LW上或覆盖电路器件120和下布线结构LW。
参照图8，可以去除外围区绝缘层190的一部分以形成第一接触插塞孔PH1。
可以使用单独的掩模层执行刻蚀工艺，以在形成接触插塞150(参见图1)的区域中暴露第一衬底101，从而形成穿透外围区绝缘层190的第一接触插塞孔PH1。
参照图9，可以填充第一接触插塞孔PH1以形成接触插塞150，并且可以在外围区绝缘层190和接触插塞150上形成第二衬底201。
接触插塞150可以按照半导体材料或导电材料沉积在第一接触插塞孔PH1中的方式形成。例如，接触插塞150可以使用多晶硅形成并且可以包括杂质。
可以在外围区绝缘层190上形成第二衬底201。例如，第二衬底201可以包括多晶硅并且可以使用CVD工艺形成。形成第二衬底201的多晶硅可以包括杂质。第二衬底201可以形成为比第一衬底101小，但是不限于此。
参考图10，可以在第二衬底201上交替地层叠牺牲层280和层间绝缘层220。可以去除牺牲层280和层间绝缘层220的一部分，使得牺牲层280可以在x方向上延伸成具有不同的长度。
牺牲层280可以设置为在后续处理期间要由栅电极230替换的层。牺牲层280可以使用相对于层间绝缘层220具有刻蚀选择性的材料形成。例如，层间绝缘层220可以使用氧化硅或氮化硅中的至少一种形成，而多个牺牲层280可以使用与层间绝缘层220不同的选自硅、氧化硅、碳化硅和/或氮化硅中的材料形成。在示例实施例中，各层间绝缘层220的厚度可以不相等。
随后，可以重复执行用于牺牲层280和层间绝缘层220的光刻工艺和刻蚀工艺，使得上部的牺牲层280和层间绝缘层220可以延伸成比下部的牺牲层280和层间绝缘层220短。因此，牺牲层280和层间绝缘层220可以形成为具有台阶形状。在示例实施例中，牺牲层280可以形成为在其端部具有相对厚的厚度，并且可以对这端执行进一步处理。随后，可以形成覆盖牺牲层280和层间绝缘层220的层叠结构的上部的第一单元区绝缘层292。
如图11所示，可以形成穿过牺牲层280和层间绝缘层220的层叠结构的沟道孔CHH。
为了形成多个沟道孔CHH，可以在第一单元区绝缘层292上形成包括硬掩模层、非晶碳层(ACL)、光致抗蚀剂层等的掩模层270。掩模层270可以覆盖第一单元区绝缘层292的上表面和侧表面以延伸到第一衬底101。
沟道孔CHH可以具有孔形状并且可以使用各向异性刻蚀工艺形成。由于层叠结构的高度，沟道孔CHH的侧壁可以不设置在垂直于第二衬底201的上表面的方向上。在示例实施例中，沟道孔CHH可以形成为凹入第二衬底201的一部分。
在使用等离子体干法刻蚀工艺形成沟道孔CHH的情况下，由于在沟道孔CHH中产生的离子，所以可能在沟道孔CHH的上部和下部中出现电势差。然而，在示例实施例中，第二衬底201可以通过接触插塞150连接到第一衬底101，使得正离子可以流入第一衬底101，负离子可以通过掩模层270流入第一衬底101，从而防止由电位差引起的电弧故障。
参照图12，可以在沟道孔CHH中形成外延层210、沟道区240、栅极电介质层245、沟道绝缘层250和多个沟道焊盘255，从而形成多个沟道CH。
外延层210可以使用选择性外延生长(SEG)工艺形成。外延层210可以包括单层或多个层。外延层210可以包括掺杂或未掺杂杂质的多晶硅、单晶硅、多晶锗或单晶锗。使用ALD工艺或CVD工艺，栅极电介质层245可以形成为具有均匀的厚度。在该操作中，可以形成沿沟道区240垂直延伸的栅极电介质层245的至少一部分。沟道区240可以在沟道孔CHH中形成在栅极电介质层245上。沟道绝缘层250可以形成为填充沟道孔CHH并且可以设置为绝缘材料。然而，根据示例实施例，可以用导电材料而不是沟道绝缘层250填充沟道孔CHH。沟道焊盘255可以使用导电材料，例如多晶硅形成。
参照图13，可以形成穿透牺牲层280和层间绝缘层220的层叠结构的第一开口OP1和第二开口OP2。
第一开口OP1和第二开口OP2中的每一个可以形成在与图1的布线区265和穿通绝缘区260相对应的区域中。第一开口OP1和第二开口OP2可以以这样的方式形成，即，按照与上面参照图11描述的形成沟道孔CHH的工艺类似的方式，形成掩模层作为掩模层270，并且使用掩模层来执行刻蚀工艺。第一开口OP1和第二开口OP2可以使用相同的刻蚀工艺同时形成，但是不限于此。第一开口OP1和第二开口OP2可以形成为具有实质相同的深度。第二开口OP2可以形成为完全穿透第二衬底201，使得可以暴露第二衬底201下部中的接触插塞150。在该过程中，当形成第二开口OP2时，可以移除接触插塞150的上部。
如图14所示，第一开口OP1和第二开口OP2可以填充有绝缘材料，从而形成布线区265和穿通绝缘区260。
可使用CVD工艺或物理气相沉积(PVD)工艺来形成绝缘材料。布线区265还可以包括使用后续工艺在其中形成的布线结构，使得布线区265可以最终具有与穿通绝缘区260不同的结构。穿通绝缘区260可以具有这样的结构，其中穿通绝缘区260仅被绝缘材料完全填充。也就是说，穿通绝缘区260没有完全贯穿其中以提供与外围电路区PERI的器件的电连接的导电布线。在一些实施例中，穿通绝缘区260可以与外围区绝缘层190和/或第一单元区绝缘层292物理上不同(并且在一些实施例中，由与外围区绝缘层190和/或第一单元区绝缘层292不同的绝缘材料形成和/或使用不同的工艺形成)。穿通绝缘区260可以延伸超过其上包括第二衬底201的外围区绝缘层190的表面。
因为穿通绝缘区260直接形成在多个接触插塞150上以使多个接触插塞150和第二衬底201电隔离，所以第二衬底201可以按照接触插塞150与第二衬底201之间的连接断开的方式而处于浮置状态。当元件在本文中称为“直接在...上”或“直接连接”或“紧邻”另一元件时，不存在中间元件。相反，称为“在...上”或“连接到”或“邻近”另一元件(例如，层或衬底)的元件可以直接位于另一元件上或连接到另一元件或与其相邻，或者也可以存在中间元件。
参照图15，可以形成分隔区SR(参见图6A和图6B)，并且可以使用分隔区SR去除牺牲层280。
可以对牺牲层280和层间绝缘层220的层叠结构的一部分进行各向异性刻蚀，从而在未示出的区域中形成如图6A和图6B所示的分隔区SR。分隔区SR可以形成为具有在x方向上延伸的沟槽形状。例如，使用湿法刻蚀工艺，可以相对于层间绝缘层220选择性地去除通过分隔区SR暴露的牺牲层280。因此，在层间绝缘层220之间，可以部分地暴露沟道CH的侧壁、穿通绝缘区260的侧壁和布线区265的侧壁。
参照图16，栅电极230可以形成在牺牲层280被去除的区域中。
可以按照将牺牲层280被去除的区域填充导电材料的方式来形成栅电极230。栅电极230可以包括金属、多晶硅或金属硅化物材料。在示例实施例中，在至少一部分栅极电介质层245(参见图12)沿着栅电极230在第二衬底201上水平延伸的情况下，栅极电介质层245的至少一部分可以在形成栅电极230之前预先形成。
随后，可以在图6A和6B的分隔区SR中形成具有间隔件形式的绝缘层和填充绝缘层内部的导电层。
参考图17，可以在第一单元区绝缘层292上形成部分第二单元区绝缘层294P，并且可以形成穿透部分第二单元区绝缘层294P和布线区265的第二接触插塞孔PH2。
第二接触插塞孔PH2可以形成为具有孔形状，以便在后续工艺中形成第一下接触件HCl。下布线结构LW之中的第三下布线LM2可以通过第二接触插塞孔PH2部分地暴露。
随后，参考图1，第二接触插塞孔PH2可以填充有导电材料以形成第一下接触件HCl，并且可以形成上布线结构HW的剩余部分。上布线结构HW中的通孔接触件VC、第二上接触件HC2和第三上接触件HC3可以按照这样的方式形成，即，第二单元区绝缘层294的一部分形成为被刻蚀并填充有导电材料。例如，第一上布线HM0、第二上布线HM1和第三上布线HM2可以以沉积导电材料以图案化的方式形成。
可以形成上布线结构HW，使得上布线结构HW的一部分可以包括在布线区265中。然而，在示例实施例中，形成布线结构的导电材料的一部分等也可以包括在穿通绝缘区260中。然而，在这种情况下，第二衬底201和多个接触插塞150可以通过绝缘材料彼此分离。
如上所述，根据本发明构思的示例实施例，具有改进的可靠性的半导体器件和制造该半导体器件的方法可以以这样的方式提供，即，提供穿透设置有存储器单元区的衬底的穿通绝缘区。
称为在另一个元件(例如，层或衬底)“上”或“连接到”或“相邻”的元件可以直接位于另一元件或连接到另一元件或与其相邻，或者也可以存在中间元件。相反，当元件称为“直接在”或“直接连接”或“紧邻”另一元件时，不存在中间元件。
尽管以上已经示出和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (25)

1.一种半导体器件，包括：
外围电路区，其在第一衬底上并且包括电路器件和接触插塞，所述接触插塞沿竖直方向在所述第一衬底上延伸；
存储器单元区，其在第二衬底上，所述第二衬底层叠在所述第一衬底上，所述存储器单元区包括存储器单元；以及
穿通绝缘区，其穿透所述接触插塞上的第二衬底并覆盖所述接触插塞的上表面。
2.根据权利要求1所述的半导体器件，其中，所述外围电路区还包括其上具有所述第二衬底的外围区绝缘层，其中，所述接触插塞穿过所述外围区绝缘层朝向所述第二衬底延伸，并且其中，所述接触插塞通过所述穿通绝缘区与所述第二衬底电隔离。
3.根据权利要求1所述的半导体器件，其中，所述存储器单元区包括在垂直于所述第二衬底的方向上彼此间隔开地层叠的各个栅电极，以及穿透所述各个栅电极以在垂直于所述第二衬底的方向上延伸的沟道，并且
其中，所述穿通绝缘区延伸穿过所述各个栅电极的至少一部分。
4.根据权利要求3所述的半导体器件，其中，所述穿通绝缘区位于所述各个栅电极的边缘区中。
5.根据权利要求3所述的半导体器件，其中，所述各个栅电极提供接触区，在所述接触区中，在所述各个栅电极的下部中的栅电极在至少一个方向上延伸超过所述各个栅电极的上部中的栅电极，并且
所述穿通绝缘区穿透所述接触区的至少一部分。
6.根据权利要求3所述的半导体器件，还包括虚设沟道，所述虚设沟道穿透所述沟道的外部区域上的栅电极并且在垂直于所述第二衬底的方向上延伸，
其中，所述穿通绝缘区穿透所述虚设沟道的一部分。
7.根据权利要求1所述的半导体器件，其中，所述穿通绝缘区填充有绝缘材料并且朝向所述第一衬底延伸超过外围区绝缘层的表面，所述第二衬底在所述外围区绝缘层上，并且所述穿通绝缘区不设置用于提供到所述外围电路区中的电路器件的电连接的布线结构。
8.根据权利要求1所述的半导体器件，还包括布线区，所述布线区穿透所述第二衬底并且包括电连接到所述外围电路区中的至少一个电路器件的布线结构。
9.根据权利要求8所述的半导体器件，其中，所述穿通绝缘区和所述布线区在竖直方向上具有相同的深度。
10.根据权利要求8所述的半导体器件，其中，所述布线结构包括在垂直于所述第一衬底的方向上延伸的导电插塞。
11.根据权利要求1所述的半导体器件，其中，所述第一衬底包括含第一杂质的第一阱区，所述第二衬底包括含第二杂质的第二阱区，并且所述接触插塞从所述第一阱区延伸到所述第二阱区。
12.根据权利要求11所述的半导体器件，其中，所述第一阱区的第一杂质和所述第二阱区的第二杂质具有相同的导电类型。
13.根据权利要求1所述的半导体器件，其中，所述接触插塞包括以列设置的多个接触插塞。
14.根据权利要求1所述的半导体器件，其中，所述接触插塞包含多晶硅。
15.根据权利要求1所述的半导体器件，其中，所述穿通绝缘区包括设置为彼此间隔开的多个穿通绝缘区。
16.一种半导体器件，包括：
第一区，其在第一衬底上并且包括在垂直于所述第一衬底的方向上延伸的接触插塞；
第二区，其在第二衬底上并且包括在垂直于所述第二衬底的方向上延伸的沟道，所述第二衬底层叠在所述第一衬底上；以及
穿通绝缘区，其在所述接触插塞上并且将所述接触插塞与所述第二衬底电隔离。
17.根据权利要求16所述的半导体器件，其中，所述第一区还包括第一区绝缘层，所述接触插塞延伸穿过所述第一区绝缘层，其中，所述穿通绝缘区穿透所述第二衬底并超过所述第一区绝缘层的表面，所述第二衬底在所述第一区绝缘层上。
18.根据权利要求16所述的半导体器件，其中，所述穿通绝缘区沿着垂直于所述第二衬底的方向延伸比所述沟道更大的距离。
19.根据权利要求16所述的半导体器件，其中，所述穿通绝缘区的下表面比所述穿通绝缘区的上表面小，并且不设置用来提供电连接到所述第一衬底上的电路器件的导电材料。
20.一种制造半导体器件的方法，包括：
在第一衬底上形成限定外围电路的电路器件；
形成在垂直于所述第一衬底的方向上延伸的至少一个接触插塞；
形成与所述至少一个接触插塞连接的第二衬底；
在所述第二衬底上交替地层叠牺牲层和层间绝缘层；
形成穿透所述牺牲层和所述层间绝缘层的沟道；
形成穿透所述第二衬底的穿通绝缘区以与所述至少一个接触插塞接触；以及
在去除所述牺牲层之后，在所述牺牲层被去除的区域中形成栅电极。
21.根据权利要求20所述的方法，其中，在形成所述沟道之后执行所述穿通绝缘区的形成。
22.根据权利要求20所述的方法，其中，形成所述穿通绝缘区的步骤包括：
形成穿透所述牺牲层、所述层间绝缘层和所述第二衬底的开口；以及
用绝缘材料填充所述开口。
23.根据权利要求22所述的方法，其中，所述至少一个接触插塞通过所述开口与所述第二衬底分离。
24.根据权利要求22所述的方法，还包括：
形成穿透所述第二衬底的布线区，
其中，用于形成所述布线区的布线区开口与用于形成穿通绝缘区的所述开口同时形成。
25.根据权利要求24所述的方法，还包括：
在所述布线区中形成导电插塞。
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