CN109427791A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN109427791A
CN109427791A CN201810997289.7A CN201810997289A CN109427791A CN 109427791 A CN109427791 A CN 109427791A CN 201810997289 A CN201810997289 A CN 201810997289A CN 109427791 A CN109427791 A CN 109427791A
Authority
CN
China
Prior art keywords
area
insulation system
grid structure
grid
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810997289.7A
Other languages
English (en)
Other versions
CN109427791B (zh
Inventor
梁雪云
郑洛教
洪熙范
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109427791A publication Critical patent/CN109427791A/zh
Application granted granted Critical
Publication of CN109427791B publication Critical patent/CN109427791B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件包括：衬底，在第一区域和第二区域之间具有缓冲区域，第一区域是SRAM单元区域，第二区域是外围电路区域；第一栅极结构，在第一区域上在第一方向上延伸并在第二方向上彼此间隔开；第二栅极结构，在第二区域上在第一方向上延伸并在第二方向上彼此间隔开，第一栅极结构和第二栅极结构彼此对准；第一绝缘结构，在第二方向上在缓冲区域上延伸，该第一绝缘结构在第一区域和第二区域之间沿着第一区域和第二区域的每个的整个长度在第二方向上延伸；以及第二绝缘结构，在第一区域上并与所述多个第一栅极结构的一部分接触。

Description

半导体器件
技术领域
本公开的示范性实施方式涉及一种半导体器件。
背景技术
需要图案的小型化以制造高度集成的半导体元件。为了将许多元件集成在小的区域内，每个元件的尺寸需要尽可能小，为此，需要减小节距，其是要形成的每个图案的宽度和图案之间的间隔之和。近来，随着半导体元件的设计规则的迅速减小，在用于形成实现半导体元件所需的图案的光刻工艺中，由于分辨率极限，对形成具有精细节距的图案存在限制。
发明内容
根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：衬底，包括第一区域、第二区域以及在第一区域和第二区域之间的缓冲区域，第一区域是静态随机存取存储器(SRAM)单元区域，第二区域是用于操作SRAM单元区域的第一外围电路区域；在衬底的第一区域上在第一方向上延伸得长的多个第一栅极结构，所述多个第一栅极结构在与所述第一方向不同的第二方向上彼此间隔开；多个第二栅极结构，在衬底的第二区域上在第一方向上延伸得长，所述多个第二栅极结构在第二方向上彼此间隔开，并且所述多个第二栅极结构中的每个沿着第一方向与所述多个第一栅极结构中的对应的一个对准成一行；第一绝缘结构，在衬底的缓冲区域上在第二方向上延伸，第一绝缘结构在第一区域和第二区域之间沿着第一区域和第二区域中的每个的整个长度在第二方向上延伸；以及第二绝缘结构，在衬底的第一区域上，第二绝缘结构与所述多个第一栅极结构的一部分接触。
根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：衬底，具有第一区域、第二区域以及设置在第一区域和第二区域之间的缓冲区域；第一栅极结构，在第一区域的衬底上并包括在第一方向上延伸的第一长侧和在与第一方向不同的第二方向上延伸的第一短侧；第二栅极结构，在第二区域的衬底上并包括在第一方向上延伸的第二长侧和在第二方向上延伸的第二短侧，第二短侧面对第一短侧；第一绝缘结构，设置在缓冲区域的衬底上并在第一栅极结构的第一短侧与第二栅极结构的第二短侧之间；以及第二栅极结构，在第一区域的衬底上，其中第一栅极结构设置在第一绝缘结构与第二绝缘结构之间，并且第一绝缘结构在第一方向上的宽度不同于第二绝缘结构在第一方向上的宽度。
根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：第一深度的深沟槽，限定彼此间隔开的第一区域和第二区域；第一沟槽，在第一区域中限定在第一方向上延伸的第一鳍型图案并具有比第一深度浅的第二深度；第二沟槽，在第二区域中限定在第一方向上延伸的第二鳍型图案并具有比第一深度浅的第三深度；场绝缘膜，填充深沟槽的一部分、第一沟槽的一部分和第二沟槽的一部分；第一绝缘结构，在填充深沟槽的场绝缘膜上并在与第一方向不同的第二方向上具有第一宽度；第二绝缘结构，在填充第一沟槽的场绝缘膜上并在第二方向上具有与第一宽度不同的第二宽度；第一栅极结构，与第一鳍型图案交叉并在第一绝缘结构与第二绝缘结构之间在第二方向上延伸；以及第二栅极结构，在第二方向上延伸并与第二鳍型图案交叉。
附图说明
通过参照附图详细描述示范性实施方式，特征对于本领域普通技术人员将变得明显，附图中：
图1示出根据本公开的一些示范性实施方式的半导体器件的平面图；
图2示出沿着图1的线I-I的截面图；
图3a和图3b分别示出沿着图1的线II-II和III-III的截面图；
图4示出沿着图1的线IV-IV的截面图；
图5示出沿着图1的线V-V的截面图；
图6和图7示出根据本公开的一些另外的示范性实施方式的分别沿着图1的线I-I和II-II的截面图；
图8示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图9示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图10示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图11示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图12示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图13示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图14示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图15示出根据本公开的一些示范性实施方式的半导体器件的截面图；
图16示出根据本公开的一些示范性实施方式的半导体器件的平面图；
图17示出根据本公开的一些示范性实施方式的半导体器件的平面图；
图18示出沿着图17的线IV-IV的截面图；
图19示出沿着图17的线V-V的截面图；以及
图20示出根据本公开的一些示范性实施方式的半导体器件的平面图。
具体实施方式
在根据本公开的一些示范性实施方式的半导体器件的附图中，包括鳍型图案形状的沟道区的鳍型晶体管(FinFET)作为示例示出，但是本公开不限于此。根据本公开的一些示范性实施方式的半导体器件可以包括隧穿晶体管、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。此外，根据本公开的一些示范性实施方式的半导体器件可以包括双极结晶体管、横向双扩散晶体管(LDMOS)等。此外，尽管根据本公开的一些示范性实施方式的半导体器件被描述为使用鳍型图案的多沟道晶体管，但是半导体器件不限于此，例如可以是平面晶体管。
图1是用于说明根据本公开的一些示范性实施方式的半导体器件的平面图。图2是沿着图1的线I-I截取的截面图，图3a和图3b分别是沿着图1的线II-II和III-III截取的截面图，图4是沿着图1的线IV-IV截取的截面图，图5是沿着图1的线V-V的截面图。注意，为了说明的方便，在图1中没有示出下层间绝缘膜191和上层间绝缘膜192。
参照图1至图5，根据本公开的一些示范性实施方式的半导体器件可以包括在衬底100上的第一鳍型图案110、第二鳍型图案210、第一栅极结构115、第二栅极结构215、第三栅极结构315、第四栅极结构415、第一绝缘结构160、第二绝缘结构165和第三绝缘结构170。
具体地，如图1-图2所示，衬底100可以包括第一至第三区域R1、R2和R3。第一区域R1和第二区域R2可以彼此间隔开。第三区域R3可以插设在第一区域R1和第二区域R2之间。第一区域R1和第二区域R2可以在第二方向Y上彼此间隔开而使第三区域R3插设在其间。
例如，衬底100可以是体硅或绝缘体上硅结构(SOI)。在另一示例中，衬底100可以是硅衬底，并可以包含但不限于其它材料，例如硅锗、绝缘体上硅锗结构(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
在根据本公开的一些示范性实施方式的半导体器件中，第一区域R1可以是其中形成用于存储数据的多个存储单元的单元阵列区域，例如静态随机存取存储器(SRAM)单元阵列区域。例如，在第一区域R1中，可以形成多个包括六个晶体管的六晶体管(6T)SRAM单元或包括八个晶体管的8TSRAM单元，但是本公开的技术思想不限于此。
第二区域R2可以是其中形成外围电路的外围电路区域的一部分。形成在第二区域R2中的外围电路可以是对形成在第一区域R1中的存储单元进行操作的电路。例如，在第二区域R2中，可以形成电连接到第一区域R1的存储单元晶体管的外围电路晶体管。
第三区域R3可以对应于用于确保第一区域R1和第二区域R2之间的分隔距离的缓冲区域。也就是，第三区域R3可以例如在第一区域R1和第二区域R2之间完全地分隔，并在第一区域R1和第二区域R2的晶体管被驱动时防止第一区域R1和第二区域R2的晶体管之间的干扰。
多个第一鳍型图案110可以设置在第一区域R1的衬底100上。多个第二鳍型图案210可以设置在第二区域R2的衬底100上。第一鳍型图案110和第二鳍型图案210可以分别沿着第一方向X延伸得长。第一鳍型图案110和第二鳍型图案210中的每个可以包括在第一方向X上延伸的长侧和在第二方向Y上延伸的短侧。
第一鳍型图案110和第二鳍型图案210可以是衬底100的一部分并可以包括从衬底100生长的外延层。第一鳍型图案110和第二鳍型图案210中的每个可以包括例如为元素半导体材料的硅或锗。此外，第一鳍型图案110和第二鳍型图案210可以包括化合物半导体，并可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。例如，如果第一鳍型图案110和第二鳍型图案210包括IV-IV族化合物半导体，则第一鳍型图案110和第二鳍型图案210可以包括包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者通过用IV族元素掺杂这些化合物获得的化合物。在另一示例中，如果第一鳍型图案110和第二鳍型图案210包括III-V族化合物半导体，则第一鳍型图案110和第二鳍型图案210可以包括通过组合作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种和作为V族元素的磷(P)、砷(As)或锑(Sb)中的一种而形成的二元化合物、三元化合物或四元化合物中的一种。在根据本公开的一些示范性实施方式的半导体器件中，第一鳍型图案110和第二鳍型图案210被描述为包括硅的硅鳍型图案。
例如，如图2所示，第一区域R1和第二区域R2可以通过在第三Z方向上的第一深度h11的深沟槽DT分隔。第一区域R1和第二区域R2可以由深沟槽DT限定。第三区域R3可以是其中形成第一深度h11的深沟槽DT的区域。第一鳍型图案110可以由比第一深度h11浅的第二深度h12的第一浅沟槽ST1限定。例如，第一浅沟槽ST1的深度h12可以是第一鳍型图案110的高度。第二鳍型图案210可以由比第一深度h11浅的第三深度h13的第二浅沟槽ST2限定。例如，第二浅沟槽ST2的深度h13可以是第二鳍型图案210的高度。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以填充深沟槽DT的一部分并可以填充第一浅沟槽ST1和第二浅沟槽ST2的一些部分。场绝缘膜105可以覆盖第一鳍型图案110和第二鳍型图案210的侧壁的一些。第一鳍型图案110和第二鳍型图案210的上表面可以从与第一鳍型图案110和第二鳍型图案210的长侧相邻地形成的场绝缘膜105的上表面向上突出。场绝缘膜105可以包括例如硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种。
此外，场绝缘膜105还可以包括形成在第一鳍型图案110和场绝缘膜105之间以及在第二鳍型图案210和场绝缘膜105之间的至少一个或更多个场衬垫膜。当场绝缘膜105还包括场衬垫膜时，场衬垫膜可以包含例如多晶硅、非晶硅、硅氮氧化物、硅氮化物和硅氧化物中的至少一种。
第一栅极结构115和第三栅极结构315可以形成在第一区域R1的衬底100上。第一栅极结构115和第三栅极结构315可以分别在场绝缘膜105上在第二方向Y上延伸得长。第一栅极结构115和第三栅极结构315可以形成在第一鳍型图案110上以与第一鳍型图案110交叉。第一栅极结构115和第三栅极结构315可以通过第二绝缘结构165分隔。
第二栅极结构215和第四栅极结构415可以形成在第二区域R2的衬底100上。第二栅极结构215和第四栅极结构415的每个可以在场绝缘膜105上在第二方向Y上延伸得长。第二栅极结构215和第四栅极结构415可以形成在第二鳍型图案210上以与第二鳍型图案210交叉。第二栅极结构215和第四栅极结构415可以通过第三绝缘结构170分隔。
第一栅极结构115和第二栅极结构215的每个可以包括栅电极120和220、栅极绝缘膜130和230、栅极间隔物140和240以及由栅极间隔物140和240限定的栅极沟槽140t和240t。此外，第三栅极结构315和第四栅极结构415的每个可以包括栅电极320和420、栅极绝缘膜330和430、栅极间隔物以及由栅极间隔物限定的栅极沟槽。
由于第三栅极结构315的说明类似于第一栅极结构115的说明并且第四栅极结构415的说明类似于第二栅极结构215的说明，所以以下的描述将基于第一栅极结构115和第二栅极结构215来描述。
在第二方向Y上延伸得长的多个第一栅极结构115可以设置在第一区域R1中。所述多个第一栅极结构115可以在第一方向X上彼此间隔开。例如，第一栅极结构115可以包括在第二方向Y上延伸的长侧115a和在第一方向X上延伸的短侧115b。
在第二方向Y上延伸得长的多个第二栅极结构215可以设置在第二区域R2中。所述多个第二栅极结构215可以在第一方向X上彼此间隔开。例如，第二栅极结构215可以包括在第二方向Y上延伸的长侧215a和在第一方向X上延伸的短侧215b。第二栅极结构215可以通过第一绝缘结构160而与第一栅极结构115分隔。
在根据本公开的一些示范性实施方式的半导体器件中，彼此对应的各第一栅极结构115和各第二栅极结构215可以沿着第二方向Y设置成一行。例如，彼此对应的第一栅极结构115和第二栅极结构215可以在沿着第二方向Y延伸的直线上设置成一行，例如，彼此对应的第一栅极结构115和第二栅极结构215可以沿着第二方向Y设置在同一行中。彼此对应的第一栅极结构的短侧115b和第二栅极结构的短侧215b可以彼此相对，例如彼此对应的第一栅极结构的短侧115b和第二栅极结构的短侧215b可以从第一绝缘结构160的相反两侧彼此面对。当沿着第二方向Y看第一栅极结构115和第二栅极结构215时，彼此对应的第一栅极结构的短侧115b和第二栅极结构的短侧215b可以彼此重叠。
尽管在第二方向Y上延伸的第一栅极结构115和第二栅极结构215在图1中被示出为四个，但是这仅是为了描述的方便，并且第一栅极结构115和第二栅极结构215的数量不限于此。
第一栅电极120可以形成在第一鳍型图案110和场绝缘膜105上。第一栅电极120可以包围从场绝缘膜105的上表面向上突出的第一鳍型图案110。第二栅电极220可以形成在第二鳍型图案210和场绝缘膜105上。第二栅电极220可以包围从场绝缘膜105的上表面向上突出的第二鳍型图案210。
第一栅电极120和第二栅电极220的每个可以包含例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlCN)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)以及其组合中的至少一种。第一栅电极120和第二栅电极220可以通过(但不限于)例如置换工艺(或后栅极工艺)形成。
第一栅极间隔物140和第二栅极间隔物240可以分别形成在第一栅电极120和第二栅电极220的侧壁上。第一栅极间隔物140和第二栅极间隔物240的每个可以包含例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)和硅碳氮氧化物(SiOCN)中的至少一种。
第一栅极绝缘膜130可以例如形成在第一栅电极120和第一鳍型图案110之间以及在第一栅电极120和场绝缘膜105之间。第一栅极绝缘膜130可以沿着从场绝缘膜105向上突出的第一鳍型图案110的轮廓形成。第一栅极绝缘膜130可以沿着第一栅极沟槽140t的侧壁和底表面延伸。第二栅极绝缘膜230可以形成在第二栅电极220和第二鳍型图案210之间以及在第二栅电极220和场绝缘膜105之间。第二栅极绝缘膜230可以沿着从场绝缘膜105向上突出的第二鳍型图案210的轮廓形成。第二栅极绝缘膜230可以沿着第二栅极沟槽240t的侧壁和底表面延伸。
与图2至图3b所示的配置不同，界面层可以进一步形成在第一栅极绝缘膜130和第一鳍型图案110之间以及在第二栅极绝缘膜230和第二鳍型图案210之间。当第一鳍型图案110和第二鳍型图案210是硅鳍型图案时，界面层可以包含例如硅氧化物。
第一栅极绝缘膜130和第二栅极绝缘膜230可以包括具有比硅氧化物膜高的介电常数的电介质材料。例如，第一栅极绝缘膜130和第二栅极绝缘膜230的每个可以包含铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物或铌酸铅锌中的至少一种或更多种。
第一外延图案150可以形成在第一栅极结构115的至少一侧上。第二外延图案250可以形成在第二栅极结构215的至少一侧上。第一外延图案150可以形成在第一鳍型图案110上，第二外延图案250可以形成在第二鳍型图案210上。第一外延图案150可以被包括在使用第一鳍型图案110作为沟道区的晶体管的源极/漏极中，第二外延图案250可以被包括在使用第二鳍型图案210作为沟道区的晶体管的源极/漏极中。
下层间绝缘膜191形成在场绝缘膜105上并可以覆盖第一外延图案150和第二外延图案250。下层间绝缘膜191可以形成在第一至第四栅极结构115、215、315和415周围。下层间绝缘膜191可以包围第一至第四栅极结构115、215、315和415的侧壁的至少一部分。
第一绝缘结构160可以设置在第三区域R3的衬底100上。第一绝缘结构160可以设置在分隔第一区域R1和第二区域R2的缓冲区域的场绝缘膜105上。第一绝缘结构160可以跨过第一区域R1和第二区域R2之间的全部形成，例如第一绝缘结构160可以沿着整个第一区域R1和第二区域R2连续地延伸。例如，第一绝缘结构160可以包括在第一方向X上延伸的长侧。
第一绝缘结构160可以跨过第一栅极结构115和第二栅极结构215之间的部分形成。第一绝缘结构160可以分隔第一栅极结构115和第二栅极结构215。
第一绝缘结构160可以设置在第一栅极结构115的短侧115b和第二栅极结构215的短侧215b之间。第一绝缘结构160可以与第一栅极结构115和第二栅极结构215接触。第三栅极结构315和第四栅极结构415可以不与第一绝缘结构160接触。
由于第一绝缘结构160跨过第一区域R1和第二区域R2之间的全部形成，所以在第一方向X上彼此间隔开最远的两个第一栅极结构115和两个第二栅极结构215可以与第一绝缘结构160接触。第一绝缘结构160可以形成在由下层间绝缘膜191以及第一栅极结构115和第二栅极结构215限定的第一分隔沟槽160t中。
第二绝缘结构165可以设置在第一区域R1的衬底100上。多个第二绝缘结构165可以形成在第一区域R1中。第二绝缘结构165由第一浅沟槽ST1限定并可以形成在相邻的第一鳍型图案110之间。第二绝缘结构165可以使第一栅极结构115和第三栅极结构315彼此分隔。第一栅极结构115可以设置在第一绝缘结构160和第二绝缘结构165之间。
第二绝缘结构165可以与第一栅极结构115和第三栅极结构315接触。一个第二绝缘结构165可以与形成在第一区域R1中的多个第一栅极结构115中的一些接触。与第一绝缘结构160接触的第一栅极结构115的数量可以大于与一个第二绝缘结构165接触的第一栅极结构115的数量。
例如，第二绝缘结构165可以与一个第一栅极结构115接触并可以与两个或更多个第一栅极结构115接触。第二绝缘结构165可以形成在由下层间绝缘膜191以及第一栅极结构115和第三栅极结构315限定的第二分隔沟槽165t中。
在图5中，与两个第一栅极结构115和两个第三栅极结构315接触的第二绝缘结构165被示出为不与在第一方向X上相邻的栅极结构115接触，但是本公开不限于此。换句话说，尽管图1将第二绝缘结构165示出为具有接触且交叉仅两个第一栅极结构115和仅两个第三栅极结构315的长度，但是第二绝缘结构165的长度可以被修改为接触且交叉仅一个第一栅极结构115和一个第三栅极结构315、或多于两个第一栅极结构115和多于两个第三栅极结构315。例如，第二绝缘结构165可以在两侧与在第一方向X上相邻的第一栅极结构115接触，并可以仅在一侧与第一栅极结构115接触，例如第二绝缘结构165可以与图1所示的第一栅极结构115中的三个或四个接触。
此外，在图5中，第一栅极结构115被示出为设置在第二绝缘结构165的沿着第一方向X的两侧上，但是本公开不限于此。例如，第一栅极结构115可以设置在第二绝缘结构165的沿着第一方向X的一侧上，第三栅极结构315可以设置在其沿着第一方向X的另一侧上。
由于第二绝缘结构165没有沿着第一方向X布置成一行，所以彼此相邻的第一栅极结构115在第二方向Y上的长度可以彼此不同。例如，由于第二绝缘结构165沿着第一方向X布置成一列，并且由于第一栅极结构115沿着第二方向Y的长度可以彼此不同，所以第一栅极结构115的一些可以例如沿着第二方向Y过短而不处于第二绝缘结构165的横向侧，所以在这种情况下，第三栅极结构315可以设置在第二绝缘结构165的横向侧。
第三绝缘结构170可以设置在第二区域R2的衬底100上。多个第三绝缘结构170可以形成在第二区域R2中。第三绝缘结构170由第二浅沟槽ST2限定并可以形成在相邻的第二鳍型图案210之间。第三绝缘结构170可以分隔第二栅极结构215和第四栅极结构415。第二栅极结构215可以设置在第一绝缘结构160和第三绝缘结构170之间。
第三绝缘结构170可以与第二栅极结构215和第四栅极结构415接触。一个第三绝缘结构170可以与形成在第二区域R2中的多个第二栅极结构215中的一些接触。与第一绝缘结构160接触的第二栅极结构215的数量可以大于与一个第三绝缘结构170接触的第二栅极结构215的数量。
例如，第三绝缘结构170可以与一个第二栅极结构215接触并可以与两个或更多个第二栅极结构215接触。第三绝缘结构170可以形成在由下层间绝缘膜191以及第二栅极结构215和第四栅极结构415限定的第三分隔沟槽170t中。
第一至第三绝缘结构160、165和170可以包括相对于下层间绝缘膜191具有蚀刻选择性的材料。第一至第三绝缘结构160、165和170可以包含例如硅氧化物(SiO2)、硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳氮化物(SiCN)和硅碳氮氧化物(SiOCN)中的至少一种。
在图2、图4和图5中，尽管第一至第三绝缘结构160、165和170中的每个被示出为由单个膜形成，但是这仅是为了描述的方便，本公开不限于此。
在根据本公开的一些示范性实施方式的半导体器件中，第一栅极绝缘膜130可以沿着第一绝缘结构160的侧壁和第二绝缘结构165的侧壁延伸。第二栅极绝缘膜230可以沿着第一绝缘结构160的侧壁和第三绝缘结构170的侧壁延伸。此外，第三栅极绝缘膜330可以沿着第二绝缘结构165的侧壁延伸，第四栅极绝缘膜430可以沿着第三绝缘结构170的侧壁延伸。
因此，第一栅电极120可以不与第一绝缘结构160和第二绝缘结构165直接接触，第二栅电极220可以不与第一绝缘结构160和第三绝缘结构170直接接触。此外，第三栅电极320可以不与第二绝缘结构165直接接触，第四栅电极420可以不与第三绝缘结构170直接接触。
在根据本公开的一些示范性实施方式的半导体器件中，第一绝缘结构160在第二方向Y上的宽度W11可以不同于第二绝缘结构165在第二方向Y上的宽度W21。例如，第一绝缘结构160在第二方向Y上的宽度W11可以大于第二绝缘结构165在第二方向Y上的宽度W21。第一绝缘结构160在第二方向Y上的宽度W11可以等于或大于第三绝缘结构170在第二方向Y上的宽度W31。由于第一绝缘结构160是用于分隔执行不同功能的第一区域R1和第二区域R2的结构，所以第一绝缘结构160在第二方向Y上的宽度W11可以大于第二绝缘结构165在第二方向Y上的宽度W21。
由于第一绝缘结构160跨过第一区域R1和第二区域R2之间的全部形成，所以第一绝缘结构160在第一方向X上的宽度W12可以大于第一栅极结构115在第一方向X上的宽度GSW1和第二栅极结构215在第一方向X上的宽度GSW2。例如，第一栅极结构115在第一方向X上的宽度GSW1可以基本上等于第二栅极结构215在第一方向X上的宽度GSW2。
此外，一个第二绝缘结构165可以与形成在第一区域R1中的多个第一栅极结构115的一部分接触，并且一个第三绝缘结构170可以与形成在第二区域R2中的多个第二栅极结构215的一部分接触。因此，第一绝缘结构160在第一方向X上的宽度W12可以大于第二绝缘结构165在第一方向X上的宽度W22和第三绝缘结构170在第一方向X上的宽度W32。
下层间绝缘膜191的上表面可以位于与第一栅极结构115的上表面和第二栅极结构215的上表面相同的平面上。例如，下层间绝缘膜191的上表面可以位于与第一栅电极120的上表面和第二栅电极220的上表面相同的平面上。类似地，下层间绝缘膜191的上表面可以位于与第三栅极结构315的上表面和第四栅极结构415的上表面相同的平面上。
例如，下层间绝缘膜191的上表面可以位于与第一至第三绝缘结构160、165和170的上表面相同的平面上。此外，第一至第四栅极结构115、215、315和415的上表面可以位于与第一至第三绝缘结构160、165和170的上表面相同的平面上。这里，术语“平面”的含义包括在平坦化工艺期间可能产生的下层间绝缘膜191的上表面以及第一至第三绝缘结构160、165和170的上表面的精细切割。
上层间绝缘膜192形成在下层间绝缘膜191、第一至第三绝缘结构160、165和170以及第一至第四栅极结构115、215、315和415上。层间绝缘膜190包括下层间绝缘膜191和上层间绝缘膜192。
下层间绝缘膜191和上层间绝缘膜192的每个可以包括但不限于例如硅氧化物、硅氮化物、硅氮氧化物、FOX(可流动的氧化物)、TOSZ(东燃硅氮烷，Tonen SilaZene)、USG(未掺杂的硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PETEOS(等离子增强的正硅酸乙酯)、FSG(氟硅酸盐玻璃)、CDO(碳掺杂氧化物)、干凝胶、气凝胶、无定形氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯、BCB(苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合物材料或其组合。
图6和图7是用于说明根据本公开的一些示范性实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的差异。
参照图1、图6和图7，在根据本公开的一些示范性实施方式的半导体器件中，第一至第四栅极结构115、215、315和415还可以分别包括第一至第四覆盖图案155、255、355和455。第一覆盖图案155可以形成在第一栅电极120上，第二覆盖图案255可以形成在第二栅电极220上。第三覆盖图案355可以形成在第三栅电极320上，第四覆盖图案455可以形成在第四栅电极420上。例如，第一栅电极120可以填充第一栅极沟槽140t的一部分，而第一覆盖图案155可以填充第一栅极沟槽140t的在形成第一栅电极120之后剩下的其余部分。
第一至第四覆盖图案155、255、355和455可以包括相对于下层间绝缘膜191具有蚀刻选择性的材料。第一至第四覆盖图案155、255、355和455中的每个可以包括例如硅氧化物(SiO2)、硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳氮化物(SiCN)和硅碳氮氧化物(SiOCN)中的至少一种。
图6示出其中第一栅极绝缘膜130不在第一覆盖图案155与第一绝缘结构160之间和第一覆盖图案155与第二绝缘结构165之间延伸并且第二栅极绝缘膜230不在第二覆盖图案255与第一绝缘结构160之间和第二覆盖图案255与第三绝缘结构170之间延伸的配置，但是本公开不限于此。尽管图6示出其中第三栅极绝缘膜330不在第三覆盖图案355和第二绝缘结构165之间延伸并且第四栅极绝缘膜430不在第四覆盖图案455和第三绝缘结构170之间延伸的配置，但是本公开不限于此。
由于下层间绝缘膜191的上表面可以位于与第一至第四栅极结构115、215、315和415的上表面相同的平面上，所以下层间绝缘膜191的上表面可以位于与第一至第四覆盖图案155、255、355和455的上表面相同的平面上。
与图6所示的配置不同，第一至第三绝缘结构160、165和170可以形成在与第一至第四覆盖图案155、255、355和455相同的水平上。这里，术语“相同的水平”表示使用相同制造工艺的形成。因此，第一至第三绝缘结构160、165和170以及第一至第四覆盖图案155、255、355和455可以是一体的结构。
图8是用于说明根据本公开的一些示范性实施方式的半导体器件的图。
图9是用于说明根据本公开的一些示范性实施方式的半导体器件的图。图10是用于说明根据本公开的一些示范性实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的不同之处。
参照图8，在根据本公开的一些示范性实施方式的半导体器件中，第一栅极绝缘膜130和第二栅极绝缘膜230的每个不沿着第一绝缘结构160的侧壁延伸。第一栅极绝缘膜130和第三栅极绝缘膜330的每个不沿着第二绝缘结构165的侧壁延伸。第二栅极绝缘膜230和第四栅极绝缘膜430的每个不沿着第三绝缘结构170的侧壁延伸。
因此，第一绝缘结构160可以与第一栅电极120和第二栅电极220接触。第二绝缘结构165可以与第一栅电极120和第三栅电极320接触，第三绝缘结构170可以与第二栅电极220和第四栅电极420接触。
参照图9，根据本公开的一些示范性实施方式的半导体器件还可以包括形成在第一绝缘结构160中的第一空气间隙160g、形成在第二绝缘结构165中的第二空气间隙165g以及形成在第三绝缘结构170中的第三空气间隙170g。第一空气间隙160g被第一绝缘结构160围绕，第二空气间隙165g被第二绝缘结构165围绕，第三空气间隙170g可以被第三绝缘结构170围绕。然而，实施方式不限于以上，例如第一至第三空气间隙160g、165g和170g中的仅一个可以被形成。
参照图1和图10，在根据本公开的一些示范性实施方式的半导体器件中，第一至第三绝缘结构160、165和170的底表面可以低于第一至第四栅极结构115、215、315和415的底表面。
基于场绝缘膜105的上表面，第一绝缘结构160的底表面可以比相邻的第一栅极结构115的底表面和第二栅极结构215的底表面低第四深度d11。第二绝缘结构165的底表面可以比相邻的第一栅极结构115的底表面和第三栅极结构315的底表面低第五深度d12。第三绝缘结构170的底表面可以比相邻的第二栅极结构215的底表面和第四栅极结构415的底表面低第六深度d13。
在形成第一至第三分隔沟槽160t、165t和170t期间，场绝缘膜105可以被过度蚀刻。第一至第三绝缘结构160、165和170的底表面可以比第一至第四栅极结构115、215、315和415的底表面低第四至第六深度d11、d12和d13。尽管第四至第六深度d11、d12和d13在图10中被示出为相同，但是它们是为了说明的方便而不限于此。
图11是用于说明根据本公开的一些示范性实施方式的半导体器件的图。图12是用于说明根据本公开的一些示范性实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的不同之处。
参照图1和图11，根据本公开的一些示范性实施方式的半导体器件还可以包括在第二绝缘结构165和场绝缘膜105之间从场绝缘膜105的上表面突出的第一连接间隔物140cs。
第一连接间隔物140cs可以凹入在第二绝缘结构160中。除了第一连接间隔物140cs的底表面之外，第一连接间隔物140cs的侧壁和上表面可以被第二绝缘结构165围绕。
第一连接间隔物140cs的高度SH2小于第一栅极间隔物140的高度SH1。由于第一连接间隔物140cs的底表面和第一栅极间隔物140的底表面可以与场绝缘膜105接触，所以第一栅极间隔物140的上表面高于第一连接间隔物140cs。
此外，第一连接间隔物140cs连接第一栅极结构115和第三栅极结构315。也就是，第一连接间隔物140cs与第一栅极结构115和第三栅极结构315接触。第一连接间隔物140cs包括与第一栅极间隔物140相同的材料。
类似地，具有与第一连接隔离物140cs的形状类似的形状的连接间隔物可以进一步形成在第一栅极结构115和第二栅极结构215之间以及在第二栅极结构215和第四栅极结构415之间。例如，第一连接间隔物140cs可以是通过在形成第二分隔沟槽165t的蚀刻工艺中没有去除栅极间隔物的一部分而形成的结构。
参照图1和图12，在根据本公开的一些示范性实施方式的半导体器件中，下层间绝缘膜191的一部分可以插设在第二绝缘结构165和场绝缘膜105之间。
例如，第二绝缘结构165可以包括与第一栅极结构115和第三栅极结构315接触的第一部分165x以及不与第一栅极结构115和第三栅极结构315接触的第二部分165y。第二绝缘结构的第一部分165x可以位于第一栅极结构115和第三栅极结构315之间。
下层间绝缘膜191的一部分可以插设在第二绝缘结构的第二部分165y与场绝缘膜105之间。从场绝缘膜105到第二绝缘结构的第二部分165y的底表面的高度h22小于从场绝缘膜105到第一栅极结构115的上表面的高度h21。
类似地，下层间绝缘膜191的一部分可以留在不与第一栅极结构115和第二栅极结构215接触的第一绝缘结构160和场绝缘膜105之间。下层间绝缘膜191的一部分也可以留在不与第二栅极结构215和第四栅极结构415接触的第三绝缘结构170和场绝缘膜105之间。第一绝缘结构160和第三绝缘结构170的底表面也可以包括不规则性，如在第二绝缘结构165的底表面中一样。
图13是用于说明根据本公开的一些示范性实施方式的半导体器件的图。
图14是用于说明根据本公开的一些示范性实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的不同之处。
参照图1、图13和图14，在根据本公开的一些示范性实施方式的半导体器件中，限定第一区域R1和第二区域R2的深沟槽(图2的DT)可以不被形成。
在图13中，从衬底100向上突出的半导体图案可以不形成在第三区域R3的衬底100上。
在图14中，从衬底100突出的至少一个或更多个突出图案205可以设置在第三区域R3的衬底上。像第一鳍型图案110和第二鳍型图案210中一样，突出图案205可以在第一方向X上延伸。突出图案205可以包括与第一鳍型图案110和第二鳍型图案210相同的材料。
场绝缘膜105可以覆盖突出图案205的上表面。场绝缘膜105可以插设在第一绝缘结构160和突出图案205之间。突出图案205的高度h14可以小于第一鳍型图案110的高度h12和第二鳍型图案210的高度h13。
图15是用于说明根据本公开的一些示范性实施方式的半导体器件的图。为了说明的方便，将主要描述与参照图1至图5描述的那些的不同之处。
参照图15，根据本公开的一些示范性实施方式的半导体器件还可以包括第一接触CT1、第二接触CT2和连接布线WL。
第一接触CT1和第二接触CT2可以形成在上层间绝缘膜192中。连接布线WL可以形成在上层间绝缘膜192上的布线绝缘膜193中。
第一接触CT1可以电连接到形成在第一区域R1中的存储单元晶体管。第二接触CT2可以电连接到形成在第二区域R2中的外围电路的晶体管。连接布线WL可以电连接第一接触CT1和第二接触CT2。
图16是用于说明根据本公开的一些示范性实施方式的半导体器件的平面图。为了说明的方便，将主要描述与参照图1至图5描述的那些的不同之处。
参照图16，在根据本公开的一些示范性实施方式的半导体器件中，第一栅极结构115在第一方向X上的宽度GSW1可以不同于第二栅极结构215在第一方向X上的宽度GSW2。尽管第一栅极结构115在第一方向X上的宽度GSW1被示出为小于第二栅极结构215在第一方向X上的宽度GSW2，但是相反的情形也是可能的。
图17是用于说明根据本公开的一些示范性实施方式的半导体器件的平面图。图18是沿着图17的线IV-IV截取的截面图。图19是沿着图17的线V-V截取的截面图。为了说明的方便，将主要描述与参照图1至图5描述的那些的不同之处。
参照图17至图19，在根据本公开的一些示范性实施方式的半导体器件中，多个第一绝缘结构160可以设置在第三区域R3上。第一绝缘结构160可以设置在一个第一栅极结构115和一个第二栅极结构215之间。所述多个第一绝缘结构160可以在沿着第一方向X延伸的直线上布置成一行。
第二绝缘结构165可以设置在一个第一栅极结构115和一个第三栅极结构315之间。第三绝缘结构170可以设置在一个第二栅极结构215和一个第四栅极结构415之间。
作为示例，当第一栅极结构115在第一方向X上的宽度GSW1基本上等于第二栅极结构215在第一方向X上的宽度GSW2时，第一绝缘结构160在第一方向X上的宽度W12可以小于第一栅极结构115在第一方向X上的宽度GSW1。
作为另一示例，当第一栅极结构115在第一方向X上的宽度GSW1小于第二栅极结构215在第一方向X上的宽度GSW2时，第一绝缘结构160在第一方向X上的宽度W12可以小于第二栅极结构215在第一方向X上的宽度GSW2。作为另一示例，当第一栅极结构115在第一方向X上的宽度GSW1大于第二栅极结构215在第一方向X上的宽度GSW2时，第一绝缘结构160在第一方向X上的宽度W12可以小于第一栅极结构115在第一方向X上的宽度GSW1。
在图17中，第一绝缘结构160在第二方向Y上的宽度W11可以大于第二绝缘结构165在第二方向Y上的宽度W21。第一绝缘结构160在第二方向Y上的宽度W11可以大于或等于第三绝缘结构170在第二方向Y上的宽度W31。
第二连接间隔物160cs可以设置在第一绝缘结构160的侧壁上。第二连接间隔物160cs可以连接第一栅极结构115和第二栅极结构215。第二连接间隔物160cs可以包括与第一栅极间隔物140相同的材料。
第一连接间隔物140cs可以设置在第二绝缘结构165的侧壁上。第一连接间隔物140cs可以连接第一栅极结构115和第三栅极结构315。第一连接间隔物140cs可以包括与第一栅极间隔物140相同的材料。类似地，用于连接第二栅极结构215和第四栅极结构415的连接间隔物可以设置在第三绝缘结构170的侧壁上。
图20是用于说明根据本公开的一些示范性实施方式的半导体器件的平面图。为了说明的方便，将主要描述与参照图1至图5描述的那些的不同之处。
参照图20，根据本公开的一些示范性实施方式的半导体器件还可以包括第三鳍型图案310和第五栅极结构515。
衬底100还可以包括第四区域R4。第四区域R4可以与第一区域R1间隔开。第三区域R3可以插设在第一区域R1和第四区域R4之间。第一区域R1和第四区域R4可以在第一方向X上彼此间隔开而使第三区域R3插设在其间。
形成在第四区域R4中的外围电路可以是操作形成在第一区域R1中的存储单元的电路。例如，在第四区域R4中，可以形成电连接到第一区域R1的存储单元晶体管的外围电路晶体管。为了防止当驱动第一区域R1和第四区域R4的晶体管时第一区域R1和第四区域R4的晶体管相互干扰，作为缓冲区域的第三区域R3可以插设在第一区域R1和第四区域R4之间。
多个第三鳍型图案310可以设置在第四区域R4的衬底100上。第三鳍型图案310可以沿着第一方向X延伸得长。第三鳍型图案310可以包括在第一方向X上延伸的长侧和在第二方向Y上延伸的短侧。
在根据本公开的一些示范性实施方式的半导体器件中，第一鳍型图案110的分隔距离P1可以不同于第三鳍型图案310的分隔距离P2。例如，第三鳍型图案310的分隔距离P2可以大于第一鳍型图案110的分隔距离P1。
第五栅极结构515可以形成在第四区域R4的衬底100上。第五栅极结构515可以形成为与第三鳍型图案310交叉。
通过总结和回顾，本公开的示范性实施方式提供一种半导体器件，该半导体器件能够减小芯片面积的消耗(overhead)，同时确保形成在不同区域中的晶体管的驱动特性。也就是，单元区域和外围区域的栅极结构可以例如被对准，所以可以同时制造所有的栅极结构，使绝缘结构在单元区域和外围区域之间、与栅极结构交叉并分隔单元区域和外围区域。单元区域和外围区域两者的栅极结构邻接(例如接触)绝缘结构，所以可以减小分隔单元区域和外围区域的缓冲区域，例如界面区域，例如，栅极操作所需的区域可以被消除并且单元区域和外围区域之间的空的空间可以被基本上减少或完全消除。
这里已经公开了示例实施方式，并且尽管使用了特定术语，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如至本申请提交时为止对于本领域普通技术人员将是显然的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外地明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变，而没有脱离如权利要求书中阐述的本发明的精神和范围。
于2017年8月30日在韩国知识产权局提交且名称为“SemiconductorDevice(半导体器件)”的韩国专利申请第10-2017-0109989号通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
衬底，包括第一区域、第二区域以及在所述第一区域和所述第二区域之间的缓冲区域，所述第一区域是SRAM单元区域，所述第二区域是用于操作所述SRAM单元区域的第一外围电路区域；
多个第一栅极结构，在所述衬底的所述第一区域上在第一方向上延伸得长，所述多个第一栅极结构在与所述第一方向不同的第二方向上彼此间隔开；
多个第二栅极结构，在所述衬底的所述第二区域上在所述第一方向上延伸得长，所述多个第二栅极结构在所述第二方向上彼此间隔开，并且所述多个第二栅极结构中的每一个与所述多个第一栅极结构中的对应一个沿着所述第一方向对准成一行；
第一绝缘结构，在所述衬底的所述缓冲区域上在所述第二方向上延伸，所述第一绝缘结构在所述第一区域和所述第二区域之间沿着所述第一区域和所述第二区域中的每个的整个长度在所述第二方向上延伸；以及
第二绝缘结构，在所述衬底的所述第一区域上，所述第二绝缘结构与所述多个第一栅极结构的一部分接触。
2.根据权利要求1所述的半导体器件，其中所述第一绝缘结构在所述第二方向上的宽度大于所述第二绝缘结构在所述第二方向上的宽度。
3.根据权利要求1所述的半导体器件，其中所述第一绝缘结构与所述多个第一栅极结构和所述多个第二栅极结构接触。
4.根据权利要求3所述的半导体器件，其中所述多个第一栅极结构中的与所述第一绝缘结构接触的第一栅极结构的数量大于所述多个第一栅极结构中的与所述第二绝缘结构接触的第一栅极结构的数量。
5.根据权利要求1所述的半导体器件，其中所述第一绝缘结构在所述第一方向上的宽度大于所述第二绝缘结构在所述第一方向上的宽度。
6.根据权利要求1所述的半导体器件，还包括在所述衬底的所述第二区域上的第三绝缘结构，所述第三绝缘结构与所述多个第二栅极结构的一部分接触，并且所述第一绝缘结构在所述第一方向上的宽度大于或等于所述第三绝缘结构在所述第一方向上的宽度。
7.根据权利要求1所述的半导体器件，还包括：
多个第一鳍型图案，在所述衬底的所述第一区域上、由第一深度的第一沟槽限定并在所述第二方向上延伸；和
多个第二鳍型图案，在所述衬底的所述第二区域上、由第二深度的第二沟槽限定并在所述第二方向上延伸，所述第一区域和所述第二区域由比所述第一深度和所述第二深度深的第三深度的深沟槽限定。
8.根据权利要求1所述的半导体器件，还包括：
多个第一鳍型图案，在所述衬底的所述第一区域上在所述第二方向上延伸；
多个第二鳍型图案，在所述衬底的所述第二区域上在所述第二方向上延伸；
至少一个或更多个突出图案，在所述衬底的所述缓冲区域上在所述第二方向上延伸，所述多个第一鳍型图案中的第一鳍型图案的高度和所述多个第二鳍型图案中的第二鳍型图案的高度大于所述至少一个突出图案的高度。
9.根据权利要求1所述的半导体器件，还包括在所述衬底上的层间绝缘膜，所述层间绝缘膜的上表面位于与所述多个第一栅极结构的上表面和所述多个第二栅极结构的上表面相同的平面上。
10.根据权利要求9所述的半导体器件，其中：
所述多个第一栅极结构中的每个包括第一栅电极，并且所述多个第二栅极结构中的每个包括第二栅电极，并且
每个第一栅电极的上表面和每个第二栅电极的上表面位于与所述层间绝缘膜的所述上表面相同的平面上。
11.根据权利要求9所述的半导体器件，其中：
所述多个第一栅极结构中的每个包括第一栅电极和在所述第一栅电极上的第一覆盖图案，
所述多个第二栅极结构中的每个包括第二栅电极和在所述第二栅电极上的第二覆盖图案，并且
所述第一覆盖图案的上表面和所述第二覆盖图案的上表面位于与所述层间绝缘膜的所述上表面相同的平面上。
12.根据权利要求1所述的半导体器件，其中：
所述衬底还包括具有用于操作所述SRAM单元区域的第二外围电路的第三区域，
所述第一区域和所述第二区域在所述第一方向上彼此间隔开而使所述缓冲区域在其间，
所述第一区域和所述第三区域在所述第二方向上彼此间隔开而使所述缓冲区域在其间，并且
所述半导体器件还包括：
多个第一鳍型图案，在所述衬底的所述第一区域上在所述第二方向上延伸并在所述第一方向上间隔开第一距离；以及
多个第二鳍型图案，在所述衬底的所述第三区域上在所述第二方向上延伸并在所述第一方向上间隔开大于所述第一距离的第二距离。
13.一种半导体器件，包括：
衬底，包括第一区域、第二区域以及在所述第一区域和所述第二区域之间的缓冲区域；
第一栅极结构，在所述衬底的所述第一区域上，所述第一栅极结构包括在第一方向上的第一长侧以及在不同于所述第一方向的第二方向上的第一短侧；
第二栅极结构，在所述衬底的所述第二区域上，所述第二栅极结构包括在所述第一方向上的第二长侧和在所述第二方向上的第二短侧，所述第二短侧面对所述第一短侧；
第一绝缘结构，在所述衬底的所述缓冲区域上且在所述第一栅极结构的所述第一短侧与所述第二栅极结构的所述第二短侧之间；以及
第二绝缘结构，在所述衬底的所述第一区域上，
其中所述第一栅极结构在所述第一绝缘结构与所述第二绝缘结构之间，所述第一绝缘结构在所述第一方向上的宽度不同于所述第二绝缘结构在所述第一方向上的宽度。
14.根据权利要求13所述的半导体器件，其中所述第一绝缘结构在所述第一方向上的宽度大于所述第二绝缘结构在所述第一方向上的宽度。
15.根据权利要求13所述的半导体器件，其中所述第一绝缘结构在所述第二方向上的宽度大于所述第二绝缘结构在所述第二方向上的宽度。
16.根据权利要求13所述的半导体器件，其中所述第一栅极结构包括限定栅极沟槽的栅极间隔物以及沿着所述栅极沟槽的侧壁和底表面、所述第一绝缘结构的侧壁以及第二绝缘结构的侧壁延伸的高介电常数绝缘膜。
17.根据权利要求13所述的半导体器件，其中：
所述第一栅极结构包括限定栅极沟槽的栅极间隔物、沿着所述栅极沟槽的侧壁和底表面延伸的高介电常数绝缘膜以及在所述高介电常数绝缘膜上的栅电极，并且
所述栅电极与所述第一绝缘结构和所述第二绝缘结构接触。
18.一种半导体器件，包括：
第一深度的深沟槽，限定彼此间隔开的第一区域和第二区域；
第一沟槽，限定在所述第一区域中在第一方向上延伸的第一鳍型图案并具有比所述第一深度浅的第二深度；
第二沟槽，限定在所述第二区域中在所述第一方向上延伸的第二鳍型图案并具有比所述第一深度浅的第三深度；
场绝缘膜，填充所述深沟槽的一部分、所述第一沟槽的一部分和所述第二沟槽的一部分；
第一绝缘结构，在填充所述深沟槽的所述场绝缘膜上，在不同于所述第一方向的第二方向上具有第一宽度；
第二绝缘结构，在填充所述第一沟槽的所述场绝缘膜上，在所述第二方向上具有与所述第一宽度不同的第二宽度；
第一栅极结构，与所述第一鳍型图案交叉并在所述第一绝缘结构和所述第二绝缘结构之间在所述第二方向上延伸；以及
第二栅极结构，在所述第二方向上延伸并与所述第二鳍型图案交叉。
19.根据权利要求18所述的半导体器件，其中所述第一绝缘结构在所述第二方向上的宽度大于所述第二绝缘结构在所述第二方向上的宽度。
20.根据权利要求18所述的半导体器件，还包括第三绝缘结构，所述第三绝缘结构在填充所述第二沟槽的所述场绝缘膜上并在所述第二方向上具有第三宽度，
其中所述第二栅极结构在所述第一绝缘结构与所述第三绝缘结构之间，并且所述第三宽度等于或小于所述第一宽度。
CN201810997289.7A 2017-08-30 2018-08-29 半导体器件 Active CN109427791B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0109989 2017-08-30
KR1020170109989A KR102360410B1 (ko) 2017-08-30 2017-08-30 반도체 장치

Publications (2)

Publication Number Publication Date
CN109427791A true CN109427791A (zh) 2019-03-05
CN109427791B CN109427791B (zh) 2023-07-04

Family

ID=65435665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810997289.7A Active CN109427791B (zh) 2017-08-30 2018-08-29 半导体器件

Country Status (3)

Country Link
US (1) US10964707B2 (zh)
KR (1) KR102360410B1 (zh)
CN (1) CN109427791B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571517A (zh) * 2020-07-13 2021-10-29 台湾积体电路制造股份有限公司 多栅极器件及其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031290B2 (en) 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same
US10461171B2 (en) 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks
US10950296B2 (en) * 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuit formed from bit cell
US20210020635A1 (en) * 2019-07-17 2021-01-21 Nanya Technology Corporation Semiconductor structure and method of formation
US11101342B1 (en) * 2020-02-10 2021-08-24 Texas Instruments Incorporated Deep trench intersections
US20210351300A1 (en) * 2020-05-07 2021-11-11 Intel Corporation Self-aligned gate endcap (sage) architectures with vertical sidewalls
KR20210155868A (ko) * 2020-06-16 2021-12-24 삼성전자주식회사 반도체 소자
KR20220116959A (ko) * 2021-02-16 2022-08-23 삼성전자주식회사 반도체 소자 및 그 제조방법

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040099885A1 (en) * 2002-11-26 2004-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
CN1682372A (zh) * 2002-09-05 2005-10-12 因芬尼昂技术股份公司 鳍形场效晶体管半导体存储器的字线和位线排列
JP2008288272A (ja) * 2007-05-15 2008-11-27 Toshiba Corp 半導体装置
CN102315213A (zh) * 2010-06-30 2012-01-11 台湾积体电路制造股份有限公司 多鳍式静态随机存取存储器单元的布局
US20120273859A1 (en) * 2011-04-28 2012-11-01 Elpida Memory, Inc. Semiconductor device and method of forming the same
CN103378098A (zh) * 2012-04-25 2013-10-30 三星电子株式会社 包括应力邻近效应的集成电路装置及其制造方法
CN104217959A (zh) * 2013-05-30 2014-12-17 三星电子株式会社 半导体器件及其制造方法
CN104218086A (zh) * 2013-05-31 2014-12-17 国际商业机器公司 具有共面形貌的多高度finfet
US20150084041A1 (en) * 2013-09-24 2015-03-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN105470295A (zh) * 2014-09-09 2016-04-06 联华电子股份有限公司 鳍状结构及其制造方法
KR20160056693A (ko) * 2014-11-12 2016-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20160102787A (ko) * 2015-02-23 2016-08-31 삼성전자주식회사 반도체 소자 형성 방법
CN106024888A (zh) * 2015-03-25 2016-10-12 三星电子株式会社 包括面积增加的接触件的半导体器件
CN106128958A (zh) * 2015-05-06 2016-11-16 三星电子株式会社 制造半导体器件的方法
CN106972015A (zh) * 2015-11-16 2017-07-21 三星电子株式会社 半导体器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2542706B2 (ja) * 1989-10-05 1996-10-09 株式会社東芝 ダイナミックｒａｍ
JP2000277629A (ja) 1999-03-23 2000-10-06 Nec Corp 半導体記憶装置及びその製造方法
JP4083397B2 (ja) 2001-06-18 2008-04-30 株式会社ルネサステクノロジ 半導体集積回路装置
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
KR100598099B1 (ko) * 2004-02-24 2006-07-07 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법
JP2011003742A (ja) 2009-06-18 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8582352B2 (en) 2011-12-06 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for FinFET SRAM cells
KR101823105B1 (ko) 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8723268B2 (en) 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
KR102013842B1 (ko) * 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102193633B1 (ko) * 2014-12-30 2020-12-21 삼성전자주식회사 듀얼 포트 에스램 장치 및 그 제조 방법
US9412745B1 (en) * 2015-02-12 2016-08-09 United Microelectronics Corp. Semiconductor structure having a center dummy region
US9653281B2 (en) * 2015-06-22 2017-05-16 Qualcomm Incorporated Structure and method for tunable memory cells including fin field effect transistors
US9858985B2 (en) 2015-10-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM cell

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1682372A (zh) * 2002-09-05 2005-10-12 因芬尼昂技术股份公司 鳍形场效晶体管半导体存储器的字线和位线排列
US20040099885A1 (en) * 2002-11-26 2004-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
JP2008288272A (ja) * 2007-05-15 2008-11-27 Toshiba Corp 半導体装置
CN102315213A (zh) * 2010-06-30 2012-01-11 台湾积体电路制造股份有限公司 多鳍式静态随机存取存储器单元的布局
US20120273859A1 (en) * 2011-04-28 2012-11-01 Elpida Memory, Inc. Semiconductor device and method of forming the same
CN103378098A (zh) * 2012-04-25 2013-10-30 三星电子株式会社 包括应力邻近效应的集成电路装置及其制造方法
CN104217959A (zh) * 2013-05-30 2014-12-17 三星电子株式会社 半导体器件及其制造方法
CN104218086A (zh) * 2013-05-31 2014-12-17 国际商业机器公司 具有共面形貌的多高度finfet
US20150084041A1 (en) * 2013-09-24 2015-03-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
CN105470295A (zh) * 2014-09-09 2016-04-06 联华电子股份有限公司 鳍状结构及其制造方法
KR20160056693A (ko) * 2014-11-12 2016-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20160102787A (ko) * 2015-02-23 2016-08-31 삼성전자주식회사 반도체 소자 형성 방법
CN106024888A (zh) * 2015-03-25 2016-10-12 三星电子株式会社 包括面积增加的接触件的半导体器件
CN106128958A (zh) * 2015-05-06 2016-11-16 三星电子株式会社 制造半导体器件的方法
CN106972015A (zh) * 2015-11-16 2017-07-21 三星电子株式会社 半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571517A (zh) * 2020-07-13 2021-10-29 台湾积体电路制造股份有限公司 多栅极器件及其形成方法
US11961763B2 (en) 2020-07-13 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device and method of forming thereof

Also Published As

Publication number Publication date
US20190067301A1 (en) 2019-02-28
CN109427791B (zh) 2023-07-04
US10964707B2 (en) 2021-03-30
KR20190023759A (ko) 2019-03-08
KR102360410B1 (ko) 2022-02-08

Similar Documents

Publication Publication Date Title
CN109427791A (zh) 半导体器件
US10636886B2 (en) Semiconductor device
CN109801913B (zh) 半导体器件
US10243040B1 (en) Semiconductor device
US10461167B2 (en) Semiconductor device and method of manufacturing the same
CN107919358B (zh) 半导体器件及其制造方法
US9530789B2 (en) Semiconductor memory device and method of fabricating the same
US12021080B2 (en) Semiconductor device and method of manufacturing the same
KR102514620B1 (ko) 반도체 소자 및 이의 제조 방법
KR102343209B1 (ko) 반도체 장치 및 그 제조 방법
KR20170048112A (ko) 반도체 장치 및 이의 제조 방법
KR20160018921A (ko) 반도체 메모리 장치 및 그 제조 방법
TWI771954B (zh) 記憶體陣列與其形成方法
US20190244965A1 (en) Method of manufacturing a semiconductor device
US10910275B2 (en) Semiconductor device and method of fabricating the same
US10332797B2 (en) Method for fabricating semiconductor device
KR102500943B1 (ko) 반도체 장치 및 이의 제조 방법
US11929366B2 (en) Semiconductor device
KR20210081679A (ko) 반도체 장치
US10109634B2 (en) Semiconductor device having air gap and method for manufacturing the same, memory cell having the same and electronic device having the same
US20200287013A1 (en) Semiconductor device and method of fabricating the same
KR20210013811A (ko) 반도체 장치
KR20160070666A (ko) 핀 커패시터를 포함하는 반도체 소자
TW202320227A (zh) 半導體裝置
KR20220150490A (ko) 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant