KR20160102787A - 반도체 소자 형성 방법 - Google Patents

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Abstract

반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 제1 도전형의 제1 웰 영역 및 상기 제1 도전형과 다른 제2 도전형의 제2 웰 영역을 형성하고, 상기 반도체 기판 상에 제1 핀 활성 영역 및 제2 핀 활성 영역을 한정하는 트렌치 소자분리 영역을 형성하고, 상기 제1 및 제2 핀 활성 영역들 및 상기 트렌치 소자분리 영역을 갖는 기판 상에 희생 게이트 층을 형성하고, 상기 희생 게이트 층 상에 하드 마스크 라인을 형성하고, 상기 하드 마스크 라인 상에 게이트 컷 개구부를 갖는 게이트 컷 마스크를 형성하되, 상기 게이트 컷 개구부는 상기 제1 및 제2 핀 활성 영역들 사이에 형성되는 상기 제1 및 제2 웰 영역들 사이의 경계와 중첩하며 상기 하드 마스크 라인과 교차하는 방향성을 갖는 라인 모양으로 형성되고, 상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인을 식각하여 서로 이격된 제1 및 제2 하드 마스크 패턴들을 형성하는 것을 포함한다.

Description

반도체 소자 형성 방법{Methods of Fabricating Semiconductor Devices}
본 발명의 기술적 사상은 반도체 소자 형성방법 및 구조, 이들을 채택하는 전자 시스템에 관한 것이다.
앤모스 트래지스터 및 피모스 트랜지스터와 같은 개별 소자(discrete device)는 반도체 소자의 집적 회로에 널리 사용되고 있다. 이러한 앤모스 트랜지스터 및 피모스 트랜지스터는 반도체 소자의 고집적화 경향에 따라 점점 크기가 작아지고 있고, 트랜지스터의 단채널 효과(short channel effect)가 점점 더 증가하고 있다. 트랜지스터의 단채널 효과를 억제하기 위하여 핀 펫 구조가 제안되고 있다. 크기가 작아진 핀펫 구조의 앤모스 트랜지스터와 핀펫 구조의 피모스 트랜지스터를 한정된 공간 내에 배치하면서 예상치 못한 공정상의 문제들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 생산성을 향상시킬 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 에스이지(SEG) 공정들로 형성된 제1 및 제2 반도체 층들, 및 서로 다른 도전형의 핀 활성 영역들을 가로지르는 제1 및 제2 게이트 구조체들을 포함하는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 제1 도전형의 활성 영역을 가로지르는 제1 게이트 구조체와 제2 도전형의 활성 영역을 가로지르는 제2 게이트 구조체 사이의 이격 거리를 최소화할 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 앤모스 트랜지스터의 게이트 구조체와 피모스 트랜지스터의 게이트 구조체 사이의 이격 거리를 최소화할 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 인접하는 앤모스 트랜지스터의 게이트 구조체와 피모스 트랜지스터의 게이트 구조체의 상부면들을 실질적으로 동일한 높이로 형성할 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자 형성 방법을 이용하여 형성된 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 제1 도전형의 제1 웰 영역 및 상기 제1 도전형과 다른 제2 도전형의 제2 웰 영역을 형성하는 것을 포함한다. 반도체 기판 상에 활성 영역들을 한정하는 트렌치 소자분리 영역을 형성한다. 상기 활성 영역들은 상기 제1 도전형의 제1 핀 활성 영역 및 상기 제2 도전형의 제2 핀 활성 영역을 포함한다. 상기 활성 영역들 및 상기 트렌치 소자분리 영역 상에 희생 게이트 층 및 상기 희생 게이트 층 상의 하드 마스크 층을 차례로 형성한다. 상기 하드 마스크 층을 패터닝하여 하드 마스크 라인을 형성한다. 상기 하드 마스크 라인을 패터닝하여 제1 하드 마스크 패턴 및 제2 하드 마스크 패턴을 형성한다. 상기 제1 및 제2 하드 마스크 패턴들을 식각 마스크로 이용하여 상기 희생 게이트 층을 식각하여 제1 희생 게이트 패턴 및 제2 희생 게이트 패턴을 형성한다. 상기 제1 희생 게이트 패턴은 상기 제1 핀 활성 영역을 가로지르고, 상기 제2 희생 게이트 패턴은 상기 제2 핀 활성 영역을 가로지르고, 상기 제1 및 제2 희생 게이트 패턴들 사이는 게이트 컷 영역으로 정의되고, 상기 게이트 컷 영역은 상기 제1 및 제2 핀 활성 영역들 사이의 반도체 기판의 표면에 형성되는 상기 제1 웰 영역과 상기 제2 웰 영역의 경계와 중첩한다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 제1 도전형의 제1 웰 영역 및 상기 제1 도전형과 다른 제2 도전형의 제2 웰 영역을 형성하는 것을 포함한다. 상기 반도체 기판 상에 활성 영역들을 한정하는 트렌치 소자분리 영역을 형성하되, 상기 활성 영역들은 상기 제1 도전형의 제1 핀 활성 영역 및 상기 제2 도전형의 제2 핀 활성 영역을 포함한다. 상기 제1 및 제2 핀 활성 영역들 및 상기 트렌치 소자분리 영역 상에 차례로 적층된 희생 게이트 라인 및 하드 마스크 라인을 형성하되, 상기 희생 게이트 라인 및 상기 하드 마스크 라인은 상기 제1 및 제2 핀 활성 영역들을 가로지르며 상기 트렌치 소자분리 영역 상으로 연장된다. 상기 희생 게이트 라인 및 상기 하드 마스크 라인을 갖는 기판 상에 제1 식각 마스크 패턴을 형성하되, 상기 제1 식각 마스크 패턴은 상기 제2 핀 활성 영역과 중첩하면서 상기 제1 핀 활성 영역과 중첩하지 않는다. 상기 제1 식각 마스크 패턴 및 상기 제1 하드 마스크 라인을 식각 마스크로 이용하여 상기 제1 핀 활성 영역을 식각하여 제1 활성 리세스 영역을 형성하되, 상기 제1 핀 활성 영역을 식각하면서 상기 제1 하드 마스크 라인의 일부가 식각되어 제1 하드 마스크 리세스 부분이 형성된다. 상기 제1 식각 마스크 패턴을 제거한다. 상기 제1 활성 리세스 영역 내에 제1 반도체 층을 형성한다. 상기 제1 반도체 층을 갖는 기판 상에 제2 식각 마스크 패턴을 형성하되, 상기 제2 식각 마스크 패턴은 상기 제1 핀 활성 영역과 중첩하면서 상기 제2 핀 활성 영역과 중첩하지 않는다. 상기 제2 식각 마스크 패턴 및 상기 하드 마스크 라인을 식각 마스크로 이용하여 상기 제2 핀 활성 영역을 식각하여 제2 활성 리세스 영역을 형성하되, 상기 제2 핀 활성 영역을 식각하면서 상기 하드 마스크 라인의 일부가 식각되어 제2 하드 마스크 리세스 부분이 형성되고, 상기 제1 및 제2 하드 마스크 리세스 부분들 사이에 하드 마스크 돌출부가 형성된다. 상기 제2 식각 마스크 패턴을 제거한다. 상기 제2 활성 리세스 영역 상에 제2 반도체 층을 형성한다. 상기 제1 및 제2 반도체 층들을 갖는 기판 상에 게이트 컷 개구부를 갖는 게이트 컷 마스크를 형성하되, 상기 게이트 컷 개구부는 상기 하드 마스크 돌출부를 노출시킨다. 상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인 및 상기 희생 게이트 라인을 식각하여 제1 및 제2 희생 게이트 패턴들, 및 제1 및 제2 하드 마스크 패턴들을 형성한다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 제1 도전형의 제1 웰 영역 및 상기 제1 도전형과 다른 제2 도전형의 제2 웰 영역을 형성하고, 상기 반도체 기판 상에 제1 핀 활성 영역 및 제2 핀 활성 영역을 한정하는 트렌치 소자분리 영역을 형성하고, 상기 제1 및 제2 핀 활성 영역들 및 상기 트렌치 소자분리 영역을 갖는 기판 상에 희생 게이트 층을 형성하고, 상기 희생 게이트 층 상에 하드 마스크 라인을 형성하고, 상기 하드 마스크 라인 상에 게이트 컷 개구부를 갖는 게이트 컷 마스크를 형성하되, 상기 게이트 컷 개구부는 상기 제1 및 제2 핀 활성 영역들 사이에 형성되는 상기 제1 및 제2 웰 영역들 사이의 경계와 중첩하며 상기 하드 마스크 라인과 교차하는 방향성을 갖는 라인 모양으로 형성되고, 상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인을 식각하여 서로 이격된 제1 및 제2 하드 마스크 패턴들을 형성하는 것을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 제1 도전형의 활성 영역을 가로지르는 제1 게이트 구조체와 제2 도전형의 활성 영역을 가로지르는 제2 게이트 구조체 사이의 이격 거리를 최소화하면서도 생산성을 향상시킬 수 있는 반도체 소자 형성 방법을 제공할 수 있다. 상기 제1 게이트 구조체는 앤모스 트랜지스터의 게이트 구조체일 수 있고, 상기 제2 게이트 구조체는 피모스 트랜지스터의 게이트 구조체일 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 본 발명의 기술적 사상이 해결하려는 과제는 서로 인접하는 앤모스 트랜지스터의 게이트 구조체와 피모스 트랜지스터의 게이트 구조체의 상부면들을 실질적으로 동일한 높이로 형성할 수 있는 반도체 소자 형성 방법을 제공할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
도 1 내지 도 18b은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 도면들이다.
도 19 내지 도 29b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법을 나타낸 도면들이다.
도 30 내지 도 35b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법을 나타낸 도면들이다.
도 36 내지 도 41b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법을 나타낸 도면들이다.
도 42a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 42b 및 도 42c는 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
명세서 전체에 걸쳐서, "에어 스페이서" 이라는 용어는 고체 물질로 채워지지 않은 빈 공간의 스페이서를 의미할 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 18b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 1 내지 도 18b에서, 도 1, 도 4, 도 6, 도 11 및 도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 평면도들이고, 도 2a, 도 3a, 도 5a, 도 7a, 도 8a, 도 9a, 도 10a, 도 12a, 도 13a, 도 15a, 도 16a, 도 17a 및 도 18a는 도 1, 도 4, 도 6, 도 11 및 도 14의 평면도들의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 2b, 도 3b, 도 5b, 도 7b, 도 8b, 도 9b, 도 10b, 도 12b, 도 13b, 도 15b, 도 16b, 도 17b 및 도 18b는 도 1, 도 4, 도 6, 도 11 및 도 14의 평면도들의 II-II'선 및 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 반도체 기판(3) 내에 제1 웰 영역(Well_1) 및 제2 웰 영역(Well_2)을 형성하고, 상기 반도체 기판(3) 내에 복수의 활성 영역들을 한정하는 소자분리 영역(12)을 형성하고, 상기 소자분리 영역(12)을 갖는 기판 상에 베이스 절연 층(18), 희생 게이트 층(21) 및 하드 마스크 층(24)을 차례로 형성하는 것을 포함할 수 있다.
상기 반도체 기판(3)은 단결정 실리콘 웨이퍼, SiGe 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼일 수 있다. 상기 제1 웰 영역(Well_1)은 제1 도전형일 수 있고, 상기 제2 웰 영역(Well_2)은 상기 제1 도전형과 다른 제2 도전형일 수 있다. 예를 들어, 상기 제1 웰 영역(Well_1)은 P-형의 도전형일 수 있고, 상기 제2 웰 영역(Well_2)은 N-형의 도전형일 수 있다.
상기 소자분리 영역(12)은 트렌치(6)를 채우는 트렌치 절연물을 포함할 수 있다. 상기 트렌치(6)는 깊은 트렌치(6d)(deep trench) 및 얕은 트렌치(6s)(shallow trench)를 포함할 수 있다. 상기 소자분리 영역(12)은 상기 깊은 트렌치(6d)를 채우는 트렌치 절연물을 포함하는 깊은 소자분리 영역(12d) 및 상기 얕은 트렌치(6s)를 부분적으로 채우는 트렌치 절연물을 포함하는 얕은 소자분리 영역(12s)을 포함할 수 있다. 상기 소자분리 영역(12)의 상기 트렌치 절연물은 TOSZ(tonen silazane) 또는 USG(un-doped silicate glass) 같은 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상기 복수의 활성 영역들은 하부 활성 영역(8) 및 상기 하부 활성 영역(8) 상의 복수의 핀 활성 영역들을 포함할 수 있다. 상기 하부 활성 영역(8)은 상기 깊은 소자분리 영역(12d)에 의해 한정될 수 있다. 상기 핀 활성 영역들은 상기 얕은 소자분리 영역(12s)에 의해 한정될 수 있다.
상기 핀 활성 영역들은 서로 다른 도전형을 가지며 서로 이격된 제1 및 제2 핀 활성 영역들(9a, 9b)을 포함할 수 있다. 상기 제1 핀 활성 영역(9a)은 상기 제1 웰 영역(Well_1) 내에 형성되며 상기 제1 도전형일 수 있다. 상기 제2 핀 활성 영역(9b)은 상기 제2 웰 영역(Well_2) 내에 형성되며 상기 제2 도전형일 수 있다. 예를 들어, 상기 제1 핀 활성 영역(9a)은 P형의 도전형으로 형성될 수 있고, 상기 제2 핀 활성 영역(9b)은 N형의 도전형으로 형성될 수 있다. 상기 제1 및 제2 핀 활성 영역들(9a, 9b)은 서로 평행하며 제1 방향(X)으로 연장되는 라인 모양으로 형성될 수 있다. 상기 제1 및 제2 핀 활성 영역들(9a, 9b)의 상부 부분들을 상기 소자분리 영역(12)의 상면으로부터 돌출될 수 있다.
상기 제1 및 제2 핀 활성 영역들(9a, 9b) 사이의 상기 하부 활성 영역(8) 내에 상기 제1 웰 영역(Well_1) 및 상기 제2 웰 영역(Well_2) 사이의 경계(WB)가 형성될 수 있다.
상기 베이스 절연 층(18)은 상기 제1 및 제2 핀 활성 영역들(9a, 9b) 및 상기 소자분리 영역(12)의 표면들 상에 컨포멀하게 형성될 수 있다. 상기 베이스 절연 층(18)은 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트 층(21)은 상기 베이스 절연 층(18) 상에 형성될 수 있다. 상기 희생 게이트 층(21)은 폴리 실리콘을 포함할 수 있다. 상기 하드 마스크 층(24)은 상기 희생 게이트 층(21) 상에 형성될 수 있다. 상기 하드 마스크 층(24)은 실리콘 질화물을 포함할 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 층(24)을 패터닝하여 하드 마스크 라인(25)을 형성하는 것을 포함할 수 있다. 상기 하드 마스크 라인은(25)은 상기 제1 방향(X)으로 서로 이격된 복수개의 라인들로 형성될 수 있다. 상기 하드 마스크 층(24)을 패터닝하는 것은 사진 및 식각 공정을 진행하는 것을 포함할 수 있다. 상기 하드 마스크 라인(25)은 상기 제1 및 제2 핀 활성 영역들(9a, 9b)과 교차하는 라인 모양일 수 있다. 예를 들어, 상기 제1 및 제2 핀 활성 영역들(9a, 9b)은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있고, 상기 하드 마스크 라인(25)은 상기 제1 방향(X)과 교차 또는 수직하는 제2 방향(Y)으로 연장되는 라인 모양일 수 있다.
도 4, 도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 라인(25)을 패터닝하여 제1 하드 마스크 패턴(25a) 및 제2 하드 마스크 패턴(25b)을 형성하는 것을 포함할 수 있다.
상기 하드 마스크 라인(25)을 패터닝하는 것은 포토리소그래피 장비를 이용하여 상기 하드 마스크 라인(25)을 갖는 기판 상에 게이트 컷 개구부(30o)를 갖는 게이트 컷 마스크(30)를 형성하고, 상기 게이트 컷 마스크(30)를 식각 마스크로 이용하여 상기 게이트 컷 개구부(30o)에 의해 노출되는 상기 하드 마스크 라인(25)을 식각하여 상기 제1 및 제2 하드 마스크 패턴들(25a, 25b)을 형성하는 것을 포함할 수 있다.
상기 게이트 컷 마스크(30)는 포토레지스트 패턴으로 형성할 수 있다. 상기 게이트 컷 개구부(30o)는 상기 포토리소그래피 장비로 구현할 수 있는 최소 폭으로 형성할 수 있다. 상기 게이트 컷 개구부(30o)는 상기 제1 핀 활성 영역(9a) 및 상기 제2 핀 활성 영역(9b)과 평행할 수 있다. 상기 게이트 컷 개구부(30o)는 상기 제1 방향(X)으로 연장되는 트렌치 모양일 수 있다. 상기 게이트 컷 개구부(30o)는 상기 제1 웰 영역(Well_1) 및 상기 제2 웰 영역(Well_2) 사이의 상기 경계(WB)와 중첩할 수 있고, 상기 제1 핀 활성 영역(9a) 및 상기 제2 핀 활성 영역(9b)과 중첩하지 않을 수 있다.
상기 제1 하드 마스크 패턴(25a)은 상기 제1 핀 활성 영역(9a)을 가로지를 수 있고, 상기 제2 하드 마스크 패턴(25b)은 상기 제2 핀 활성 영역(9b)을 가로지를 수 있다. 상기 제1 하드 마스크 패턴(25a)과, 상기 제2 하드 마스크 패턴(25b) 사이의 이격 거리는 상기 게이트 컷 개구부(30o)의 상기 제2 방향(Y)으로의 폭, 예를 들어 상기 포토리소그래피 장비로 구현할 수 있는 최소 폭에 대응할 수 있다.
이어서, 상기 게이트 컷 마스크(30)를 제거할 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 및 제2 하드 마스크 패턴들(25a, 25b)을 식각 마스크로 이용하여 상기 희생 게이트 층(21) 및 상기 베이스 절연 층(18)을 차례로 식각하는 것을 포함할 수 있다. 상기 희생 게이트 층(21)은 식각되어 제1 희생 게이트 패턴(21a) 및 제2 희생 게이트 패턴(21b)으로 형성될 수 있다.
상기 제1 희생 게이트 패턴(21a)은 상기 제1 핀 활성 영역(9a)과 교차하는 라인 모양일 수 있다. 상기 제1 희생 게이트 패턴(21a)은 상기 제1 핀 활성 영역(9a)의 양 끝 부분들과 일부가 중첩하는 엣지 패턴들 및 상기 엣지 패턴들 사이에 배치되면서 상기 제1 핀 활성 영역(9a)을 가로지르는 가운데 패턴을 포함하는 복수개의 패턴들로 형성될 수 있다.
상기 제2 희생 게이트 패턴(21b)은 상기 제2 핀 활성 영역(9b)과 교차하는 라인 모양일 수 있다. 상기 제2 희생 게이트 패턴(21b)은 상기 제2 핀 활성 영역(9b)의 양 끝 부분들과 일부가 중첩하는 엣지 패턴들 및 상기 엣지 패턴들 사이에 배치되면서 상기 제2 핀 활성 영역(9b)을 가로지르는 가운데 패턴을 포함하는 복수개로 형성될 수 있다.
상기 제1 하드 마스크 패턴(25a)은 상기 제1 희생 게이트 패턴(21a) 상에 적층될 수 있다. 상기 제2 하드 마스크 패턴(25b)은 상기 제2 희생 게이트 패턴(21b) 상에 적층될 수 있다. 상기 제1 희생 게이트 패턴(21a) 및 상기 제1 하드 마스크 패턴(25a)을 통하여 상기 제1 핀 활성 영역(9a)의 상면이 일부 노출될 수 있다. 상기 제2 희생 게이트 패턴(21a) 및 상기 제2 하드 마스크 패턴(25a)을 통하여 상기 제2 핀 활성 영역(9a)의 상면이 일부 노출될 수 있다.
상기 제1 희생 게이트 패턴(21a)과, 상기 제2 희생 게이트 패턴(21b) 사이의 영역은 게이트 컷 영역(GC)으로 정의될 수 있다. 상기 게이트 컷 영역(GC)은 상기 제1 웰 영역(Well_1) 및 상기 제2 웰 영역(Well_2) 사이의 경계(WB)와 중첩할 수 있다. 상기 제1 및 제2 웰 영역들(Well_1, Well_2) 사이의 경계(WB)는 제1 및 제2 핀 활성 영역들(9a, 9b) 사이의 상기 하부 활성 영역(8)의 표면에서의 경계일 수 있다.
도 6, 도 8a 및 도 8b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 게이트 스페이서들(36), 표면 보호 층들(39a, 39b), 및 제1 식각 마스크 패턴(42)을 형성하는 것을 포함할 수 있다.
상기 게이트 스페이서들(36)을 형성하는 방법은 상기 제1 및 제2 하드 마스크 패턴들(25a, 25b), 및 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b)을 갖는 기판 상에 절연성 물질 막(예를 들어, 실리콘 질화물)을 콘포멀하게 형성하고, 상기 절연성 물질 막을 이방성 식각하는 것을 포함할 수 있다.
상기 표면 보호 층들(39a, 39b)은 상기 제1 및 제2 희생 게이트 패턴들(21a) 옆의 상기 제1 및 제2 핀 활성 영역들(9a, 9b) 상에 형성될 수 있다. 상기 표면 보호 층들(39a, 39b)은 상기 게이트 스페이서들(36)을 형성한 후에, 상기 제1 및 제2 핀 활성 영역들(9a, 9b)의 상기 노출된 상면들을 산화시키어 형성할 수 있다. 상기 표면 보호 층들(39a, 39b)은 실리콘 산화물로 형성될 수 있다.
상기 제1 식각 마스크 패턴(42)은 상기 게이트 스페이서들(36) 및 상기 표면 보호 층들(39a, 39b)을 갖는 기판 상에 형성될 수 있다. 상기 제1 식각 마스크 패턴(42)은 상기 제1 핀 활성 영역(9a)을 노출시키는 개구부(42o)를 가지면서 상기 제2 핀 활성 영역(9b)을 덮을 수 있다.
상기 제1 식각 마스크 패턴(42)은 상기 제2 웰 영역(Well_2)을 덮으면서 상기 제1 웰 영역(Well_1)의 일부를 덮을 수 있다. 상기 제1 식각 마스크 패턴(42)은 상기 제1 및 제2 웰 영역들(Well_1, Well_2) 사이의 경계(WB)와 중첩할 수 있다. 상기 제1 식각 마스크 패턴(42)의 일 측은 상기 게이트 컷 영역(GC) 내에 형성될 수 있고, 상기 제1 식각 마스크 패턴(42)은 상기 제1 및 제2 웰 영역들(Well_1, Well_2) 사이의 경계(WB)를 덮을 수 있다. 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b) 사이의 상기 게이트 컷 영역(GC) 내에 위치하는 상기 제1 식각 마스크 패턴(42)의 측면은 상기 제2 희생 게이트 패턴(21b) 보다 상기 제1 희생 게이트 패턴(21a)에 가까울 수 있다.
도 6, 도 9a 및 도 9b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 활성 리세스 영역(45)를 형성하는 것을 포함할 수 있다. 상기 제1 활성 리세스 영역(45)을 형성하는 것은 상기 제1 식각 마스크 패턴(42), 상기 제1 하드 마스크 패턴(25a) 및 상기 게이트 스페이서들(36)를 식각 마스크로 이용하여 상기 제1 희생 게이트 패턴들(21a) 사이의 상기 제1 핀 활성 영역(9a)을 식각하는 것을 포함할 수 있다.
일 실시 예에서, 상기 제1 활성 리세스 영역(45)을 형성하는 동안에, 상기 제1 하드 마스크 패턴(25a)의 일부가 식각되어 상부면이 낮아질 수 있다.
일 실시 예에서, 상기 제1 활성 리세스 영역(45)을 형성하는 동안에, 상기 게이트 스페이서들(36)의 상부 끝 부분이 식각되어 낮아질 수 있다.
일 실시 예에서, 상기 제1 활성 리세스 영역(45)을 형성하는 동안에, 상기 소자분리 영역(12)의 상기 얕은 소자분리 영역(12s)의 일부가 식각되어 제1 필드 리세스 부분(46)이 형성될 수 있다.
이어서, 상기 제1 식각 마스크 패턴(42)을 제거할 수 있다.
도 6, 도 10a 및 도 10b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 반도체 층(48)을 형성하는 것을 포함할 수 있다.
상기 제1 반도체 층(48)을 형성하는 것은 제1 에스이지(selective epitaxial growth; SEG) 공정을 진행하여 형성할 수 있다. 예를 들어, 상기 제1 웰 영역(Well_1)이 P 형의 도전형인 경우에, 상기 제1 반도체 층(48)은 제1 에스이지(selective epitaxial growth; SEG) 공정을 이용하여 형성되는 실리콘 층으로 형성될 수 있다.
상기 제1 반도체 층(48)을 형성하는 동안에, 상기 제2 핀 활성 영역(9b) 상의 상기 표면 보호 층(39b)은 상기 제1 에스이지 공정 동안에 상기 제2 핀 활성 영역(9b)의 표면 상에 에스이지 층이 성장하여 형성되는 것을 방지할 수 있다.
상기 제1 반도체 층(48)은 상기 제1 활성 리세스 영역(45)을 채우면서 상기 제1 핀 활성 영역(9a)의 상면보다 높은 레벨에 위치하는 상면을 갖도록 형성될 수 있다. 상기 제1 반도체 층(48)은 앤모스 트랜지스터의 채널 영역 내에 인장 응력(tensile stress)을 인가하여 앤모스 트랜지스터의 캐리어(carrier), 즉 전자(electron)의 이동도(mobility)를 증가시킬 수 있는 스트레서(sressor)일 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 표면 보호 층(49), 제2 식각 마스크 패턴(51) 및 제2 활성 리세스 영역(54)을 형성하는 것을 포함할 수 있다.
상기 표면 보호 층(49)은 상기 제1 반도체 층(48)의 상부 표면을 산화시키어 형성할 수 있다. 상기 표면 보호 층(49)은 실리콘 산화물로 형성할 수 있다.
상기 제2 식각 마스크 패턴(51)은 상기 표면 보호 층(49)을 갖는 기판 상에 형성될 수 있다. 상기 제2 식각 마스크 패턴(51)은 상기 제2 핀 활성 영역(9b)을 노출시키는 개구부(51o)를 가지면서 상기 제1 핀 활성 영역(9a)을 덮을 수 있다. 상기 제2 식각 마스크 패턴(51)은 포토레지스트 패턴으로 형성될 수 있다.
상기 제2 식각 마스크 패턴(51)은 상기 제1 웰 영역(Well_1)을 덮으면서 상기 제2 웰 영역(Well_2)의 일부를 덮을 수 있다. 상기 제2 식각 마스크 패턴(51)은 상기 제1 및 제2 웰 영역들(Well_1, Well_2) 사이의 경계(WB)와 중첩할 수 있다. 상기 제2 식각 마스크 패턴(51)의 일 측은 상기 게이트 컷 영역(GC) 내에 형성될 수 있고, 상기 제2 식각 마스크 패턴(51)은 상기 제1 및 제2 웰 영역들(Well_1, Well_2) 사이의 경계(WB)를 덮을 수 있다. 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b) 사이에 위치하는 상기 게이트 컷 영역(GC) 내의 상기 제2 식각 마스크 패턴(51)의 측면은 상기 제1 희생 게이트 패턴(21a) 보다 상기 제2 희생 게이트 패턴(21b)에 가까울 수 있다.
상기 제2 활성 리세스 영역(54)을 형성하는 것은 상기 제2 식각 마스크 패턴(51), 상기 제2 하드 마스크 패턴(25b) 및 상기 게이트 스페이서들(36)를 식각 마스크로 이용하여 상기 제2 희생 게이트 패턴들(21b) 사이의 상기 제2 핀 활성 영역(9b)을 식각하는 것을 포함할 수 있다.
일 실시 예에서, 상기 제2 활성 리세스 영역(54)은 상기 제1 활성 리세스 영역(45) 보다 깊은 바닥을 가질 수 있다. 상기 제2 활성 리세스 영역(54)은 N-형의 도전형의 상기 제2 핀 활성 영역(9b)을 식각하여 서로 이격된 복수개로 형성될 수 있다. 상기 제1 활성 리세스 영역(45)은 P-형의 도전형의 상기 제1 핀 활성 영역(9a)을 식각하여 서로 이격된 복수개로 형성될 수 있다. 트랜지스터의 채널 영역 내부에서의 캐리어의(carrier)의 이동도(mobility) 및 누설 전류(leakage)는 트랜지스터의 성능에 영향을 주는 요인들 일 수 있다. 피모스 트랜지스터의 채널 영역 내부에서의 캐리어의 이동도, 즉 정공(hole)의 이동도를 증가시키어 피모스 트랜지스터의 성능을 향상시키기 위하여 상기 제2 활성 리세스 영역(54)을 앤모스 트랜지스터의 상기 제1 활성 리세스 영역(45) 보다 깊게 형성할 수 있다. 앤모스 트랜지스터의 채널 영역 내부에서의 캐리어 이동도, 즉 전자(electron)의 이동도를 증가시키면서 앤모스 트랜지스터의 누설전류을 최소화하기 위하여 상기 제1 활성 리세스 영역(45)을 피모스 트랜지스터의 상기 제2 활성 리세스 영역(54) 보다 얕게 형성할 수 있다.
일 실시 예에서, 상기 제2 활성 리세스 영역(54)을 형성하는 동안에, 상기 제2 하드 마스크 패턴(25b)의 일부가 식각되어 상부면이 낮아질 수 있다.
일 실시 예에서, 상기 제2 활성 리세스 영역(54)을 형성하는 동안에, 상기 게이트 스페이서들(36)의 상부 끝 부분이 식각되어 낮아질 수 있다.
일 실시 예에서, 상기 제2 활성 리세스 영역(54)을 형성하는 동안에, 상기 소자분리 영역(12)의 상기 얕은 소자분리 영역(12s)의 일부가 식각되어 제2 필드 리세스 부분(55)이 형성될 수 있다. 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b) 사이에 위치하는 상기 소자분리 영역(12)의 상기 얕은 소자분리 영역(12s)의 표면은 굴곡질 수 있다. 예를 들어, 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b) 사이에 위치하는 상기 소자분리 영역(12)의 상기 얕은 소자분리 영역(12s)의 표면은 상기 제1 및 제2 필드 리세스 부분들(46, 55), 및 상기 제1 및 제2 필드 리세스 부분들(46, 55) 사이에서 상대적으로 돌출되는 돌출 부(56)를 가질 수 있다.
상기 제2 식각 마스크 패턴(51)을 제거할 수 있다.
도 11, 도 13a 및 도 13b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제2 반도체 층(57)을 형성하는 것을 포함할 수 있다. 상기 제2 반도체 층(57)을 형성하는 것은 제2 에스이지(selective epitaxial growth; SEG) 공정을 진행하여 형성할 수 있다. 예를 들어, 상기 제2 웰 영역(Well_2)이 N 형의 도전형인 경우에, 상기 제2 반도체 층(57)은 제2 에스이지(selective epitaxial growth; SEG) 공정을 이용하여 형성되는 실리콘-저마늄 막(SiGe layer)으로 형성될 수 있다.
상기 제2 반도체 층(57)을 형성하는 동안에, 상기 제1 반도체 층(48) 상의 상기 표면 보호 층(49)은 상기 제2 에스이지 공정 동안에 상기 제1 반도체 층(48)의 표면 상에 에스이지 막이 성장하여 형성되는 것을 방지할 수 있다.
상기 제2 반도체 층(57)은 상기 제2 활성 리세스 영역(54)을 채우면서 상기 제2 핀 활성 영역(9b)의 상면보다 높은 레벨에 위치하는 상면을 갖도록 형성될 수 있다.상기 제2 반도체 층(57)은 피모스 트랜지스터의 채널 영역 내에 압축 응력(compressive stress)을 인가하여 피모스 트랜지스터의 캐리어(carrier), 즉 정공(hole)의 이동도(mobility)를 증가시킬 수 있는 스트레서(stressor)일 수 있다.
일 실시 예에서, 상기 제2 반도체 층(57)은 상기 제1 반도체 층(48)과 다른 높이의 상면을 가질 수 있다. 예를 들어, 피모스 트랜지스터의 채널 영역에서의 홀(hole)의 이동도(mobility)를 더욱 증가시키기 위하여 상기 피모스 트랜지스터의 채널 영역 내에 압축 응력을 더욱 크게 인가할 수 있도록, 상기 제2 반도체 층(57)은 상기 제1 반도체 층(48)의 상면보다 높은 레벨에 위치하는 상면을 가질 수 있다.
일 실시예에서, 소스/드레인 이온 주입 공정을 진행하여 상기 제1 반도체 층(48)을 상기 제1 웰 영역(Well_1)과 다른 도전형으로 형성하고, 상기 제2 반도체 층(57)을 상기 제2 웰 영역(Well_2)과 다른 도전형으로 형성할 수 있다. 예를 들어, 상기 제1 반도체 층(48)은 N형의 도전형으로 형성할 수 있고, 상기 제2 반도체 층(57)은 P형의 도전형으로 형성할 수 있다. 따라서, 상기 제1 반도체 층(48)은 앤모스 트랜지스터의 소스/드레인 영역일 수 있고, 상기 제2 반도체 층(57)은 피모스 트랜지스터의 소스/드레인 영역일 수 있다.
일 실시예에서, 상기 표면 보호 층(49)을 제거할 수 있다.
도 14, 도 15a 및 도 15b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 층간 절연 층(63)을 형성하는 것을 포함할 수 있다.
상기 층간 절연 층(63)은 상기 제1 및 제2 반도체 층들(48, 57), 및 상기 제1 및 제2 하드 마스크 패턴들(25a, 25b)을 덮을 수 있다. 상기 층간 절연 층(63)은 절연성 물질(예를 들어, 실리콘 산화물)로 형성될 수 있다.
도 14, 도 16a 및 도 16b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 층간 절연 층(63)을 평탄화하여 평탄화된 층간 절연 층 패턴(64)을 형성하는 것을 포함할 수 있다. 상기 층간 절연 층(63)을 평탄화하는 것은 화학기계적 연마 공정(CMP) 공정을 이용하여 진행할 수 있다. 상기 층간 절연 층(63)을 평탄화하면서, 상기 제1 및 제2 하드 마스크 패턴들(25a, 25b)은 제거될 수 있다. 이때, 상기 게이트 스페이서들(36)의 일부가 제거될 수 있다. 따라서, 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b)은 노출될 수 있다. 상기 게이트 스페이들(36)의 각 상면들이 노출될 수 있다.
도 14, 도 17a 및 도 17b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b) 및 상기 베이스 절연 층(18)을 제거하여 제1 게이트 트렌치(67a) 및 제2 게이트 트렌치(67b)를 형성하는 것을 포함할 수 있다. 상기 제1 게이트 트렌치(67a)는 상기 제1 핀 활성 영역(9a)의 상면을 노출시킬 수 있고, 상기 제2 게이트 트렌치(67b)는 상기 제2 핀 활성 영역(9b)의 상면을 노출시킬 수 있다. 상기 제1 게이트 트렌치(67a)는 상기 제1 핀 활성 영역(9a)의 측벽과 상기 소자분리 영역(12)의 상기 얕은 소자분리 영역(12s)의 상면을 일부 노출시킬 수 있다. 상기 제2 게이트 트렌치(67b)는 상기 제2 핀 활성 영역(9b)의 측벽과 상기 소자분리 영역(12)의 상기 얕은 소자분리 영역(12s)의 상면을 일부 노출시킬 수 있다.
도 14, 도 18a 및 도 18b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 제1 게이트 구조체(76a) 및 제2 게이트 구조체(76b)를 형성할 수 있다. 상기 제1 게이트 구조체(76a)는 상기 제1 게이트 트렌치(67a) 내에 형성될 수 있고, 상기 제2 게이트 구조체(76b)는 상기 제2 게이트 트렌치(67b) 내에 형성될 수 있다.
상기 제1 게이트 구조체(76a)는 상기 제1 게이트 트렌치(67a)의 측벽 및 바닥 상에 콘포멀하게 형성된 제1 게이트 유전체(70a) 및 상기 제1 게이트 유전체(70a) 상에 형성되며 상기 제1 게이트 트렌치(67a)를 채우는 제1 게이트 전극(73a)을 포함할 수 있다. 상기 제2 게이트 구조체(76b)는 상기 제2 게이트 트렌치(67b)의 측벽 및 바닥 상에 콘포멀하게 형성된 제2 게이트 유전체(70b) 및 상기 제2 게이트 유전체(70b) 상에 형성되며 상기 제2 게이트 트렌치(67b)를 채우는 제2 게이트 전극(73b)을 포함할 수 있다.
상기 제1 및 제2 게이트 유전체들(70a, 70b)은 증착 공정으로 형성할 수 있는 고유전체(higk-k dielectric layer)를 포함할 수 있다. 상기 제1 및 제2 게이트 전극들(73a, 73b)은 도전성 물질들, 예를 들어 금속 질화물(예를 들어, TiN 또는 WN 등) 및/또는 금속 물질(예를 들어, W 등)을 포함할 수 있다.
상기 제1 핀 활성 영역(9a)을 가로지르는 상기 제1 게이트 구조체(76a), 상기 제1 게이트 구조체(76a) 옆의 상기 제1 반도체 층(48)은 제1 모스 트랜지스터를 구성할 수 있고, 상기 제2 핀 활성 영역(9b)을 가로지르는 상기 제2 게이트 구조체(76b), 상기 제2 게이트 구조체(76b) 옆의 상기 제2 반도체 층(57)은 제2 모스 트랜지스터를 구성할 수 있다. 상기 제1 모스 트랜지스터는 앤모스 트랜지스터일 수 있고, 상기 제2 모스 트랜지스터는 피모스 트랜지스터일 수 있다. 상기 앤모스 트랜지스터 및 상기 피모스 트랜지스터는 서로 인접할 수 있다. 상기 앤모스 트랜지스터와 상기 피모스 트랜지스터는 상기 제2 방향(Y 방향)을 따라 상기 층간 절연층 패턴(64)을 사이에 두고 서로 이격될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자의 상기 앤모스 트랜지스터 및 상기 피모스 트랜지스터는 핀 펫 구조들로 형성될 수 있고, 상기 앤모스 트랜지스터 및 상기 피모스 트랜지스터 사이의 이격 거리를 최소화할 수 있다. 본 발명의 기술적 사상의 일 실시예에 따르면, 이격 거리가 최소화된 상기 앤모스 트랜지스터 및 상기 피모스 트랜지스터를 공정 불량 없이 형성할 수 있는 방법을 제공할 수 있다. 따라서, 반도체 소자의 생산성을 향상시킬 수 있다.
다음으로, 도 19 내지 도 29b를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 19 내지 도 29b에서, 도 19, 도 21, 도 24 및 도 27은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 평면도들이고, 도 20a, 도 22a, 도 23a, 도 25a, 도 26a, 도 28a 및 도 29a는 도 19, 도 21, 도 24 및 도 27의 평면도들의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 20b, 도 22b, 도 23b, 도 25b, 도 26b, 도 28b 및 도 29b는 도 19, 도 21, 도 24 및 도 27의 평면도들의 II-II'선 및 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 19, 도 20a 및 도 20b를 참조하면, 본 발명의 기술적 사상의 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 1, 도 2a 및 도 2b에서 설명한 것과 같은 상기 반도체 기판(3) 내에 상기 제1 및 제2 웰 영역들(Well_1, Well_2)을 형성하는 것을 포함할 수 있다. 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 1, 도 2a 및 도 2b에서 설명한 것과 같은 상기 활성 영역들(8, 9a, 9b)을 한정하는 상기 소자분리 영역(12), 상기 베이스 절연 층(18), 상기 희생 게이트 층(21) 및 상기 하드 마스크 층(24)을 형성하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 층(도 2a 및 도 2b의 24)을 패터닝하여 라인 모양의 하드 마스크 라인(126)을 형성하는 것을 포함할 수 있다. 상기 하드 마스크 라인(126)은 도 1, 도 3a 및 도 3b에서 설명한 상기 하드 마스크 라인(25)과 동일한 모양일 수 있고, 복수개로 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 라인(126)을 식각 마스크로 이용하여 상기 희생 게이트 층(21) 및 상기 베이스 절연 층(18)을 식각하는 것을 포함할 수 있다. 상기 희생 게이트 층(21)은 식각되어 희생 게이트 라인(122)으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 희생 게이트 라인(122) 및 상기 하드 마스크 라인(126)의 측면들 상에 게이트 스페이서들(136)을 형성하는 것을 포함할 수 있다. 상기 게이트 스페이서들(136)은 절연성 물질(예를 들어, 실리콘 질화물)로 형성될 수 있다.
도 21, 도 22a 및 도 22b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 표면 보호 층(139), 제1 식각 마스크 패턴(142) 및 제1 활성 리세스 영역(145)을 형성하는 것을 포함할 수 있다.
상기 표면 보호 층(139)은 상기 게이트 스페이서들(136)을 형성한 후에, 노출되는 핀 활성 영역들(9a, 9b)의 표면들을 산화시키어 형성할 수 있다.
상기 제1 식각 마스크 패턴(142)은 상기 표면 보호 층(139)을 갖는 기판 상에 형성될 수 있다. 상기 제1 식각 마스크 패턴(142)은 포토레지스트 패턴으로 형성될 수 있다.
상기 제1 식각 마스크 패턴(142)은 상기 제1 핀 활성 영역(9a)을 노출시키는 개구부(142o)를 가지면서 상기 제2 핀 활성 영역(9b)을 덮을 수 있다. 상기 제1 식각 마스크 패턴(142)은 상기 제2 웰 영역(Well_2)을 덮으면서 상기 제1 웰 영역(Well_1)의 일부를 덮을 수 있다. 상기 제1 식각 마스크 패턴(142)은 상기 제1 및 제2 웰 영역들(Well_1, Well_2) 사이의 경계(WB)와 중첩할 수 있다.
상기 제1 활성 리세스 영역(145)을 형성하는 것은 상기 제1 식각 마스크 패턴(142), 상기 하드 마스크 라인(126) 및 상기 게이트 스페이서들(136)을 식각 마스크로 이용하여 상기 제1 핀 활성 영역(9a)을 식각하는 것을 포함할 수 있다. 상기 제1 활성 리세스 영역(145)을 형성하면서 상기 하드 마스크 라인들(126)의 일부가 식각되어 제1 하드 마스크 리세스 부분(126R1)이 형성될 수 있다.
이어서, 상기 제1 식각 마스크 패턴(142)을 제거할 수 있다.
도 21, 도 23a 및 도 23b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 10a 및 도 10b에서 설명한 것과 같은 상기 제1 에스이지(SEG) 공정을 진행하여 제1 반도체 층(148)을 형성하는 것을 포함할 수 있다. 상기 제1 반도체 층(148)을 형성하는 동안에, 상기 제2 핀 활성 영역(9b) 상의 상기 표면 보호 층(139)은 상기 제1 에스이지 공정 동안에 상기 제2 핀 활성 영역(9b)의 표면 상에 에스이지 막이 성장하여 형성되는 것을 방지할 수 있다.
상기 제1 반도체 층(148)은 상기 제1 활성 리세스 영역(145)을 채우면서 상기 제1 핀 활성 영역(9a)의 상면보다 높은 레벨에 위치하는 상면을 갖도록 형성될 수 있다.
도 24, 도 25a 및 도 25b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 표면 보호 층(149), 제2 식각 마스크 패턴(151) 및 제2 활성 리세스 영역(154)을 형성하는 것을 포함할 수 있다.
상기 표면 보호 층(149)은 상기 제1 반도체 층(148)의 상부 표면을 산화시키어 형성할 수 있다. 상기 제2 식각 마스크 패턴(151)은 상기 표면 보호 층(149)을 갖는 기판 상에 형성될 수 있다. 상기 제2 식각 마스크 패턴(151)은 상기 제2 핀 활성 영역(9b)을 노출시키는 개구부(151o)를 가지면서 상기 제1 핀 활성 영역(9a)을 덮을 수 있다. 상기 제2 식각 마스크 패턴(151)은 포토레지스트 패턴으로 형성될 수 있다. 상기 제2 식각 마스크 패턴(151)은 상기 제1 웰 영역(Well_1)을 덮으면서 상기 제2 웰 영역(Well_2)의 일부를 덮을 수 있다. 상기 제2 식각 마스크 패턴(151)은 상기 제1 및 제2 웰 영역들(Well_1, Well_2) 사이의 경계(WB)와 중첩할 수 있다.
상기 제2 활성 리세스 영역(154)을 형성하는 것은 상기 제2 식각 마스크 패턴(151), 상기 하드 마스크 라인(126) 및 상기 게이트 스페이서들(136)를 식각 마스크로 이용하여 상기 희생 게이트 라인(122) 사이의 상기 제2 핀 활성 영역(9b)을 식각하는 것을 포함할 수 있다.
일 실시 예에서, 도 12a 및 도 12b에서 설명한 상기 제2 활성 리세스 영역(54)과 마찬가지로, 피모스 트랜지스터의 성능을 향상시키기 위하여 상기 제2 활성 리세스 영역(154)은 앤모스 트랜지스터의 상기 제1 활성 리세스 영역(151) 보다 깊은 바닥을 가질 수 있다.
일 실시 예에서, 상기 제2 활성 리세스 영역(154)을 형성하는 동안에, 상기 하드 마스크 라인(126)의 일부가 식각되어 상부면이 낮아지면서 제2 하드 마스크 리세스 부분(126R2)이 형성될 수 있다. 상기 제1 하드 마스크 리세스 부분(126R1)과 상기 제2 하드 마스크 리세스 부분(126R2)은 서로 이격될 수 있다. 상기 제1 하드 마스크 리스세 부분(126R1)과 상기 제2 하드 마스크 리세스 부분(126R2) 사이에 상대적으로 돌출되는 하드 마스크 돌출부(126P)가 형성될 수 있다. 상기 하드 마스크 돌출부(126P)는 상기 하부 활성 영역(8)의 표면에 위치하는 상기 제1 및 제2 웰 영역들(Well_1, Well2) 사이의 경계(WB)와 중첩할 수 있다.
일 실시 예에서, 상기 제2 활성 리세스 영역(154)을 형성하는 동안에, 상기 게이트 스페이서들(136)의 상부 끝 부분이 식각되어 높이가 낮아질 수 있다.
이어서, 상기 제2 식각 마스크 패턴(51)을 제거할 수 있다.
도 24, 도 26a 및 도 26b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 제2 반도체 층(157)을 형성하는 것을 포함할 수 있다. 상기 제2 반도체 층(157)을 형성하는 것은 도 13a 및 도 13b에서 설명한 것과 같은 상기 제2 에스이지(SEG) 공정을 진행하여 형성하는 것을 포함할 수 있다. 예를 들어, 상기 제2 반도체 층(157)은 제2 에스이지(selective epitaxial growth; SEG) 공정을 이용하여 형성되는 실리콘-저마늄 막(SiGe layer)으로 형성될 수 있다. 상기 제2 반도체 층(157)을 형성하는 동안에, 상기 제1 반도체 층(148) 상의 상기 표면 보호 층(149)은 상기 제2 에스이지 공정 동안에 상기 제1 반도체 층(148)의 표면 상에 에스이지 막이 성장하여 형성되는 것을 방지할 수 있다.
상기 제2 반도체 층(157)은 상기 제2 활성 리세스 영역(154)을 채우면서 상기 제2 핀 활성 영역(9b)의 상면보다 높은 레벨에 위치하는 상면을 갖도록 형성될 수 있다. 상기 제2 반도체 층(157)은 상기 제1 반도체 층(148)과 다른 높이의 상면을 가질 수 있다. 상기 제2 반도체 층(157)은 상기 제1 반도체 층(148)의 상면보다 높은 레벨에 위치하는 상면을 가질 수 있다.
일 실시예에서, 소스/드레인 이온 주입 공정을 진행하여 상기 제1 반도체 층(148)을 상기 제1 웰 영역(Well_1)과 다른 도전형으로 형성하고, 상기 제2 반도체 층(157)을 상기 제2 웰 영역(Well_2)과 다른 도전형으로 형성할 수 있다. 예를 들어, 상기 제1 반도체 층(148)은 N형의 도전형으로 형성할 수 있고, 상기 제2 반도체 층(157)은 P형의 도전형으로 형성할 수 있다. 상기 제1 반도체 층(148)은 앤모스 트랜지스터의 소스/드레인 영역일 수 있고, 상기 제2 반도체 층(157)은 피모스 트랜지스터의 소스/드레인 영역일 수 있다.
일 실시예에서, 상기 표면 보호 층(149)을 제거될 수 있다.
도 27, 도 28a 및 도 28b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 라인(126) 및 상기 희생 게이트 라인(122)을 패터닝하여 제1 및 제2 하드 마스크 패턴들(126a, 126b) 및 제1 및 제2 희생 게이트 패턴들(122a, 122b)을 형성하는 것을 포함할 수 있다.
상기 하드 마스크 라인(126) 및 상기 희생 게이트 라인(122)를 패터닝하는 것은 포토리소그래피 장비를 이용하여 상기 하드 마스크 라인(126) 및 상기 희생 게이트 라인(122)을 갖는 기판 상에 게이트 컷 개구부(159o)를 갖는 게이트 컷 마스크(159)를 형성하고, 상기 게이트 컷 마스크(159)를 식각 마스크로 이용하여 상기 하드 마스크 라인(126) 및 상기 희생 게이트 라인(122)을 식각하여 상기 제1 및 제2 하드 마스크 패턴들(126a, 126b) 및 상기 제1 및 제2 희생 게이트 패턴들(122a, 122b)을 형성하는 것을 포함할 수 있다. 한편, 상기 베이스 절연 층(18)은 식각되어 상기 소자분리 영역(12)의 상면이 노출될 수 있다.
상기 게이트 컷 마스크(159)는 포토레지스트 패턴으로 형성할 수 있다. 상기 게이트 컷 개구부(159o)는 상기 포토리소그래피 장비로 구현할 수 있는 최소 폭으로 형성할 수 있다. 상기 게이트 컷 개구부(159o)는 상기 제1 웰 영역(Well_1) 및 상기 제2 웰 영역(Well_2) 사이의 경계와 중첩할 수 있고, 상기 제1 핀 활성 영역(9a) 및 상기 제2 핀 활성 영역(9b)과 중첩하지 않을 수 있다.
평면에서, 상기 게이트 컷 마스크(159)의 상기 게이트 컷 개구부(159o)는 상기 하드 마스크 라인(126)의 돌출부(도 26a의 126P)와 중첩하면서 상기 하드 마스크 라인(126)의 돌출부(도 26a의 126P) 보다 큰 폭을 가질 수 있다. 상기 게이트 컷 마스크(159)의 상기 게이트 컷 개구부(159o)는 상기 하드 마스크 돌출부(도 26a의 126P)를 완전히 노출시킬 수 있다. 상기 하드 마스크 라인(126)을 식각하여 상기 제1 및 제2 하드 마스크 패턴들(126a, 126b)을 형성하면서, 상기 하드 마스크 돌출부(도 26a의 126P)는 식각되어 제거될 수 있다.
이어서, 상기 게이트 컷 마스크(159)를 제거할 수 있다.
도 29a 및 도 29b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 15a 및 도 15b에서 설명한 것과 같은 상기 층간 절연 층(도 15a 및 도 15b의 63)을 형성하고, 도 16a 및 도 16b에서 설명한 것과 같이 상기 층간 절연 층(도 15a 및 도 15b의 63)을 화학기계적 연마 공정을 이용하여 평탄화하여 상기 평탄화된 층간 절연 패턴(도 16a 및 도 16b의 64)을 형성하고, 도 17a 및 도 17b에서 설명한 것과 같은 상기 제1 및 제2 게이트 트렌치들(도 17a 및 도 17b의 67a, 67b)를 형성하고, 상기 제1 및 제2 게이트 트렌치들(도 17a 및 도 17b의 67a, 67b) 내에 제1 및 제2 게이트 구조체들(176a, 176b)을 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 게이트 구조체들(176a, 176b)은 도 18a 및 도 18b에서 설명한 상기 제1 및 제2 게이트 구조체들(76a, 76b)과 실질적으로 동일할 수 있다. 예를 들어, 상기 제1 게이트 구조체(176a)는 제1 게이트 전극(173a) 및 상기 제1 게이트 전극(173a)의 측면 및 바닥과 접하는 제1 게이트 유전체(170a)을 포함할 수 있고, 상기 제2 게이트 구조체(176b)는 제2 게이트 전극(173b) 및 상기 제2 게이트 전극(173b)의 측면 및 바닥과 접하는 제2 게이트 유전체(170b)을 포함할 수 있다.
상기 제1 핀 활성 영역(9a)을 가로지르는 상기 제1 게이트 구조체(176a), 상기 제1 게이트 구조체(176a) 옆의 상기 제1 반도체 층(148)은 제1 모스 트랜지스터를 구성할 수 있고, 상기 제2 핀 활성 영역(9b)을 가로지르는 상기 제2 게이트 구조체(176b), 상기 제2 게이트 구조체(176b) 옆의 상기 제2 반도체 층(157)은 제2 모스 트랜지스터를 구성할 수 있다. 상기 제1 모스 트랜지스터는 앤모스 트랜지스터일 수 있고, 상기 제2 모스 트랜지스터는 피모스 트랜지스터일 수 있다. 상기 앤모스 트랜지스터 및 상기 피모스 트랜지스터는 서로 인접할 수 있다. 상기 앤모스 트랜지스터 및 상기 피모스 트랜지스터는 상기 제2 방향(Y 방향)을 따라 상기 층간 절연층 패턴(64)을 사이에 두고 서로 이격될 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 제1 및 제2 활성 리세스 영역들(145, 154)를 형성하면서 발생하는 상기 하드 마스크 라인(126)의 상기 돌출부(도 26a의 126P)를 제거한 상태에서 상기 평탄화된 층간 절연 층(64)을 형성할 수 있다. 따라서, 상기 평탄화된 층간 절연 층(64)의 상부면을 굴곡 없이 평탄하게 형성할 수 있다. 따라서, 상기 평탄화된 층간 절연 층(64) 사이의 상기 제1 및 제2 게이트 트렌치들(도 17a 및 도 17b의 67a, 67b) 내에 형성되는 상기 제1 및 제2 게이트 구조체들(176a, 176b)의 상부면들은 동일한 높이로 형성할 수 있다.
다음으로, 도 30 내지 도 35b를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 30 내지 도 35b에서, 도 30 및 도 34는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 평면도들이고, 도 31a, 도 32a, 도 33a 및 도 35a는 도 30 및 도 34의 평면도들의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 31b, 도 32b, 도 33b 및 도 35b는 도 30 및 도 34의 평면도들의 V-V'선 및 VI-VI'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 30, 도 31a 및 도 31b를 참조하면, 본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 1, 도 2a 및 도 2b에서 설명한 것과 같이 반도체 기판(203) 내에 제1 및 제2 웰 영역들(Well_1', Well_2')을 형성하는 것을 포함할 수 있다. 상기 제1 웰 영역(Well_1')은 제1 도전형일 수 있고, 상기 제2 웰 영역(Well_2')은 상기 제1 도전형과 다른 제2 도전형일 수 있다. 예를 들어, 상기 제1 웰 영역(Well_1')은 P-형의 도전형일 수 있고, 상기 제2 웰 영역(Well_2')은 N-형의 도전형일 수 있다.
본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 반도체 기판(203) 내에 복수의 활성 영역들을 한정하는 소자분리 영역(212)을 형성하고, 상기 소자분리 영역(212)을 갖는 기판 상에 베이스 절연 층(218), 희생 게이트 층(221) 및 하드 마스크 라인(225)을 차례로 형성하는 것을 포함할 수 있다.
상기 소자분리 영역(212)은 트렌치(206)를 채우는 트렌치 절연물을 포함할 수 있다. 상기 트렌치(206)는 깊은 트렌치(206d)(deep trench) 및 얕은 트렌치(206s)(shallow trench)를 포함할 수 있다. 상기 소자분리 영역(212)은 상기 깊은 트렌치(206d)를 채우는 트렌치 절연물을 포함하는 깊은 소자분리 영역(212d) 및 상기 얕은 트렌치(206s)를 부분적으로 채우는 트렌치 절연물을 포함하는 얕은 소자분리 영역(212s)을 포함할 수 있다.
상기 활성 영역들은 제1 하부 활성 영역(208a), 제2 하부 활성 영역(208b), 상기 제1 하부 활성 영역(208a) 상의 제1 핀 활성 영역들(209a), 및 상기 제2 하부 활성 영역(208b) 상의 제2 핀 활성 영역들(209b)을 포함할 수 있다. 상기 깊은 소자분리 영역(212d)은 상기 제1 하부 활성 영역(208a) 및 상기 제2 하부 활성 영역(208b)를 한정할 수 있다. 상기 얕은 소자분리 영역(212s)은 상기 제1 핀 활성 영역들(209a) 및 상기 제2 핀 활성 영역들(209b)을 한정할 수 있다.
상기 제1 하부 활성 영역(208a) 및 상기 제1 핀 활성 영역들(209a)은 상기 제1 웰 영역(Well_1') 내에 형성될 수 있고 상기 제1 도전형을 가질 수 있다. 상기 제2 하부 활성 영역(208b) 및 상기 제2 핀 활성 영역들(209b)은 상기 제2 웰 영역(Well_2') 내에 형성될 수 있고, 상기 제2 도전형을 가질 수 있다.
상기 제1 및 제2 웰 영역들(Well_1', Well_2) 사이의 경계(WB')는 상기 제1 및 제2 하부 활성 영역들(208a, 208b) 사이의 상기 깊은 소자분리 영역(212d) 하부의 반도체 기판(203) 내에 형성될 수 있다. 실시 예들에서, 상기 제1 및 제2 웰 영역들(Well_1', Well_2) 사이의 경계(WB')는 상기 반도체 기판의 표면에서의 경계를 의미할 수 있다.
상기 제1 및 제2 핀 활성 영역들(209a, 209b)은 서로 이격되며 제1 방향(X)으로 연장되는 라인 모양으로 형성될 수 있다.
상기 제1 및 제2 하부 활성 영역들(208a, 280b)은 상기 깊은 소자분리 영역(212d)에 의해 한정될 수 있다. 상기 제1 및 제2 핀 활성 영역들(209a, 209b)은 상기 얕은 소자분리 영역(212s)에 의해 한정될 수 있다. 상기 제1 및 제2 핀 활성 영역들(209a, 209b)의 상부 부분들을 상기 소자분리 영역(212)의 상부로 돌출될 수 있다.
상기 베이스 절연 층(218)은 상기 제1 및 제2 핀 활성 영역들(209a, 209b) 및 상기 소자분리 영역(212)의 표면들 상에 컨포멀하게 형성될 수 있다. 상기 희생 게이트 층(221)은 상기 베이스 절연 층(118) 상에 형성될 수 있다. 상기 희생 게이트 층(21)은 폴리 실리콘을 포함할 수 있다.
상기 하드 마스크 라인(225)을 형성하는 것은 상기 희생 게이트 층(221) 상에 하드 마스크 층을 형성하고, 상기 하드 마스크 층을 패터닝하는 것을 포함할 수 있다. 상기 하드 마스크 라인(225)은 실리콘 질화물을 포함할 수 있다. 상기 하드 마스크 라인(225)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다.
도 32a, 및 도 32b를 참조하면, 본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 라인(225)을 패터닝하여 제1 하드 마스크 패턴(225a) 및 제2 하드 마스크 패턴(225b)을 형성하는 것을 포함할 수 있다.
상기 하드 마스크 라인(225)을 패터닝하는 것은 포토리소그래피 장비를 이용하여 상기 하드 마스크 라인(225)을 갖는 기판 상에 게이트 컷 개구부(230o)를 갖는 게이트 컷 마스크(230)를 형성하고, 상기 게이트 컷 마스크(230)를 식각 마스크로 이용하여 상기 게이트 컷 개구부(230o)에 의해 노출되는 상기 하드 마스크 라인(225)을 식각하여 상기 제1 및 제2 하드 마스크 패턴들(225a, 225b)을 형성하는 것을 포함할 수 있다.
상기 게이트 컷 마스크(230)는 포토레지스트 패턴으로 형성할 수 있다. 상기 게이트 컷 개구부(230o)는 상기 포토리소그래피 장비로 구현할 수 있는 최소 폭으로 형성할 수 있다. 상기 게이트 컷 개구부(230o)는 도 4, 도 5a 및 도 5b에서 설명한 상기 게이트 컷 마스크(30)의 상기 게이트 컷 개구부(30o)와 마찬가지로, 상기 제1 핀 활성 영역(209a) 및 상기 제2 핀 활성 영역(209b)과 평행하며 상기 제1 방향(X)으로 연장되는 트렌치 모양일 수 있다. 상기 게이트 컷 개구부(330o)는 상기 제1 웰 영역(Well_1) 및 상기 제2 웰 영역(Well_2) 사이의 상기 경계(WB')와 중첩할 수 있고, 상기 제1 핀 활성 영역(209a) 및 상기 제2 핀 활성 영역(209b)과 중첩하지 않을 수 있다. 상기 게이트 컷 개구부(330o)는 상기 제1 및 제2 하부 활성 영역들(208a, 208b)과 중첩하지 않을 수 있다.
이어서, 상기 게이크 컷 마스크(30)를 제거할 수 있다.
도 33a 및 도 33b를 참조하면, 본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 희생 게이트 층(221)을 식각하여 상기 제1 하드 마스크 패턴(225a) 하부의 제1 희생 게이트 층(221a) 및 상기 제2 하드 마스크 패턴(225b) 하부의 제2 희생 게이트 층(221b)을 형성하고, 상기 베이스 절연 층(218)을 식각하는 것을 포함할 수 있다. 상기 제1 희생 게이트 층(221a) 및 상기 식각된 베이스 절연층(218)을 통하여 상기 제1 핀 활성 영역(209a)의 상면이 노출될 수 있다. 상기 제2 희생 게이트 층(221b) 및 상기 식각된 베이스 절연층(218)을 통하여 상기 제2 핀 활성 영역(209b)의 상면이 노출될 수 있다. 상기 제1 희생 게이트 패턴(221a)과, 상기 제2 희생 게이트 패턴(221b) 사이의 영역은 게이트 컷 영역(GC)으로 정의될 수 있다. 상기 게이트 컷 영역(GC)은 상기 제1 웰 영역(Well_1') 및 상기 제2 웰 영역(Well_2') 사이의 경계(WB')와 중첩할 수 있다.도 34, 도 35a 및 도 35b를 참조하면, 본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 8a 내지 도 9b에서 설명한 것과 실질적으로 동일한 공정을 진행하여 게이트 스페이서(236)를 형성하고, 제1 활성 리세스 영역(245) 및 제1 필드 리세스 영역(246)을 형성하고, 도 10a 및 도 10b에서 설명한 것과 실질적으로 동일한 공정을 진행하여 제1 반도체 층(248)을 형성하고, 도 11 내지 도 13b를 참조하여 설명한 것과 실질적으로 동일한 공정을 진행하여 제2 활성 리세스 영역(254) 및 제2 필드 리세스 영역(255)을 형성하고, 도 13a 및 도 13b에서 설명한 것과 실질적으로 동일한 공정을 진행하여 제2 반도체 층(257)을 형성할 수 있다. 도 14 내지 도 16b를 참조하여 설명한 것과 실질적으로 동일한 공정을 진행하여 평탄화된 층간 절연 층(264)을 형성하고, 도 17a 내지 도 18b를 참조하여 설명한 것과 실질적으로 동일한 공정을 진행하여 제1 및 제2 게이트 구조체들(276a, 276b)을 형성할 수 있다.
상기 제1 및 제2 필드 리세스 영역들(246, 255)은 상기 깊은 트렌치(206d) 상의 상기 소자분리 영역(212)의 표면 상에 형성될 수 있다. 상기 제1 및 제2 필드 리세스 영역들(246, 255)은 서로 이격될 수 있고, 상기 제1 및 제2 필드 리세스 영역들(246, 255) 사이에 상기 소자분리 영역(212)의 돌출부(256)이 형성될 수 있다.
상기 제1 게이트 구조체(276a)는 제1 게이트 전극(273a) 및 상기 제1 게이트 전극(273a)의 측면 및 바닥과 접촉하는 제1 게이트 유전체(270a)을 포함할 수 있고, 상기 제2 게이트 구조체(276b)는 제2 게이트 전극(273b) 및 상기 제2 게이트 전극(273b)의 측면 및 바닥과 접촉하는 제2 게이트 유전체(270b)을 포함할 수 있다.
상기 제1 핀 활성 영역(209a)을 가로지르는 상기 제1 게이트 구조체(276a), 상기 제1 게이트 구조체(276a) 옆의 상기 제1 반도체 층(248)은 제1 모스 트랜지스터를 구성할 수 있고, 상기 제2 핀 활성 영역(209b)을 가로지르는 상기 제2 게이트 구조체(276b), 상기 제2 게이트 구조체(276b) 옆의 상기 제2 반도체 층(257)은 제2 모스 트랜지스터를 구성할 수 있다. 상기 제1 모스 트랜지스터는 앤모스 트랜지스터일 수 있고, 상기 제2 모스 트랜지스터는 피모스 트랜지스터일 수 있다.
다음으로, 도 36 내지 도 41b를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 26 내지 도 41b에서, 도 36 및 도 39는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 평면도들이고, 도 37a, 도 38a, 도 40a 및 도 41a는 도 36 및 도 39의 평면도들의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 37b, 도 38b, 도 40b 및 도 40b는 도 36 및 도 39의 평면도들의 V-V'선 및 VI-VI'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 36, 도 37a 및 도 37b를 참조하면, 본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 30, 도 31a 및 도 31b에서 설명한 것과 같이 상기 반도체 기판(203) 내에 상기 제1 및 제2 웰 영역들(Well_1', Well_2')을 형성하고, 상기 반도체 기판(203) 내에 상기 복수의 활성 영역들(208a, 208b, 209a, 209b)을 한정하는 상기 소자분리 영역(212)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 19, 도 20a 및 도 20b에서 설명한 것과 실질적으로 동일한 공정을 진행하여, 상기 소자분리 영역(212)을 갖는 기판 상에 차례로 적층된 베이스 절연 층(318), 희생 게이트 라인(322) 및 하드 마스크 라인(326)을 형성하는 것을 포함할 수 있다.
상기 베이스 절연 층(318), 상기 희생 게이트 라인(322) 및 상기 하드 마스크 라인(326)을 형성하는 것은 상기 소자분리 영역(212)을 갖는 기판 상에 베이스 절연 층, 희생 게이트 층 및 하드 마스크 층을 형성하고, 상기 하드 마스크 층을 패터닝하여 상기 하드 마스크 라인(326)을 형성하고, 상기 하드 마스크 라인(326)을 식각 마스크로 이용하여 상기 희생 게이트 층 및 상기 베이스 절연 층을 차례로 식각하는 것을 포함할 수 있다.
도 36, 도 38a 및 도 38b를 참조하면, 본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 21 내지 도 23b에서 설명한 것과 실질적으로 동일한 방법을 이용하여 상기 희생 게이트 라인(322)의 측면 상에 게이트 스페이서(326)을 형성하고, 상기 희생 게이트 라인(322) 옆의 상기 제1 핀 활성 영역(209a) 내에 제1 활성 리세스 영역(345)을 형성하고, 상기 제1 활성 리세스 영역(345)을 채우는 제1 반도체 층(348)을 형성하는 것을 포함할 수 있다.
상기 제1 활성 리세스 영역(345)를 형성하면서 상기 제1 웰 영역(Well_1')과 중첩하는 상기 하드 마스크 라인(326)이 식각되어 제1 하드 마스크 리세스 부분(326R1)이 형성될 수 있다.
본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 24 내지 26b를 참조하여 설명한 것과 같이 상기 희생 게이트 라인(322) 옆의 상기 제2 핀 활성 영역(209b) 내에 제2 활성 리세스 영역(354)을 형성하고, 상기 제2 활성 리세스 영역(354)을 채우는 제2 반도체 층(357)을 형성하는 것을 포함할 수 있다.
상기 제2 활성 리세스 영역(354)를 형성하면서 상기 제2 웰 영역(Well_2')과 중첩하는 상기 하드 마스크 라인(326)이 식각되어 제2 하드 마스크 리세스 부분(326R2)이 형성될 수 있다. 상기 제1 및 제2 하드 마스크 리세스 부분들(326R1, 326R2)은 서로 이격될 수 있고, 상기 제1 및 제2 하드 마스크 리세스 부분들(326R1, 326R2) 사이에 상기 하드 마스크 라인의 돌출부(326P)가 형성될 수 있다.
도 39, 도 40a 및 도 40b를 참조하면, 본 발명의 기술적 사상의 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 라인(326) 및 상기 희생 게이트 라인(322)를 패터닝하여 제1 및 제2 하드 마스크 패턴들(326a, 326b) 및 제1 및 제2 희생 게이트 패턴들(322a, 322b)을 형성하는 것을 포함할 수 있다.
상기 하드 마스크 라인(326) 및 상기 희생 게이트 라인(322)를 패터닝하는 것은 포토리소그래피 장비를 이용하여 상기 하드 마스크 라인들(326)을 갖는 기판 상에 게이트 컷 개구부(359o)를 갖는 게이트 컷 마스크(359)를 형성하고, 상기 게이트 컷 마스크(359)를 식각 마스크로 이용하여 상기 하드 마스크 라인(326) 및 상기 희생 게이트 라인(322)을 식각하여 상기 제1 및 제2 하드 마스크 패턴들(326a, 326b) 및 제1 및 제2 희생 게이트 패턴들(322a, 322b)을 형성하는 것을 포함할 수 있다. 상기 제1 희생 게이트 패턴(322a)과, 상기 제2 희생 게이트 패턴(322b) 사이의 영역은 게이트 컷 영역(GC)으로 정의될 수 있다. 상기 게이트 컷 영역(GC)은 상기 제1 웰 영역(Well_1') 및 상기 제2 웰 영역(Well_2') 사이의 경계(WB')와 중첩할 수 있다.
상기 게이트 컷 마스크(359)는 포토레지스트 패턴으로 형성할 수 있다. 상기 게이트 컷 개구부(359o)는 상기 포토리소그래피 장비로 구현할 수 있는 최소 폭으로 형성할 수 있다. 상기 게이트 컷 개구부(359o)는 상기 깊은 소자분리 영역(212d) 상에 형성될 수 있고, 상기 제1 웰 영역(Well_1') 및 상기 제2 웰 영역(Well_2') 사이의 경계(WB')와 중첩할 수 있고, 상기 제1 핀 활성 영역(209a) 및 상기 제2 핀 활성 영역(209b)과 중첩하지 않을 수 있다.
평면에서, 상기 게이트 컷 마스크(359)의 상기 게이트 컷 개구부(359o)는 상기 하드 마스크 라인의 돌출부(도 38a의 326P)와 중첩하면서 상기 하드 마스크 라인의 돌출부(도 38a의 326P) 보다 큰 폭을 가질 수 있다. 상기 게이트 컷 마스크(359)의 상기 게이트 컷 개구부(359o)는 상기 하드 마스크 라인의 돌출부(도 38a의 326P)를 완전히 노출시킬 수 있다.
상기 하드 마스크 라인(326)을 식각하여 상기 제1 및 제2 하드 마스크 패턴들(326a, 326b)을 형성하면서, 상기 하드 마스크 돌출부(도 38a의 326P)는 식각되어 제거될 수 있다.
이어서, 상기 게이트 컷 마스크(359)를 제거할 수 있다.
도 39, 도 41a 및 도 41b를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법은 도 34, 도 35a 및 도 35b에서 설명한 것과 실질적으로 동일한 방법을 이용하여 도 34, 도 35a 및 도 35b에서 설명한 것과 같은 상기 평탄화된 층간 절연 층(264) 및 도 34, 도 35a 및 도 35b에서 설명한 상기 제1 및 제2 게이트 구조체들(276a, 276b)에 대응하는 제1 및 제2 게이트 구조체들(376a, 376b)을 형성할 수 있다. 상기 제1 게이트 구조체(376a)는 제1 게이트 전극(373a) 및 상기 제1 게이트 전극(373a)의 측면 및 바닥과 접촉하는 제1 게이트 유전체(370a)을 포함할 수 있고, 상기 제2 게이트 구조체(376b)는 제2 게이트 전극(373b) 및 상기 제2 게이트 전극(373b)의 측면 및 바닥과 접촉하는 제2 게이트 유전체(370b)을 포함할 수 있다.
상기 제1 핀 활성 영역(209a)을 가로지르는 상기 제1 게이트 구조체(376a), 상기 제1 게이트 구조체(376a) 옆의 상기 제1 반도체 층(348)은 제1 모스 트랜지스터를 구성할 수 있고, 상기 제2 핀 활성 영역(209b)을 가로지르는 상기 제2 게이트 구조체(376b), 상기 제2 게이트 구조체(376b) 옆의 상기 제2 반도체 층(357)은 제2 모스 트랜지스터를 구성할 수 있다. 상기 제1 모스 트랜지스터는 앤모스 트랜지스터일 수 있고, 상기 제2 모스 트랜지스터는 피모스 트랜지스터일 수 있다.
도 42a는 본 발명의 기술적 사상의 실시예에 의한 반도체 모듈(400)을 개념적으로 도시한 도면이다. 도 42a를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 모듈(400)은, 모듈 기판(410) 상에 실장된 프로세서(420) 및 반도체 소자들(430)을 포함할 수 있다. 상기 프로세서(420) 또는 상기 반도체 소자들(430)은 본 발명의 기술적 사상의 일 실시예에 의한 상기 반도체 소자를 포함할 수 있다. 상기 모듈 기판(410)의 적어도 한 변에는 전도성 입출력 터미널들(440)이 배치될 수 있다.
상기 프로세서(420) 또는 상기 반도체 소자들(430)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 예를 들어, 상기 프로세서(420) 또는 상기 반도체 소자들(430)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자의 앤모스 트랜지스터 및 피모스 트랜지스터를 포함할 수 있다.
도 42b 및 도 42c의 각각은 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
우선, 도 42b를 참조하면, 본 발명의 실시예에 의한 전자 시스템(500)은 바디(510), 디스플레이 유닛(560), 및 외부 장치(570)를 포함할 수 있다. 상기 바디(510)는 마이크로 프로세서 유닛(Micro Processor Unit; 520), 파워 공급부(Power Supply; 530), 기능 유닛(Function Unit; 540), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 550)을 포함할 수 있다. 상기 바디(510)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(520), 상기 파워 공급부(530), 상기 기능 유닛(540), 및 상기 디스플레이 컨트롤 유닛(550)은 상기 바디(510)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(510)의 상면 혹은 상기 바디(510)의 내/외부에 디스플레이 유닛(560)이 배치될 수 있다. 상기 디스플레이 유닛(560)은 디스플레이 컨트롤 유닛(550)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(560)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(560)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(560)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(530)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(520), 상기 기능 유닛(540), 상기 디스플레이 컨트롤 유닛(550) 등으로 공급할 수 있다. 상기 파워 공급부(530)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(520)은 상기 파워 공급부(530)로부터 전압을 공급받아 상기 기능 유닛(540)과 상기 디스플레이 유닛(560)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(520)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(540)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
상기 마이크로 프로세서 유닛(520) 또는 상기 기능 유닛(540)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(520) 또는 상기 기능 유닛(540)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자의 앤모스 트랜지스터 및 피모스 트랜지스터를 포함할 수 있다.
다음으로, 도 42c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(600)은 버스(620)를 통하여 데이터 통신을 수행하는 마이크로프로세서(614), 메모리 시스템(612) 및 유저 인터페이스(618)를 포함할 수 있다. 상기 마이크로프로세서(614)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(600)은 상기 마이크로프로세서(614)와 직접적으로 통신하는 상기 램(616)을 더 포함할 수 있다. 상기 마이크로프로세서(614) 및/또는 상기 램(616)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(618)는 상기 전자 시스템(600)으로 정보를 입력하거나 또는 상기 전자 시스템(600)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(618)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(612)은 상기 마이크로프로세서(614) 동작용 코드들, 상기 마이크로프로세서(614)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(612)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다.
상기 마이크로프로세서(614), 상기 램(616), 및/또는 상기 메모리 시스템(612)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 예를 들어, 상기 마이크로프로세서(614), 상기 램(616), 및/또는 상기 메모리 시스템(612)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자의 앤모스 트랜지스터 및 피모스 트랜지스터를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6d : 깊은 트렌치(deep trench)
6s : 얕은 트렌치(shallow trench)
8, 208a, 208b : 하부 활성 영역
9a, 209a : 제1 핀 활성 영역 9b, 209b : 제2 핀 활성 영역
12d : 깊은 트렌치 소자분리 영역(deep trench isolation region)
12s : 얕은 트렌치 소자분리 영역(shallow trench isolation region)
12 : 트렌치 소자분리 영역(trench isolation region)
18 : 버퍼 절연 층 21 : 희생 게이트 층
21a : 제1 희생 게이트 패턴 21b : 제2 희생 게이트 패턴
122, 221 : 희생 게이트 라인 24 : 하드 마스크 층
25, 126, 225, 326 : 하드 마스크 라인
25a, 126a, 225a, 326a : 제1 하드 마스크 패턴
25b, 126b, 225b, 326b : 제2 하드 마스크 패턴
30, 159 : 게이트 컷 마스크 30o, 159o : 게이트 컷 개구부
GC : 게이트 컷 영역 36 : 게이트 스페이서
39a , 39b: 표면 보호 층 42, 142 : 제1 식각 마스크 패턴
45, 145 : 제1 활성 리세스 영역
46 : 제1 필드 리세스 영역
48, 148, 248, 348 : 제1 반도체 층
51, 151 : 제2 식각 마스크 패턴
54, 154 : 제2 활성 리세스 영역
55 : 제2 필드 리세스 영역
56 : 돌출부
57, 157, 257, 357 : 제2 반도체 층
63 : 층간 절연 층 64 : 평탄화된 층간 절연 층
76a, 76b, 176a, 176b, 276a, 276b, 376a, 376b : 게이트 구조체들

Claims (10)

  1. 반도체 기판 내에 제1 도전형의 제1 웰 영역 및 상기 제1 도전형과 다른 제2 도전형의 제2 웰 영역을 형성하고,
    반도체 기판 상에 활성 영역들을 한정하는 트렌치 소자분리 영역을 형성하되,
    상기 활성 영역들은 상기 제1 도전형의 제1 핀 활성 영역 및 상기 제2 도전형의 제2 핀 활성 영역을 포함하고,
    상기 활성 영역들 및 상기 트렌치 소자분리 영역 상에 희생 게이트 층 및 상기 희생 게이트 층 상의 하드 마스크 층을 차례로 형성하고,
    상기 하드 마스크 층을 패터닝하여 하드 마스크 라인을 형성하고,
    상기 하드 마스크 라인을 패터닝하여 제1 하드 마스크 패턴 및 제2 하드 마스크 패턴을 형성하고,
    상기 제1 및 제2 하드 마스크 패턴들을 식각 마스크로 이용하여 상기 희생 게이트 층을 식각하여 제1 희생 게이트 패턴 및 제2 희생 게이트 패턴을 형성하는 것을 포함하되,
    상기 제1 희생 게이트 패턴은 상기 제1 핀 활성 영역을 가로지르고, 상기 제2 희생 게이트 패턴은 상기 제2 핀 활성 영역을 가로지르고, 상기 제1 및 제2 희생 게이트 패턴들 사이는 게이트 컷 영역으로 정의되고, 상기 게이트 컷 영역은 상기 제1 및 제2 핀 활성 영역들 사이의 반도체 기판의 표면에 형성되는 상기 제1 웰 영역과 상기 제2 웰 영역의 경계와 중첩하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크 라인을 패터닝하는 것은
    상기 하드 마스크 라인을 갖는 기판 상에 게이트 컷 개구부를 갖는 게이트 컷 마스크를 형성하고,
    상기 게이트 컷 마스크를 식각마스크로 이용하여 상기 하드 마스크 라인을 식각하여 상기 제1 및 제2 하드 마스크 패턴들을 형성하고,
    상기 게이트 컷 마스크를 제거하는 것을 포함하되,
    상기 게이트 컷 개구부는 상기 제1 및 제2 핀 활성 영역들과 평행하며 상기 제1 및 제2 핀 활성 영역 보다 긴 길이를 갖고 상기 하드 마스크 라인과 교차하는 방향성을 갖는 라인 모양으로 형성되는 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 소자분리 영역은 깊은 소자분리 영역 및 얕은 소자분리 영역을 포함하되,
    상기 깊은 소자분리 영역은 상기 반도체 기판 내의 하부 활성 영역을 한정하고,
    상기 얕은 소자분리 영역은 상기 하부 활성 영역 상에 형성되는 상기 제1 및 제2 핀 활성 영역들을 한정하고,
    상기 제1 및 제2 핀 활성 영역들 사이의 상기 얕은 소자분리 영역 하부의 상기 하부 활성 영역 내에 상기 제1 웰 영역 및 제2 웰 영역의 경계가 형성되는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 소자분리 영역은 깊은 소자분리 영역 및 얕은 소자분리 영역을 포함하되,
    상기 깊은 소자분리 영역은 상기 반도체 기판 내의 제1 하부 활성 영역 및 제2 하부 활성 영역을 한정하고,
    상기 얕은 소자분리 영역은 상기 제1 하부 활성 영역 상의 상기 제1 핀 활성 영역 및 상기 제2 하부 활성 영역 상의 제2 핀 활성 영역을 한정하고,
    상기 제1 및 제2 핀 활성 영역들 사이의 상기 깊은 소자분리 영역 하부의 상기 반도체 기판 내에 상기 제1 웰 영역 및 제2 웰 영역의 경계가 형성되는 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 희생 게이트 패턴들을 갖는 기판 상에 제1 식각 마스크 패턴을 형성하되, 상기 제1 식각마스크 패턴은 상기 제2 핀 활성 영역과 중첩하면서 상기 제1 핀 활성 영역과 중첩하지 않고, 상기 제1 식각 마스크 패턴의 일 측은 상기 게이트 컷 영역 내에 형성되고,
    상기 제1 식각 마스크 패턴 및 상기 제1 하드 마스크 패턴을 식각 마스크로 이용하여, 상기 제1 핀 활성 영역을 식각하여 제1 활성 리세스 영역을 형성하고,
    상기 제1 식각 마스크 패턴을 제거하고,
    상기 제1 활성 리세스 영역 내에 제1 반도체 층을 형성하는 것을 더 포함하되,
    상기 제1 식각 마스크 패턴은 상기 제1 및 제2 핀 활성 영역들 사이의 반도체 기판의 표면에 형성되는 상기 제1 웰 영역과 상기 제2 웰 영역의 경계와 중첩하는 반도체 소자 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 반도체 층을 갖는 기판 상에 제2 식각 마스크 패턴을 형성하되, 상기 제2 식각마스크 패턴은 상기 제1 핀 활성 영역과 중첩하면서 상기 제2 핀 활성 영역과 중첩하지 않고, 상기 제2 식각 마스크 패턴의 일 측은 상기 게이트 컷 영역 내에 형성되고,
    상기 제2 하드 마스크 패턴 및 상기 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 제2 핀 활성 영역을 식각하여 제2 활성 리세스 영역을 형성하고,
    상기 제2 식각 마스크 패턴을 제거하고,
    상기 제2 활성 리세스 영역 내에 제2 반도체 층을 형성하고,
    상기 제1 및 제2 반도체 층들 및 상기 제1 및 제2 하드 마스크 패턴들을 덮는 층간 절연 층을 형성하고,
    평탄화 공정을 진행하여 상기 층간 절연 층을 평탄화하고,
    상기 제1 및 제2 하드 마스크 패턴들을 제거하고,
    상기 평탄화된 층간 절연 층을 식각 마스크로 이용하여 상기 제1 및 제2 희생 게이트 패턴들을 제거하여 제1 게이트 개구부 및 제2 게이트 개구부를 형성하고,
    상기 제1 게이트 개구부 내에 제1 게이트 구조체 및 상기 제2 게이트 개구부 내에 제2 게이트 구조체를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  7. 반도체 기판 내에 제1 도전형의 제1 웰 영역 및 상기 제1 도전형과 다른 제2 도전형의 제2 웰 영역을 형성하고,
    상기 반도체 기판 상에 활성 영역들을 한정하는 트렌치 소자분리 영역을 형성하되, 상기 활성 영역들은 상기 제1 도전형의 제1 핀 활성 영역 및 상기 제2 도전형의 제2 핀 활성 영역을 포함하고,
    상기 제1 및 제2 핀 활성 영역들 및 상기 트렌치 소자분리 영역 상에 차례로 적층된 희생 게이트 라인 및 하드 마스크 라인을 형성하되, 상기 희생 게이트 라인 및 상기 하드 마스크 라인은 상기 제1 및 제2 핀 활성 영역들을 가로지르며 상기 트렌치 소자분리 영역 상으로 연장되고,
    상기 희생 게이트 라인 및 상기 하드 마스크 라인을 갖는 기판 상에 제1 식각 마스크 패턴을 형성하되, 상기 제1 식각 마스크 패턴은 상기 제2 핀 활성 영역과 중첩하면서 상기 제1 핀 활성 영역과 중첩하지 않고,
    상기 제1 식각 마스크 패턴 및 상기 제1 하드 마스크 라인을 식각 마스크로 이용하여 상기 제1 핀 활성 영역을 식각하여 제1 활성 리세스 영역을 형성하되, 상기 제1 핀 활성 영역을 식각하면서 상기 제1 하드 마스크 라인의 일부가 식각되어 제1 하드 마스크 리세스 부분이 형성되고,
    상기 제1 식각 마스크 패턴을 제거하고,
    상기 제1 활성 리세스 영역 내에 제1 반도체 층을 형성하고,
    상기 제1 반도체 층을 갖는 기판 상에 제2 식각 마스크 패턴을 형성하되, 상기 제2 식각 마스크 패턴은 상기 제1 핀 활성 영역과 중첩하면서 상기 제2 핀 활성 영역과 중첩하지 않고,
    상기 제2 식각 마스크 패턴 및 상기 하드 마스크 라인을 식각 마스크로 이용하여 상기 제2 핀 활성 영역을 식각하여 제2 활성 리세스 영역을 형성하되, 상기 제2 핀 활성 영역을 식각하면서 상기 하드 마스크 라인의 일부가 식각되어 제2 하드 마스크 리세스 부분이 형성되고, 상기 제1 및 제2 하드 마스크 리세스 부분들 사이에 하드 마스크 돌출부가 형성되고,
    상기 제2 식각 마스크 패턴을 제거하고,
    상기 제2 활성 리세스 영역 상에 제2 반도체 층을 형성하고,
    상기 제1 및 제2 반도체 층들을 갖는 기판 상에 게이트 컷 개구부를 갖는 게이트 컷 마스크를 형성하되, 상기 게이트 컷 개구부는 상기 하드 마스크 돌출부를 노출시키고,
    상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인 및 상기 희생 게이트 라인을 식각하여 제1 및 제2 희생 게이트 패턴들, 및 제1 및 제2 하드 마스크 패턴들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  8. 제 7 항에 있어서,
    제1 및 제2 희생 게이트 패턴들, 및 제1 및 제2 하드 마스크 패턴들을 갖는 기판 상에 층간 절연 층을 형성하고,
    평탄화 공정을 진행하여 상기 층간 절연 층을 평탄화하고,
    상기 제1 및 제2 하드 마스크 패턴들을 제거하고,
    상기 평탄화된 층간 절연 층을 식각 마스크로 이용하여 상기 제1 및 제2 희생 게이트 패턴들을 제거하여 제1 게이트 개구부 및 제2 게이트 개구부를 형성하고,
    상기 제1 게이트 개구부 내에 제1 게이트 구조체 및 상기 제2 게이트 개구부 내에 제2 게이트 구조체를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  9. 제 7 항에 있어서,
    상기 하드 마스크 돌출부는 상기 반도체 기판의 표면에 형성되는 상기 제1 및 제2 웰 영역들의 경계와 중첩하는 반도체 소자 형성 방법.
  10. 제 7 항에 있어서,
    상기 게이트 컷 개구부는 상기 반도체 기판의 표면에 형성되는 상기 제1 및 제2 웰 영역들의 경계와 중첩하는 반도체 소자 형성 방법.
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