KR20160125209A - 실리콘 카본을 가진 소스/드레인 영역을 포함하는 반도체 소자 - Google Patents
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Abstract
기판 상으로부터 돌출한 핀 액티브 영역, 상기 핀 액티브 영역 상의 게이트 패턴들, 상기 게이트 패턴들 사이의 상기 핀 액티브 영역 내에 형성된 소스/드레인 영역, 및 상기 소스/드레인 영역 상의 컨택 패턴을 포함하는 반도체 소자가 설명된다. 상기 소스/드레인 영역은 물결 모양의 상면을 갖는 하부 소스/드레인 영역을 가질 수 있다.
Description
본 발명은 실리콘 카본(SiC)을 가진 소스/드레인 영역을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
엔모스(NMOS)의 캐리어(carrier)인 전자(electrons)의 이동도(mobility)를 증가시키기 위하여 채널 영역 또는 소스/드레인 영역에 응력(strain)을 가하는 기술이 제안되었다. 이에, 상기 엔모스(NMOS)의 상기 채널 영역 또는 상기 소스/드레인 영역에 상기 응력을 주기 위하여, 실리콘 카본 (SiC) 층을 형성하는 기술이 연구 및 개발되고 있다. 실리콘 카본 (SiC) 층 내에서 카본(C)의 함유 비율이 높을수록 상기 채널 영역 및 상기 소스/드레인 영역에 가해지는 응력이 커진다. 따라서, 실리콘 카본 (SiC) 내에 카본(C)이 충분한 비율로 함유되는 것이 좋다. 본 발명의 기술적 사상은 카본(C)이 충분한 비율로 함유될 수 있는 실리콘 카본(SiC) 층을 가진 상기 소스/드레인 영역을 형성하는 방법, 및 상기 소스/드레인 영역을 포함하는 상기 반도체 소자를 제안한다.
본 발명이 해결하고자 하는 과제는 충분한 비율의 카본(C)을 함유하는 실리콘 카본(SiC) 층을 가진 소스/드레인 영역, 및 상기 소스/드레인 영역을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 충분한 비율의 카본(C)을 함유하는 실리콘 카본(SiC) 층을 가진 소스/드레인 영역을 형성하는 방법, 및 상기 소스/드레인 영역을 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상으로부터 돌출한 핀 액티브 영역, 상기 핀 액티브 영역 상의 게이트 패턴들, 상기 게이트 패턴들 사이의 상기 핀 액티브 영역 내에 형성된 소스/드레인 영역, 및 상기 소스/드레인 영역 상의 컨택 패턴을 포함할 수 있다. 상기 소스/드레인 영역은 물결 모양의 상면을 갖는 하부 소스/드레인 영역을 가질 수 있다.
상기 기판은 단결정 실리콘 웨이퍼 또는 실리콘 게르마늄 층을 가진 실리콘 웨이퍼 중 하나일 수 있다.
상기 게이트 패턴들은 상기 핀 액티브 영역 상에 직접적으로 형성된 인터페이스 절연 층들, 상기 인터페이스 절연 층들 상의 게이트 절연 층들, 상기 게이트 절연 층들 상의 게이트 배리어 층들, 및 상기 게이트 배리어 층들 상의 게이트 전극들을 포함할 수 있다.
상기 인터페이스 절연 층은 상기 핀 액티브 영역의 표면을 컨포멀하게 덮는 시트(sheet) 모양을 가질 수 있다.
상기 인터페이스 절연 층은 상기 핀 액티브 영역의 상기 표면이 산화되어 형성된 산화된 실리콘을 포함할 수 있다.
상기 게이트 절연 층은 실리콘 산화물보다 유전율이 높은 금속 산화물을 포함할 수 있다.
상기 하부 소스/드레인 영역은 실리콘 카본 (SiC)을 포함할 수 있다.
상기 소스/드레인 영역은 상기 하부 소스/드레인 영역 상에 형성된 캡핑 소스/드레인 영역을 더 포함할 수 있다.
상기 캡핑 소스/드레인 영역은 에피택셜 성장한 실리콘 (Si)을 포함할 수 있다.
상기 캡핑 소스/드레인 영역은 실질적으로 평탄한 상면을 가질 수 있다.
상기 캡핑 소스/드레인 영역은 굴곡진 상면을 가질 수 있다.
상기 컨택 패턴은 상기 소스/드레인 영역 상에 직접적으로 형성된 실리사이드 층, 상기 실리사이드 층 상의 컨택 배리어 층, 및 상기 컨택 배리어 층 상의 컨택 플러그를 포함할 수 있다.
상기 소스/드레인 영역은 리세스된 상면을 가질 수 있고, 및 상기 실리사이드 층은 상기 소스/드레인 영역의 상기 리세스된 상면 상에 보울 (bowl) 모양을 갖도록 형성될 수 있다.
상기 컨택 패턴의 상기 실리사이드 층은 상기 하부 소스/드레인 영역과 접촉할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 핀 액티브 영역, 상기 핀 액티브 영역 상의 게이트 패턴들, 상기 게이트 패턴들 사이의 상기 핀 액티브 영역의 내부로부터 상기 핀 액티브 영역의 표면 상으로 돌출한 소스/드레인 영역, 및 상기 소스/드레인 영역 상의 컨택 패턴을 포함할 수 있다. 상기 소스/드레인 영역은 하부 소스/드레인 영역 및 캡핑 소스/드레인 영역을 포함할 수 있다. 상기 하부 소스/드레인 영역과 상기 캡핑 소스/드레인 영역의 경계면은 물결 모양을 가질 수 있다.
상기 하부 소스/드레인 영역은 상기 핀 액티브 영역의 상기 내부에 형성될 수 있다. 상기 캡핑 소스/드레인 영역은 상기 핀 액티브 영역의 상기 표면보다 돌출하도록 상기 하부 소스/드레인 영역 상에 형성될 수 있다.
상기 반도체 소자는 상기 게이트 패턴들의 측벽들 상에 형성된 게이트 스페이서들을 더 포함할 수 있다. 상기 캡핑 소스/드레인 영역은 상기 게이트 스페이서들과 접촉할 수 있다.
상기 경계면은 돌출한 중앙부, 상기 중앙부 주변의 리세스된 중간부, 및 상기 중간부 주변의 외곽부를 포함할 수 있고, 상기 외곽부는 상기 중앙부보다 낮고 및 상기 중간부보다 높은 레벨에 위치할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상으로부터 돌출한 핀 액티브 영역, 상기 핀 액티브 영역 내에 형성되고 굴곡진 상면을 가지며 단결정 실리콘 카본(SiC)을 갖는 하부 소스/드레인 영역, 상기 하부 소스/드레인 영역 상에 직접적으로 형성되고 단결정 실리콘(Si)을 포함하는 캡핑 소스/드레인 영역, 및 상기 캡핑 소스/드레인 영역 상에 직접적으로 형성된 컨택 패턴을 포함할 수 있다.
상기 캡핑 소스/드레인 영역은 주변부들보다 높게 돌출한 중앙부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 X 방향으로 평행하게 연장하는 핀 액티브 영역들, 상기 핀 액티브 영역들과 수직으로 교차하도록 상기 X 방향과 수직하는 Y 방향으로 평행하게 연장하는 게이트 패턴들, 상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 내에 형성된 소스/드레인 영역들, 및 상기 소스/드레인 영역들 상의 컨택 패턴들을 포함할 수 있다. 상기 소스/드레인 영역들은 상기 핀 액티브 영역들 내의 리세스들 내에 형성된 하부 소스/드레인 영역들, 및 상기 핀 액티브 영역들의 표면들로부터 돌출한 캡핑 소스/드레인 영역들을 포함할 수 있다.
상기 컨택 패턴들은 상기 캡핑 소스/드레인 영역들 상의 실리사이드 층들, 상기 실리사이드 층들 상의 컨택 배리어 층들, 및 상기 컨택 배리어 층들 상의 컨택 플러그들을 포함할 수 있다. 상기 실리사이드 층들 및 상기 컨택 배리어 층들은 상기 캡핑 소스/드레인 영역들의 내부로 돌출할 수 있다. 상기 스트레인드 소스/드레인 영역들은 돌출한 중앙부들 및 상기 중앙부들 주변의 리세스된 중간부들을 가질 수 있다.
상기 컨택 패턴들은 상기 하부 소스/드레인 영역과 접촉할 수 있다.
상기 게이트 패턴들은 상기 핀 액티브 영역 상에 직접적으로 형성되고 시트(sheet) 모양의 단면을 갖는 인터페이스 절연 층들, 상기 인터페이스 절연 층들 상에 형성되고 U자 모양의 단면을 갖는 게이트 절연 층들, 상기 게이트 절연 층들 상에 직접적으로 형성되고 U자 모양의 단면을 갖는 게이트 배리어 층들, 및 상기 게이트 배리어 층들 상의 게이트 전극들을 포함할 수 있다.
상기 중앙부들은 상기 핀 액티브 영역들의 표면들보다 높게 돌출할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 반도체 소자들은 SiC 층을 가진 소스/드레인 영역들을 포함할 수(can) 있다.
본 발명의 기술적 사상에 의한 반도체 소자들은 카본의 함유 비율이 높아진 소스/드레인 영역들을 포함할 수(can) 있다.
따라서, 본 발명의 기술적 사상에 의한 반도체 소자들의 캐리어 중 하나인 전자들의 이동도(mobility) 및 퍼포먼스가 개선될 수(can) 있다.
본 발명의 기술적 사상에 의한 반도체 소자들은 면(sheet) 저항이 낮아진 소스/드레인 영역들을 포함할 수(can) 있다.
본 발명의 기술적 사상에 의한 반도체 소자들은 컨택 패턴과 소스/드레인 영역과 접촉하는 면적이 증가될 수 있으므로 컨택 저항이 낮아질 수(can) 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이다.
도 2a 내지 2c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 설명하기 위하여 도 1의 I-I'을 따라 절단한 종단면도들이다.
도 3a 내지 5c는 본 발명의 다양한 실시예들에 의한 소스/드레인 영역들 및 컨택 패턴(80)들을 보이기 위하여 도 2a의 A 영역을 확대한 도면들이고, 도 6a 내지 8c는 도 2b의 B 영역을 확대한 도면들이고, 및 도 9a 내지 10b는 도 2c의 C 영역을 확대한 도면들이다.
도 11a 내지 11n은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 12a 및 12b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법들의 다양한 실시예들을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 13 내지 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 20a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 20b 및 20c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
도 2a 내지 2c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 설명하기 위하여 도 1의 I-I'을 따라 절단한 종단면도들이다.
도 3a 내지 5c는 본 발명의 다양한 실시예들에 의한 소스/드레인 영역들 및 컨택 패턴(80)들을 보이기 위하여 도 2a의 A 영역을 확대한 도면들이고, 도 6a 내지 8c는 도 2b의 B 영역을 확대한 도면들이고, 및 도 9a 내지 10b는 도 2c의 C 영역을 확대한 도면들이다.
도 11a 내지 11n은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 12a 및 12b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법들의 다양한 실시예들을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 13 내지 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 20a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 20b 및 20c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)의 레이아웃이다. 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)는 X 방향으로 서로 평행하게 연장하는 핀 액티브 영역(15)들, 상기 핀 액티브 영역(15)들과 수직으로 교차하도록 Y 방향으로 서로 평행하게 연장하는 게이트 패턴(30)들을 포함할 수 있다. 상기 핀 액티브 영역(15)들 사이에는 상기 핀 액티브 영역(15)들을 정의하는 아이솔레이션 영역(20)들이 배치될 수 있다.
도 2a 내지 2c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 설명하기 위하여 도 1의 I-I'을 따라 절단한 종단면도들이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)는 기판(10) 상의 돌출한 핀 액티브 영역(15)들, 게이트 패턴(30)들, 소스/드레인 영역(50)들, 및 컨택 패턴(80)들을 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼 (Si wafer) 또는 실리콘 게르마늄 층을 가진 실리콘 웨이퍼 (SiGe on Si wafer)를 포함할 수 있다.
상기 핀 액티브 영역(15)들은 상기 기판(10)의 일부일 수 있다. 예를 들어, 상기 핀 액티브 영역(15)들은 상기 기판(10)으로부터 돌출한 영역들일 수 있다.
상기 게이트 패턴(30)들은 상기 핀 액티브 영역(15)들과 수직으로(perpendicularly) 교차할 수 있다. 상기 게이트 패턴(30)들은 인터페이스 절연 층(31)들, 게이트 절연 층(32)들, 게이트 배리어 층(33)들, 및 게이트 전극(34)들을 포함할 수 있다.
상기 인터페이스 절연 층(31)들은 상기 핀 액티브 영역(15)들의 표면들 상에 직접적으로 형성될 수 있다. 상기 인터페이스 절연 층(31)들은 상기 핀 액티브 영역(15)들의 상기 표면들을 컨포멀하게 덮는 시트(sheet) 모양을 가질 수 있다. 상기 인터페이스 절연 층(31)들은 상기 핀 액티브 영역(15)들의 상기 표면들이 산화되어 형성된 산화된 실리콘을 포함할 수 있다. 다른 실시예에서, 상기 인터페이스 절연 층(31)들은 생략될 수도 있다.
상기 게이트 절연 층(32)들은 상기 인터페이스 절연 층(31)들 또는 상기 핀 액티브 영역(15)들 상에 U자 모양의 단면을 갖도록 형성될 수 있다. 상기 게이트 절연 층(32)들은 하프늄 산화물 (HfO), 알루미늄 산화물 (AlO), 또는 티타늄 산화물 (TiO) 같이 실리콘 산화물 (SiO2) 보다 높은 유전율을(dielectric permittivity) 갖는 금속 산화물을 포함할 수 있다.
상기 게이트 배리어 층(33)들은 상기 게이트 절연 층(32)들의 바닥 면들 및 내벽들 상에 U자 모양의 종단면을 갖도록 형성될 수 있다. 상기 게이트 배리어 층(33)들은 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어용 금속을 포함할 수 있다.
상기 게이트 전극(34)들은 상기 게이트 배리어 층(33)으로 감싸이도록 상기 게이트 배리어 층(33)들의 바닥 면들 및 내벽들 상에 형성될 수 있다. 상기 게이트 전극(34)들은 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 단층 또는 다층의 금속 화합물을 포함할 수 있다.
상기 소스/드레인 영역(50)들은 상기 게이트 패턴(30)들 사이의 상기 핀 액티브 영역(15)들의 내부에 형성되어 상기 핀 액티브 영역(15)들의 상기 표면들 위로 돌출할 수 있다. 상기 소스/드레인 영역(50)들은 스트레인드 소스/드레인 영역(51)들 및 캡핑 소스/드레인 영역(55)들을 포함할 수 있다.
상기 스트레인드 소스/드레인 영역(51)들은 상기 핀 액티브 영역(15)들의 내부에 형성될 수 있다. 상기 스트레인드 소스/드레인 영역(51)들은 물결 모양의 상면들을 가질 수 있다. 다른 말로, 상기 스트레인드 소스/드레인 영역(51)들과 상기 캡핑 소스/드레인 영역(55)들의 경계면(interface)들은 물결 모양을 가질 수 있다. 예를 들어, 상기 경계면들 또는 상기 스트레인드 소스/드레인 영역(51)들의 상면들은 중앙부들이 돌출하고, 상기 중앙부들 주변의 중간부들이 리세스되고, 및 상기 중간부들 주변의 외곽부들은 상기 중앙부들보단 낮고 상기 중간부들 보다 높은 레벨에 위치할 수 있다. 상기 스트레인드 소스/드레인 영역(51)들은 단결정 실리콘 카본 (SiC)을 포함할 수 있다.
상기 캡핑 소스/드레인 영역(55)들은 상기 핀 액티브 영역(15)들의 상기 표면들 위로 돌출할 수 있다. 상기 캡핑 소스/드레인 영역(55)들은 평탄한 상면들을 가질 수 있다. 따라서, 상기 소스/드레인 영역(50)들은 상기 물결 모양의 상기 상면들을 가진 상기 스트레인드 소스/드레인 영역(51)들 및 평탄한 상기 상면들을 가진 상기 캡핑 소스/드레인 영역(55)들을 포함할 수 있다. 상기 캡핑 소스/드레인 영역(55)들은 에피택셜 성장한 단결정 실리콘(Si)을 포함할 수 있다.
상기 컨택 패턴(80)들은 상기 소스/드레인 영역(50)들 상에 형성될 수 있다. 상기 컨택 패턴(80)들은 실리사이드 층(81)들, 컨택 배리어 층(83)들, 및 컨택 플러그(84)들을 포함할 수 있다. 상기 실리사이드 층(81)들은 상기 소스/드레인 영역(50)들 상에 직접적으로 형성될 수 있다. 상기 실리사이드 층(81)들은 텅스텐 실리사이드 (WSi), 니켈 실리사이드 (NiSi), 티타늄 실리사이드 (TiSi), 코발트 실리사이드 (CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 상기 컨택 배리어 층(83)들은 상기 실리사이드 층(81)들 상에 U자 모양의 단면을 갖도록 형성될 수 있다. 상기 컨택 배리어 층(83)들은 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어 금속을 포함할 수 있다. 상기 컨택 플러그(84)들은 상기 컨택 배리어 층(83)들로 감싸이도록 상기 컨택 배리어 층(83)들의 바닥 면들 및 내벽들 상에 형성될 수 있다. 상기 컨택 플러그(84)들은 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 금속 화합물을 포함할 수 있다.
상기 반도체 소자(100a)는 상기 게이트 패턴(30)들의 외벽들 상에 형성된 게이트 스페이서(40)들을 더 포함할 수 있다. 상기 게이트 스페이서(40)들은 내부 게이트 스페이서(41)들 및 외부 게이트 스페이서(42)들을 더 포함할 수 있다. 상기 내부 게이트 스페이서(41)들은 상기 게이트 패턴(30)들의 측벽들 상에 직접적으로 형성될 수 있다. 예를 들어, 상기 내부 게이트 스페이서(41)들은 상기 게이트 패턴(30)들의 상기 측면들과 접촉할 수 있다. 상기 내부 게이트 스페이서(41)들은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 외부 게이트 스페이서(42)들은 상기 내부 게이트 스페이서(41)들의 외벽들 상에 형성될 수 있다. 상기 외부 게이트 스페이서(42)들은 상기 내부 게이트 스페이서(41)들과 식각 선택비를 갖도록 실리콘 탄화 산화물(SiCO), 실리콘 산화 질화물(SiON), 또는 실리콘 탄화 산화 질화물 (SiCON) 중 하나를 포함할 수 있다.
상기 반도체 소자(100a)는 상기 소스/드레인 영역(50)들 상의 버퍼 층(61)들, 스토퍼 층(62)들, 및 하부 층간 절연 층(65)들을 더 포함할 수 있다. 상기 버퍼 층(61)들은 상기 소스/드레인 영역(50)들의 상기 상면들 상에 직접적으로 형성될 수 있다. 상기 버퍼 층(61)들은 상기 소스/드레인 영역(50)들의 상기 상면들이 산화되어 형성된 산화된 실리콘을 포함할 수 있다. 상기 스토퍼 층(62)들은 상기 캡핑 소스/드레인 영역(55)들 상의 상기 버퍼 층(61)들 및 상기 외부 게이트 스페이서(42)들 상에 컨포멀하게 형성될 수 있다. 상기 스토퍼 층(62)들은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 하부 층간 절연 층(65)들은 실리콘 산화물 (SiO2)을 포함할 수 있다. 상기 버퍼 층(61)들, 상기 스토퍼 층(62)들, 및 상기 하부 층간 절연 층(65)들은 상기 컨택 패턴(80)들의 측면들을 감쌀 수 있다. 다른 실시예에서, 상기 컨택 패턴(80)들의 측면들을 감싸는 상기 버퍼 층(61)들, 상기 스토퍼 층(62)들, 및 상기 하부 층간 절연 층(65)들이 제거되어, 상기 컨택 패턴(80)들의 상기 측면들이 상기 게이트 스페이서(40)들과 직접적으로 접촉할 수 있다. 상기 게이트 패턴(30)들, 상기 게이트 스페이서(40)들, 상기 스토퍼 층(62)들, 및 상기 하부 층간 절연 층(65)들은 공면을 가질 수 있다.
상기 게이트 패턴(30)들, 상기 게이트 스페이서(40)들, 상기 스토퍼 층(62)들, 및 상기 하부 층간 절연 층(65)들 상에 하부 캡핑 층(91)들이 형성될 수 있다. 상기 하부 캡핑 층(91)들은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 컨택 패턴(80)들과 상기 하부 캡핑 층(91)들이 공면을 가질 수 있다. 상기 컨택 패턴(80)들과 상기 하부 캡핑 층(91) 상에 상부 캡핑 층(92)이 형성될 수 있다. 상기 상부 캡핑 층(92)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 상부 캡핑 층(92) 상에 상부 층간 절연 층(95)이 형성될 수 있다. 상기 상부 캡핑 층(92)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)는 물결 모양의 상면들을 가진 상기 캡핑 소스/드레인 영역(55)들을 가질 수 있다. 따라서, 상기 소스/드레인 영역(50)들의 상기 스트레인드 소스/드레인 영역(51)들 및 상기 캡핑 소스/드레인 영역(55)들은 물결 모양으로 굴곡진 상면들을 가질 수 있다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)는 도 2a 및 2b를 더 참조하여, 상기 캡핑 소스/드레인 영역(55)들을 포함하지 않을 수 있다. 예를 들어, 도 2a 및 2b의 상기 캡핑 소스/드레인 영역(55)들이 생략되어 상기 컨택 패턴(80)들이 상기 스트레인드 소스/드레인 영역(51)들 상에 직접적으로 형성될 수 있다.
도 3a 내지 5c는 본 발명의 다양한 실시예들에 의한 소스/드레인 영역(50)들 및 컨택 패턴(80)들을 보이기 위하여 도 2a의 A 영역을 확대한 도면들이고, 도 6a 내지 8c는 도 2b의 B 영역을 확대한 도면들이고, 및 도 9a 내지 10b는 도 2c의 C 영역을 확대한 도면들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)의 상기 소스/드레인 영역(50)은 상기 핀 액티브 영역(15)의 상기 표면과 인접한 상면을 갖는 상기 스트레인드 소스/드레인 영역(51) 및 사실상 평탄한 상면을 갖는 상기 캡핑 소스/드레인 영역(55)을 포함할 수 있다. 예를 들어, 상기 스트레인드 소스/드레인 영역(51)과 상기 캡핑 소스/드레인 영역(55)의 경계면은 상기 핀 액티브 영역(15)의 상기 표면과 근접하거나 상기 내부 게이트 스페이서(41)들과 접촉할 수 있다. 상기 컨택 패턴(80)의 상기 실리사이드 층(81)의 상면은 상기 핀 액티브 영역(15)의 상기 상면보다 높은 레벨에 위치할 수 있다. 예를 들어, 상기 경계면은 돌출한 중앙부, 상기 중앙부 주변의 리세스된 중간부, 및 상기 중간부 주면의 외곽부를 포함할 수 있다. 상기 외곽부는 상기 중앙부보다 낮고 및 상기 중간부보다 높은 레벨에 위치할 수 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)의 상기 소스/드레인 영역(50)은 상기 핀 액티브 영역(15)의 상기 표면보다 낮은 레벨에 위치한 상면을 갖는 상기 스트레인드 소스/드레인 영역(51) 및 사실상 평탄한 상면을 갖는 상기 캡핑 소스/드레인 영역(55)을 포함할 수 있다. 예를 들어, 상기 스트레인드 소스/드레인 영역(51)과 상기 캡핑 소스/드레인 영역(55)의 상기 경계면은 상기 핀 액티브 영역(15)의 내부와 접촉할 수 있다. 상기 캡핑 소스/드레인 영역(55)의 측면들은 상기 핀 액티브 영역(15)과 접촉할 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)의 상기 소스/드레인 영역(50)은 상기 핀 액티브 영역(15)의 상기 표면보다 높은 레벨에 위치한 상면을 갖는 상기 스트레인드 소스/드레인 영역(51)만을 포함할 수 있다. 예를 들어, 상기 스트레인드 소스/드레인 영역(51)의 측면들 및 상기 캡핑 소스/드레인 영역(55)의 측면들은 모두 상기 외부 게이트 스페이서(42)와 접촉할 수 있다.
도 4a 내지 4c를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자(100a)의 상기 소스/드레인 영역(50)들은 리세스된 상면들을 가진 상기 캡핑 소스/드레인 영역(55)들을 포함할 수 있다. 예를 들어, 상기 반도체 소자(100a)들은 리세스된 상면을 갖는 캡핑 소스/드레인 영역(55)들 및 상기 리세스된 상면과 수직으로 정렬하는 상기 컨택 패턴(80)들을 포함할 수 있다. 상기 컨택 패턴(80)들의 상기 실리사이드 층(81)들은 상기 리세스된 캡핑 소스/드레인 영역(55)들의 표면들 상에 형성될 수 있다. 따라서, 상기 실리사이드 층(81)들 및/또는 상기 컨택 배리어 층(83)들은 상기 캡핑 소스/드레인 영역(55)들의 내부로 돌출할 수 있다. 상기 컨택 패턴(80)들의 상기 실리사이드 층(81)들 및 상기 컨택 배리어 층(83)들은 보울 (bowl) 모양 또는 U자 모양의 수직 단면을 가질 수 있다.
도 5a 내지 5c를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자(100a)들의 컨택 패턴(80)들은 상기 소스/드레인 영역(50)들의 상기 스트레인드 소스/드레인 영역(51)들과 접촉할 수 있다. 예를 들어, 상기 컨택 패턴(80)들은 상기 캡핑 소스/드레인 영역(55)들을 관통하여 상기 스트레인드 소스/드레인 영역(51)들과 접촉할 수 있다. 상기 실리사이드 층(81)들의 측면들은 상기 캡핑 소스/드레인 영역(55)들과 접촉할 수 있고, 및 바닥 면들은 상기 스트레인드 소스/드레인 영역(51)들과 접촉할 수 있다.
다른 실시예들에서, 상기 실리사이드 층(81)들의 상기 측면들이 상기 스트레인드 소스/드레인 영역(51)들과 접촉하도록 상기 컨택 패턴(80)들이 상기 캡핑 소스/드레인 영역(55)들을 보다 깊게 관통할 수 있다. 예를 들어, 상기 실리사이드 층(81)들의 바닥 면들이 상기 스트레인드 소스/드레인 영역(51)들과 완전히 접촉할 수 있다.
도 6a 내지 6c를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자(100b)들의 상기 소스/드레인 영역(50)들은 굴곡지거나 물결 모양의 상면들을 가진 상기 캡핑 소스/드레인 영역(55)들을 포함할 수 있다. 예를 들어, 상기 캡핑 소스/드레인 영역(55)들은 주변부들보다 높게 돌출한 중앙부들을 가질 수 있다. 상기 캡핑 소스/드레인 영역(55)들의 상기 상면들의 프로파일들은 상기 스트레인드 소스/드레인 영역(51)들의 상기 상면들의 프로파일들과 유사할 수 있다. 상기 컨택 패드()들의 상기 실리사이드 층(81)들은 상기 캡핑 소스/드레인 영역(55)들의 상기 굴곡진 상면들 상에 형성될 수 있다. 상기 실리사이드 층(81)들의 상면들도 상기 캡핑 소스/드레인 영역(55)들의 상기 상면들의 상기 프로파일들을 따라 굴곡질 수 있다. 상기 컨택 패드()들의 상기 컨택 배리어 층(83)들의 바닥들도 상기 실리사이드 층(81)들의 상기 상면들의 상기 프로파일들을 따라 굴곡질 수 있다.
도 7a 내지 7c를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자(100b)들의 상기 소스/드레인 영역(50)들은 굴곡지고 리세스된 상면들을 가진 상기 캡핑 소스/드레인 영역(55)들을 포함할 수 있다. 예를 들어, 상기 반도체 소자(100b)들은 리세스된 상면들을 갖는 캡핑 소스/드레인 영역(55)들 및 상기 리세스된 상면들 상에 형성된 상기 실리사이드 층(81)들을 포함하는 컨택 패턴(80)들을 포함할 수 있다. 상기 컨택 패턴(80)들의 상기 실리사이드 층(81)들 및 상기 컨택 배리어 층(83)들은 보울 모양 및/또는 U자 모양의 수직 단면들을 가질 수 있다.
도 8a 및 8c를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자(100b)들은 상기 스트레인드 소스/드레인 영역(51)들과 접촉하는 상기 실리사이드 층(81)들을 가진 상기 컨택 패턴(80)들을 포함할 수 있다. 예를 들어, 상기 컨택 패턴(80)들은 상기 캡핑 소스/드레인 영역(55)들을 관통하여 상기 스트레인드 소스/드레인 영역(51)들과 접촉할 수 있다. 상기 실리사이드 층(81)들의 측면들은 상기 캡핑 소스/드레인 영역(55)들과 접촉할 수 있고, 및 바닥 면들은 상기 스트레인드 소스/드레인 영역(51)들과 접촉할 수 있다. 다른 실시예들에서, 상기 실리사이드 층(81)들의 상기 측면들이 상기 스트레인드 소스/드레인 영역(51)들과 접촉하도록 상기 컨택 패턴(80)들이 상기 캡핑 소스/드레인 영역(55)들을 보다 깊게 관통할 수 있다. 예를 들어, 상기 실리사이드 층(81)들의 바닥 면들이 상기 스트레인드 소스/드레인 영역(51)들과 완전히 접촉할 수 있다.
도 9a 및 9b를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자(100c)들은 스트레인드 소스/드레인 영역(51)들 상에 직접적으로 형성된 컨택 패턴(80)들을 포함할 수 있다. 예를 들어, 도 3a 내지 8c의 캡핑 소스/드레인 영역(55)들이 생략될 수 있다.
도 10a 및 10b를 참조하면, 본 발명의 다양한 실시예들에 의한 반도체 소자(100c)들은 리세스된 상면들을 갖는 스트레인드 소스/드레인 영역(51)들 및 상기 스트레인드 소스/드레인 영역(51)들의 상기 리세스된 상면 상에 직접적으로 형성된 실리사이드 층(81)들을 포함하는 상기 컨택 패턴(80)들을 포함할 수 있다. 상기 컨택 패턴(80)들의 상기 실리사이드 층(81)들은 보울 모양 및 U자 모양의 수직 단면들을 가질 수 있다. 상기 실리사이드 층(81)들과 접촉하는 상기 컨택 배리어 층(83)들의 바닥들도 보울 모양 및 U자 모양의 수직 단면들을 가질 수 있다.
본 발명의 다양한 실시예들에 의한 상기 반도체 소자(100a, 100b, 100c)들의 소스/드레인 영역(50)들은 SiC 층을 포함하므로, 캐리어들 중 하나인 전자들의 이동도가 개선될 수 있고, 따라서 상기 반도체 소자(100a, 100b, 100c)들의 퍼포먼스가 개선될 수 있다.
본 발명의 다양한 실시예들에 의한 상기 반도체 소자(100a, 100b, 100c)들 물결 모양의 계면(interface)을 갖는 소스/드레인 영역(50)들을 포함하므로, 소스/드레인 영역(50)들의 면(sheet) 저항이 낮아질 수 있다.
도 11a 내지 11n은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 1 및 도 11a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판(10) 상에 핀 액티브 영역(15)들 및 아이솔레이션 영역(20)들을 형성하고, 및 희생 게이트 패턴(70)들을 형성하는 것을 포함할 수 있다.
상기 기판(10)은 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 또는 실리콘 게르마늄 (SiGe) 층이 실리콘 층 상에 형성된 (SiGe on Si) 웨이퍼 중 하나를 포함할 수 있다.
상기 핀 액티브 영역(15)들은 상기 기판(10) 상으로 돌출하고 및 서로 평행하게 연장할 수 있다. 상기 핀 액티브 영역(15)들은 상기 기판(10)의 일부일 수 있다. 예를 들어, 상기 기판(10)이 선택적으로 리세스되어 상기 핀 액티브 영역(15)들이 형성될 수 있다.
상기 아이솔레이션 영역(20)들은 상기 핀 액티브 영역(15)들 사이를 부분적으로 채울 수 있다. 예를 들어, 상기 아이솔레이션 영역(20)들의 상면들은 상기 핀 액티브 영역(15)들의 중간 정도에 위치할 수 있다. 상기 아이솔레이션 영역(20)들은 실리콘 산화물 같은 절연물을 포함할 수 있다. 예를 들어, 상기 아이솔레이션 영역(20)들은 상기 핀 액티브 영역(15)들 사이의 리세스 내에 채워진 절연물을 포함할 수 있다.
상기 희생 게이트 패턴(70)들은 상기 핀 액티브 영역(15)들 및 상기 아이솔레이션 영역(20)들 상에 서로 평행하도록 형성될 수 있다. 상기 희생 게이트 패턴(70)들은 상기 핀 액티브 영역(15)들 상에서 희생 게이트 절연 층(72)들, 희생 게이트 전극(74)들, 및 희생 게이트 캡핑 층(75)들을 포함할 수 있고, 및 상기 아이솔레이션 영역(20)들 상에서 상기 희생 게이트 전극(74)들 및 상기 희생 게이트 캡핑 층(75)들을 포함할 수 있다.
도 11b를 참조하면, 상기 방법은 상기 방법은 증착 공정을 수행하여 상기 핀 액티브 영역(15)들, 상기 아이솔레이션 영역(20)들, 및 상기 희생 게이트 패턴(70)들을 덮는 내부 게이트 스페이서 층(41a) 및 외부 게이트 스페이서 층(42a)을 컨포멀하게 형성하는 것을 포함할 수 있다.
상기 내부 게이트 스페이서 층(41a)은 실리콘 질화물 (SiN), 실리콘 탄화 질화물 (SiCN), 실리콘 산화 질화물 (SiON), 실리콘 탄화 산화 질화물(SiCON)처럼 실리콘(Si)과 질소(N)을 함유하는 절연물을 포함할 수 있다. 예를 들어, 상기 내부 게이트 스페이서 층(41a)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 내부 게이트 스페이서 층(41a)은 상기 희생 게이트 캡핑 층(75)과 동일한 물질을 포함할 수 있다.
상기 외부 게이트 스페이서 층(42a)은 실리콘 탄화물 (SiC), 실리콘 탄화 질화물 (SiCN), 실리콘 탄화 산화물 (SiCO), 및 실리콘 탄화 산화 질화물(SiCON)처럼 실리콘 (Si)과 탄소(C)를 포함하는 절연물을 포함할 수 있다. 예를 들어, 상기 외부 게이트 스페이서 층(42a)은 실리콘 탄화 산화 질화물 (SiCON)을 포함할 수 있다.
도 11c를 참조하면, 상기 방법은 상기 외부 게이트 스페이서 층(42a) 및 상기 내부 게이트 스페이서 층(41a)을 에칭하여 외부 게이트 스페이서(42)들 및 내부 게이트 스페이서(41)들을 갖는 게이트 스페이서(40)들을 형성하고, 및 상기 희생 게이트 패턴(70)들 사이의 상기 핀 액티브 영역(15)들을 에칭하여 리세스 영역(R)들을 형성하는 것을 포함할 수 있다. 상기 리세스 영역(R)들은 상기 게이트 스페이서(40)들 하부에 언더컷(U)들이 형성될 수 있다. 상기 희생 게이트 캡핑 층(75)들의 상부 코너부들은 부분적으로 식각되어 라운드질 수 있다.
도 11d를 참조하면, 상기 방법은 주기적 증착 및 식각 공정(cyclic depositing and etching (CDE) process)를 수행하여 상기 리세스 영역(R)들 내에 하부 스트레인드 영역(51a)들을 형성하는 것을 포함할 수 있다. 상기 주기적 증착 및 식각 공정은 증착 스텝과 식각 스텝을 번갈아 다수 회 수행하는 것을 포함할 수 있다. 상기 하부 스트레인드 영역(51a)들은 단결정 실리콘 카본(SiC)을 포함할 수 있다. 상기 하부 스트레인드 영역(51a)들은 인(P, phosphorous) 같은 N형 도펀트를 포함할 수 있다. 상기 N형 도펀트는 상기 주기적 증착 및 식각 공정과 동시 공정 또는 연속적인 인-시투 공정을 통하여 상기 하부 스트레인드 영역(51a)들 내에 주입될 수 있다.
상기 하부 스트레인드 영역(51a)들은 상기 리세스 영역(R)들의 바닥 면들 상에만 형성될 수 있다. 상기 주기적 증착 및 식각 공정에 의하면, 상기 하부 스트레인드 영역(51a)들은 {100} 면 상에서 상대적으로 빠르게 성장하고 {110} 면 및/또는 {111} 면 상에서 상대적으로 느리게 성장할 수 있다. 따라서, 상기 하부 스트레인드 영역(51a)들은 상기 리세스 영역(R)들의 바닥 면들 상에 중앙부가 약간 볼록하고 (convex) 스무드한 (smooth) 상면들을 갖도록 형성될 수 있다. 예를 들어, 상기 하부 스트레인드 영역(51a)들의 상기 상면들은 잔잔한(smooth) 물결(wave) 모양을 가질 수 있다.
도 11e를 참조하면, 상기 방법은 상기 주기적 증착 및 식각 공정을 계속적으로 수행하여 상기 하부 스트레인드 영역(51a)들 상에 중간 스트레인드 영역(51b)들을 형성하는 것을 포함할 수 있다. 상기 중간 스트레인드 영역(51b)들도 실리콘 카본(SiC)을 포함할 수 있다. 상기 하부 스트레인드 영역(51a)들과 상기 중간 스트레인드 영역(51b)들이 동일한 물질을 포함하므로, 상기 하부 스트레인드 영역(51a)들과 상기 중간 스트레인드 영역(51b)들은 물질적으로 연속하도록 일체화될 수 있다. 따라서, 상기 하부 스트레인드 영역(51a)들과 상기 중간 스트레인드 영역(51b)들의 경계면들이 점선으로 표시되었다. 상기 중간 스트레인드 영역(51b)들도 인(P, phosphorous) 같은 N형 도펀트를 포함할 수 있다. 상기 N형 도펀트는 상기 주기적 증착 및 식각 공정과 동시 공정 또는 연속적인 인-시투 공정을 통하여 상기 중간 스트레인드 영역(51b)들 내에 주입될 수 있다.
상기 중간 스트레인드 영역(51b)들의 상면들은 상기 하부 스트레인드 영역(51a)들의 상기 상면들보다 더 굴곡지고(more uneven), 중앙부가 더 볼록하고(more convex), 및 덜(less) 스무드할(less smooth) 수 있다. 예를 들어, 상기 중간 스트레인드 영역(51b)들의 상기 상면들은 상기 하부 스트레인드 영역(51a)들의 상기 상면들보다 더 심한 물결 모양을 가질 수 있다.
도 11f를 참조하면, 상기 방법은 상기 주기적 증착 및 식각 공정을 계속적으로 더 수행하여 상기 중간 스트레인드 영역(51b)들 상에 상부 스트레인드 영역(51c)들을 형성하여 스트레인드 소스/드레인 영역(51)들을 형성하는 것을 포함할 수 있다. 상기 상부 스트레인드 영역(51c)들도 실리콘 카본(SiC)을 포함할 수 있다. 상기 상부 스트레인드 영역(51c)들도 인(P, phosphorous) 같은 N형 도펀트를 포함할 수 있다. 상기 N형 도펀트는 상기 주기적 증착 및 식각 공정과 동시 공정 또는 연속적인 인-시투 공정을 통하여 상기 상부 스트레인드 영역(51c)들 내에 주입될 수 있다.
상기 중간 스트레인드 영역(51b)들과 상기 상부 스트레인드 영역(51c)들이 동일한 물질을 포함하므로, 상기 중간 스트레인드 영역(51b)들과 상기 상부 스트레인드 영역(51c)들은 물질적으로 연속하도록 일체화될 수 있다. 따라서, 상기 상기 중간 스트레인드 영역(51b)들과 상기 상부 스트레인드 영역(51c)들의 경계면들이 점선으로 표시되었다. 상기 상부 스트레인드 영역(51c)들의 상기 상면들은 상기 중간 스트레인드 영역(51b)들의 상기 상면들보다 더욱 굴곡지고, 중앙부가 더욱 볼록하고, 및 덜(less) 스무드할 수 있다. 예를 들어, 상기 상부 스트레인드 영역(51c)들의 상면들은 상기 중간 스트레인드 영역(51b)들의 상기 상면들보다 더 심한 물결 모양을 가질 수 있다.
상기 상부 스트레인드 영역(51c)들의 상기 상면들과 상기 게이트 스페이서(40)들 사이에 스페이스(S)들이 형성될 수도 있다. 예를 들어, 상기 상부 스트레인드 영역(51c)들의 수평 끝 부분들은 상기 리세스 영역(R)들 내에 위치할 수 있다. 상기 최종 소스/드레인 영역(50)들의 상기 상면의 가장 높은 부분은 상기 핀 액티브 영역(15)들의 표면들보다 위로 돌출할 수 있다. 상기 상부 스트레인드 영역(51c)들의 상기 상면의 가장 낮은 부분은 상기 핀 액티브 영역(15)들의 상기 표면들보다 낮을 수 있다.
본 발명의 일 실시예에 의한 상기 방법은 주기적 증착 및 식각 (cyclic depositing and etching) 공정을 통하여 상기 최종 소스/드레인 영역(50)을 형성하므로, 카본의 함유 비율이 증가할 수 있다.
도 11g를 참조하면, 상기 방법은 선택적 에피택셜 공정을 수행하여 상기 스트레인드 소스/드레인 영역(51)들 상에 캡핑 소스/드레인 영역(55)들을 형성하여 소스/드레인 영역(50)들을 형성하는 것을 포함할 수 있다. 상기 캡핑 소스/드레인 영역(55)들은 상기 핀 액티브 영역(15)들의 표면들 위로 돌출할 수 있다. 상기 캡핑 소스/드레인 영역(55)들은 상기 게이트 스페이서(40)들과 상기 스트레인드 소스/드레인 영역(51)들 사이의 상기 스페이스(S)들을 채울 수 있다. 상기 캡핑 소스/드레인 영역(55)들의 상면들은 실질적으로 수평으로 평탄할 수 있다. 상기 캡핑 소스/드레인 영역(55)들은 인(P, phosphorous) 같은 N형 도펀트를 포함하는 단결정 실리콘(Si)을 포함할 수 있다.
도 11h를 참조하면, 상기 방법은 상기 캡핑 소스/드레인 영역(55)들 상에 버퍼 층(61)들을 형성하는 것을 포함할 수 있다. 상기 버퍼 층(61)들은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)을 포함할 수 있다. 예를 들어, 상기 버퍼 층(61)들은 상기 캡핑 소스/드레인 영역(55)들의 표면들이 산화되어 형성된 산화된 실리콘을 포함할 수 있다. 또는 상기 버퍼 층(61)들이 실리콘 질화물(SiN)을 포함할 경우, 상기 버퍼 층(61)들은 상기 희생 게이트 패턴(70)들 및 상기 게이트 스페이서(40)들 상에 컨포멀하게 형성될 수도 있다.
부가하여, 상기 방법은 상기 버퍼 층(61)을 이온 주입 버퍼 층으로 이용하여 상기 캡핑 소스/드레인 영역(55)들 내에 인(P, phosphorous) 같은 N형 도펀트를 주입하는 것을 더 포함할 수 있다.
도 11i를 참조하면, 상기 방법은 증착 공정을 수행하여 전면적으로 스토퍼 층(62)을 형성하고, 및 상기 스토퍼 층(62) 상에 하부 층간 절연 층(65)을 형성하는 것을 포함할 수 있다. 상기 스토퍼 층(62)은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화 질화물 (SiCN), 또는 실리콘 탄화 산화 질화물 (SICON) 중 하나를 포함할 수 있다. 예를 들어, 상기 스토퍼 층(62)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 하부 층간 절연 층(65)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 11j를 참조하면, 상기 방법은 CMP(chemical mechanical polishing) 공정을 수행하여 상기 희생 게이트 패턴(70)들의 상기 희생 게이트 캡핑 층(75)들을 노출하는 것을 포함할 수 있다.
도 11k를 참조하면, 상기 방법은 상기 노출된 희생 게이트 캡핑 층(75)들, 상기 희생 게이트 전극(74)들, 및 상기 희생 게이트 절연 층(72)들을 제거하여 상기 핀 액티브 영역(15)들의 상기 표면들을 노출하는 게이트 트렌치(G)들을 형성하는 것을 포함할 수 있다.
도 11l을 참조하면, 상기 방법은 상기 게이트 트렌치(G)들 내에 게이트 패턴(30)들을 형성하는 것을 포함할 수 있다. 상기 게이트 패턴(30)들을 형성하는 것은 상기 노출된 상기 핀 액티브 영역(15)들의 상기 표면들 상에 인터페이스 절연 층(31)들을 형성하고, 상기 인터페이스 절연 층(31)들 상에 게이트 절연 층(32)들을 형성하고, 상기 게이트 절연 층(32)들 상에 게이트 배리어 층(33)들을 형성하고, 상기 게이트 배리어 층(33)들 상에 게이트 전극(34)들을 형성하고, 및 CMP 공정을 수행하여 상기 게이트 절연 층(32)들, 상기 게이트 배리어 층(33)들, 및 상기 게이트 전극(34)들을 평탄화하는 것을 포함할 수 있다. 상기 방법은 상기 평탄화된 게이트 패턴(30)들 및 상기 하부 층간 절연 층(65) 상에 하부 캡핑 층(91)을 형성하는 것을 포함할 수 있다.
상기 인터페이스 절연 층(31)들은 상기 핀 액티브 영역(15)들의 표면들이 산화되어 형성된 산화된 실리콘을 포함할 수 있고, 상기 게이트 절연 층(32)들은 하프늄 산화물 (HfO) 같은 금속 산화물을 포함할 수 있고, 상기 게이트 배리어 층(33)은 티타늄 (Ti), 티타늄 질화물 (TiN), 탄탈륨 (Ta), 또는 탄탈륨 질화물 (TaN) 같은 배리어 금속을 포함할 수 있고, 및 상기 게이트 전극(34)들은 텅스텐 (W) 같은 금속을 포함할 수 있다.
상기 하부 캡핑 층(91)은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화 질화물 (SiCN), 또는 실리콘 탄화 산화 질화물 (SICON) 중 하나를 포함할 수 있다. 예를 들어, 상기 하부 캡핑 층(91)은 실리콘 질화물(SiN)을 포함할 수 있다.
도 11m을 참조하면, 상기 방법은 마스크 패턴(M)을 형성하고 상기 캡핑 소스/드레인 영역(55)들의 표면들을 노출하는 컨택 홀(H)들을 형성하는 것을 포함할 수 있다. 상기 마스크 패턴(M)은 포토레지스트, 또는 다층의 무기물 하드 마스크 층들 포함할 수 있다. 다른 실시예에서, 상기 컨택 홀(H)들의 주변의 상기 하부 층간 절연 층(65) 및 상기 스토퍼 층(62)들, 및 상기 버퍼 층(61)들이 부분적 또는 모두 제거되어 상기 컨택 홀(H)들이 확장될 수 있다. 이후, 상기 마스크 패턴(M)은 제거될 수 있다.
도 11n을 참조하면, 상기 방법은 상기 컨택 홀(H)들 내에 컨택 패턴(80)들을 형성하는 것을 포함할 수 있다. 상기 컨택 패턴(80)들을 형성하는 것은 상기 컨택 홀(H)들 내에 노출된 상기 캡핑 소스/드레인 영역(55)들의 상기 표면들 상에 실리사이드 층(81)을 형성하고, 상기 실리사이드 층(81) 상에 컨택 배리어 층(83)들을 형성하고, 상기 컨택 배리어 층(83)들 상에 컨택 플러그(84)들을 형성하고, 및 CMP 공정을 수행하여 상기 컨택 배리어 층(83)들 및 상기 컨택 플러그(84)들의 상면들을 평탄화 하는 것을 포함할 수 있다.
상기 실리사이드 층(81)들은 실리시데이션 공정에 의해 형성된 텅스텐 실리사이드 (WSi), 니켈 실리사이드 (NiSi), 티타늄 실리사이드 (TiSi), 코발트 실리사이드 (CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 상기 컨택 배리어 층(83)들은 증착 공정에 의해 형성된 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어 금속을 포함할 수 있다. 상기 컨택 플러그(84)들은 증착 공정 또는 도금에 의해 형성된 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 금속 화합물을 포함할 수 있다.
이후, 상기 방법은 도 2a 및 3a를 참조하여, 상기 평탄화된 컨택 패턴(80)들 및 상기 하부 캡핑 층(91) 상에 상부 캡핑 층(92) 및 상부 층간 절연 층(95)을 형성하는 것을 포함할 수 있다. 상기 상부 캡핑 층(92)은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화 질화물 (SiCN), 또는 실리콘 탄화 산화 질화물 (SICON) 중 하나를 포함할 수 있다. 예를 들어, 상기 상부 캡핑 층(92)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 상부 층간 절연 층(95)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 12a 및 12b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법들의 다양한 실시예들을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 12a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 11a 내지 11f를 참조하여 설명된 공정을 수행하여 스트레인드 소스/드레인 영역(51)들을 형성하는 것을 포함할 수 있고, 및 상기 상부 스트레인드 영역(51c)들의 상기 상면들의 가장 높은 부분들이 상기 핀 액티브 영역(15)들의 상기 표면들과 같거나 낮게 위치할 수 있다. 이후, 상기 방법은 도 11g 내지 11n을 참조하여 설명된 공정들을 수행하여 도 2a 및 3b에 도시된 반도체 소자(100a)를 제조하는 것을 포함할 수 있다.
도 12b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 11a 내지 11f를 참조하여 설명된 공정을 수행하여 스트레인드 소스/드레인 영역(51)들을 형성하는 것을 포함할 수 있고, 및 상기 상부 스트레인드 영역(51c)들의 상기 상면들의 가장 낮은 부분들이 상기 핀 액티브 영역(15)들의 상기 표면들과 같거나 높게 위치할 수 있다. 이후, 상기 방법은 도 11g 내지 11n을 참조하여 설명된 공정들을 수행하여 도 2a 및 3c에 도시된 반도체 소자(100a)를 제조하는 것을 포함할 수 있다.
도 13 내지 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하기 위하여 도 1의 I-I'를 따라 절단한 종단면도들이다.
도 13을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 11a 내지 11m 및/또는 12a 또는 12b를 참조하여 설명된 공정들을 수행하여 상기 하부 층간 절연 층(65), 상기 스토퍼 층(62), 및 상기 버퍼 층(61)을 관통하여 상기 캡핑 소스/드레인 영역(55)의 내부 노출시키는 상기 컨택 홀(H)을 형성하는 것을 포함할 수 있다. 상기 컨택 홀(H)의 바닥이 상기 캡핑 소스/드레인 영역(55)의 내부에 위치하도록 상기 캡핑 소스/드레인 영역(55)의 상기 상면이 리세스될 수 있다. 이후, 도 11n 및 4a 내지 4c를 참조하여, 상기 방법은 리세스된 상면을 갖는 상기 캡핑 소스/드레인 영역(55) 및 상기 캡핑 소스/드레인 영역(55)의 상기 리세스된 상면 상에 보울 모양 또는 U자 모양의 수직 단면을 갖는 상기 실리사이드 층(81)을 포함하는 상기 컨택 패턴(80)들을 형성하는 것을 포함할 수 있다.
도 14를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 11a 내지 11m 및/또는 12a 또는 12b를 참조하여 설명된 공정들을 수행하여 상기 하부 층간 절연 층(65), 상기 스토퍼 층(62), 및 상기 버퍼 층(61)을 관통하여 상기 스트레인드 소스/드레인 영역(51)을 노출시키는 상기 컨택 홀(H)을 형성하는 것을 포함할 수 있다. 상기 컨택 홀(H)의 바닥이 상기 스트레인드 소스/드레인 영역(51)을 노출시키거나 또는 상기 스트레인드 소스/드레인 영역(51)의 내부에 위치하도록 상기 스트레인드 소스/드레인 영역(51)의 상기 상면이 리세스될 수 있다. 이후, 도 11n 및 5a 내지 5c를 참조하여, 상기 방법은 리세스된 상면들을 갖는 상기 스트레인드 소스/드레인 영역(51)들 및 상기 스트레인드 소스/드레인 영역(51)들의 상기 리세스된 상면들 상에 보울 모양 또는 U자 모양의 수직 단면들을 갖는 상기 실리사이드 층(81)들을 포함하는 상기 컨택 패턴(80)들을 형성하는 것을 포함할 수 있다.
도 15a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 11a 내지 11g를 참조하여 설명된 공정들을 수행하여 상기 스트레인드 소스/드레인 영역(51)들 및 상기 캡핑 소스/드레인 영역(55)들을 형성하는 것을 포함하되, 상기 캡핑 소스/드레인 영역(55)들의 상면들이 굴곡지거나 물결 모양을 가질 수 있다.
도 15b를 참조하면, 상기 방법은 도 11h 내지 11m을 참조하여 설명된 공정들을 수행하여 상기 컨택 홀(H)들을 형성하는 것을 포함하되, 상기 컨택 홀(H)들의 상기 바닥에는 상기 캡핑 소스/드레인 영역(55)들의 상기 굴곡진 상면들이 노출될 수 있다. 이후 상기 방법은 도 11n을 참조하여 설명된 공정들을 수행하여 도 6a 내지 6c에 도시된 상기 소스/드레인 영역(50)들 및 상기 컨택 패턴(80)들 중 하나들을(ones) 포함하는 도 2b에 도시된 상기 반도체 소자(100b)를 제조하는 것을 포함할 수 있다.
도 16을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 11a 내지 11g, 15a 및 15b를 참조하여 설명된 공정들을 수행하여 상기 컨택 홀(H)들을 형성하는 것을 포함하되, 상기 컨택 홀(H)들의 상기 바닥에는 상기 캡핑 소스/드레인 영역(55)들의 상기 내부가 노출될 수 있다. 상기 컨택 홀(H)들의 바닥들이 상기 캡핑 소스/드레인 영역(55)들의 내부에 위치하도록 상기 캡핑 소스/드레인 영역(55)들의 상기 상면들이 리세스될 수 있다. 이후, 상기 방법은 도 11h 내지 11m를 참조하여 설명된 공정들을 수행하는 것을 포함하여 도 7a 내지 7c에 도시된 리세스된 상면들을 갖는 상기 캡핑 소스/드레인 영역(55)들 및 상기 캡핑 소스/드레인 영역(55)의 상기 리세스된 상면들 상에 보울 모양 또는 U자 모양의 수직 단면들을 갖는 상기 실리사이드 층(81)들을 포함하는 상기 컨택 패턴(80)들을 형성하는 것을 포함할 수 있다.
도 17을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 11a 내지 11g, 15a 및 15b를 참조하여 설명된 공정들을 수행하여 상기 컨택 홀(H)들을 형성하는 것을 포함하되, 상기 컨택 홀(H)들의 상기 바닥들에 상기 스트레인드 소스/드레인 영역(51)들의 상기 상면들 또는 상기 내부들이 노출될 수 있다. 이후, 도 11h 내지 11m를 참조하여 설명된 공정들을 수행하는 것을 포함하여 도 8a 내지 8c에 도시된 리세스된 상면들을 갖는 상기 스트레인드 소스/드레인 영역(51)들 및 상기 스트레인드 소스/드레인 영역(51)의 상기 리세스된 상면들 상에 보울 모양 또는 U자 모양의 수직 단면들을 갖는 상기 실리사이드 층(81)들을 포함하는 상기 컨택 패턴(80)들을 형성하는 것을 포함할 수 있다.
도 18을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 11a 내지 11f를 참조하여 설명된 공정들을 수행하여 상기 스트레인드 소스/드레인 영역(51)들을 형성하고, 도 11h를 참조하여 설명된 공정을 수행하여 상기 스트레인드 소스/드레인 영역(51)들 상에 버퍼 층(61)들을 직접적으로 형성하고, 및 도 11i 내지 11m을 참조하여 설명된 공정들을 수행하여 상기 스트레인드 소스/드레인 영역(51)들의 상기 상면들을 노출하는 상기 컨택 홀(H)들을 형성하는 것을 포함할 수 있다. 이후, 상기 방법은 도 11n을 참조하여 설명된 공정들을 수행하여 도 9a 또는 9b에 도시된 상기 스트레인드 소스/드레인 영역(51)들 및 상기 컨택 패턴(80)들을 형성하는 것을 포함하여, 도 2c에 도시된 반도체 소자(100c)를 제조하는 것을 포함할 수 있다.
도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 11a 내지 11f를 참조하여 설명된 공정들을 수행하여 상기 스트레인드 소스/드레인 영역(51)들을 형성하고, 도 11h를 참조하여 설명된 공정을 수행하여 상기 스트레인드 소스/드레인 영역(51)들 상에 버퍼 층(61)들을 직접적으로 형성하고, 및 도 11i 내지 11m을 참조하여 설명된 공정들을 수행하여 상기 스트레인드 소스/드레인 영역(51)들의 상기 리세스된 상면들을 노출하는 상기 컨택 홀(H)들을 형성하는 것을 포함할 수 있다. 이후, 상기 방법은 도 11n을 참조하여 설명된 공정들을 수행하여 도 9a 또는 9b에 도시된 상기 스트레인드 소스/드레인 영역(51)들 및 상기 컨택 패턴(80)들을 형성하는 것을 포함하여, 도 2c에 도시된 반도체 소자(100c)를 제조하는 것을 포함할 수 있다.
도 20a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 20a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100a, 100b, 100c)들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 20b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 20b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자(100a, 100b, 100c)들 중 적어도 하나를 포함할 수 있다.
도 20c을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자(100a, 100b, 100c)들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100a, 100b, 100c: 반도체 소자
10: 기판 15: 핀 액티브 영역
20: 아이솔레이션 영역 30: 게이트 패턴 들
31: 인터페이스 절연 층 들 32: 게이트 절연 층 들
33: 게이트 배리어 층 들 34: 게이트 전극 들
40: 게이트 스페이서 41: 내부 게이트 스페이서
41a: 내부 게이트 스페이서 층
42: 외부 게이트 스페이서
42a: 외부 게이트 스페이서 층
50: 소스/드레인 영역
51: 스트레인드 소스/드레인 영역
51a: 하부 스트레인드 영역
51b: 중간 스트레인드 영역 51c: 상부 스트레인드 영역
55: 캡핑 소스/드레인 영역 61: 버퍼 층
62: 스토퍼 층 65: 하부 층간 절연 층
70: 희생 게이트 패턴 72: 희생 게이트 절연 층
74: 희생 게이트 전극 75: 희생 게이트 캡핑 층
80: 컨택 패턴 81: 실리사이드 층
83: 컨택 배리어 층 84: 컨택 플러그
91: 하부 캡핑 층 92: 상부 캡핑 층
95: 상부 층간 절연 층 G: 게이트 트렌치
H: 컨택 홀 M: 마스크 패턴
R: 리세스 영역 S: 스페이스
U: 언더컷
10: 기판 15: 핀 액티브 영역
20: 아이솔레이션 영역 30: 게이트 패턴 들
31: 인터페이스 절연 층 들 32: 게이트 절연 층 들
33: 게이트 배리어 층 들 34: 게이트 전극 들
40: 게이트 스페이서 41: 내부 게이트 스페이서
41a: 내부 게이트 스페이서 층
42: 외부 게이트 스페이서
42a: 외부 게이트 스페이서 층
50: 소스/드레인 영역
51: 스트레인드 소스/드레인 영역
51a: 하부 스트레인드 영역
51b: 중간 스트레인드 영역 51c: 상부 스트레인드 영역
55: 캡핑 소스/드레인 영역 61: 버퍼 층
62: 스토퍼 층 65: 하부 층간 절연 층
70: 희생 게이트 패턴 72: 희생 게이트 절연 층
74: 희생 게이트 전극 75: 희생 게이트 캡핑 층
80: 컨택 패턴 81: 실리사이드 층
83: 컨택 배리어 층 84: 컨택 플러그
91: 하부 캡핑 층 92: 상부 캡핑 층
95: 상부 층간 절연 층 G: 게이트 트렌치
H: 컨택 홀 M: 마스크 패턴
R: 리세스 영역 S: 스페이스
U: 언더컷
Claims (20)
- 기판 상으로부터 돌출한 핀 액티브 영역;
상기 핀 액티브 영역 상의 게이트 패턴들;
상기 게이트 패턴들 사이의 상기 핀 액티브 영역 내에 형성된 소스/드레인 영역; 및
상기 소스/드레인 영역 상의 컨택 패턴을 포함하고,
상기 소스/드레인 영역은 물결 모양의 상면을 갖는 하부 소스/드레인 영역을 갖는 반도체 소자. - 제1항에 있어서,
상기 기판은 단결정 실리콘 웨이퍼 또는 실리콘 게르마늄 층을 가진 실리콘 웨이퍼 중 하나인 반도체 소자. - 제1항에 있어서,
상기 게이트 패턴들은,
상기 핀 액티브 영역 상에 직접적으로 형성된 인터페이스 절연 층들;
상기 인터페이스 절연 층들 상의 게이트 절연 층들;
상기 게이트 절연 층들 상의 게이트 배리어 층들; 및
상기 게이트 배리어 층들 상의 게이트 전극들을 포함하는 반도체 소자. - 제3항에 있어서,
상기 인터페이스 절연 층은 상기 핀 액티브 영역의 표면을 컨포멀하게 덮는 시트(sheet) 모양을 갖는 반도체 소자. - 제4항에 있어서,
상기 인터페이스 절연 층은 상기 핀 액티브 영역의 상기 표면이 산화되어 형성된 산화된 실리콘을 포함하는 반도체 소자. - 제1항에 있어서,
상기 하부 소스/드레인 영역은 실리콘 카본 (SiC)을 포함하는 반도체 소자. - 제1항에 있어서,
상기 소스/드레인 영역은 상기 하부 소스/드레인 영역 상에 형성된 캡핑 소스/드레인 영역을 더 포함하는 반도체 소자. - 제7항에 있어서,
상기 캡핑 소스/드레인 영역은 에피택셜 성장한 실리콘 (Si)을 포함하는 반도체 소자. - 제7항에 있어서,
상기 캡핑 소스/드레인 영역은 실질적으로 평탄한 상면을 갖는 반도체 소자. - 제7항에 있어서,
상기 캡핑 소스/드레인 영역은 굴곡진 상면을 갖는 반도체 소자. - 제1항에 있어서,
상기 컨택 패턴은,
상기 소스/드레인 영역 상에 직접적으로 형성된 실리사이드 층;
상기 실리사이드 층 상의 컨택 배리어 층; 및
상기 컨택 배리어 층 상의 컨택 플러그를 포함하는 반도체 소자. - 제11항에 있어서,
상기 소스/드레인 영역은 리세스된 상면을 갖고, 및
상기 실리사이드 층은 상기 소스/드레인 영역의 상기 리세스된 상면 상에 보울 (bowl) 모양을 갖도록 형성되는 반도체 소자. - 제11항에 있어서,
상기 컨택 패턴의 상기 실리사이드 층은 상기 하부 소스/드레인 영역과 접촉하는 반도체 소자. - 핀 액티브 영역;
상기 핀 액티브 영역 상의 게이트 패턴들;
상기 게이트 패턴들 사이의 상기 핀 액티브 영역의 내부로부터 상기 핀 액티브 영역의 표면 상으로 돌출한 소스/드레인 영역; 및
상기 소스/드레인 영역 상의 컨택 패턴을 포함하고,
상기 소스/드레인 영역은 하부 소스/드레인 영역 및 캡핑 소스/드레인 영역을 포함하고, 및
상기 하부 소스/드레인 영역과 상기 캡핑 소스/드레인 영역의 경계면은 물결 모양을 갖는 반도체 소자. - 제14항에 있어서,
상기 경계면은 돌출한 중앙부, 상기 중앙부 주변의 리세스된 중간부, 및 상기 중간부 주변의 외곽부를 포함하고,
상기 외곽부는 상기 중앙부보다 낮고 및 상기 중간부보다 높은 레벨에 위치하는 반도체 소자. - 기판 상으로부터 돌출한 핀 액티브 영역;
상기 핀 액티브 영역 내에 형성되고 굴곡진 상면을 가지며 단결정 실리콘 카본(SiC)을 갖는 하부 소스/드레인 영역;
상기 하부 소스/드레인 영역 상에 직접적으로 형성되고 단결정 실리콘(Si)을 포함하는 캡핑 소스/드레인 영역; 및
상기 캡핑 소스/드레인 영역 상에 직접적으로 형성된 컨택 패턴을 포함하는 반도체 소자. - 제16항에 있어서,
상기 캡핑 소스/드레인 영역은 주변부들보다 높게 돌출한 중앙부를 포함하는 반도체 소자. - 기판 상에 X 방향으로 평행하게 연장하는 핀 액티브 영역들;
상기 핀 액티브 영역들과 수직으로 교차하도록 상기 X 방향과 수직하는 Y 방향으로 평행하게 연장하는 게이트 패턴들;
상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 내에 형성된 소스/드레인 영역들; 및
상기 소스/드레인 영역들 상의 컨택 패턴들을 포함하고,
상기 소스/드레인 영역들은,
상기 핀 액티브 영역들 내의 리세스들 내에 형성된 하부 소스/드레인 영역들; 및
상기 핀 액티브 영역들의 표면들로부터 돌출한 캡핑 소스/드레인 영역들을 포함하고,
상기 스트레인드 소스/드레인 영역들은 돌출한 중앙부들 및 상기 중앙부들 주변의 리세스된 중간부들을 갖는 반도체 소자. - 제18항에 있어서,
상기 게이트 패턴들은
상기 핀 액티브 영역 상에 직접적으로 형성되고 시트(sheet) 모양의 단면을 갖는 인터페이스 절연 층들;
상기 인터페이스 절연 층들 상에 형성되고 U자 모양의 단면을 갖는 게이트 절연 층들;
상기 게이트 절연 층들 상에 직접적으로 형성되고 U자 모양의 단면을 갖는 게이트 배리어 층들; 및
상기 게이트 배리어 층들 상의 게이트 전극들을 포함하는 반도체 소자. - 제18항에 있어서,
상기 중앙부들은 상기 핀 액티브 영역들의 표면들보다 높게 돌출한 반도체 소자.
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|---|---|---|---|
| KR1020150056098A KR102349421B1 (ko) | 2015-04-21 | 2015-04-21 | 실리콘 카본을 가진 소스/드레인 영역을 포함하는 반도체 소자 |
| US15/002,379 US9837500B2 (en) | 2015-04-21 | 2016-01-20 | Semiconductor devices including source/drain regions having silicon carbon |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150056098A KR102349421B1 (ko) | 2015-04-21 | 2015-04-21 | 실리콘 카본을 가진 소스/드레인 영역을 포함하는 반도체 소자 |
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| Publication Number | Publication Date |
|---|---|
| KR20160125209A true KR20160125209A (ko) | 2016-10-31 |
| KR102349421B1 KR102349421B1 (ko) | 2022-01-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150056098A KR102349421B1 (ko) | 2015-04-21 | 2015-04-21 | 실리콘 카본을 가진 소스/드레인 영역을 포함하는 반도체 소자 |
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|---|---|
| US (1) | US9837500B2 (ko) |
| KR (1) | KR102349421B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20210010801A (ko) * | 2019-07-18 | 2021-01-28 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스의 제조 방법 및 반도체 디바이스 |
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|---|---|---|---|---|
| CN108987476B (zh) * | 2017-06-01 | 2021-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US10784370B2 (en) * | 2018-07-25 | 2020-09-22 | International Business Machines Corporation | Vertical transistor with uniform fin thickness |
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