KR20210010801A - 반도체 디바이스의 제조 방법 및 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스는, 기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물, 상기 핀 구조물의 채널 영역 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극 층, 상기 핀 구조물의 소스/드레인 영역 위에 배치된 베이스 반도체 에피텍셜 층, 및 상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 포함한다. 상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖고, 소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 0보다 더 크고, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작다.

Description

반도체 디바이스의 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 제조 방법 및 반도체 디바이스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 이슈로부터의 난제로 인해 FinFET(fin field effect transistor) 및 GAA(gate-all­around) FET를 포함하는 멀티-게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계가 개발되었다. FinFET에서는, 게이트 전극 층이 채널 영역의 3개의 측면 표면에 인접하며 게이트 유전체 층이 그 사이에 개재된다. 게이트 구조물이 3개의 표면 상에서 핀을 둘러싸기(감싸기) 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통한 전류를 제어하는 3개의 게이트를 갖는다. FinFET의 전류 구동 용량은 일반적으로 채널 영역에서의 핀의 수, 핀 폭 및 핀 높이에 의해 결정된다.
반도체 디바이스는, 기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물, 상기 핀 구조물의 채널 영역 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극 층, 상기 핀 구조물의 소스/드레인 영역 위에 배치된 베이스 반도체 에피텍셜 층, 및 상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 포함한다. 상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖고, 소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 0보다 더 크고, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a 및 도 1b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 2a 및 도 2b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 3a 및 도 3b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 4a 및 도 4b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 5a 및 도 5b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 6a 및 도 6b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 7a, 도 7b 및 도 7c는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 8a, 도 8b, 도 8c, 도 8d 및 도 8e는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 9a, 도 9b, 도 9c 및 도 9d는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 10a, 도 10b, 도 10c 및 도 10d는 본 개시의 또다른 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 11a, 도 11b 및 도 11c는 본 개시의 또다른 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 12a, 도 12b 및 도 12c는 본 개시의 또다른 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다.
도 13은 본 개시의 또다른 실시예에 따른 FinFET을 갖는 반도체 디바이스를 도시한다.
도 14는 본 개시의 또다른 실시예에 따른 FinFET을 갖는 반도체 디바이스를 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 실시예 또는 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 디바이스의 프로세스 조건 및/또는 원하는 특성에 따라 달라질 수 있다. 또한, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 임의로 상이한 스케일로 도시되어질 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 “~로 제조되는”은 “포함하는” 또는 “구성되는”을 의미할 수 있다. 또한, 다음의 제조 프로세스에서, 기재된 동작들 내에/사이에 하나 이상의 추가의 동작이 있을 수 있고, 동작 순서는 변경될 수 있다. 본 개시에서, 문구 “A, B 및 C 중의 하나”는, 달리 기재되지 않는 한, "A, B 및/또는 C”(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, A로부터의 하나의 요소, B로부터의 하나의 요소, 및 C로부터의 하나의 요소를 의미하는 것은 아니다. 하나의 실시예의 재료, 프로세스, 치수 및/또는 구성은 달리 기재되지 않는 한, 다른 실시예에 채용될 수 있고, 이의 세부 내용은 생략될 수 있다.
본 개시에서, FinFET의 소스/드레인 구조물은 베이스 에피텍셜 층 및 베이스 에피텍셜 층에 적합한 응력을 유도하는 캡 에피텍셜 층을 포함한다. p-타입 FET에 대하여, 캡 에피텍셜 층의 격자 상수는, 베이스 에피텍셜 층에 압축 응력(compressive stress)을 유도하기 위해 베이스 에피텍셜 층의 격자 상수보다 더 작다. n-타입 FET에 대하여, 캡 에피텍셜 층의 격자 상수는, 베이스 에피텍셜 층에 인장 응력(tensile stress)을 유도하기 위해 베이스 에피텍셜 층의 격자 상수보다 더 크다. 또한, 캡 에피텍셜 층은 베이스 에피텍셜 층보다 더 매끄러운(smooth) 표면을 가지며, 따라서 본 개시의 소스/드레인 구조물은 금속 콘택과의 계면 특성(예컨대, 콘택 저항)을 개선할 수 있다.
도 1a 내지 도 9b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스들을 도시한다. 방법의 추가 실시예에 대하여, 도 1a 내지 도 9b에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 없어질 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다. 도 1a 내지 도 9b에서, "a" 도면(도 1a, 도 2a, ...)은 평면도(위로부터 본 도면)를 도시하고, "b" 도면(도 1b, 도 2b, ...)은 단면도를 도시한다.
도 1a 및 도 1b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 1b는 도 1a의 라인 Y1-Y1에 대응하는 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 핀 구조물(20)이 기판(100) 위에 형성된다. 하나의 실시예에서, 기판(100)은 적어도 자신의 표면 부분 상에 단결정질 반도체 층을 포함한다. 기판(100)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP(이에 한정되는 것은 아님)와 같은 단결정질 반도체 재료를 포함할 수 있다. 이 실시예에서, 기판(100)은 Si로 제조된다.
일부 실시예에서, 핀 구조물(20)은, 기판(100)의 돌출 부분인 핀 하부(100A), 핀 하부(100A) 상에 형성된 버퍼 반도체 층(101), 버퍼 반도체 층(101) 상에 형성된 채널 반도체 층(102), 및 채널 반도체 층(102) 상에 형성된 하드 마스크 층(103)을 포함한다.
버퍼 반도체 층(101)은 일부 실시예에서 상이한 조성을 갖는 하나 이상의 반도체 층을 포함하며, 기판(100)의 격자 상수로부터 채널 반도체 층(102)의 격자 상수로 격자 상수를 점차적으로 또는 단계별로 변경하도록 작용할 수 있다. 버퍼 반도체 층(101)은 Si, Ge, GeSn, SiGe, SiGeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP(이에 한정되는 것은 아님)와 같은 에피텍셜 성장된 단결정질 반도체 재료로부터 형성될 수 있다. 특정 실시예에서, 버퍼 층(101)은 Si1-xGex을 포함하며, 여기에서 0 < x < 1.0이다. 다른 실시예에서, 버퍼 층(101)은 Si1-xGex을 포함하며, 여기에서 0.2 < x < 0.5이다.
채널 반도체 층(102)은 일부 실시예에서 하나 이상의 반도체 층을 포함하고, Si, Ge, GeSn, SiGe, SiGeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP(이에 한정되는 것은 아님)와 같은 에피텍셜 성장된 단결정질 반도체 재료로부터 형성될 수 있다. 특정 실시예에서, 채널 층(102)은 Si1-yGey을 포함하며, 여기에서 0 < y ≤ 1.0이다. 다른 실시예에서, 채널 반도체 층(102)은 Si1-yGey을 포함하며, 여기에서 0.3 < y ≤ 1.0이다. 일부 실시예에서, x < y이다. 기판, 버퍼 반도체 층 및 채널 반도체 층이 Si 및 Ge 및/또는 Sn을 포함할 때, 상부 층에서의 Ge 및/또는 Sn의 양은 하부 층에서의 Ge 및/또는 Sn의 양보다 더 크다. 기판(100)은 불순물(예컨대, p 타입 또는 n 타입 전도성)로 적합하게 도핑된 다양한 영역을 포함할 수 있다.
일부 실시예에서, 버퍼 반도체 층(101)의 두께는 약 10 nm 내지 약 200 nm 범위 내에 있고, 다른 실시예에서 약 20 nm 내지 약 100 nm 범위 내에 있다. 일부 실시예에서, 채널 반도체 층(102)의 두께는 약 20 nm 내지 약 200 nm 범위 내에 있고, 다른 실시예에서 약 50 nm 내지 약 100 nm 범위 내에 있다.
하드 마스크 층(103)은 핀 구조물(20)을 패터닝하는데 사용되고, 하나 이상의 유전체 재료 층을 포함한다.
핀 구조물(20)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 구조물은 더블 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 지향성 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 더미 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자가 정렬 프로세스를 사용하여 패터닝된 더미 층에 나란히 형성된다. 그 다음, 더미 층이 제거되고, 그 다음 남은 스페이서가 핀을 패터닝하는 데에 사용될 수 있다.
다른 실시예에서, 핀 구조물은 에칭 마스크로서 하드 마스크 층(패턴)(103)을 사용함으로써 패터닝될 수 있다. 일부 실시예에서, 하드 마스크 층(103)은 제1 마스크 층 및 제1 마스크 층 상에 배치된 제2 마스크 층을 포함한다. 제1 마스크 층은 열 산화에 의해 형성될 수 있는, 실리콘 산화물로 제조된 패드 산화물 층이다. 제2 마스크 층은 실리콘 질화물(SiN)로 제조되며, 이는 저압 화학적 기상 증착(LPCVD; low pressure chemical vapor deposition) 및 플라즈마 강화 CVD(PECVD; plasma enhanced CVD)를 포함하는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 또는 다른 적합한 프로세스에 의해 형성된다. 퇴적된 하드 마스크 층은 포토리소그래피 및 에칭을 포함한 패터닝 동작을 사용함으로써 하드 마스크 패턴으로 패터닝된다. 그 다음, 채널 반도체 층(102), 버퍼 반도체 층(101) 및 기판(100)은 하드 마스크 패턴을 사용함으로써 X 방향으로 연장하는 핀 구조물(20)로 패터닝된다. 도 1a 및 도 1b에서, 4개의 핀 구조물(20)이 Y 방향으로 배열되어 있다. 하지만 핀 구조물의 수는 4개에 한정되지 않고, 1개 또는 2개, 또는 3개만큼 적거나 또는 더 많을 수 있다. 일부 실시예에서, 핀 구조물의 수는 최대 20개이다. 일부 실시예에서, 패터닝 동작에서 패턴 충실도(pattern fidelity)를 개선하기 위해 하나 이상의 더미 핀 구조물이 핀 구조물의 양측에 형성된다.
Y 방향을 따른 핀 구조물(20)의 상부 부분의 폭은 일부 실시예에서 약 5 nm 내지 약 40 nm 범위 내에 있고, 다른 실시예에서 약 10 nm 내지 약 20 nm 범위 내에 있다.
또한, 도 1a 및 도 1b에 도시된 바와 같이, 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)과 같은 제1 아이솔레이션 절연 층(104)이 형성된다. 핀 구조물(20)이 형성된 후에, 핀 구조물(20)이 제1 절연 재료 층에 완전히 매립되도록, 절연 재료의 하나 이상의 층을 포함하는 제1 절연 재료 층이 기판(100) 위에 형성된다. 제1 절연 재료 층에 대한 절연 재료는 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD 또는 유동가능(flowable) CVD, 또는 임의의 다른 적합한 성막 방법에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiCN, 불소 도핑된 실리케이트 유리(FSG; fluorine-doped silicate glass), 또는 로우 k(low-K) 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 절연 재료 층은 실리콘 산화물로 제조된다. 제1 절연 재료 층의 형성 후에 어닐 동작이 수행될 수 있다. 그 다음, 하드 마스크 층(103)이 노출되도록, 화학 기계적 연마(CMP; chemical mechanical polishing) 방법 및/또는 에칭백(etch-back) 방법과 같은 평탄화 동작이 수행된다.
그 다음, 도 1b에 도시된 바와 같이, 제1 아이솔레이션 절연 층(104)을 형성하도록, 에칭에 의해, 제1 절연 재료 층이 리세싱되며, 그리하여 핀 구조물(20)의 상부 부분, 예를 들어 버퍼 반도체 층(101) 및 채널 반도체 층(102)이 노출된다. 일부 실시예에서, 버퍼 반도체 층(101)의 일부 또는 전부가 아이솔레이션 절연 층(104)에 매립된다. 일부 실시예에서, 채널 반도체 층(102)의 하부 부분이 아이솔레이션 절연 층(104)에 매립된다. 일부 실시예에서, 핀 하부 구조물(100A)의 상부 부분은 아이솔레이션 절연 층(104)으로부터 돌출한다.
일부 실시예에서, 제1 절연 재료 층을 형성하기 전에 하나 이상의 핀 라이너 층(도시되지 않음)이 핀 구조물 위에 형성된다. 핀 라이너 층은 SiN 또는 실리콘 질화물 기반의 재료(예컨대, SiON 또는 SiCN)로 제조될 수 있다.
도 2a 및 도 2b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 2b는 도 2a의 라인 X1-X1에 대응하는 단면도이다.
제1 아이솔레이션 절연 층(104)이 형성된 후에, 도 2a 및 도 2b에 도시된 바와 같이, 더미 게이트 구조물(105)이 형성된다. 더미 게이트 구조물(105)은 더미 게이트 유전체 층 및 더미 게이트 전극 층을 포함한다. 더미 게이트 유전체 층은 실리콘 산화물 기반의 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 하나의 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 더미 게이트 유전체 층의 두께는 일부 실시예에서 약 1 nm 내지 약 5 nm 범위 내에 있다. 다른 실시예에서, 더미 게이트 유전체 층이 형성되지 않으며, 이러한 경우에 하드 마스크 층(103)이 더미 게이트 유전체 층으로서 기능할 수 있다.
더미 게이트 구조물(105)은, 사용된다면, 노출된 핀 구조물(20) 및 제1 아이솔레이션 절연 층(104)의 상부 표면 위에, 더미 게이트 유전체 층을 먼저 블랭킷(blanket) 퇴적함으로써 형성된다. 그 다음, 핀 구조물이 더미 게이트 전극 층에 완전히 매립되도록, 더미 게이트 전극 층이 더미 게이트 유전체 층 상에 블랭킷 퇴적된다. 더미 게이트 전극 층은 다결정질 실리콘(폴리실리콘) 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 더미 게이트 전극 층은 폴리실리콘으로 제조된다. 더미 게이트 전극 층의 두께는 일부 실시예에서 약 100 nm 내지 약 200 nm 범위내에 있다. 일부 실시예에서, 더미 게이트 전극 층은 평탄화 동작을 받는다. 더미 게이트 유전체 층 및 더미 게이트 전극 층은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적합한 프로세스를 사용하여 퇴적된다. 그 후에, 마스크 층이 더미 게이트 전극 층 위에 형성된다. 마스크 층은 레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
다음으로, 도 2a 및 도 2b에 도시된 바와 같이, 마스크 층에 대해 패터닝 동작이 수행되고, 더미 게이트 전극 층이 더미 게이트 구조물(105)로 패터닝된다. 더미 게이트 구조물을 패터닝함으로써, 도 2b에 도시된 바와 같이, 소스/드레인 영역이 될 핀 구조물(20)의 상부 부분은 더미 게이트 구조물(105)의 대향 측 상에서 부분적으로 노출된다. 본 개시에서, 소스 및 드레인은 상호교환 가능하게 사용되고 이의 구조물은 실질적으로 동일하다. 도 2a 및 도 2b에서, 2개의 더미 게이트 구조물(105)이 4개의 핀 구조물(20) 상에 형성된다. 그러나, 레이아웃은 도 2a 및 도 2b에 한정되지 않고, 더미 게이트 구조물의 수는 동일한 핀 구조물(들)에 대하여 하나이거나 또는 둘보다 더 많을 수 있다.
X 방향에서의 더미 게이트 구조물(105)의 폭은 일부 실시예에서 약 5 nm 내지 약 30 nm 범위 내에 있고, 다른 실시예에서 약 7 nm 내지 약 15 nm 범위 내에 있다.
도 3a 및 도 3b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 3b는 도 3a의 라인 X1-X1에 대응하는 단면도이다.
또한, 핀 구조물(20) 및 더미 게이트 구조물(105)이 제2 절연 재료 층에 완전히 매립되도록, 절연 재료의 하나 이상의 층을 포함하는 제2 아이솔레이션 절연 층(106)이 제1 아이솔레이션 절연 층(104) 위에 형성된다. 제2 아이솔레이션 절연 층(106)은 핀 구조물(20)의 단부 면을 덮으며, 소스/드레인 에피텍셜 층이 형성되는 소스/드레인 공간을 정의한다. 제2 아이솔레이션 절연 층(106)에 대한 절연 재료는 제1 아이솔레이션 절연 층(104)의 절연 재료와는 상이하고, LPCVD, 플라즈마-CVD, 원자층 증착(ALD) 또는 유동가능 CVD, 또는 임의의 다른 적합한 성막 방법에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiOC, SiCN, 불소 도핑된 실리케이트 유리(FSG), 또는 로우 k(low-K) 유전체 재료를 포함한다. 일부 실시예에서, 제2 아이솔레이션 절연 층(106)은 SiOC 또는 SiOCN을 포함한다. 제2 아이솔레이션 절연 층의 형성 후에 어닐 동작이 수행될 수 있다. 그 다음, 도 3a 및 도 3b에 도시된 바와 같이, 더미 게이트 구조물(105)의 상부 표면이 제2 아이솔레이션 절연 층(106)으로부터 노출되도록, 화학 기계적 연마(CMP) 방법 및/또는 에칭백 방법과 같은 평탄화 동작이 수행된다.
도 4a 및 도 4b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 4b는 도 4a의 라인 X1-X1에 대응하는 단면도이다.
그 다음, 도 4a 및 도 4b에 도시된 바와 같이, 하드 마스크 층(103)을 노출시키도록, 에칭에 의해, 제2 아이솔레이션 절연 층(106)이 리세싱된다. 일부 실시예에서, 제2 아이솔레이션 절연 층(106)의 상부 표면은 하드 마스크 층(103)의 상부 표면과 동일 레벨에 있다. 다른 실시예에서, 제2 아이솔레이션 절연 층(106)의 상부 표면은 하드 마스크 층(103)의 상부 표면보다 아래에 그리고 채널 반도체 층(102)의 상부 표면보다 위에 있다. 다른 실시예에서, 제2 아이솔레이션 절연 층(106)은 채널 반도체 층(102)의 측면을 완전히 노출시키도록 더 리세싱된다. 특정 실시예에서, 제2 아이솔레이션 절연 층(106)은 버퍼 반도체 층(101)의 측면의 일부를 노출시키도록 더 리세싱된다.
도 5a 및 도 5b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 5b는 도 5a의 라인 X1-X1에 대응하는 단면도이다.
제2 아이솔레이션 절연 층(106)이 리세싱된 후에, 도 5a 및 도 5b에 도시된 바와 같이, 하드 마스크 층(103)은 더미 게이트 구조물(105)을 에칭 마스크로서 사용하여 에칭함으로써 패터닝되며, 그에 의해 채널 반도체 층(102)이 노출된다. 제2 아이솔레이션 절연 층(106)의 일부도 또한 에칭된다. 일부 실시예에서, 제2 아이솔레이션 절연 층(106)은 채널 반도체 층(102)의 상부 표면과 동일하거나 또는 이보다 더 아래 높이로 에칭된다.
도 6a 및 도 6b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 6b는 도 6a의 라인 X1-X1에 대응하는 단면도이다.
하드 마스크 층(103)이 패터닝된 후에, 측벽 스페이서(107)를 위한 절연 재료의 블랭킷 층이 CVD 또는 다른 적합한 방법을 사용함으로써 컨포멀하게(conformally) 형성된다. 블랭킷 층은, 더미 게이트 구조물의 측벽과 같은 수직 표면, 수평 표면 및 상부 상에 실질적으로 동일한 두께를 갖게 형성되도록, 컨포멀 방식으로 퇴적된다. 일부 실시예에서, 블랭킷 층은 약 2 nm 내지 약 20 nm 범위 내의 두께로 퇴적된다. 일부 실시예에서, 블랭킷 층의 절연 재료는 제2 아이솔레이션 절연 층(106)의 재료와는 상이하고, 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 또는 SiCN 및 임의의 다른 적합한 유전체 재료의 하나 이상으로 제조된다. 다공성 재료 또는 유기 재료가 측벽 스페이서(107)에 사용될 수 있다. 일부 실시예에서, 유전체 재료의 둘 이상의 층(예컨대, 3 또는 4 층)이 형성된다. 일부 실시예에서, 블랭킷 층(측벽 스페이서(107))은 비다공성 또는 다공성 SiOC로 제조된다. 도 6a 및 도 6b에 도시된 바와 같이, 측벽 스페이서(107)는 이방성 에칭에 의해 하드 마스크 층(103) 및 더미 게이트 구조물(107)의 대향 측벽 상에 형성된다.
도 7a 내지 도 7c는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 7b는 도 7a의 라인 X1-X1에 대응하는 단면도이고, 도 7c는 도 7a의 라인 Y1-Y1에 대응하는 단면도이다.
측벽 스페이서(107)가 형성된 후에, 더미 게이트 구조물(105) 및 측벽 스페이서(107)에 의해 커버되지 않은, 핀 구조물의 소스/드레인 영역은 핀 하부 구조물(100A)까지 아래로 리세싱되어, 제2 아이솔레이션 절연 층(106), 채널 반도체 층(102), 버퍼 반도체 층(101) 및 핀 하부 구조물(100A)로 경계지어지는 트렌치(90)를 형성한다. 일부 실시예에서, 버퍼 반도체 층(101)의 소스/드레인 영역의 일부가 남으며, 핀 하부 구조물(100A)은 노출되지 않는다. 특정 실시예에서, 채널 반도체 층(102)만 에칭되고, 버퍼 반도체 층(101)은 에칭되지 않는다.
도 8a 내지 도 8e는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 8b는 도 8a의 라인 X1-X1에 대응하는 단면도이고, 도 8c는 도 8a의 라인 Y1-Y1에 대응하는 단면도이고, 도 8d 및 도 8e 도 8b의 영역(SD)의 확대도이다.
이어서, 베이스 소스/드레인 에피텍셜 층(108)이 트렌치에 형성된다. 베이스 소스/드레인 에피텍셜 층(108)은 하나 이상의 에피텍셜 형성된 반도체 층을 포함한다. 일부 실시예에서, 베이스 반도체 에피텍셜 층(108)은 버퍼 반도체 층(101) 및 채널 반도체 층(102)과 접촉한다. 일부 실시예에서, 제2 아이솔레이션 절연 층(106)은 베이스 반도체 에피텍셜 층(108)과 접촉한다. 일부 실시예에서, 제1 아이솔레이션 절연 층(104)은 베이스 반도체 에피텍셜 층(108)과 접촉하지 않는다.
n-타입 FET에 대하여, Si, SiP, SiC 및 SiCP 중의 하나 이상이 베이스 소스/드레인 에피텍셜 층(108)으로서 사용된다. 둘 이상의 SiP 층이 사용될 때, P의 농도는 서로 상이하다. 일부 실시예에서, P의 농도는 먼저 형성된 층보다 나중에 형성된 층에서 더 높다.
p-타입 FET에 대하여, SiGe, Ge, Sn, GeSn 및 SiGeSn 중의 하나 이상이 베이스 소스/드레인 에피텍셜 층(108)으로서 사용된다. 일부 실시예에서, 붕소(B)가 베이스 소스/드레인 에피텍셜 층(108)에 도핑된다. 둘 이상의 SiGe 층이 사용될 때, Ge의 농도는 서로 상이하다. 일부 실시예에서, Ge의 농도는 먼저 형성된 층보다 나중에 형성된 층에서 더 높다.
도 8b 및 도 8c에 도시된 바와 같이, 베이스 소스/드레인 에피텍셜 층(108)의 상부 표면은 거칠거나 평평하지 않다. 일부 실시예에서, 중심 영역에서 X 방향(소스-드레인(source-to-drain) 방향)을 따라 측정된 표면 거칠기(Ra)는 약 2 nm 내지 약 10 nm 범위 내에 있다. 도 8e는 버퍼 반도체 층(101)의 하부가 에칭된 트렌치 내에 남은 경우를 도시한다. 일부 실시예에서, 베이스 소스/드레인 에피텍셜 층(108)의 평균 높이는 채널 반도체 층(102)의 상부 표면의 높이보다 위에 위치된다. 다른 실시예에서, 베이스 소스/드레인 에피텍셜 층(108)의 평균 높이는 채널 반도체 층(102)의 상부 표면의 높이와 동일하거나 더 아래에 위치된다.
베이스 소스/드레인 에피텍셜 층(108)은 CVD, ALD, 분자 빔 에피텍셜(MBE; molecular beam epitaxy) 또는 다른 적합한 방법을 사용하여 에피텍셜 성장 방법에 의해 트렌치(90)에 선택적으로 형성된다. 도 8b 및 도 8c에 도시된 바와 같이, 베이스 소스/드레인 에피텍셜 층(108)은 트렌치(90)에 국한된다(confine).
도 9a, 도 9b 및 도 9c는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 9b는 도 9a의 라인 X1-X1에 대응하는 단면도이고, 도 9c 및 도 9d는 도 9b의 영역(SD)의 확대도이다. 도 9c는 X 방향을 따른 단면도이고, 도 9d는 Y 방향을 따른 단면도이다.
베이스 소스/드레인 에피텍셜 층(108)이 형성된 후에, 도 9a 내지 도 9d에 도시된 바와 같이, 캡 소스/드레인 에피텍셜 층(109)이 베이스 소스/드레인 에피텍셜 층(108) 상에 형성된다.
n-타입 FET에 대하여, 캡 소스/드레인 에피텍셜 층(109)의 격자 상수는, 베이스 소스/드레인 에피텍셜 층(108)에 인장 응력을 유도하기 위해 베이스 소스/드레인 에피텍셜 층(108)의 격자 상수보다 더 크다. 일부 실시예에서, 베이스 소스/드레인 에피텍셜 층(108)이 SiP, SiC 및/또는 SiCP일 때, 캡 소스/드레인 에피텍셜 층(109)은 Si, SiGe, Ge, Sn 및 GeSn 중의 하나 이상을 포함한다. 특정 실시예에서, SiGe는 n- 타입 FET에 대하여 캡 소스/드레인 에피텍셜 층(109)으로서 사용된다.
p-타입 FET에 대하여, 캡 소스/드레인 에피텍셜 층(109)의 격자 상수는, 베이스 소스/드레인 에피텍셜 층(108)에 압축 응력을 유도하기 위해 베이스 소스/드레인 에피텍셜 층(108)의 격자 상수보다 더 작다. 일부 실시예에서, 베이스 소스/드레인 에피텍셜 층(108)이 SiGe일 때, 캡 소스/드레인 에피텍셜 층(109)은 Si, SiC, 및 베이스 소스/드레인 에피텍셜 층(108)보다 더 낮은 Ge 함량을 갖는 SiGe 중의 하나 이상을 포함한다. 일부 실시예에서, 베이스 소스/드레인 에피텍셜 층(108)이 Ge일 때, 캡 소스/드레인 에피텍셜 층(109)은 Si 및 SiGe 중의 하나 이상을 포함한다. 일부 실시예에서, 베이스 소스/드레인 에피텍셜 층(108)이 GeSn일 때, 캡 소스/드레인 에피텍셜 층(109)은 Si, SiGe, Ge 및 베이스 소스/드레인 에피텍셜 층(108)보다 더 낮은 Sn 함량을 갖는 GeSn 중의 하나 이상을 포함한다.
또한, 캡 소스/드레인 에피텍셜 층(109)은 베이스 소스/드레인 에피텍셜 층(108)보다 더 매끄러운 표면을 갖는다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)은 약 600 ℃ 내지 약 800 ℃ 범위 내의 온도에서 형성된다. 이 온도 범위 내에서, 나머지 구조물에 영향을 미치지 않고, 캡 소스/드레인 에피텍셜 층의 표면을 더 매끄럽게 하도록, 흡자원자(adatom) 확산(성장 표면 상의 원자)의 측방향 성장이 향상된다. 특히, 가스 압력이 높을 때, 흡착원자의 표면 확산이 금지되고, 흡착원자는 베이스 소스/드레인 에피텍셜 층(108)의 오목한 부분에 응집되며, 이는 캡 소스/드레인 에피텍셜 층의 표면을 더 매끄럽게(평평하게) 한다. 온도가 600 ℃보다 더 낮을 때에는, 측방향 확산이 충분하지 않고, 온도가 800 ℃보다 더 높을 때에는, 핀 구조물이 손상될 수 있다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)의 중심 영역에서 X 방향(소스-드레인 방향)을 따라 측정된 표면 거칠기(Ra)는 0보다 더 크고(즉, 평평하지 않음), 캡 소스/드레인 에피텍셜 층이 형성되기 전에 베이스 소스/드레인 에피텍셜 층의 표면 거칠기보다 더 작다. 일부 실시예에서 캡 소스/드레인 에피텍셜 층(109)의 표면 거칠기(Ra)는 약 0.2 nm 내지 약 5 nm 범위 내에 있다. 다른 실시예에서 캡 소스/드레인 에피텍셜 층(109)의 표면 거칠기(Ra)는 약 0.5 nm 내지 약 2 nm 범위 내에 있다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)의 표면 거칠기(Ra)는, 캡 소스/드레인 에피텍셜 층이 형성되기 전에 베이스 소스/드레인 에피텍셜 층(108)의 표면 거칠기의 약 1/20 내지 약 1/5 이다.
일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)의 두께는 약 5 nm 내지 약 25 nm 범위 내에 있고, 다른 실시예에서 약 10 nm 내지 약 20 nm 범위 내에 있다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)의 두께는 베이스 소스/드레인 에피텍셜 층(108)의 두께의 약 1/10 내지 1/5이다. 캡 및 베이스 소스/드레인 에피텍셜 층의 두께는 핀 하부 구조물(100A)의 상부 표면으로부터 측정되는 평균 두께이다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)은 채널 반도체 층(102)과 접촉하며, 다른 실시예에서 캡 소스/드레인 에피텍셜 층(109)은 채널 반도체 층(102)과 접촉하지 않는다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)은 측벽 스페이서(107)와 접촉한다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)은 제2 아이솔레이션 절연 층(104)과 접촉하며, 다른 실시예에서, 캡 소스/드레인 에피텍셜 층(109)은 제2 아이솔레이션 절연 층(104)과 접촉하지 않는다. 일부 실시예에서, 캡 소스/드레인 에피텍셀 층(109)의 최하부(bottommost) 부분은 측벽 스페이서(107)의 하부 또는 채널 반도체 층(102)의 상부보다 더 낮고, 다른 실시예에서 캡 소스/드레인 에피텍셜 층(109)의 최하부 부분은 측벽 스페이서(107)의 하부 또는 채널 반도체 층(102)의 상부보다 더 높다. 일부 실시예에서, 캡 소스/드레인 에피텍셀 층(109)의 최상부(topmost) 부분은 측벽 스페이서(107)의 하부 또는 채널 반도체 층(102)의 상부보다 더 낮고, 다른 실시예에서 캡 소스/드레인 에피텍셜 층(109)의 최상부 부분은 측벽 스페이서(107)의 하부 또는 채널 반도체 층(102)의 상부보다 더 높다.
도 10a 및 도 10b는 본 개시의 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 단계들 중의 하나를 도시한다. 도 10b는 도 10a의 라인 X1-X1에 대응하는 단면도이다. 도 10c 및 도 10d는 도 10b의 영역(SD)의 확대도이다. 캡 소스/드레인 에피텍셜 층(109)이 형성된 후에, 층간 유전체(ILD; interlayer dielectric) 층(190)이 제2 아이솔레이션 절연 층 및 소스/드레인 구조물 위에 형성된다. ILD 층(190)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 ILD 층(190)에 사용될 수 있다. ILD 층(190)이 형성된 후에, 더미 게이트 전극 층(105)의 상부 부분이 노출되도록, CMP와 같은 평탄화 동작이 수행된다.
다음으로, 더미 게이트 전극 층(105) 및 그 아래의 하드 마스크 층(103)(더미 게이트 유전체 층으로도 기능함)이 제거되며, 그에 의해 게이트 공간을 형성하고, 여기에서 채널 반도체 층(102) 및 버퍼 반도체 층(101)의 측면이 노출된다. 측벽 스페이서(107)는 제거되지 않는다. ILD 층(190)은 더미 게이트 구조물의 제거 동안 소스/드레인 구조물을 보호한다. 더미 게이트 구조물은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극 층이 폴리실리콘이고 ILD 층(190)이 실리콘 산화물일 때, 더미 게이트 전극 층을 선택적으로 제거하도록 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 하드 마스 n크 층 및/또는 더미 게이트 유전체 층은 그 후에 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
게이트 공간이 형성된 후에, 노출된 핀 구조물(채널 및 버퍼 반도체 층) 위에 게이트 유전체 층(202)이 형성된다. 일부 실시예에서, 게이트 유전체 층(202)은 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이 k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이 k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(202)은 채널 층과 유전체 재료 사이에 형성된 계면 층을 포함한다.
게이트 유전체 층(202)은 CVD, ALD, 또는 임의의 적합한 방법에 의해 형성될 수 있다. 하나의 실시예에서, 게이트 유전체 층(202)은 각각의 채널 층 주변에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위하여 ALD와 같은 매우 컨포멀한 퇴적 프로세스를 사용하여 형성된다. 하나의 실시예에서 게이트 유전체 층(202)의 두께는 약 1 nm 내지 약 6 nm 범위 내에 있다.
그 후에, 게이트 전극 층(204)이 게이트 유전체 층(202) 상에 형성된다. 게이트 전극 층(204)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다.
게이트 전극 층(204)은 CVD, ALD, 전해도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 유전체 층 및 전극 층은 또한 ILD 층(190)의 상부 표면 위에도 퇴적된다. 도 10b에 도시된 바와 같이, ILD 층(190) 위에 형성된 게이트 유전체 층 및 게이트 전극 층은 그 다음, ILD 층(190)의 상부 표면이 드러날 때까지, 예를 들어 CMP를 사용함으로써 평탄화된다.
본 개시의 특정 실시예에서, 하나 이상의 일함수 조정 층(도시되지 않음)이 게이트 유전체 층(202)과 게이트 전극 층(204) 사이에 개재된다. 일함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단층, 또는 이들 재료 중의 둘 이상의 다층과 같은 전도성 재료로 제조된다. n채널 FET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일함수 조정 층으로서 사용되고, p채널 FET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상의 일함수 조정 층으로서 사용된다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 일함수 조정 층은 상이한 금속 층을 사용할 수 있는, n 채널 FET 및 p 채널 FET에 대하여 개별적으로 형성될 수 있다.
금속 게이트 구조물이 형성된 후에, ILD 층(190)은, 소스/드레인 영역이 노출되는 콘택 개구를 형성하도록, 리소그래피 및 에칭 동작을 사용함으로써 부분적으로 에칭된다(패터닝된다). 그 다음, 콘택 개구에, 전도성 재료가 형성된다. 전도성 개구는 콘택 개구 내에 그리고 위에 형성되고, 그 다음 CMP 동작과 같은 평탄화 동작이 콘택(210)을 형성하도록 수행된다. 전도성 재료는 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN, 또는 임의의 다른 적합한 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 도 10d에 도시된 바와 같이, 전도성 재료를 형성하기 전에 실리사이드 층(205)이 캡 소스/드레인 에피텍셜 층(108) 위에 형성된다. 실리사이드 층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중의 하나 이상을 포함한다.
FinFET은 상호접속 금속 층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하도록 부가의 CMOS 프로세스를 겪는다는 것을 이해하여야 한다.
도 11a 내지 도 12c는 본 개시의 또다른 실시예에 따라 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차적 프로세스들을 도시한다. 방법의 추가 실시예에 대하여, 도 11a 내지 도 12c에 의해 도시된 프로세스 전에, 프로세스 동안, 그리고 프로세스 후에 추가의 동작이 제공될 수 있고, 아래에 기재된 동작 중의 일부가 교체되거나 없어질 수 있다는 것을 이해하여야 할 것이다. 동작/프로세스의 순서는 서로 바뀔 수 있다.
도 7a 및 도 7b에 관련하여 설명된 바와 같이, 채널 반도체 층(102) 및 버퍼 반도체 층(101)의 소스/드레인 영역을 에칭함으로써 트렌치(90)가 형성된다. 그 다음, 도 11a(평면도), 도 11b(도 11a의 Y1-Y1에 대응하는 단면도), 및 도 11c(도 11a의 X2-X2에 대응하는 단면도)에 도시된 바와 같이, 베이스 소스/드레인 에피텍셜 층(108')이 형성된다. 이들 실시예에서, 인접한 베이스 에피텍셜 층은 다이아몬드형 형상을 가지며, 병합된(merged) 베이스 에피텍셜 층(108')을 형성하도록 합쳐진다. 일부 실시예에서, 병합된 에피텍셜 층(108')과 아이솔레이션 절연 층(104) 사이에 갭(112)이 형성된다. 베이스 에피텍셜 층(108')의 재료, 구성 및/또는 구조물은 베이스 에피텍셜 층(108)의 것들과 동일하다.
도 11b 및 도 11c에 도시된 바와 같이, 베이스 소스/드레인 에피텍셜 층(108')의 상부 표면은 거칠거나 평평하지 않다. 일부 실시예에서, 핀 하부 구조물(100A) 위의 중심 영역에서 X 방향(소스-드레인 방향)을 따라 측정된 표면 거칠기(Ra)는 약 2 nm 내지 약 10 nm 범위 내에 있다.
그 후에, 도 9a 내지 도 9d와 유사하게, 도 12a 내지 도 12c에 도시된 바와 같이, 병합된 베이스 에피텍셜 층(108') 위에 캡 소스/드레인 에피텍셜 층(109')이 형성된다. 도 12a는 평면도이고, 도 12b는 도 12a의 Y1-Y1에 대응하는 단면도이고, 도 12c는 도 12a의 X2-X2에 대응하는 단면도이다. 캡 소스/드레인 에피텍셜 층(109')의 재료, 구성 및/또는 구조물은 캡 소스/드레인 에피텍셜 층(109)의 것들과 동일하다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109')은 갭(112)에 형성되지 않는다.
핀 하부 구조물(100A)(도 12a 및 도 12c 참조) 위의 캡 소스/드레인 에피텍셜 층(109')의 중심 영역에서 X 방향(소스-드레인 방향)을 따라 측정된 표면 거칠기(Ra)는 0보다 더 크고, 캡 소스/드레인 에피텍셜 층이 형성되기 전에(그리고 후에) 병합된 베이스 소스/드레인 에피텍셜 층(108')의 표면 거칠기보다 더 작다. 표면 거칠기(Ra)는 일부 실시예에서 약 0.2 nm 내지 약 5 nm 범위 내에 있다. 다른 실시예에서 캡 소스/드레인 에피텍셜 층(109')의 표면 거칠기(Ra)는 약 0.5 nm 내지 약 2 nm 범위 내에 있다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109')의 표면 거칠기(Ra)는, 캡 소스/드레인 에피텍셜 층이 형성되기 전에 베이스 소스/드레인 에피텍셜 층(108')의 표면 거칠기의 약 1/20 내지 약 1/5 이다.
일부 실시예에서, 핀 하부 구조물(100A)의 상부 표면으로부터 측정된 캡 소스/드레인 에피텍셜 층(109')의 두께는 약 5 nm 내지 약 25 nm 범위 내에 있고, 다른 실시예에서 약 10 nm 내지 약 20 nm 범위 내에 있다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109')의 두께는 베이스 소스/드레인 에피텍셜 층(108')의 두께의 약 1/10 내지 1/5이다. 캡 및 베이스 소스/드레인 에피텍셜 층의 두께는 핀 하부 구조물(100A) 위의 평균 두께이다.
도 13은 본 개시의 또다른 실시예에 따른 FinFET을 갖는 반도체 디바이스를 도시한다.
이 실시예에서, 추가의 캡 소스/드레인 에피텍셜 층(110)이 캡 소스/드레인 에피텍셜 층(109') 상에 형성된다. 추가의 캡 소스/드레인 에피텍셜 층(110)은 채널 영역에 인가될 소스/드레인 에피텍셜 층에서의 응력을 더 증가시킨다.
n-타입 FET에 대하여, 추가의 캡 소스/드레인 에피텍셜 층(110)의 격자 상수는 캡 소스/드레인 에피텍셜 층(109)의 격자 상수보다 더 크다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)이 Si일 때, 추가의 캡 소스/드레인 에피텍셜 층(110)은 SiGe, Ge, Sn 및 GeSn 중의 하나 이상을 포함한다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)이 SiGe일 때, 추가의 캡 소스/드레인 에피텍셜 층(110)은 캡 소스/드레인 에피텍셜 층(109)보다 더 높은 Ge 함량을 갖는 SiGe, Ge 및 GeSn 중의 하나 이상을 포함한다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)이 Ge일 때, 추가의 캡 소스/드레인 에피텍셜 층(110)은 GeSn을 포함한다.
p-타입 FET에 대하여, 추가의 캡 소스/드레인 에피텍셜 층(110)의 격자 상수는 캡 소스/드레인 에피텍셜 층(109)의 격자 상수보다 더 작다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)이 SiGe일 때, 추가의 캡 소스/드레인 에피텍셜 층(110)은 캡 소스/드레인 에피텍셜 층(109)보다 더 낮은 Ge 함량을 갖는 SiGe 및 Si 중의 하나 이상을 포함한다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)이 Ge일 때, 추가의 캡 소스/드레인 에피텍셜 층(110)은 Si 및 SiGe 중의 하나 이상을 포함한다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)이 GeSn일 때, 추가의 캡 소스/드레인 에피텍셜 층(110)은 Si, SiGe, Ge, Sn 및 캡 소스/드레인 에피텍셜 층(109)보다 더 낮은 Sn 함량을 갖는 GeSn 중의 하나 이상을 포함한다.
또한, 추가의 캡 소스/드레인 에피텍셜 층(110)은 추가의 캡 소스/드레인 에피텍셜 층(110)이 형성되기 전에(그리고 후에) 캡 소스/드레인 에피텍셜 층(109)보다 더 매끄러운 표면을 갖는다. 추가의 캡 소스/드레인 에피텍셜 층(110)의 중심 영역에서 X 방향을 따라 측정된 표면 거칠기(Ra)는 캡 소스/드레인 에피텍셜 층(109)의 표면 거칠기보다 더 작고, 일부 실시예에서 약 0.1 nm 내지 약 4 nm 범위 내에 있다. 다른 실시예에서 추가의 캡 소스/드레인 에피텍셜 층(109)의 표면 거칠기(Ra)는 약 0.2 nm 내지 약 1.5 nm 범위 내에 있다. 추가의 캡 소스/드레인 에피텍셜 층(110)의 표면 거칠기(Ra)는 캡 소스/드레인 에피텍셜 층(109)의 표면 거칠기의 약 1/2 내지 약 1/5이다.
일부 실시예에서, 추가의 캡 소스/드레인 에피텍셜 층(110)의 두께는 약 5 nm 내지 약 25 nm 범위 내에 있고, 다른 실시예에서 약 10 nm 내지 약 20 nm 범위 내에 있다. 추가의 캡 소스/드레인 에피텍셜 층(110)의 두께는 핀 하부 구조물(100A) 위의 평균 두께이다.
도 14는 본 개시의 또다른 실시예에 따른 FinFET을 갖는 반도체 디바이스를 도시한다.
이 실시예에서, 채널 반도체 층(102) 및 버퍼 반도체(101)의 소스/드레인 영역에 형성된 리세스(트렌치)는 핀 하부 표면(100A)에 도달하지 않는다. 일부 실시예에서, 캡 소스/드레인 에피텍셜 층(109)의 상부 표면은 채널 반도체 층(102)의 상부 표면 위에 위치된다. 일부 실시예에서 측벽 스페이서(107)는 서로 상이한 재료로 제조된 3개의 층(107A, 107B 및 107C)을 포함한다. 일부 실시예에서, 게이트 캡 절연 층(206)이 게이트 전극 층(204) 위에 형성된다.
n-타입 FET의 경우에, 캡 소스/드레인 에피텍셜 층(109)은 베이스 소스/드레인 에피텍셜 층(108)에 인장 응력을 유도하며, 이는 이어서 채널 반도체 층(102)에 압축 응력을 유도한다. 캡 소스/드레인 에피텍셜 층(109)은 압축 응력을 갖는다.
p-타입 FET의 경우에, 캡 소스/드레인 에피텍셜 층(109)은 베이스 소스/드레인 에피텍셜 층(108)에 압축 응력을 유도하며, 이는 이어서 채널 반도체 층(102)에 인장 응력을 유도한다. 캡 소스/드레인 에피텍셜 층(109)은 인장 응력을 갖는다.
전술한 실시예는 임의의 타입의 FET, 예컨대 평면 FET, 게이트-올-어라운드 FET의 에피텍셜 층을 갖는 소스/드레인 구조물에 적용될 수 있다.
여기에 기재된 다양한 실시예 또는 예는 기존의 기술 이상의 여러 이점을 제공한다. 예를 들어, 본 개시에서는, 베이스 소스/드레인 에피텍셜 층 상의 하나 이상의 캡 소스/드레인 에피텍셜 층을 사용함으로써, 베이스 소스/드레인 에피텍셜 층 및 FET의 채널에 적합한 응력을 인가하는 것이 가능하다. 또한, 캡 소스/드레인 에피텍셜 층은 베이스 소스/드레인 에피텍셜 층의 거친 표면을 평평하게 할 수 있고, 따라서 소스/드레인 구조물에 대한 금속 콘택과의 계면 특성을 개선하는 것이 가능하다. 모든 이점들이 반드시 여기에 설명된 것은 아니고 어떠한 특정 이점도 모든 실시예 또는 예에 요구되는 것이 아니며 다른 실시예 또는 예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다.
본 개시의 하나의 양상에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 기판 위에 배치된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물이 형성되고, 상기 핀 구조물의 상부 부분 위에 더미 게이트 구조물이 형성되고, 상기 제1 아이솔레이션 절연 층 위에 제2 아이솔레이션 절연 층이 형성되고, 상기 핀 구조물의 소스/드레인 영역을 에칭함으로써 트렌치가 형성되고, 상기 트렌치에 베이스 반도체 에피텍셜 층이 형성되고, 상기 베이스 반도체 에피텍셜 층 상에 캡 반도체 에피텍셜 층이 형성된다. 상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖고, 상기 캡 반도체 에피텍셜 층의 표면은 상기 베이스 반도체 에피텍셜 층의 표면보다 더 매끄럽다(smooth). 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET; field effect transistor)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 제2 아이솔레이션 절연 층은 상기 제1 아이솔레이션 절연 층과는 상이한 재료로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 제2 아이솔레이션 절연 층은 SiOC 및 SiOCN 중의 적어도 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 핀 구조물은 다음 동작들에 의해 형성된다. 상기 기판 위에 버퍼 반도체 층이 형성되고, 상기 버퍼 반도체 층 상에 채널 반도체 층이 형성되고, 상기 채널 반도체 층 위에 하드 마스크 패턴이 형성되고, 상기 하드 마스크 패턴을 에칭 마스크로서 사용하여 에칭함으로써 상기 채널 반도체 층 및 상기 버퍼 반도체 층이 패터닝된다. 상기 핀 구조물은, 상기 패터닝된 버퍼 반도체 층, 상기 패터닝된 채널 반도체 층 및 상기 하드 마스크 패턴을 포함한다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 핀 구조물을 형성하기 위한 상기 패터닝하는 단계에서, 상기 기판의 일부도 또한 패터닝되고, 상기 핀 구조물은, 상기 패터닝된 버퍼 반도체 층이 위에 형성되는, 상기 기판의 패터닝된 일부인, 핀 하부 구조물을 더 포함한다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 더미 게이트 구조물은 상기 하드 마스크 패턴 위에 형성되고, 상기 방법은, 상기 더미 게이트 구조물을 에칭 마스크로서 사용하여 에칭함으로써 상기 하드 마스크 패턴을 패터닝하는 단계를 더 포함한다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 제2 아이솔레이션 절연 층의 상부 표면이 상기 채널 반도체 층의 상부 표면과 동일한 높이 또는 더 아래의 높이에 위치되도록, 상기 하드 마스크 패턴이 에칭될 때 상기 제2 아이솔레이션 절연 층도 또한 에칭된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 트렌치가 형성된 후에, 상기 핀 하부 구조물은 상기 트렌치의 하부에서 노출되고, 상기 베이스 반도체 에피텍셜 층은 상기 노출된 핀 하부 구조물 상에 형성된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 트렌치가 형성된 후에, 상기 버퍼 반도체 층의 일부가 남고, 상기 베이스 반도체 에피텍셜 층은 상기 버퍼 반도체 층의 남은 부분 상에 형성된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 캡 반도체 에피텍셜 층 상에 추가의 캡 반도체 에피텍셜 층이 형성된다. 상기 추가의 캡 반도체 에피텍셜 층은 상기 캡 반도체 에피텍셜 층 및 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작고, 상기 추가의 캡 반도체 에피텍셜 층의 격자 상수는 상기 캡 반도체 에피텍셜 층의 격자 상수보다 더 작다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크고, 상기 추가의 캡 반도체 에피텍셜 층의 격자 상수는 상기 캡 반도체 에피텍셜 층의 격자 상수보다 더 크다.
본 개시의 하나의 또다른 양상에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 기판 위에 배치된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물들이 형성되고, 상기 핀 구조물들의 상부 부분들 위에 더미 게이트 구조물이 형성되고, 상기 제1 아이솔레이션 절연 층 위에 제2 아이솔레이션 절연 층이 형성되고, 상기 핀 구조물들의 소스/드레인 영역들을 에칭함으로써 트렌치들이 형성되고, 상기 트렌치들에 베이스 반도체 에피텍셜 층이 형성되고, 상기 베이스 반도체 에피텍셜 층 상에 캡 반도체 에피텍셜 층이 형성된다. 상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는다. 상기 베이스 반도체 에피텍셜 층은 상기 핀 구조물에 연결된 병합된(merged) 에피텍셜 층이다. 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크고, 소스-드레인(source-to-drain) 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 베이스 반도체 에피텍셜 층은 SiP, SiC 및 SiCP 중의 하나 이상의 층으로 제조되고, 상기 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 캡 반도체 에피텍셜 층 상에, 상기 캡 반도체 에피텍셜 층보다 더 큰 격자 상수를 갖는 추가의 캡 반도체 에피텍셜 층이 형성되고, 상기 추가의 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조된다.
본 개시의 하나의 또다른 양상에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 기판 위에 배치된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물들이 형성되고, 상기 핀 구조물들의 상부 부분들 위에 더미 게이트 구조물이 형성되고, 상기 제1 아이솔레이션 절연 층 위에 제2 아이솔레이션 절연 층이 형성되고, 상기 핀 구조물들의 소스/드레인 영역들을 에칭함으로써 트렌치들이 형성되고, 상기 트렌치들에 베이스 반도체 에피텍셜 층이 형성되고, 상기 베이스 반도체 에피텍셜 층 상에 캡 반도체 에피텍셜 층이 형성된다. 상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는다. 상기 베이스 반도체 에피텍셜 층은 상기 핀 구조물들에 연결된 병합된 에피텍셜 층이다. 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작다. 소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 베이스 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나 이상의 층으로 제조되고, 상기 캡 반도체 에피텍셜 층은 SiGe 및 Ge 중의 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 캡 반도체 에피텍셜 층 상에, 상기 캡 반도체 에피텍셜 층보다 더 작은 격자 상수를 갖는 추가의 캡 반도체 에피텍셜 층이 형성된다. 상기 추가의 캡 반도체 에피텍셜 층은 Si 및 SiGe 중의 하나로 제조된다.
본 개시의 하나의 양상에 따르면, 반도체 디바이스는, 기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물, 상기 핀 구조물의 채널 영역 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극 층, 상기 핀 구조물의 소스/드레인 영역 위에 배치된 베이스 반도체 에피텍셜 층 및 상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 포함한다. 상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는다. 소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 0보다 더 크고, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 베이스 반도체 에피텍셜 층은 SiP, SiC 및 SiCP 중의 하나 이상의 층으로 제조되고, 상기 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는, 상기캡 반도체 에피텍셜 층 상에 배치된, 상기 캡 반도체 에피텍셜 층보다 더 큰 격자 상수를 갖는 추가의 캡 반도체 에피텍셜 층을 더 포함한다. 상기 추가의 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 베이스 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나 이상의 층으로 제조되고, 상기 캡 반도체 에피텍셜 층은 SiGe 및 Ge 중의 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는, 상기캡 반도체 에피텍셜 층 상에 배치된, 상기 캡 반도체 에피텍셜 층보다 더 작은 격자 상수를 갖는 추가의 캡 반도체 에피텍셜 층을 더 포함한다. 상기 추가의 캡 반도체 에피텍셜 층은 Si 및 SiGe 중의 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 핀 구조물은, 상기 기판으로부터 돌출하는 핀 하부, 상기 핀 하부 위에 배치된 버퍼 반도체 층, 및 상기 버퍼 반도체 층 상에 배치되며 상기 버퍼 반도체 층과는 상이한 격자 상수를 갖는 채널 반도체 층을 포함한다. 상기 베이스 반도체 에피텍셜 층은 상기 버퍼 반도체 층 및 상기 채널 반도체 층과 접촉한다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 기판은 Si로 제조되고, 상기 버퍼 반도체 층은 Si1-xGex을 포함하고, 상기 채널 반도체 층은 Si1-yGey를 포함하며, 여기에서 0 < x < y ≤ 1.0이다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 상기 제1 아이솔레이션 절연 층 상에 배치된, 상기 제1 아이솔레이션 절연 층과는 상이한 절연 재료로 제조된 제2 아이솔레이션 절연 층을 더 포함한다. 상기 제2 아이솔레이션 절연 층은 상기 베이스 반도체 에피텍셜 층과 접촉한다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 제1 아이솔레이션 절연 층은 상기 베이스 반도체 에피텍셜 층과 접촉하지 않는다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 제2 아이솔레이션 절연 층은 다공성 SiOC를 포함한다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스는, 기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물들, 상기 핀 구조물들 각각의 채널 영역 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극 층, 상기 핀 구조물들의 소스/드레인 영역들 위에 배치된 병합된 베이스 반도체 에피텍셜 층 및 상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 포함한다. 상기 캡 반도체 에피텍셜 층은 상기 병합된 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는다. 상기 핀 구조물 중의 하나 위에 소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면은 평평하지 않지만, 상기 병합된 베이스 반도체 에피텍셜 층의 표면보다 더 매끄럽다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는, 상기캡 반도체 에피텍셜 층 상에 배치된, 상기 캡 반도체 에피텍셜 층보다 더 큰 격자 상수를 갖는 추가의 캡 반도체 에피텍셜 층을 더 포함한다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 베이스 반도체 에피텍셜 층은 SiP, SiC 및 SiCP 중의 하나 이상의 층으로 제조되고, 상기 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조되고, 상기 추가의 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조된다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET)이고, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 반도체 디바이스는, 상기캡 반도체 에피텍셜 층 상에 배치된, 상기 캡 반도체 에피텍셜 층보다 더 작은 격자 상수를 갖는 추가의 캡 반도체 에피텍셜 층을 더 포함한다. 전술한 실시예 또는 다음의 실시예 중의 하나 이상에 있어서, 상기 베이스 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나 이상의 층으로 제조되고, 상기 캡 반도체 에피텍셜 층은 SiGe 및 Ge 중의 하나로 제조되고, 상기 추가의 캡 반도체 에피텍셜 층은 Si 및 SiGe 중의 하나로 제조된다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스는 기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물들을 포함한다. 상기 핀 구조물들의 각각은, 상기 기판으로부터 돌출하는 핀 하부, 상기 핀 하부 위에 배치된 버퍼 반도체 층, 및 상기 버퍼 반도체 층 상에 배치되며 상기 버퍼 반도체 층과는 상이한 격자 상수를 갖는 채널 반도체 층을 포함한다. 반도체 디바이스는, 상기 제1 아이솔레이션 절연 층 위에 배치되며 상기 제1 아이솔레이션 절연 층과는 상이한 절연 재료로 제조된 제2 아이솔레이션 절연 층, 상기 핀 구조물들 각각의 채널 영역 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극 층, 상기 핀 구조물들의 소스/드레인 영역들 위에 배치되며 상기 제2 아이솔레이션 절연 층과 접촉하는 병합된 베이스 반도체 에피텍셜 층, 및 상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 더 포함한다. 상기 캡 반도체 에피텍셜 층은 상기 병합된 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는다. 소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 0보다 더 크고, 상기 소스-드레인 방향을 따른 상기 병합된 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작다.
본 개시의 하나의 양상에 따르면, 반도체 디바이스는 p-타입 FET 및 n-타입 FET를 포함한다. 상기 p-타입 FET 및 n-타입 FET의 각각은, 기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물로서, 상기 기판으로부터 돌출하는 핀 하부, 상기 핀 하부 위에 배치된 버퍼 반도체 층, 및 상기 버퍼 반도체 층 상에 배치되며 상기 버퍼 반도체 층과는 상이한 격자 상수를 갖는 채널 반도체 층을 갖는 핀 구조물을 포함한다. 상기 p-타입 FET 및 n-타입 FET의 각각은, 상기 제1 아이솔레이션 절연 층 위에 배치되며 상기 제1 아이솔레이션 절연 층과는 상이한 절연 재료로 제조된 제2 아이솔레이션 절연 층, 상기 핀 구조물의 채널 영역 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극 층, 상기 핀 구조물의 소스/드레인 영역 위에 배치되며 상기 제2 아이솔레이션 절연 층과 접촉하는 베이스 반도체 에피텍셜 층, 및 상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 더 포함한다. 소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 0보다 더 크고, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작다. p-타입 FET에서, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작고, 상기 n-타입 FET에서, 상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크다. 전술한 바는 당해 기술 분야에서의 숙련자가 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예 또는 예의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예 또는 예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 배치된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물을 형성하는 단계;
상기 핀 구조물의 상부 부분 위에 더미 게이트 구조물을 형성하는 단계;
상기 제1 아이솔레이션 절연 층 위에 제2 아이솔레이션 절연 층을 형성하는 단계;
상기 핀 구조물의 소스/드레인 영역을 에칭함으로써 트렌치를 형성하는 단계;
상기 트렌치에 베이스 반도체 에피텍셜 층을 형성하는 단계; 및
상기 베이스 반도체 에피텍셜 층 상에, 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는 캡 반도체 에피텍셜 층을 형성하는 단계를 포함하고,
상기 캡 반도체 에피텍셜 층의 표면은 상기 베이스 반도체 에피텍셜 층의 표면보다 더 매끄러운(smooth) 것인, 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서,
상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET; field effect transistor)이고;
상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작은 것인, 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서,
상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고;
상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 큰 것인, 반도체 디바이스 제조 방법.
실시예 4. 실시예 1에 있어서, 상기 제2 아이솔레이션 절연 층은 상기 제1 아이솔레이션 절연 층과는 상이한 재료로 제조되는 것인, 반도체 디바이스 제조 방법.
실시예 5. 실시예 4에 있어서, 상기 제2 아이솔레이션 절연 층은 SiOC 및 SiOCN 중의 적어도 하나로 제조되는 것인, 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서, 상기 핀 구조물은,
상기 기판 위에 버퍼 반도체 층을 형성하는 단계;
상기 버퍼 반도체 층 상에 채널 반도체 층을 형성하는 단계;
상기 채널 반도체 층 위에 하드 마스크 패턴을 형성하는 단계; 및
상기 하드 마스크 패턴을 에칭 마스크로서 사용하여 에칭함으로써 상기 채널 반도체 층 및 상기 버퍼 반도체 층을 패터닝하는 단계
에 의해 형성되고,
상기 핀 구조물은, 상기 패터닝된 버퍼 반도체 층, 상기 패터닝된 채널 반도체 층 및 상기 하드 마스크 패턴을 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 7. 실시예 6에 있어서,
상기 핀 구조물을 형성하기 위한 상기 패터닝하는 단계에서, 상기 기판의 일부도 또한 패터닝되고,
상기 핀 구조물은, 상기 패터닝된 버퍼 반도체 층이 위에 형성되는, 상기 기판의 패터닝된 일부인, 핀 하부 구조물을 더 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 8. 실시예 6에 있어서,
상기 더미 게이트 구조물은 상기 하드 마스크 패턴 위에 형성되고,
상기 방법은, 상기 더미 게이트 구조물을 에칭 마스크로서 사용하여 에칭함으로써 상기 하드 마스크 패턴을 패터닝하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 9. 실시예 8에 있어서, 상기 제2 아이솔레이션 절연 층의 상부 표면이 상기 채널 반도체 층의 상부 표면과 동일한 높이 또는 더 아래의 높이에 위치되도록, 상기 하드 마스크 패턴이 에칭될 때 상기 제2 아이솔레이션 절연 층도 또한 에칭되는 것인, 반도체 디바이스 제조 방법.
실시예 10. 실시예 7에 있어서, 상기 트렌치가 형성된 후에, 상기 핀 하부 구조물은 상기 트렌치의 하부에서 노출되고, 상기 베이스 반도체 에피텍셜 층은 상기 노출된 핀 하부 구조물 상에 형성되는 것인, 반도체 디바이스 제조 방법.
실시예 11. 실시예 7에 있어서, 상기 트렌치가 형성된 후에, 상기 버퍼 반도체 층의 일부가 남고, 상기 베이스 반도체 에피텍셜 층은 상기 버퍼 반도체 층의 남은 부분 상에 형성되는 것인, 반도체 디바이스 제조 방법.
실시예 12. 실시예 1에 있어서, 상기 캡 반도체 에피텍셜 층 상에 추가의 캡 반도체 에피텍셜 층을 형성하는 단계를 더 포함하고,
상기 추가의 캡 반도체 에피텍셜 층은 상기 캡 반도체 에피텍셜 층 및 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는 것인, 반도체 디바이스 제조 방법.
실시예 13. 실시예 12에 있어서,
상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET)이고,
상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작고,
상기 추가의 캡 반도체 에피텍셜 층의 격자 상수는 상기 캡 반도체 에피텍셜 층의 격자 상수보다 더 작은 것인, 반도체 디바이스 제조 방법.
실시예 14. 실시예 12에 있어서,
상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고,
상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크고,
상기 추가의 캡 반도체 에피텍셜 층의 격자 상수는 상기 캡 반도체 에피텍셜 층의 격자 상수보다 더 큰 것인, 반도체 디바이스 제조 방법.
실시예 15. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 배치된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물을 형성하는 단계;
상기 핀 구조물의 상부 부분 위에 더미 게이트 구조물을 형성하는 단계;
상기 제1 아이솔레이션 절연 층 위에 제2 아이솔레이션 절연 층을 형성하는 단계;
상기 핀 구조물의 소스/드레인 영역을 에칭함으로써 트렌치를 형성하는 단계;
상기 트렌치에 베이스 반도체 에피텍셜 층을 형성하는 단계; 및
상기 베이스 반도체 에피텍셜 층 상에, 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는 캡 반도체 에피텍셜 층을 형성하는 단계를 포함하고,
상기 베이스 반도체 에피텍셜 층은 상기 핀 구조물에 연결된 병합된(merged) 에피텍셜 층이고,
상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크고,
소스-드레인(source-to-drain) 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작은 것인, 반도체 디바이스 제조 방법.
실시예 16. 실시예 15에 있어서,
상기 베이스 반도체 에피텍셜 층은 SiP, SiC 및 SiCP 중의 하나 이상의 층으로 제조되고,
상기 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조되는 것인, 반도체 디바이스 제조 방법.
실시예 17. 실시예 16에 있어서,
상기 캡 반도체 에피텍셜 층 상에, 상기 캡 반도체 에피텍셜 층보다 더 큰 격자 상수를 갖는 추가의 캡 반도체 에피텍셜 층을 형성하는 단계를 더 포함하고,
상기 추가의 캡 반도체 에피텍셜 층은 SiGe, Ge 및 GeSn 중의 하나로 제조되는 것인, 반도체 디바이스 제조 방법.
실시예 18. 반도체 디바이스에 있어서,
기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물;
상기 핀 구조물의 채널 영역 위에 배치된 게이트 유전체 층;
상기 게이트 유전체 층 위에 배치된 게이트 전극 층;
상기 핀 구조물의 소스/드레인 영역 위에 배치된 베이스 반도체 에피텍셜 층; 및
상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 포함하고,
상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖고,
소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 0보다 더 크고, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작은 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고,
상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 큰 것인, 반도체 디바이스.
실시예 20. 실시예 18에 있어서,
상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET)이고,
상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작은 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 상부 부분 위에 더미 게이트 구조물을 형성하는 단계;
    상기 제1 아이솔레이션 절연 층 위에 제2 아이솔레이션 절연 층을 형성하는 단계;
    상기 핀 구조물의 소스/드레인 영역을 에칭함으로써 트렌치를 형성하는 단계;
    상기 트렌치에 베이스 반도체 에피텍셜 층을 형성하는 단계; 및
    상기 베이스 반도체 에피텍셜 층 상에, 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는 캡 반도체 에피텍셜 층을 형성하는 단계를 포함하고,
    상기 캡 반도체 에피텍셜 층의 표면은 상기 베이스 반도체 에피텍셜 층의 표면보다 더 매끄러운(smooth) 것인, 반도체 디바이스 제조 방법.
  2. 청구항 1에 있어서, 상기 제2 아이솔레이션 절연 층은 상기 제1 아이솔레이션 절연 층과는 상이한 재료로 제조되는 것인, 반도체 디바이스 제조 방법.
  3. 청구항 1에 있어서, 상기 핀 구조물은,
    상기 기판 위에 버퍼 반도체 층을 형성하는 단계;
    상기 버퍼 반도체 층 상에 채널 반도체 층을 형성하는 단계;
    상기 채널 반도체 층 위에 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 에칭 마스크로서 사용하여 에칭함으로써 상기 채널 반도체 층 및 상기 버퍼 반도체 층을 패터닝하는 단계
    에 의해 형성되고,
    상기 핀 구조물은, 상기 패터닝된 버퍼 반도체 층, 상기 패터닝된 채널 반도체 층 및 상기 하드 마스크 패턴을 포함하는 것인, 반도체 디바이스 제조 방법.
  4. 청구항 3에 있어서,
    상기 핀 구조물을 형성하기 위한 상기 패터닝하는 단계에서, 상기 기판의 일부도 또한 패터닝되고,
    상기 핀 구조물은, 상기 패터닝된 버퍼 반도체 층이 위에 형성되는, 상기 기판의 패터닝된 일부인, 핀 하부 구조물을 더 포함하는 것인, 반도체 디바이스 제조 방법.
  5. 청구항 3에 있어서,
    상기 더미 게이트 구조물은 상기 하드 마스크 패턴 위에 형성되고,
    상기 방법은, 상기 더미 게이트 구조물을 에칭 마스크로서 사용하여 에칭함으로써 상기 하드 마스크 패턴을 패터닝하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  6. 청구항 1에 있어서, 상기 캡 반도체 에피텍셜 층 상에 추가의 캡 반도체 에피텍셜 층을 형성하는 단계를 더 포함하고,
    상기 추가의 캡 반도체 에피텍셜 층은 상기 캡 반도체 에피텍셜 층 및 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는 것인, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 상부 부분 위에 더미 게이트 구조물을 형성하는 단계;
    상기 제1 아이솔레이션 절연 층 위에 제2 아이솔레이션 절연 층을 형성하는 단계;
    상기 핀 구조물의 소스/드레인 영역을 에칭함으로써 트렌치를 형성하는 단계;
    상기 트렌치에 베이스 반도체 에피텍셜 층을 형성하는 단계; 및
    상기 베이스 반도체 에피텍셜 층 상에, 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖는 캡 반도체 에피텍셜 층을 형성하는 단계를 포함하고,
    상기 베이스 반도체 에피텍셜 층은 상기 핀 구조물에 연결된 병합된(merged) 에피텍셜 층이고,
    상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 크고,
    소스-드레인(source-to-drain) 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작은 것인, 반도체 디바이스 제조 방법.
  8. 반도체 디바이스에 있어서,
    기판 위에 제공된 제1 아이솔레이션 절연 층으로부터 돌출하는 핀 구조물;
    상기 핀 구조물의 채널 영역 위에 배치된 게이트 유전체 층;
    상기 게이트 유전체 층 위에 배치된 게이트 전극 층;
    상기 핀 구조물의 소스/드레인 영역 위에 배치된 베이스 반도체 에피텍셜 층; 및
    상기 베이스 반도체 에피텍셜 층 위에 배치된 캡 반도체 에피텍셜 층을 포함하고,
    상기 캡 반도체 에피텍셜 층은 상기 베이스 반도체 에피텍셜 층과는 상이한 격자 상수를 갖고,
    소스-드레인 방향을 따른 상기 캡 반도체 에피텍셜 층의 표면 거칠기는, 0보다 더 크고, 상기 소스-드레인 방향을 따른 상기 베이스 반도체 에피텍셜 층의 표면 거칠기보다 더 작은 것인, 반도체 디바이스.
  9. 청구항 8에 있어서,
    상기 반도체 디바이스는 n-타입 전계 효과 트랜지스터(FET)이고,
    상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 큰 것인, 반도체 디바이스.
  10. 청구항 8에 있어서,
    상기 반도체 디바이스는 p-타입 전계 효과 트랜지스터(FET)이고,
    상기 캡 반도체 에피텍셜 층의 격자 상수는 상기 베이스 반도체 에피텍셜 층의 격자 상수보다 더 작은 것인, 반도체 디바이스.
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