CN112242434A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

半导体器件包括从设置在衬底上方的第一隔离绝缘层突出的鳍结构、设置在鳍结构的沟道区域上方的栅极介电层、设置在栅极介电层上方的栅电极层、设置在鳍结构的源极/漏极区域上方的基极半导体外延层，以及设置在基极半导体外延层上方的盖极半导体外延层。盖极半导体外延层具有与基极半导体外延层不同的晶格常数，并且盖极半导体外延层沿源极至漏极方向的表面粗糙度大于零并且小于基极半导体外延层沿源极至漏极方向的表面粗糙度。本发明的实施例还涉及制造半导体器件的方法。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战带来了诸如多栅极场效应晶体管(FET)的三维设计的发展，多栅极场效应晶体管(FET)包括鳍FET(FinFET)和全环栅(GAA)FET。在FinFET中，栅电极层与沟道区域的三个侧面相邻，其中，栅极介电层介于栅电极层和沟道区域之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管本质上具有三个栅极，从而控制通过鳍或沟道区域的电流。FinFET的电流驱动能力通常由沟道区域处的鳍的数量、鳍宽度和鳍高度决定。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，所述方法包括：形成从设置在衬底上方的第一隔离绝缘层突出的鳍结构；在所述鳍结构的上部上方形成伪栅极结构；在所述第一隔离绝缘层上方形成第二隔离绝缘层；通过蚀刻所述鳍结构的源极/漏极区域形成沟槽；在所述沟槽中形成基极半导体外延层；以及在所述基极半导体外延层上形成盖极半导体外延层，所述盖极半导体外延层的晶格常数与所述基极半导体外延层的晶格常数不同；其中，所述盖极半导体外延层的表面比所述基极半导体外延层的表面光滑。
本发明的另一些实施例提供了一种制造半导体器件的方法，所述方法包括：形成从设置在衬底上方的第一隔离绝缘层突出的鳍结构；在所述鳍结构的上部上方形成伪栅极结构；在所述第一隔离绝缘层上方形成第二隔离绝缘层；通过蚀刻所述鳍结构的源极/漏极区域形成沟槽；在所述沟槽中形成基极半导体外延层；以及在所述基极半导体外延层上形成盖极半导体外延层，所述盖极半导体外延层具有与所述基极半导体外延层不同的晶格常数，其中：所述基极半导体外延层是耦接至所述鳍结构的合并外延层，所述盖极半导体外延层的晶格常数大于所述基极半导体外延层的晶格常数，以及所述盖极半导体外延层沿源极至漏极方向的表面粗糙度小于所述基极半导体外延层沿所述源极至漏极方向的表面粗糙度。
本发明的另一些实施例提供了一种半导体器件，包括：鳍结构，从设置在衬底上方的第一隔离绝缘层突出；栅极介电层，设置在所述鳍结构的沟道区域上方；栅电极层，设置在所述栅极介电层上方；基极半导体外延层，设置在所述鳍结构的源极/漏极区域上方；以及盖极半导体外延层，设置在所述基极半导体外延层上方，其中：所述盖极半导体外延层具有与所述基极半导体外延层不同的晶格常数，以及所述盖极半导体外延层沿源极至漏极方向的表面粗糙度大于零且小于所述基极半导体外延层沿所述源极至漏极方向的表面粗糙度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图2A和图2B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图3A和图3B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图4A和图4B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图5A和图5B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图6A和图6B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图7A、图7B和图7C示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图8A、图8B、图8C、图8D和图8E示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图9A、图9B、图9C和图9D示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图10A、图10B、图10C和图10D示出了根据本发明另一实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图11A、图11B和图11C示出了根据本发明另一实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图12A、图12B和图12C示出了根据本发明另一实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。
图13示出了根据本发明另一实施例的具有FinFET的半导体器件。
图14示出了根据本发明另一实施例的具有FinFET的半导体器件。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的特定实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但是可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可以表示“包含”或“由…组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可能存在一个或多个附加操作，并且操作顺序可以改变。在本发明中，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，除非另有说明，否则不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。除非另外说明，否则一个实施例的材料、工艺、尺寸和/或配置可以在其它实施例中采用，并且可以省略其详细描述。
在本发明中，FinFET的源极/漏极结构包括基极外延层和向基极外延层引入适当应力的盖极外延层。对于p型FET，盖极外延层的晶格常数小于基极外延层的晶格常数，以在基极外延层中引入压缩应力。对于n型FET，盖极外延层的晶格常数大于基极外延层的晶格常数，以在基极外延层中引入拉伸应力。此外，盖极外延层具有比基极外延层光滑的表面，并且因此本发明的源极/漏极结构可以改善与金属接触件的界面特性(例如，接触电阻)。
图1A至图9B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺。应当理解，可以在图1A至图9B所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的其它实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在图1A至图9B中，“A”图(图1A、图2A、…)示出了平面图(从上方看)，而“B”图(图1B、图2B、…)示出了截面图。
图1A和图1B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图1B是与图1A的线Y1-Y1对应的截面图。
如图1A和图1B所示，在衬底100上方形成鳍结构20。在一个实施例中，衬底100至少在其表面部分上包括单晶半导体层。衬底100可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在该实施例中，衬底100由Si制成。
在一些实施例中，鳍结构20包括为衬底100的突出部分的鳍底部100A、形成在鳍底部100A上的缓冲半导体层101、形成在缓冲半导体层101上的沟道半导体层102和形成在沟道半导体层102上的硬掩模层103。
在一些实施例中，缓冲半导体层101包括具有不同组成的一个或多个半导体层，并且可以用于将晶格常数从衬底100的晶格常数逐渐地或逐步地改变为沟道半导体层102的晶格常数。缓冲半导体层101可以由外延生长的单晶半导体材料形成，诸如但不限于Si、Ge、GeSn、SiGe、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在某些实施例中，缓冲层101包括Si1-xGex，其中0＜x＜1.0。在其它实施例中，缓冲层101包括Si1-xGex，其中0.2＜x＜0.5。
在一些实施例中，沟道半导体层102包括一个或多个半导体层，并且可以由外延生长的单晶半导体材料形成，诸如但不限于Si、Ge、GeSn、SiGe、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在某些实施例中，沟道层102包括Si1-yGey，其中0＜y≤1.0。在其它实施例中，沟道半导体层102包括Si1-yGey，其中0.3＜y≤1.0。在一些实施例中，x＜y。当衬底、缓冲半导体层和沟道半导体层包括Si和Ge和/或Sn时，上层中的Ge和/或Sn的量大于下层中的Ge和/或Sn的量。衬底100可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各个区域。
在一些实施例中，缓冲半导体层101的厚度在从约10nm至约200nm的范围内，而在其它实施例中在从约20nm至约100nm的范围内。在一些实施例中，沟道半导体层102的厚度在从约20nm至约200nm的范围内，而在其它实施例中在从约50nm至约100nm的范围内。
硬掩模层103用于图案化鳍结构20，并且包括一个或多个介电材料层。
鳍结构20可以通过任何合适的方法来图案化。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化鳍结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，伪层形成在衬底上方并且使用光刻工艺图案化。使用自对准工艺在图案化的伪层旁边形成间隔件。然后去除伪层，并且然后可以使用剩余的间隔件来图案化鳍。
在其它实施例中，可以通过使用硬掩模层(图案)103作为蚀刻掩模来图案化鳍结构。在一些实施例中，硬掩模层103包括第一掩模层和设置在第一掩模层上的第二掩模层。第一掩模层是由氧化硅制成的垫氧化物层，其可以通过热氧化形成。第二掩模层由通过化学汽相沉积(CVD)形成的氮化硅(SiN)制成，包括低压CVD(LPCVD)和等离子增强CVD(PECVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其它合适的工艺。通过使用包括光刻和蚀刻的图案化操作将沉积的硬掩模层图案化为硬掩模图案。然后，通过使用硬掩模图案将沟道半导体层102、缓冲半导体层101和衬底100图案化为在X方向上延伸的鳍结构20。在图1A和图1B中，在Y方向上布置四个鳍结构20。但是鳍结构的数量不限于四个，并且可以小至一个或两个、或者三个或更多。在一些实施例中，鳍结构的数量多达20。在一些实施例中，在鳍结构的两侧上形成一个或多个伪鳍结构，以提高图案化操作中的图案保真度。
在一些实施例中，鳍结构20的上部沿Y方向的宽度在从约5nm至约40nm的范围内，而在其它实施例中在从约10nm至约20nm的范围内。
此外，如图1A和图1B所示，形成第一隔离绝缘层104，诸如浅沟槽隔离(STI)。在形成鳍结构20之后，在衬底100上方形成包括一个或多个绝缘材料层的第一绝缘材料层，使得鳍结构20完全嵌入在第一绝缘材料层中。用于第一绝缘材料层的绝缘材料可以包括通过LPCVD(低压化学汽相沉积)、等离子CVD或可流动CVD或任何其它合适的膜形成方法形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。在一些实施例中，第一绝缘材料层由氧化硅制成。可以在形成第一绝缘材料层之后实施退火操作。然后，实施诸如化学机械抛光(CMP)方法和/或回蚀方法的平坦化操作，从而使得硬掩模层103暴露。
然后，如图1B所示，通过蚀刻使第一绝缘材料层凹进，以形成第一隔离绝缘层104，从而暴露鳍结构20的上部，例如缓冲半导体层101和沟道半导体层102。在一些实施例中，部分或全部缓冲半导体层101嵌入在隔离绝缘层104中。在一些实施例中，沟道半导体层102的底部部分嵌入在隔离绝缘层104中。在一些实施例中，鳍底部结构100A的上部从隔离绝缘层104突出。
在一些实施例中，在形成第一绝缘材料层之前，在鳍结构上方形成一个或多个鳍衬垫层(未示出)。鳍衬垫层可以由SiN或基于氮化硅的材料(例如，SiON或SiCN)制成。
图2A和图2B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图2B是与图2A的线X1-X1对应的截面图。
在形成第一隔离绝缘层104之后，如图2A和图2B所示，形成伪栅极结构105。伪栅极结构105包括伪栅极介电层和伪栅电极层。伪栅极介电层包括一个或多个绝缘材料层，诸如基于氧化硅的材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，伪栅极介电层的厚度在从约1nm至约5nm的范围内。在其它实施例中，不形成伪栅极介电层，并且在这种情况下，硬掩模层103可以用作伪栅极介电层。
通过首先在暴露的鳍结构20和第一隔离绝缘层104的上表面上方毯式沉积伪栅极介电层(如果使用的话)来形成伪栅极结构105。然后将伪栅电极层毯式沉积在伪栅极介电层上，从而使得鳍结构完全嵌入在伪栅电极层中。伪栅电极层包括诸如多晶硅(polysilicon)或非晶硅的硅。在一些实施例中，伪栅电极层由多晶硅制成。在一些实施例中，伪栅电极层的厚度在从约100nm至约200nm的范围内。在一些实施例中，伪栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其它合适的工艺沉积伪栅极介电层和伪栅电极层。随后，在伪栅电极层上方形成掩模层。掩模层可以是光刻胶图案或硬掩模图案。
下一步，对掩模层实施图案化操作，并且将伪栅电极层图案化为伪栅极结构105，如图2A和图2B所示。通过图案化伪栅极结构，部分地暴露伪栅极结构105的相对侧上的将要成为源极/漏极区域的鳍结构20的上部，如图2B所示。在本发明中，源极和漏极可互换使用，并且其结构基本相同。在图2A和图2B中，在四个鳍结构20上形成两个伪栅极结构105。然而，该布局不限于图2A和图2B，并且对于相同的鳍结构，伪栅极结构的数量可以是一个或多于两个。
在一些实施例中，伪栅极结构105在X方向上的宽度在从约5nm至约30nm的范围内，而在其它实施例中在从约7nm至约15nm的范围内。
图3A和图3B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图3B是与图3A的线X1-X1对应的截面图。
此外，在第一隔离绝缘层104上方形成包括一个或多个绝缘材料层的第二隔离绝缘层106，使得鳍结构20和伪栅极结构105完全嵌入第二绝缘材料层中。第二隔离绝缘层106覆盖鳍结构20的端面并且限定其中形成源极/漏极外延层的源极/漏极间隔。用于第二隔离绝缘层106的绝缘材料与第一隔离绝缘层104的绝缘材料不同，并且包括通过LPCVD(低压化学汽相沉积)、等离子体CVD、原子层沉积(ALD)或可流动CVD或任何其它合适的膜形成方法形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiOC、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在一些实施例中，第二隔离绝缘层106包括SiOC或SiOCN。可以在形成第二隔离绝缘层之后实施退火操作。然后，实施平坦化操作，诸如化学机械抛光(CMP)方法和/或回蚀方法，从而使得伪栅极结构105的上表面从第二隔离绝缘层106暴露，如图3A和图3B所示。
图4A和图4B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图4B是与图4A的线X1-X1对应的截面图。
然后，如图4A和图4B所示，通过蚀刻使第二隔离绝缘层106凹进，以暴露硬掩模层103。在一些实施例中，第二隔离绝缘层106的上表面与硬掩模层103的上表面处于同一水平面。在其它实施例中，第二隔离绝缘层106的上表面低于硬掩模层103的上表面，并且高于沟道半导体层102的上表面。在其它实施例中，使第二隔离绝缘层106进一步凹进以完全暴露沟道半导体层102的侧面。在某些实施例中，使第二隔离绝缘层106进一步凹进以暴露缓冲半导体层101的一部分侧面。
图5A和图5B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图5B是与图5A的线X1-X1对应的截面图。
在使第二隔离绝缘层106凹进之后，通过使用伪栅极结构105作为蚀刻掩模的蚀刻来图案化硬掩模层103，从而暴露沟道半导体层102，如图5A和图5B所示。第二隔离绝缘层106的一部分也被蚀刻。在一些实施例中，第二隔离绝缘层106蚀刻为等于或低于沟道半导体层102的上表面。
图6A和图6B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图6B是与图6A的线X1-X1对应的截面图。
在图案化硬掩模层103之后，通过使用CVD或其它合适的方法共形地形成用于侧壁间隔件107的绝缘材料的毯式层。毯式层以共形方式沉积，使得其在伪栅极结构的诸如侧壁的垂直表面、水平表面和顶部上具有基本相等的厚度。在一些实施例中，毯式层沉积为在从约2nm至约20nm范围内的厚度。在一些实施例中，毯式层的绝缘材料与第二隔离绝缘层106的材料不同，并且由氧化硅、氮化硅、SiON、SiOC、SiOCN或SiCN和任何其它合适的介电材料中的一种或多种制成。可以将多孔材料或有机材料用于侧壁间隔件107。在一些实施例中，形成两层或更多层(例如，3或4层)介电材料。在一些实施例中，毯式层(侧壁间隔件107)由无孔或多孔SiOC制成。侧壁间隔件107通过各向异性蚀刻形成在伪栅极结构105和硬掩模层103的相对的侧壁上，如图6A和图6B所示。
图7A至图7C示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图7B是与图7A的线X1-X1对应的截面图，并且图7C是与图7A的线Y1-Y1对应的截面图。
在形成侧壁间隔件107之后，使鳍结构的未由伪栅极结构105和侧壁间隔件107覆盖的源极/漏极区域向下凹进至鳍底部结构100A，以形成由第二隔离绝缘层106、沟道半导体层102、缓冲半导体层101和鳍底部结构100A界定的沟槽90。在一些实施例中，缓冲半导体层101的源极/漏极区域的一部分保留，并且鳍底部结构100A不暴露。在某些实施例中，仅蚀刻沟道半导体层102，而不蚀刻缓冲半导体层101。
图8A至图8E示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图8B是与图8A的线X1-X1对应的截面图，图8C是与图8A的线Y1-Y1对应的截面图，并且图8D和图8E是图8B的区SD的放大图。
然后，在沟槽中形成基极源极/漏极外延层108。基极源极/漏极外延层108包括一个或多个外延形成的半导体层。在一些实施例中，基极半导体外延层108与缓冲半导体层101和沟道半导体层102接触。在一些实施例中，第二隔离绝缘层106与基极半导体外延层108接触。在一些实施例中，第一隔离绝缘层104不与基极半导体外延层108接触。
对于n型FET，Si、SiP、SiC和SiCP中的一种或多种用作基极源极/漏极外延层108。当使用两个或更多个SiP层时，P的浓度彼此不同。在一些实施例中，在较晚形成的层中P的浓度高于较早形成的层。
对于p型FET，SiGe、Ge、Sn、GeSn和SiGeSn中的一种或多种用作基极源极/漏极外延层108。在一些实施例中，在基极源极/漏极外延层108中掺杂硼(B)。当使用两个或更多个SiGe层时，Ge的浓度彼此不同。在一些实施例中，在较晚形成的层中Ge的浓度高于较早形成的层。
如图8B和图8C所示，基极源极/漏极外延层108的上表面是粗糙或不平坦的。在一些实施例中，在中心区域处沿着X方向(源极至漏极方向)测量的表面粗糙度Ra在从约2nm至约10nm的范围内。图8E示出了缓冲半导体层101的底部保留在蚀刻沟槽中的情况。在一些实施例中，基极源极/漏极外延层108的平均高度高于沟道半导体层102的上表面的水平面。在其它实施例中，基极源极/漏极外延层108的平均高度等于或低于沟道半导体层102的上表面的水平面。
通过使用CVD、ALD、分子束外延(MBE)的外延生长方法或其它合适的方法，在沟槽90中选择性地形成基极源极/漏极外延层108。如图8B和图8C所示，基极源极/漏极外延层108限定在沟槽90中。
图9A、图9B和图9C示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图9B是与图9A的线X1-X1对应的截面图，并且图9C和图9D是图9B的区SD的放大图。图9C是沿X方向的截面图，并且图9D是沿Y方向的截面图。
在形成基极源极/漏极外延层108之后，在基极源极/漏极外延层108上形成盖极源极/漏极外延层109，如图9A至图9D所示。
对于n型FET，盖极源极/漏极外延层109的晶格常数大于基极源极/漏极外延层108的晶格常数，以在基极源极/漏极外延层108中引入拉伸应力。在一些实施例中，当基极源极/漏极外延层108是SiP、SiC和/或SiCP时，盖极源极/漏极外延层109包括Si、SiGe、Ge、Sn和GeSn中的一种或多种。在某些实施例中，SiGe用作n型FET的盖极源极/漏极外延层109。
对于p型FET，盖极源极/漏极外延层109的晶格常数小于基极源极/漏极外延层108的晶格常数，以在基极源极/漏极外延层108中引入压缩应力。在一些实施例中，当基极源极/漏极外延层108是SiGe时，盖极源极/漏极外延层109包括具有比基极源极/漏极外延层108低的Ge含量的Si、SiC和SiGe中的一种或多种。在一些实施例中，当基极源极/漏极外延层108是Ge时，盖极源极/漏极外延层109包括Si和SiGe中的一种或多种。在一些实施例中，当基极源极/漏极外延层108是GeSn时，盖极源极/漏极外延层109包括具有比基极源极/漏极外延层108低的Sn含量的Si、SiGe、Ge和GeSn中的一种或多种。
此外，盖极源极/漏极外延层109具有比基极源极/漏极外延层108光滑的表面。在一些实施例中，盖极源极/漏极外延层109在从约600℃至约800℃的温度范围内形成。在此温度范围内，原子扩散的横向生长(生长表面上的原子)得到增强，以使盖极源极/漏极外延层的表面更光滑，而不会影响其余结构。特别地，当气体压力较高时，抑制了吸附原子的表面扩散，并且吸附原子聚集在基极源极/漏极外延层108的凹部分中，这使得盖极源极/漏极外延层的表面更光滑(变平)。当温度低于600℃时，横向扩散不充分，而当温度高于800℃时，鳍结构可能被损坏。在一些实施例中，在盖极源极/漏极外延层109的中心区域沿X方向(源极至漏极方向)测量的表面粗糙度Ra大于零(即不平坦)，并且小于形成盖极源极/漏极外延层之前的基极源极/漏极外延层的表面粗糙度。在一些实施例中，盖极源极/漏极外延层109的表面粗糙度Ra在从约0.2nm至约5nm的范围内。在其它实施例中，盖极源极/漏极外延层109的表面粗糙度Ra在从约0.5nm至约2nm的范围内。在一些实施例中，在形成盖极源极/漏极外延层之前，盖极源极/漏极外延层109的表面粗糙度Ra是基极源极/漏极外延层108的表面粗糙度的约1/20至约1/5。
在一些实施例中，盖极源极/漏极外延层109的厚度在从约5nm至约25nm的范围内，而在其它实施例中在从约10nm至约20nm的范围内。在一些实施例中，盖极源极/漏极外延层109的厚度是基极源极/漏极外延层108的厚度的约1/10至1/5。盖极和基极源极/漏极外延层的厚度是从鳍底部结构100A的上表面测量的平均厚度。在一些实施例中，盖极源极/漏极外延层109与沟道半导体层102接触，而在其它实施例中，盖极源极/漏极外延层109不与沟道半导体层102接触。在一些实施例中，盖极源极/漏极外延层109与侧壁间隔件107接触。在一些实施例中，盖极源极/漏极外延层109与第二隔离绝缘层106接触，而在其它实施例中，盖极源极/漏极外延层109不与第二隔离绝缘层106接触。在一些实施例中，盖极源极/漏极外延层109的最底部低于侧壁间隔件107的底部或沟道半导体层102的顶部，而在其它实施例中，盖极源极/漏极外延层109的最底部高于侧壁间隔件107的底部或沟道半导体层102的顶部。在一些实施例中，盖极源极/漏极外延层109的最顶部低于侧壁间隔件107的底部或沟道半导体层102的顶部，而在其它实施例中，盖极源极/漏极外延层109的最顶部高于侧壁间隔件107的底部或沟道半导体层102的顶部。
图10A和图10B示出了根据本发明实施例的用于制造具有FinFET的半导体器件的顺序工艺的各个阶段中的一个。图10B是与图10A的线X1-X1对应的截面图。图10C和图10D是图10B的区SD的放大图。在形成盖极源极/漏极外延层109之后，在第二隔离绝缘层和源极/漏极结构上方形成层间介电(ILD)层190。用于ILD层190的材料包括含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层190。在形成ILD层190之后，实施诸如CMP的平坦化操作，使得伪栅电极层105的顶部暴露。
下一步，去除伪栅电极层105和其下方的硬掩模层103(还用作伪栅极介电层)，从而形成栅极间隔，其中沟道半导体层102和缓冲半导体层101的侧面暴露。侧壁间隔件107未被去除。ILD层190在去除伪栅极结构期间保护源极/漏极结构。可以使用等离子干蚀刻和/或湿蚀刻来去除伪栅极结构。当伪栅电极层是多晶硅并且ILD层190是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除伪栅电极层。此后，使用等离子干蚀刻和/或湿蚀刻去除硬掩模层和/或伪栅极介电层。
在形成栅极间隔之后，在暴露的鳍结构(沟道和缓冲半导体层)上方形成栅极介电层202。在一些实施例中，栅极介电层202包括一个或多个介电材料层，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层202包括形成在沟道层和介电材料之间的界面层。
可以通过CVD、ALD或任何合适的方法来形成栅极介电层202。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层202，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层202的厚度在从约1nm至约6nm的范围内。
随后，在栅极介电层202上形成栅电极层204。栅电极层204包括一个或多个导电材料层，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其它合适的方法来形成栅电极层204。栅极介电层和电极层也沉积在ILD层190的上表面上方。然后，通过使用例如CMP来平坦化形成在ILD层190上方的栅极介电层和栅电极层，直至露出ILD层190的顶面，如图10B所示。
在本发明的某些实施例中，一个或多个功函调整层(未示出)插入在栅极介电层202和栅电极层204之间。功函调整层由导电材料制成，导电材料诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或两种或多种这些材料的多层。对于n沟道FET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函调整层，而对于p沟道FET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种作为功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。此外，功函调整层可以针对可以使用不同金属层的n沟道FET和p沟道FET分别形成。
在形成金属栅极结构之后，通过使用光刻和蚀刻操作来部分地蚀刻(图案化)ILD层190，以形成其中暴露源极/漏极区域的接触开口。然后，在接触开口中，形成导电材料。在接触开口中和上方形成导电材料，并且然后实施诸如CMP操作的平坦化操作以形成接触件210。导电材料包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN，或任何其它合适的材料的一层或多层。在一些实施例中，在形成导电材料之前，在盖极源极/漏极外延层108上方形成硅化物层205，如图10D所示。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。
应当理解，FinFET经过进一步的CMOS工艺以形成各种部件，诸如互连金属层、介电层、钝化层等。
图11A至图12C示出了根据本发明另一实施例的用于制造具有FinFET的半导体器件的顺序工艺。应当理解，可以在图11A至图12C所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的其它实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
如关于图7A和图7B所解释的，通过蚀刻沟道半导体层102和缓冲半导体层101的源极/漏极区域来形成沟槽90。然后，形成基极源极/漏极外延层108'，如图11A(平面图)、图11B(与图11A的Y1-Y1对应的截面图)和图11C(与图11A的X2-X2对应的截面图)所示。在这些实施例中，相邻的基极外延层具有菱形形状，并且合并以形成合并的基极外延层108'。在一些实施例中，在合并的外延层108'和隔离绝缘层104之间形成间隙112。基极外延层108'的材料、配置和/或结构与基极外延层108的那些相同。
如图11B和图11C所示，基极源极/漏极外延层108'的上表面是粗糙或不平坦的。在一些实施例中，在鳍底部结构100A之上的中心区域处沿X方向(源极至漏极方向)测量的表面粗糙度Ra在从约2nm至约10nm的范围内。
随后，类似于图9A至图9D，在合并的基极外延层108'上方形成盖极源极/漏极外延层109'，如图12A至图12C所示。图12A是平面图，图12B是与图12A的Y1-Y1对应的截面图，而图12C是与图12A的X2-X2对应的截面图。盖极源极/漏极外延层109'的材料、配置和/或结构与盖极源极/漏极外延层109的那些相同。在一些实施例中，未在间隙112中形成盖极源极/漏极外延层109'。
在鳍底部结构100A(见图12A和图12C)之上的盖极源极/漏极外延层109'的中心区域沿X方向(源极至漏极方向)测量的表面粗糙度Ra大于零，并且小于形成盖极源极/漏极外延层之前(和之后)的合并的基极源极/漏极外延层108'的表面粗糙度。在一些实施例中，表面粗糙度Ra在从约0.2nm至约5nm的范围内。在其它实施例中，盖极源极/漏极外延层109'的表面粗糙度Ra在从约0.5nm至约2nm的范围内。在一些实施例中，盖极源极/漏极外延层109'的表面粗糙度Ra是形成盖极源极/漏极外延层之前的基极源极/漏极外延层108'的表面粗糙度的约1/20至约1/5。
在一些实施例中，从鳍底部结构100A的上表面测量的盖极源极/漏极外延层109'的厚度在从约5nm至约25nm的范围内，而在其它实施例中，在从约10nm至约20nm的范围内。在一些实施例中，盖极源极/漏极外延层109'的厚度为基极源极/漏极外延层108'的厚度的约1/10至1/5。盖极和基极源极/漏极外延层的厚度是鳍底部结构100A之上的平均厚度。
图13示出了根据本发明另一实施例的具有FinFET的半导体器件。
在该实施例中，在盖极源极/漏极外延层109'上形成附加的盖极源极/漏极外延层110。附加的盖极源极/漏极外延层110进一步增加了要施加到沟道区域的源极/漏极外延层中的应力。
对于n型FET，附加的盖极源极/漏极外延层110的晶格常数大于盖极源极/漏极外延层109'的晶格常数。在一些实施例中，当盖极源极/漏极外延层109是Si时，附加的盖极源极/漏极外延层110包括SiGe、Ge、Sn和GeSn中的一种或多种。在一些实施例中，当盖极源极/漏极外延层109'是SiGe时，附加的盖极源极/漏极外延层110包括具有比盖极源极/漏极外延层109更高的Ge含量SiGe、Ge和GeSn中的一种或多种。在一些实施例中，当盖极源极/漏极外延层109是Ge时，附加的盖极源极/漏极外延层110包括GeSn。
对于p型FET，附加的盖极源极/漏极外延层110的晶格常数小于盖极源极/漏极外延层109'的晶格常数。在一些实施例中，当盖极源极/漏极外延层109'是SiGe时，附加的盖极源极/漏极外延层110包括具有比盖极源极/漏极外延层109'更低的Ge含量的Si和SiGe中的一种或多种。在一些实施例中，当盖极源极/漏极外延层109'是Ge时，附加的盖极源极/漏极外延层110包括Si和SiGe中的一种或多种。在一些实施例中，当盖极源极/漏极外延层109'是GeSn时，附加的盖极源极/漏极外延层110包括具有比盖极源极/漏极外延层109'更低的Sn含量的Si、SiGe、Ge、Sn和GeSn中的一种或多种。
此外，在形成附加的盖极源极/漏极外延层110之前(和之后)，附加的盖极源极/漏极外延层110具有比盖极源极/漏极外延层109'更光滑的表面。在附加的盖极源极/漏极外延层110的中心区域沿X方向测量的表面粗糙度Ra小于盖极源极/漏极外延层109'的表面粗糙度，而在一些实施例中，在从约0.1nm至约4nm的范围内。在其它实施例中，附加的盖极源极/漏极外延层110的表面粗糙度Ra在从约0.2nm至约1.5nm的范围内。附加的盖极源极/漏极外延层110的表面粗糙度Ra是盖极源极/漏极外延层109'的表面粗糙度的约1/2至约1/5。
在一些实施例中，附加的盖极源极/漏极外延层110的厚度在从约5nm至约25nm的范围内，而在其它实施例中在从约10nm至约20nm的范围内。附加的盖极源极/漏极外延层110的厚度是鳍底部结构100A之上的平均厚度。
图14示出了根据本发明另一实施例的具有FinFET的半导体器件。
在该实施例中，在沟道半导体层102的源极/漏极区域和缓冲半导体101处形成的凹槽(沟槽)没有到达鳍底部结构100A。在一些实施例中，盖极源极/漏极外延层109的上表面位于沟道半导体层102的上表面之上。在一些实施例中，侧壁间隔件107包括由彼此不同的材料制成的三个层107A、107B和107C。在一些实施例中，在栅电极层204上方形成栅盖极绝缘层206。
在n型FET的情况下，盖极源极/漏极外延层109引入对基极源极/漏极外延层108的拉伸应力，这进而引入对沟道半导体层102的压缩应力。盖极源极/漏极外延层109具有压缩应力。
在p型FET的情况下，盖极源极/漏极外延层109引入对基极源极/漏极外延层108的压缩应力，这进而引入对沟道半导体层102的拉伸应力。盖极源极/漏极外延层109具有拉伸应力。
以上实施例可以应用于具有任何类型的FET的外延层的源极/漏极结构，诸如平面FET、全环栅FET。
本文描述的各个实施例或实例提供了优于现有技术的若干优势。例如，在本发明中，通过在基极源极/漏极外延层上使用一个或多个盖极源极/漏极外延层，可以对基极源极/漏极外延层和FET的沟道施加适当的应力。此外，盖极源极/漏极外延层可以使基极源极/漏极外延层的粗糙表面变平，并且因此可以改善金属接触件至源极/漏极结构的界面特性。
应当理解，不是所有的优势都必需在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，形成从设置在衬底上方的第一隔离绝缘层突出的鳍结构，在鳍结构的上部上方形成伪栅极结构，在第一隔离绝缘层上方形成第二隔离绝缘层，通过蚀刻鳍结构的源极/漏极区域形成沟槽，在沟槽中形成基极半导体外延层，并且在基极半导体外延层上形成盖极半导体外延层。盖极半导体外延层具有与基极半导体外延层不同的晶格常数，并且盖极半导体外延层的表面比基极半导体外延层的表面光滑。在以上或以下的一个或多个实施例中，半导体器件是p型场效应晶体管(FET)，并且盖极半导体外延层的晶格常数小于基极半导体外延层的晶格常数。在以上或以下的一个或多个实施例中，半导体器件是n型场效应晶体管(FET)，并且盖极半导体外延层的晶格常数大于基极半导体外延层的晶格常数。在以上或以下的一个或多个实施例中，第二隔离绝缘层由与第一隔离绝缘层不同的材料制成。在以上或以下的一个或多个实施例中，第二隔离绝缘层由SiOC和SiOCN中的至少一种制成。在以上或以下的一个或多个实施例中，通过以下操作形成鳍结构。在衬底上方形成缓冲半导体层，在缓冲半导体层上形成沟道半导体层，在沟道半导体层上方形成硬掩模图案，并且通过使用硬掩模图案作为蚀刻掩模的蚀刻来图案化沟道半导体层和缓冲半导体层。鳍结构包括图案化的缓冲半导体层、图案化的沟道半导体层和硬掩模图案。在以上或以下的一个或多个实施例中，在图案化以形成鳍结构时，还图案化衬底的一部分，并且鳍结构还包括鳍底部结构，鳍底部结构是衬底的图案化部分，其上形成有图案化的缓冲半导体层。在以上或以下的一个或多个实施例中，在硬掩模图案上方形成伪栅极结构，并且该方法还包括通过使用伪栅极结构作为蚀刻掩模的蚀刻来图案化硬掩模图案。在以上或以下的一个或多个实施例中，当蚀刻硬掩模图案时，还蚀刻第二隔离绝缘层，从而使得第二隔离绝缘层的上表面位于等于或低于沟道半导体层的上表面的水平面处。在以上或以下的一个或多个实施例中，在形成沟槽之后，在沟槽的底部处暴露鳍底部结构，并且在暴露的鳍底部结构上形成基极半导体外延层。在以上或以下的一个或多个实施例中，在形成沟槽之后，保留缓冲半导体层的一部分，并且在缓冲半导体层的其余部分上形成基极半导体外延层。在以上或以下的一个或多个实施例中，在盖极半导体外延层上形成附加的盖极半导体外延层。附加的盖极半导体外延层具有与盖极半导体外延层和基极半导体外延层不同的晶格常数。在以上或以下的一个或多个实施例中，半导体器件为p型场效应晶体管(FET)，盖极半导体外延层的晶格常数小于基极半导体外延层的晶格常数，并且附加的盖极半导体外延层的晶格常数小于盖极半导体外延层的晶格常数。在以上或以下的一个或多个实施例中，半导体器件为n型场效应晶体管(FET)，盖极半导体外延层的晶格常数大于基极半导体外延层的晶格常数，并且附加的盖极半导体外延层的晶格常数大于盖极半导体外延层的晶格常数。
根据本发明的另一方面，在制造半导体器件的方法中，形成从设置在衬底上方的第一隔离绝缘层突出的鳍结构，在鳍结构的上部上方形成伪栅极结构，在第一隔离绝缘层上方形成第二隔离绝缘层，通过蚀刻鳍结构的源极/漏极区域形成沟槽，在沟槽中形成基极半导体外延层，并且在基极半导体外延层上形成盖极半导体外延层。盖极半导体外延层具有与基极半导体外延层不同的晶格常数。基极半导体外延层是耦接至鳍结构的合并的外延层。盖极半导体外延层的晶格常数大于基极半导体外延层的晶格常数，并且盖极半导体外延层沿源极至漏极方向的表面粗糙度小于基极半导体外延层沿源极至漏极方向的表面粗糙度。在以上或以下的一个或多个实施例中，基极半导体外延层由SiP、SiC和SiCP的一层或多层制成，而盖极半导体外延层由SiGe、Ge和GeSn中的一种制成。在以上或以下的一个或多个实施例中，在盖极半导体外延层上形成晶格常数比盖极半导体外延层更大的附加的盖极半导体外延层，并且附加的盖极半导体外延层由SiGe、Ge和GeSn中的一种制成。
根据本发明的另一方面，在制造半导体器件的方法中，形成从设置在衬底上方的第一隔离绝缘层突出的鳍结构，在鳍结构的上部上方形成伪栅极结构，在第一隔离绝缘层上方形成第二隔离绝缘层，通过蚀刻鳍结构的源极/漏极区域形成沟槽，在沟槽中形成基极半导体外延层，并且在基极半导体外延层上形成盖极半导体外延层。盖极半导体外延层具有与基极半导体外延层不同的晶格常数。基极半导体外延层是耦接至鳍结构的合并的外延层。盖极半导体外延层的晶格常数小于基极半导体外延层的晶格常数。盖极半导体外延层沿源极至漏极方向的表面粗糙度小于基极半导体外延层沿源极至漏极方向的表面粗糙度。在以上或以下的一个或多个实施例中，基极半导体外延层由SiGe、Ge和GeSn的一层或多层制成，并且盖极半导体外延层由SiGe和Ge中的一种制成。在以上或以下的一个或多个实施例中，在盖极半导体外延层上形成晶格常数小于盖极半导体外延层的附加的盖极半导体外延层。附加的盖极半导体外延层由Si和SiGe中的一种制成。
根据本发明的一个方面，半导体器件包括从设置在衬底上方的第一隔离绝缘层突出的鳍结构、设置在鳍结构的沟道区域上方的栅极介电层、设置在栅极介电层上方的栅电极层、设置在鳍结构的源极/漏极区域上方的基极半导体外延层以及设置在基极半导体外延层上方的盖极半导体外延层。盖极半导体外延层具有与基极半导体外延层不同的晶格常数。盖极半导体外延层沿源极至漏极方向的表面粗糙度大于零且小于基极半导体外延层沿源极至漏极方向的表面粗糙度。在以上或以下的一个或多个实施例中，半导体器件是n型场效应晶体管(FET)，并且盖极半导体外延层的晶格常数大于基极半导体外延层的晶格常数。在以上或以下的一个或多个实施例中，基极半导体外延层由SiP、SiC和SiCP的一层或多层制成，而盖极半导体外延层由SiGe、Ge和GeSn中的一种制成。在以上或以下的一个或多个实施例中，半导体器件还包括设置在盖极半导体外延层上的附加的盖极半导体外延层，其具有比盖极半导体外延层更大的晶格常数。附加的盖极半导体外延层由SiGe、Ge和GeSn中的一种制成。在以上或以下的一个或多个实施例中，半导体器件是p型场效应晶体管(FET)，并且盖极半导体外延层的晶格常数小于基极半导体外延层的晶格常数。在以上或以下的一个或多个实施例中，基极半导体外延层由SiGe、Ge和GeSn的一层或多层制成，并且盖极半导体外延层由SiGe和Ge中的一种制成。在以上或以下的一个或多个实施例中，半导体器件还包括设置在盖极半导体外延层上的附加的盖极半导体外延层，其具有比盖极半导体外延层更小的晶格常数。附加的盖极半导体外延层由Si和SiGe中的一种制成。在以上或以下的一个或多个实施例中，鳍结构包括从衬底突出的鳍底部、设置在鳍底部上方的缓冲半导体层、以及设置在缓冲半导体层上并且具有与缓冲半导体层不同的晶格常数的沟道半导体层。基极半导体外延层与缓冲半导体层和沟道半导体层接触。在以上或以下的一个或多个实施例中，衬底由硅制成，缓冲半导体层包括Si1-xGex，并且沟道半导体层包括Si1-yGey，其中0<x<y≤1.0。在以上或以下的一个或多个实施例中，半导体器件还包括设置在第一隔离绝缘层上的由与第一隔离绝缘层不同的绝缘材料制成的第二隔离绝缘层。第二隔离绝缘层与基极半导体外延层接触。在以上或以下的一个或多个实施例中，第一隔离绝缘层不与基极半导体外延层接触。在以上或以下的一个或多个实施例中，第二隔离绝缘层包括多孔SiOC。
根据本发明的另一方面，半导体器件包括从设置在衬底上方的第一隔离绝缘层突出的鳍结构、设置在每个鳍结构的沟道区域上方的栅极介电层、设置在栅极介电层上方的栅电极层、设置在鳍结构的源极/漏极区域上方的合并的基极半导体外延层以及设置在基极半导体外延层上方的盖极半导体外延层。盖极半导体外延层具有与合并的基极半导体外延层不同的晶格常数。一个鳍结构上方的盖极半导体外延层的沿源极至漏极方向的表面不平坦，但是比合并的基极半导体外延层的表面光滑。在以上或以下的一个或多个实施例中，半导体器件是n型场效应晶体管(FET)，并且盖极半导体外延层的晶格常数大于基极半导体外延层的晶格常数。在以上或以下的一个或多个实施例中，半导体器件还包括设置在盖极半导体外延层上的附加的盖极半导体外延层，其具有比盖极半导体外延层更大的晶格常数。在以上或以下的一个或多个实施例中，基极半导体外延层由SiP、SiC和SiCP的一层或多层制成，盖极半导体外延层由SiGe、Ge和GeSn中的一种制成，并且附加的盖极半导体外延层由SiGe、Ge和GeSn中的一种制成。在以上或以下的一个或多个实施例中，半导体器件是p型场效应晶体管(FET)，并且盖极半导体外延层的晶格常数小于基极半导体外延层的晶格常数。在以上或以下的一个或多个实施例中，半导体器件还包括设置在盖极半导体外延层上的附加的盖极半导体外延层，其具有比盖极半导体外延层更小的晶格常数。在以上或以下的一个或多个实施例中，基极半导体外延层由SiGe、Ge和GeSn的一层或多层制成，盖极半导体外延层由SiGe和Ge中的一种制成，并且附加的盖极半导体外延层由Si和SiGe中的一种制成。
根据本发明的另一方面，半导体器件包括从设置在衬底上方的第一隔离绝缘层突出的鳍结构。每个鳍结构包括从衬底突出的鳍底部、设置在鳍底部上方的缓冲半导体层和设置在缓冲半导体层上并且具有与缓冲半导体层不同的晶格常数的沟道半导体层。半导体器件还包括设置在第一隔离绝缘层上方并且由与第一隔离绝缘层不同的绝缘材料制成的第二隔离绝缘层、设置在每个鳍结构的沟道区域上方的栅极介电层、设置在栅极介电层上方的栅电极层、设置在鳍结构的源极/漏极区域上方并且与所述第二隔离绝缘层接触的合并的基极半导体外延层以及设置在基极半导体外延层上方的盖极半导体外延层。盖极半导体外延层具有与合并的基极半导体外延层不同的晶格常数。盖极半导体外延层沿源极至漏极方向的表面粗糙度大于零且小于合并的基极半导体外延层沿源极至漏极方向的表面粗糙度。
根据本发明的一个方面，半导体器件包括p型FET和n型FET。每个p型FET和n型FET包括鳍结构，该鳍结构从设置在衬底上方的第一隔离绝缘层突出，并且具有从衬底突出的鳍底部、设置在鳍底部上方的缓冲半导体层和设置在缓冲半导体层上并且具有与缓冲半导体层不同的晶格常数的沟道半导体层。每个p型FET和n型FET还包括设置在第一隔离绝缘层上方并且由与第一隔离绝缘层不同的绝缘材料制成的第二隔离绝缘层、设置在鳍结构的沟道区域上方的栅极介电层、设置在栅极介电层上方的栅电极层、设置在鳍结构的源极/漏极区域上方并且与第二隔离绝缘层接触的基极半导体外延层以及设置在基极半导体外延层上方的盖极半导体外延层。盖极半导体外延层沿源极至漏极方向的表面粗糙度大于零且小于基极半导体外延层沿源极至漏极方向的表面粗糙度。在p型FET中，盖极半导体外延层的晶格常数小于基极半导体外延层的晶格常数，而在n型FET中，盖极半导体外延层的晶格常数大于基极半导体外延层的晶格常数。上面概述了若干实施例或实例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
形成从设置在衬底上方的第一隔离绝缘层突出的鳍结构；
在所述鳍结构的上部上方形成伪栅极结构；
在所述第一隔离绝缘层上方形成第二隔离绝缘层；
通过蚀刻所述鳍结构的源极/漏极区域形成沟槽；
在所述沟槽中形成基极半导体外延层；以及
在所述基极半导体外延层上形成盖极半导体外延层，所述盖极半导体外延层的晶格常数与所述基极半导体外延层的晶格常数不同；
其中，所述盖极半导体外延层的表面比所述基极半导体外延层的表面光滑。
2.根据权利要求1所述的方法，其中：
所述半导体器件是p型场效应晶体管(FET)，以及
所述盖极半导体外延层的晶格常数小于所述基极半导体外延层的晶格常数。
3.根据权利要求1所述的方法，其中：
所述半导体器件是n型场效应晶体管(FET)，以及
所述盖极半导体外延层的晶格常数大于所述基极半导体外延层的晶格常数。
4.根据权利要求1所述的方法，其中，所述第二隔离绝缘层由与所述第一隔离绝缘层不同的材料制成。
5.根据权利要求4所述的方法，其中，所述第二隔离绝缘层由SiOC和SiOCN中的至少一种制成。
6.根据权利要求1所述的方法，其中，通过以下方式形成所述鳍结构：
在所述衬底上方形成缓冲半导体层；
在所述缓冲半导体层上形成沟道半导体层；
在所述沟道半导体层上方形成硬掩模图案；以及
通过使用所述硬掩模图案作为蚀刻掩模的蚀刻来图案化所述沟道半导体层和所述缓冲半导体层，
其中，所述鳍结构包括所述图案化的缓冲半导体层、所述图案化的沟道半导体层和所述硬掩模图案。
7.根据权利要求6所述的方法，其中：
在图案化以形成所述鳍结构时，所述衬底的一部分也被图案化，以及
其中，所述鳍结构还包括鳍底部结构，所述鳍底部结构是所述衬底的图案化部分，所述鳍底部结构上形成有所述图案化的缓冲半导体层。
8.根据权利要求6所述的方法，其中：
在所述硬掩模图案上方形成所述伪栅极结构，以及
所述方法还包括通过使用所述伪栅极结构作为蚀刻掩模的蚀刻来图案化所述硬掩模图案。
9.一种制造半导体器件的方法，所述方法包括：
形成从设置在衬底上方的第一隔离绝缘层突出的鳍结构；
在所述鳍结构的上部上方形成伪栅极结构；
在所述第一隔离绝缘层上方形成第二隔离绝缘层；
通过蚀刻所述鳍结构的源极/漏极区域形成沟槽；
在所述沟槽中形成基极半导体外延层；以及
在所述基极半导体外延层上形成盖极半导体外延层，所述盖极半导体外延层具有与所述基极半导体外延层不同的晶格常数，其中：
所述基极半导体外延层是耦接至所述鳍结构的合并外延层，
所述盖极半导体外延层的晶格常数大于所述基极半导体外延层的晶格常数，以及
所述盖极半导体外延层沿源极至漏极方向的表面粗糙度小于所述基极半导体外延层沿所述源极至漏极方向的表面粗糙度。
10.一种半导体器件，包括：
鳍结构，从设置在衬底上方的第一隔离绝缘层突出；
栅极介电层，设置在所述鳍结构的沟道区域上方；
栅电极层，设置在所述栅极介电层上方；
基极半导体外延层，设置在所述鳍结构的源极/漏极区域上方；以及
盖极半导体外延层，设置在所述基极半导体外延层上方，其中：
所述盖极半导体外延层具有与所述基极半导体外延层不同的晶格常数，以及
所述盖极半导体外延层沿源极至漏极方向的表面粗糙度大于零且小于所述基极半导体外延层沿所述源极至漏极方向的表面粗糙度。
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