CN106876275B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了半导体器件及其制造方法。半导体器件包括设置在衬底上方的第一沟道层、设置在衬底上方的第一源极/漏极区域、设置在每个第一沟道层上的栅极介电层、设置在栅极电介质上的栅电极层。每个第一沟道层均包括由第一半导体材料制成的半导体线。该半导体线穿过第一源极/漏极区域并且进入锚状区域。在锚状区域处，半导体线不具有栅电极层并且不具有栅极电介质，并且夹置在第二半导体材料之间。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2015年11月30日提交的美国临时专利申请第62/261,289号的优先权，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及半导体集成电路，更具体地，涉及具有全环栅结构的半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了三维设计的发展，诸如多栅极场效应晶体管(FET)(鳍式fin FET(Fin FET)和全环栅(GAA)FET)。在Fin FET中，栅电极邻近于沟道区域的三个侧面，同时栅极介电层介于栅电极与沟道区域之间。因为栅极结构在三个侧面上围绕(包裹)鳍，因此该晶体管实质上具有三个控制流经鳍或沟道区域的电流的栅极。不幸地，第四侧，该沟道的底部远离栅电极，因此不受栅极的紧密控制。相反地，在GAAFET中，沟道区域的所有侧面均被栅电极围绕，由于更陡的亚阈值电流摆幅(SS)和更小的漏极感应势垒降低(DIBL)，使得沟道区域中的耗尽更为充分并且短沟道效应更小。
随着晶体管尺寸按比例不断缩小至亚10至15nm技术节点，需要GAAFET的进一步改进。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为鳍结构；在所述鳍结构上方形成隔离绝缘层；在所述隔离绝缘层上方形成覆盖层；图案化所述覆盖层以形成开口和剩余的边界部分；通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；去除部分地暴露的所述鳍结构中的所述第二半导体层，从而暴露所述第一半导体层；在去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；在所述源极/漏极区域中的暴露的所述第一半导体层上形成外延源极/漏极结构，从而使得所述外延源极/漏极结构包裹在所述源极/漏极区域中的暴露的所述第一半导体层的每个周围；去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及在所述沟道区域中的暴露的所述第一半导体层周围形成栅极介电层和栅电极层。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为鳍结构；在所述鳍结构上方形成隔离绝缘层；在所述隔离绝缘层上方形成覆盖层；图案化所述覆盖层以形成开口和剩余的边界部分；通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；部分地去除部分地暴露的所述鳍结构中的所述第二半导体层；在部分地去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分保持暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；在所述源极/漏极区域中的暴露的所述鳍结构上形成外延源极/漏极结构；去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及在所述沟道区域中的所述鳍结构上方形成栅极介电层和栅电极层。
根据本发明的又一方面，提供了一种半导体器件，包括：第一沟道层，设置在衬底上方；第一源极/漏极区域，设置在所述衬底上方；栅极介电层，设置在所述第一沟道层的每个上；以及栅电极层，设置在所述栅极介电层上，其中：所述第一沟道层的每个均包括由第一半导体材料制成的半导体线，所述半导体线穿过所述第一源极/漏极区域并且进入锚状区域，以及在所述锚状区域处，所述半导体线不具有所述栅电极层并且不具有所述栅极介电层，并且夹置在第二半导体材料之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图18C示出了根据本发明的一个实施例的用于制造GAA FET器件的示例性顺序工艺。
图19A至图21C示出了根据本发明的另一实施例的GAA FET器件的示例性结构。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件期望的性质。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清楚的目的，各个部件可以以任意比例绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意味着“包括”或“由…组成”。
图1至图18C示出了根据本发明的一个实施例的用于制造GAA FET器件的示例性顺序工艺。应该明白，可以在图1至图18C所示的工艺之前、期间和/或之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下所描述的一些操作。操作/工艺的顺序可以互换。
如图1所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层20和第二半导体层25。
在一个实施例中，衬底10包括至少位于它表面部分上的单晶半导体层。衬底10可以包括单晶半导体材料，诸如但是不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在这个实施例中，衬底10由Si制成。
衬底10可以包括位于它的表面区域中的一个或多个缓冲层(未示出)。该缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变至源极/漏极区域的晶格常数。可以由外延生长的单晶半导体材料(诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP)形成缓冲层。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底缓冲层的30原子百分比的锗增大至最顶缓冲层的70原子百分比的锗。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成并且可以包括诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的一层或多层。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20是Si1-xGex(其中，x大于约0.3)或Ge(x＝1.0)并且第二半导体层25是Si或Si1-yGey，其中，y少于约0.4并且x＞y。在本发明中，“M”化合物或“M基化合物”意味着化合物的主体是M。
在另一实施例中，第二半导体层25是Si1-yGey(其中，y大于约0.3)或Ge，并且第一半导体层20是Si或Si1-xGex，其中，x小于约0.4并且x＜y。在又一实施例中，第一半导体层20由Si1-xGex制成，其中，x在约0.3至约0.8的范围内，并且第二半导体层25由Si1-xGex制成，其中，x在约0.1至约0.4的范围内，其中，第一半导体层20和第二半导体层25的Ge的量是不同的。
在图1中，设置了第一半导体层20的六个层和第二半导体层25的六个层。然而，层数不限于六个，并且可以小到1个(每层)，并且在一些实施例中，形成第一半导体层和第二半导体层的每个的2层至10层。通过调整堆叠层的数量，可以调整GAA FET器件的驱动电流。
在衬底10上方外延形成第一半导体层20和第二半导体层25。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中，第一半导体层20的厚度在约5nm至约50nm的范围内，而在其它实施例中，在约10nm至约30nm的范围内。在一些实施例中，第二半导体层25的厚度在约5nm至约30nm的范围内，而在其它实施例中，在约10nm至约20nm的范围内。第一半导体层20的每个的厚度可以相同或可以改变。在特定实施例中，第一半导体层20的厚度小于第二半导体层25的厚度。
在一些实施例中，底部第一半导体层(距离衬底10最近的层)比其他第一半导体层厚。在一些实施例中，底部第一半导体层的厚度在约10nm至约50nm的范围内，或在其它实施例中，在约20nm至约40nm的范围内。
下一步，如图2所示，在堆叠层上方形成掩模层30。在一些实施例中，掩模层30包括第一掩模层32、第二掩模层34和第三掩模层36。第一掩模层32是由氧化硅制成的垫氧层(可以通过热氧化形成)。第二掩模层34由氮化硅(SiN)制成并且第三掩模层36由氧化硅制成，通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、或其它合适的工艺形成第二掩模层34和第三掩模层36。通过使用包括光刻和蚀刻的图案化操作将掩模层30图案化成掩模图案。
下一步，如图3所示，通过使用图案化的掩模层来图案化第一半导体层20和第二半导体层25的堆叠层，从而堆叠层形成为在Y方向上延伸的鳍结构Fn和Fp。在随后的制造操作中，鳍结构Fn用于形成n-型FET而鳍结构Fp用于形成p-型FET。每个鳍结构均包括底层15，该底层15是蚀刻的衬底的部分。
在一些实施例中，鳍结构沿着X方向的宽度W1在约5nm至约40nm的范围内，而在其它实施例中，在约6nm至约15nm的范围内。鳍结构沿着Z方向的高度H1在约30nm至约200nm的范围。
在形成鳍结构之后，在衬底上方形成包括一个或多个绝缘材料层的隔离绝缘层50，从而使得鳍结构完全地嵌入在隔离绝缘层50内。用于绝缘层50的绝缘材料可以包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。在隔离绝缘层50的形成之后，可以实施退火操作。之后，如图4所示，实施诸如化学机械抛光(CMP)方法和/或回蚀方法的平坦化操作，从而使得垫氧层32的上表面从绝缘材料层处暴露。在一些实施例中，暴露了鳍结构的上表面。
在一些实施例中，如图4所示，在图3的结构上方形成第一衬垫层42并且在第一衬垫层42上方进一步形成第二衬垫层44。第一衬垫层42由氧化硅或氧化硅基材料制成并且第二衬垫层44由SiN或氮化硅基材料制成。在其它实施例中，第二衬垫层44由氧化硅或氧化硅基材料制成并且第一衬垫层42由SiN或氮化硅基材料制成。
之后，如图5所示，在图4的结构上方形成掩模层60。掩模层60由诸如SiN、SiON或SiCN的氮化硅基材料制成，该掩模层60相较于隔离绝缘层50具有更高的蚀刻选择性。
随后，通过使用光刻和蚀刻操作来图案化掩模层60以制成开口和剩余的边界部分61。之后，如图6所示，使隔离绝缘层50凹进，通过开口部分地暴露了鳍结构的部分。如图6所示，鳍结构的端部掩埋在隔离绝缘层中，从而形成锚状结构55。如图6所示，暴露的鳍结构Fp包括第一半导体层20P和第二半导体层25P的堆叠结构，暴露的鳍结构Fn包括第一半导体层20N和第二半导体层25N的堆叠结构。在图5中以及之后，鳍结构包括七个第一半导体层和六个第二半导体层。
如图6所示，底部第一半导体层部分地从隔离绝缘层50暴露。在其它实施例中，底部第一半导体层完全地嵌入在隔离绝缘层50内或完全地从隔离绝缘层50暴露。
在一些实施例中，两个锚状结构之间的宽度W2在约40nm至约25μm的范围内。在一些实施例中，锚状结构61的宽度W3在约15nm至约25μm的范围内。两个锚状结构的宽度可以相同或彼此不同。
如图7所示，在鳍结构从隔离绝缘层50暴露之后，去除鳍结构Fn中的各第一半导体层20N，从而形成第二半导体层25N的布线。由于锚状结构55在鳍结构Fn的两端处形成，因此可以由锚状结构支撑第二半导体层25N的布线，并且在这个制造工艺阶段中可以去除鳍结构Fn中的第一半导体层20N。
类似地，蚀刻鳍结构Fp中的第二半导体层25P。不同于鳍结构Fn，在这个实施例中部分地去除第二半导体层25P。在特定实施例中，从鳍结构Fp处完全地去除第二半导体层25P。
可以使用相对于第二半导体层25N选择性地蚀刻第一半导体层20N的蚀刻剂或相对于第一半导体层20P选择性地蚀刻第二半导体层25P的蚀刻剂来去除或蚀刻第一半导体层20N和第二半导体层25P。
当第一半导体层20N是Ge或SiGe并且第二半导体层25N是Si时，可以使用湿蚀刻剂(诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)来选择性地去除第一半导体层20N。
当第一半导体层20N是Si并且第二半导体层25N是Ge或SiGe时，可以使用湿蚀刻剂(诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)选择性地去除第一半导体层20N。
类似地，对于鳍结构Fp，通过使用适当地蚀刻剂来选择性地蚀刻第二半导体层25P。当蚀刻鳍结构Fp时，鳍结构Fn由诸如光刻胶层或介电层的保护层覆盖，并且当蚀刻鳍结构Fn时，鳍结构Fp由保护层覆盖。用于鳍结构Fp和Fn的蚀刻操作的顺序可以互换。在这个阶段可以去除剩余的边界部分61。
图8示出了在暴露的鳍结构(布线)上方形成牺牲栅极结构之后的结构。牺牲栅极结构包括牺牲栅电极70和牺牲栅极介电层70N。在鳍结构的将变成沟道区域的部分上方形成牺牲栅极结构。牺牲栅极结构限定了GAAFET的沟道区域。
通过在鳍结构(布线)上方第一毯式沉积牺牲栅极介电层来形成牺牲栅极介电层70N。牺牲栅极介电层包括氧化硅、氮化硅或氮氧化硅的一层或多层。在一些实施例中，牺牲栅极介电层的厚度在约1nm至约5nm的范围内。之后，在牺牲栅极介电层上和鳍结构(布线)上方毯式沉积牺牲栅电极层，从而使得鳍结构(布线)完全地嵌入在牺牲栅电极层内。牺牲栅电极层包括硅，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其它合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。
随后，在牺牲栅电极层上方形成掩模层71。掩模层71包括垫SiN层72和氧化硅掩模层74。
下一步，如图8所示，对掩模层71实施图案化操作并且将牺牲栅电极层图案化成牺牲栅极结构G1至G4。通过图案化牺牲栅极结构，部分地暴露第一半导体层和第二半导体层在牺牲栅极结构相对两侧上的堆叠层以作为源极/漏极(S/D)区域。在本发明中，源极和漏极互换使用并且它们的结构基本相同。在一些实施例中，与G4类似的附加牺牲栅极结构(未示出)设置与G4相对(关于G1)的一侧上。
在图8所示的一个实施例中，在鳍结构Fp和Fn上方形成牺牲栅极结构G1，而仅在鳍结构Fp上方形成牺牲栅极结构G2和G3并且仅在鳍结构Fn上方形成牺牲栅极结构G4。牺牲栅极结构的配置不限于图8。
如图9A和图9B所示，在形成牺牲栅极结构之后，通过使用CVD或其它合适的方法共形地形成用于侧壁间隔件的绝缘材料的毯式层77。图9B是对应于图9A的切线X1-X1(G1和G3之间)的切割图。毯式层77以共形的方式沉积，从而使得毯式层77在牺牲栅极结构的垂直面(诸如侧壁)、水平面和顶面上形成为具有基本相等的厚度。在一些实施例中，毯式层77沉积为在约2nm至约10nm的范围内的厚度。在一个实施例中，毯式层77的绝缘材料是诸如SiN、SiON、SiOCN或SiCN和它们的组合的氮化硅基材料。
如图9B所示，在鳍结构Fn中，牺牲栅极介电层70N插入在各第二半导体层25N之间，而鳍结构Fp包括交替堆叠的第一半导体层20P和部分地蚀刻的第二半导体层25P，并且第二半导体层25P的侧面由牺牲栅极介电层70P覆盖。
此外，如图10A和图10B所示，在牺牲栅极结构的相对侧壁上形成侧壁间隔件76。图10B是对应于图10A的线X1-X1(G1和G3之间)的切割图。
在形成毯式层77之后，例如，使用反应离子蚀刻(RIE)对毯式层77实施各向异性蚀刻。在各向异性蚀刻工艺期间，大多数绝缘材料从水平面处去除，保留在垂直面(诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁)上的介电间隔件层。掩模层74可以从侧壁间隔件处暴露。在一些实施例中，如图10B所示，随后实施各向同性蚀刻以从暴露的鳍结构Fn和Fp的侧壁的上部去除绝缘材料。在其它实施例中，完全地去除位于鳍结构的侧壁上的绝缘材料。在一些实施例中，各向同性蚀刻是湿蚀刻工艺。
如图11A和图11B所示，在鳍结构Fp和Fn的至少上部从侧壁间隔件处暴露之后，在鳍结构Fp和Fn的暴露的部分上以及周围形成p-型FET的源极/漏极(S/D)层80P和n-型FET的S/D层80N。图11B是对应于图11A的切线X1-X1(G1和G3之间)的切割图。
用于S/D层80P的材料包括Ge或SiGe的一层或多层，其中，S/D层80P的Ge含量高于第一半导体层20P。III-V族化合物半导体的一层或多层可以用于S/D层80P。用于S/D层80N的材料包括SiP或SiC的一层或多层。
通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成S/D层80P和80N。当形成S/D层80P时，鳍结构Fn由诸如SiN的保护层覆盖，并且当形成S/D层80N时，鳍结构Fp由保护层覆盖。
图12A至图14C示出了鳍结构Fp的源极/漏极区域的放大视图。
在图12A、图13A和图14A中，第二半导体层在图7的制造阶段被完全地去除。S/D层80P完全地围绕第一半导体层20P形成，因此S/D层80P的表面面积可以最大化。
在图12B、图13B和图14B中，第二半导体层25P在图7的制造阶段部分地被蚀刻。在这种情况下，保持通过剩余的第二半导体层25P向第一半导体层20P施加的应力，同时可以获得S/D层80P的相对较大的表面面积。在图12B、图13B和图14B中，第二半导体层25P的截面具有凹形形状。在其它实施例中，第二半导体层25P的截面具有矩形形状。
在图12C、图13C和图14C中，第二半导体层25P在图7的制造阶段没有被蚀刻。在这种情况下，可以保持通过剩余的第二半导体层25P向第一半导体层20P施加的应力。
如图15A和图15B所示，在形成S/D层之后，在整个结构上方形成层间介电层(ILD)90并且之后通过CMP操作平坦化层间介电层90的上部，从而暴露牺牲栅电极层70的上表面。图15B是对应于图15A的线X2-X2的切割图。
用于ILD层90的材料包括包含Si、O、C和/或H的化合物(诸如SiCOH和SiOC)。诸如聚合物的有机材料可以用于ILD层90。此外，在一些实施例中，在形成ILD层90之前，在图11A和图11B的结构上方形成氧化硅层92，并且之后在氧化硅层92上方进一步形成SiN层94。也可以在ILD层90上方形成SiN层96以保护ILD层90在牺牲栅极氧化物的去除期间免受蚀刻的影响。当牺牲栅极氧化物层薄时，SiN层96可以是不必要的。
随后，如图16所示，去除牺牲栅电极70和牺牲栅极介电层75，从而暴露随后变成FET的沟道层的鳍结构Fp和Fn。图16是对应于图15A的线X1-X1(G1和G3之间)的切割图。
在牺牲栅极结构的去除期间，ILD层90保护S/D结构80P和80N。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极70是多晶硅并且ILD层90是氧化硅时，诸如TMAH溶液的湿蚀刻剂可以用于选择性地去除牺牲栅电极70。之后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层75。图16示出了完全地去除S/D区域处的侧壁间隔件的情况。
如图17所示，在去除牺牲栅极结构之后，在每个沟道层(20P、20N、25N)周围形成栅极介电层100，并且在栅极介电层100上形成栅电极层110。在图17中，第二半导体层25P的截面具有凹形形状。在其它实施例中，第二半导体层25P的截面具有矩形形状。
在特定实施例中，栅极介电层100包括介电材料104(诸如氧化硅、氮化硅或高k介电材料)、其它合适的介电材料和/或它们的组合的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层100包括在沟道层和介电材料104之间形成的界面层102。
可以由CVD、ALD或任何合适的方法形成栅极介电层100。在一个实施例中，使用诸如ALD的高共形沉积工艺形成栅极介电层100以确保在每个沟道层周围形成的栅极介电层具有均匀的厚度。在一个实施例中，栅极介电层100的厚度在约1nm至约6nm的范围内。
在栅极介电层100上形成栅电极层110以围绕每个沟道层。栅电极层110包括导电材料(诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、钽、镍、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合)的一层或多层。
可以由CVD、ALD、电镀或其它合适的方法形成栅电极层110。栅电极层也沉积在ILD层90的上表面上方。之后，例如，通过使用CMP平坦化形成在ILD层90上方的栅极介电层和栅电极层，直至暴露ILD层90的顶面。在一些实施例中，当使用SiN层96时，实施平坦化操作，直至暴露SiN层96的顶面。
在本发明的特定实施例中，一个或多个功函调整层(未示出)介于栅极介电层100和栅电极110之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层。对于n-沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p-沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成功函调整层。此外，可以使用不同的金属层分别形成用于n-沟道FET和p-沟道FET的功函调整层。
随后，如图18A至图18C所示，在图17的结构上方形成介电层122、124和126，并且形成接触层130。图18B是对应于图18A的线Y1的截面图并且图18C是对应于图18A的线Y2的截面图。
介电层122由与SiN层96相同的材料SiN制成。例如，介电层124由氮化硅基材料或氧化硅基材料制成。例如，介电层126由氧化硅基材料制成。接触层130包括诸如Co、W、Ni、Al或Cu的金属材料的一层或多层。在一些实施例中，在形成接触层130之前，形成诸如TiN或TaN的阻挡层132。
在图18A至图18C的结构中，在鳍结构或布线的端处形成锚状结构55。具体地，在n-型FET中，沟道层包括由第二半导体层25N制成的半导体布线，并且该半导体布线穿过源极/漏极区域并且进入锚状结构。在锚状结构中，半导体布线的端不具有栅电极层并且不具有栅极电介质，并且夹置在第一半导体层20N之间。在p-型FET中，沟道层包括第一半导层20P和部分地蚀刻的第二半导体层25P的鳍结构。在锚状结构中，鳍结构具有第一半导体层20P和未蚀刻的第二半导体层25P并且不具有栅电极层并且不具有栅极电介质。
图19A至图19C示出了栅电极的布局结构。在图19A中，三个栅极结构G1、G2和G3沿着图20的线Y3-Y3设置在两个锚状结构55之间。在一些实施例中，栅极结构G2和G3(还有G4)是伪栅极结构以改进栅极图案化操作中的图案保真度，并且G1用于有源栅极。
在图19B中，在锚状结构55上方形成附加牺牲栅极图案74D、72D和70D。图19C示出了在图19的情况下形成S/D层80P之后的结构。在图20中，仅示出了一个附加栅极图案。层70D、72D和74D对应用于栅极结构G1至G4的层70、72和74。在这种配置中，可以进一步改进栅极图案化操作中的图案保真度。应该注意，在一些实施例中，与G4类似的附加栅极结构(未示出)设置在与G4相对的(关于G1)一侧上。
在本实施例中，锚状结构55(和附加牺牲栅极图案)形成为夹置牺牲栅极结构G1至G3。该结构可以增加S/D层在G2和G3外侧(例如，80P)的体积以增强应力。如果G2和G3外侧没有锚状结构，S/D层将具有影响S/D层的大小的小平面并且S/D应力源性能将劣化。
图21A至图21C示出了当在锚状结构55上方形成附加牺牲栅极图案74D、72D和70D时的结构。在图21A至图21C中，在锚状结构55上方形成附加栅电极110D。
应该明白，GAA FET进一步经受CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
此处描述的各个实施例或实例提供了超越现有技术的若干优势。例如，在本发明中，通过使用锚状结构，使得在形成源极/漏极层之前制成沟道层(例如，布线)成为可能。通过垂直于沟道层的绝缘材料“壁”形成锚状结构。通过使用锚状结构，伪栅极和有源栅极形成了自组装嵌套(nest)栅极结构，具体地，这保持了用于p-沟道全环栅晶体管的沟道应力并且增强了迁移率。此外，GAA FET包括堆叠的纳米线(Si和/或SiGe)，在其制造工艺中，在同一工艺步骤中实施对栅极和源极/漏极区域的选择性蚀刻。在GAA FET中，在蚀刻的Si或SiGe堆叠层上完全地或部分地外延生长源极/漏极层，这增强了接触件置放的表面面积。
应该明白，不是所有的优势都有必要已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构。将堆叠结构图案化成鳍结构。在鳍结构上方形成隔离绝缘层。在隔离绝缘层上方形成覆盖层。图案化覆盖层以制成开口和剩余的边界部分。通过开口使隔离绝缘层凹进以部分地暴露鳍结构。鳍结构的端部掩埋在隔离绝缘层中。去除部分地暴露的鳍结构中的第二半导体层，从而暴露第一半导体层。在去除第二半导体层的暴露的鳍结构上方形成牺牲栅极结构，从而使得牺牲栅极结构覆盖鳍结构的部分而鳍结构的剩余部分保持暴露。该剩余部分为源极/漏极区域并且由牺牲栅极结构覆盖的鳍结构的部分为沟道区域。在源极/漏极区域中的暴露的第一半导体层上形成外延源极/漏极结构，从而使得外延源极/漏极结构包裹在源极/漏极区域中的暴露的第一半导体层的每个周围。去除牺牲栅极结构以暴露鳍结构的沟道区域。在沟道区域中的暴露的第一半导体层周围形成栅极介电层和栅电极层。
在一些实施例中，所述第一半导体层由Si或Si基化合物制成。
在一些实施例中，所述第二半导体层由SiGe制成。
在一些实施例中，所述外延源极/漏极结构包括SiP、SiCP和SiC中的至少一个。
在一些实施例中，所述外延源极/漏极结构包括SiGe。根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构。将堆叠结构图案化成鳍结构。在鳍结构上方形成隔离绝缘层。在隔离绝缘层上方形成覆盖层。图案化覆盖层以形成开口和剩余的边界部分。通过开口使隔离绝缘层凹进以部分地暴露鳍结构。鳍结构的端部掩埋在隔离绝缘层中。部分地去除部分地暴露的鳍结构中的第二半导体层。在部分地去除第二半导体层的暴露的鳍结构上方形成牺牲栅极结构，从而使得牺牲栅极结构覆盖鳍结构的部分而鳍结构的剩余部分保持暴露。该剩余部分为源极/漏极区域并且由牺牲栅极结构覆盖的鳍结构的部分为沟道区域。在源极/漏极区域中的暴露的鳍结构上形成外延源极/漏极结构。去除牺牲栅极结构以暴露鳍结构的沟道区域。在沟道区域中的鳍结构上方形成栅极介电层和栅电极层。
在一些实施例中，所述第一半导体层由Si或Si基化合物制成。
在一些实施例中，所述第二半导体层由SiGe制成。
在一些实施例中，所述外延源极/漏极结构包括SiP、SiCP和SiC中的至少一个。
在一些实施例中，所述外延源极/漏极结构包括SiGe。
在一些实施例中，所述第二半导体层由Si或Si基化合物制成。
在一些实施例中，该方法还包括：在形成所述外延源极/漏极结构之前，从所述鳍结构的所述源极/漏极区域处去除所述第二半导体层。
根据本发明的另一方面，半导体器件包括设置在衬底上方的第一沟道层、设置在衬底上方的第一源极/漏极区域、设置在每个第一沟道层上的栅极介电层、设置在栅极电介质上的栅电极层。每个第一沟道层均包括由第一半导体材料制成的半导体线。该半导体线穿过第一源极/漏极区域并且进入锚状区域。在锚状区域处，半导体线不具有栅电极层并且不具有栅极电介质，并且夹在第二半导体材料之间。
在一些实施例中，所述第一半导体材料由SiGe制成。
在一些实施例中，所述第二半导体材料由Si或Si基化合物制成。
在一些实施例中，所述第一半导体材料由Si或Si基化合物制成。
在一些实施例中，所述第二半导体材料由SiGe制成。
在一些实施例中，所述第一源极/漏极区域包括外延材料，以及所述外延材料包裹在所述第一源极/漏极区域中的所述半导体线周围。
在一些实施例中，所述第一半导体材料是Si并且所述外延材料是SiP、SiCP和SiC中的至少一个。
在一些实施例中，所述第一半导体材料是SiGe并且所述外延材料是Si。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；
将所述堆叠结构图案化为鳍结构；
在所述鳍结构上方形成隔离绝缘层；
在所述隔离绝缘层上方形成覆盖层；
图案化所述覆盖层以形成开口和剩余的边界部分；
通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；
去除部分地暴露的所述鳍结构中的所述第二半导体层，从而暴露所述第一半导体层；
在去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；
在所述源极/漏极区域中的暴露的所述第一半导体层上形成外延源极/漏极结构，从而使得所述外延源极/漏极结构包裹在所述源极/漏极区域中的暴露的所述第一半导体层的每个周围；
去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及
在所述沟道区域中的暴露的所述第一半导体层周围形成栅极介电层和栅电极层。
2.根据权利要求1所述的方法，其中：
所述第一半导体层由Si或Si基化合物制成。
3.根据权利要求2所述的方法，其中：
所述第二半导体层由SiGe制成。
4.根据权利要求2所述的方法，其中：
所述外延源极/漏极结构包括SiP、SiCP和SiC中的至少一个。
5.根据权利要求2所述的方法，其中：
所述外延源极/漏极结构包括SiGe。
6.一种制造半导体器件的方法，包括：
在衬底上方形成交替地堆叠在第一方向上的第一半导体层和第二半导体层的堆叠结构；
将所述堆叠结构图案化为鳍结构；
在所述鳍结构上方形成隔离绝缘层；
在所述隔离绝缘层上方形成覆盖层；
图案化所述覆盖层以形成开口和剩余的边界部分；
通过所述开口使所述隔离绝缘层凹进以部分地暴露所述鳍结构，所述鳍结构的端部掩埋在所述隔离绝缘层中；
部分地去除部分地暴露的所述鳍结构中的所述第二半导体层；
在部分地去除所述第二半导体层的暴露的所述鳍结构上方形成牺牲栅极结构，从而使得所述牺牲栅极结构覆盖所述鳍结构的部分而所述鳍结构的剩余部分保持暴露，所述剩余部分为源极/漏极区域并且所述鳍结构中由所述牺牲栅极结构覆盖的所述部分为沟道区域；
在所述源极/漏极区域中的暴露的所述鳍结构上形成外延源极/漏极结构；
去除所述牺牲栅极结构以暴露所述鳍结构的所述沟道区域；以及
在所述沟道区域中的所述鳍结构上方形成栅极介电层和栅电极层。
7.根据权利要求6所述的方法，其中：
所述第一半导体层由Si或Si基化合物制成。
8.根据权利要求7所述的方法，其中：
所述第二半导体层由SiGe制成。
9.根据权利要求7所述的方法，其中：
所述外延源极/漏极结构包括SiP、SiCP和SiC中的至少一个。
10.根据权利要求7所述的方法，其中：
所述外延源极/漏极结构包括SiGe。
11.根据权利要求7所述的方法，其中：
所述第二半导体层由Si或Si基化合物制成。
12.根据权利要求7所述的方法，还包括：在形成所述外延源极/漏极结构之前，从所述鳍结构的所述源极/漏极区域处去除所述第二半导体层。
13.一种半导体器件，包括：
衬底、凸出于所述衬底的鳍结构、以及在所述衬底上且位于所述鳍结构的相对两侧的隔离绝缘层，其中所述鳍结构的端部掩埋在所述隔离绝缘层中从而形成锚状结构，所述鳍结构具有半导体线并且所述半导体线暴露于所述隔离绝缘层的凹陷中，
第一沟道层，设置在所述衬底上方；
第一源极/漏极区域，设置在所述衬底上方；
栅极介电层，设置在所述第一沟道层的每个上；以及
栅电极层，设置在所述栅极介电层上，其中：
所述第一沟道层的每个均包括由第一半导体材料制成的所述半导体线，
所述半导体线穿过所述第一源极/漏极区域并且进入所述锚状结构，以及
在所述锚状结构处，所述半导体线不具有所述栅电极层并且不具有所述栅极介电层，并且夹置在第二半导体材料之间。
14.根据权利要求13所述的半导体器件，其中：
所述第一半导体材料由SiGe制成。
15.根据权利要求14所述的半导体器件，其中：
所述第二半导体材料由Si或Si基化合物制成。
16.根据权利要求13所述的半导体器件，其中：
所述第一半导体材料由Si或Si基化合物制成。
17.根据权利要求16所述的半导体器件，其中：
所述第二半导体材料由SiGe制成。
18.根据权利要求16所述的半导体器件，其中：
所述第一源极/漏极区域包括外延材料，以及
所述外延材料包裹在所述第一源极/漏极区域中的所述半导体线周围。
19.根据权利要求18所述的半导体器件，其中，所述第一半导体材料是Si并且所述外延材料是SiP、SiCP和SiC中的至少一个。
20.根据权利要求18所述的半导体器件，其中，所述第一半导体材料是SiGe并且所述外延材料是Si。
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