KR102653665B1 - 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

식각 조성물 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명에 따르면, 식각 조성물 및 이를 사용한 반도체 소자의 제조 방법이 제공된다. 실시예들에 따르면, 식각 조성물은 15wt% 내지 75wt%의 과초산; 불소 화합물; 아민 화합물; 및 유기 용매를 포함할 수 있다.

Description

식각 조성물 및 이를 이용한 반도체 소자의 제조 방법{ETCHING COMPOSITION AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 반도체층의 식각에 사용되는 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도의 증가 및 신뢰성의 향상이 요구되고 있다. 반도체 소자의 집적도가 증가할수록, 반도체 소자의 제조 과정에서 반도체 소자의 구성 요소들의 손상이 반도체 기억 소자의 신뢰성 및 전기적 특성에 더 많은 영향을 미치게 된다. 특히, 반도체 소자의 제조 과정에서, 식각 대상 막질과 다른 막질간의 높은 식각 선택비를 유지하는 것이 요구되고 있다.
발명이 해결하고자 하는 일 과제는 게르마늄 함유막에 대해서 높은 식각 선택비를 갖는 식각 조성물을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명은 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다. 본 발명의 개념에 따른 식각 조성물은 15wt% 내지 75wt%의 과초산; 불소 화합물; 아민 화합물; 및 유기 용매를 포함할 수 있다.
본 발명의 개념에 따른 식각 조성물은 과초산; 불소 화합물; 0.01wt% 내지 5wt%의 아민 화합물; 및 유기 용매를 포함할 수 있다.
본 발명의 개념에 따른 반도체 소자 제조 방법은 게르마늄 함유막이 제공된 기판을 준비하는 것; 및 상기 게르마늄 함유막 상에 식각 조성물을 사용한 식각 공정을 수행하여, 상기 게르마늄 함유막을 제거하는 것을 포함하되. 상기 식각 조성물은: 15wt% 내지 75wt%의 과초산; 불소 화합물; 아민 화합물; 및 유기 용매를 포함할 수 있다.
본 발명에 따르면, 식각 조성물을 사용한 식각 공정에서, 게르마늄 함유막에 대한 식각 선택비가 높을 수 있다. 상기 식각 조성물을 사용하여 제조된 반도체 소자는 향상된 전기적 특성을 나타낼 수 있다.
도 1a는 실시예들에 따른 식각 조성물을 사용한 식각 공정을 설명하기 위한 도면이다.
도 1b는 실시예들에 따른 식각 조성물을 사용한 식각 공정을 설명하기 위한 도면이다.
도 2는 실시예들에 따른 반도체 소자의 평면도이다.
도 3a 내지 도 3h는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서, “치환 또는 비치환된”은 수소원자, 중수소 원자, 할로겐 원자, 시클로알킬, 아릴, 헤테로아릴, 헤테로알리시클릭, 히드록시, 알콕시, 아릴옥시, 메르켑토, 알킬티오, 아릴티오, 시아노, 할로겐, 카르보닐, 티오카르보닐, O-카르바밀, N-카르바밀, O-티오카르바밀, N-티오카르바밀, C-아미도, N-아미도, S-술폰아미도, N-술폰아미도, C-카르복시, O-카르복시, 이소시아네이토, 티오시아네이토, 이소티오시아네이토, 니트로, 시릴, 트리할로메탄술포닐, 모노- 및 디-치환 아미노 그룹들을 포함한 아미노 및 이들의 유도체들로 이루어진 군에서 선택되는 1개 이상의 치환기로 치환 또는 비치환된 것을 의미할 수 있다. 또한, 상기 예시된 치환기 각각은 치환 또는 비치환된 것일 수 있다. 예를 들어, 메틸 아미노기는 아미노기로 해석될 수 있다.
본 명세서에서, 알킬기는 선형 알킬기, 가지 달린 알킬기, 또는 고리형 알킬기일 수 있다. 알킬기의 탄소수는 특별히 한정되지 않으나, 탄소수 1 내지 12의 알킬기일 수 있다.
본 명세서에서, 아민/아미노기의 탄소수는 특별히 한정되지 않으나, 1 이상 12이하일 수 있다. 아민은 탄소수 1 내지 12개의 지방족(aliphatic) 아민 및 탄소수 5 내지 12개의 고리형 아민 중에서 적어도 하나를 포함할 수 있다.
이하, 본 발명의 개념에 따른 식각 조성물을 설명한다.
본 발명에 따르면, 식각 조성물은 과초산(peracetic acid, CH3COOOH), 불소 화합물(fluorine compound), 아민 화합물, 및 유기 용매를 포함할 수 있다. 식각 조성물은 반도체막의 식각에 사용될 수 있다. 반도체막은 게르마늄 함유막일 수 있다. 상기 게르마늄 함유막은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 본 명세세에서 어떤 막질이 식각된다는 것인 상기 막질을 구성하는 물질이 제거된다는 것을 의미할 수 있다. 이하, 도 1a 및 도 1b를 참조하여, 식각 조성물 및 이를 사용한 식각 공정에 대하서 설명한다.
도 1a는 실시예들에 따른 식각 조성물을 사용한 식각 공정을 설명하기 위한 도면이다. 도 1b는 실시예들에 따른 식각 조성물을 사용한 식각 공정을 설명하기 위한 도면이다.
도 1a 및 도 1b를 참조하면, 게르마늄 함유막(2100) 및 실리콘 함유막(2200)이 베이스 기판(1000) 상에 제공될 수 있다. 게르마늄 함유막(2100)은 실리콘(Si)을 더 포함할 수 있다. 예를 들어, 게르마늄 함유막(2100)은 실리콘-게르마늄을 포함할 수 있다. 실리콘 함유막(2200)은 실리콘, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산탄화질화물(silicon oxycarbonitride, SiOCN)을 포함할 수 있다. 실리콘 함유막(2200)은 예를 들어, 폴리 실리콘을 포함할 수 있다. 이하 설명에서, 게르마늄 함유막(2100)이 실리콘-게르마늄막이고, 실리콘 함유막(2200)이 실리콘막 또는 실리콘 산화막인 경우에 관하여 기술하나, 본 발명이 이에 제한되는 것은 아니다. 도 1a와 같이, 게르마늄 함유막(2100)이 실리콘 함유막(2200)의 상면 상에 적층될 수 있다. 도 1b와 같이, 게르마늄 함유막(2100)은 실리콘 함유막(2200)의 일측에 배치될 수 있다. 다른 예로, 실리콘 함유막(2200)이 게르마늄 함유막(2100)의 상면 상에 적층될 수 있다.
식각 조성물이 게르마늄 함유막(2100) 및 실리콘 함유막(2200) 상에 가해져, 점선으로 도시된 바와 같이 게르마늄 함유막(2100)이 식각될 수 있다. 식각 조성물을 사용한 식각 공정에서 게르마늄 함유막(2100)에 대해 실리콘 함유막(2200)은 높은 식각 선택비를 가질 수 있다. 예를 들어, 상기 식각 조성물을 사용한 식각 공정에서, 실리콘-게르마늄의 식각률은 실리콘의 식각률보다 클 수 있다. 이에 따라, 식각 공정 후, 게르마늄 함유막(2100)은 제거되나, 실리콘 함유막(2200)은 제거되지 않고 남아있을 수 있다. 어떤 구성요소의 식각률은 식각 공정 시간에 따른 구성 요소의 부피 변화로 정의될 수 있다.
게르마늄 함유막(2100)의 식각은 실리콘-게르마늄을 산화시켜 반도체 산화물을 형성하는 것, 상기 반도체 산화물을 반응시켜, 수용성 생성물을 형성하는 것, 및 상기 수용성 생성물을 제거하는 것을 포함할 수 있다.
실시예들에 따르면, 과초산이 제공될 수 있다. 과초산은 물에 용해될 수 있다. 게르마늄 함유막(2100)은 과초산에 의해 산화되어, 반도체 산화물을 형성할 수 있다. 상기 반도체 산화물은 실리콘 산화물(예를 들어, SiOx) 및 게르마늄 산화물(예를 들어, GeOy)을 포함할 수 있다. (여기에서, x, y는 각각 독립적인 양의 유리수일 수 있다. 예를 들어, x는 2이고, y는 2일 수 있다.) 예를 들어, 과초산은 실리콘-게르마늄(SiGe)과 접촉하여, 실리콘(Si)과 게르마늄(Ge) 사이의 결합을 끊고, 실리콘 산화물 및 게르마늄 산화물을 형성할 수 있다.
과초산은 식각 조성물의 15 wt% 내지 75%일 수 있다. 과초산의 조성비가 15 wt% 미만인 경우, 실리콘-게르마늄의 산화가 충분히 일어나지 않을 수 있다. 이로 인해, 게르마늄 함유막(2100)의 식각률이 낮을 수 있다. 과초산의 조성비가 75wt%를 초과할 경우, 실리콘-게르마늄의 제거 속도가 낮아질 수 있다. 실시예들에 따르면, 식각 조성물은 15 wt% 내지 75%의 과초산을 포함하여, 게르마늄 함유막(2100)의 식각률이 높을 수 있다.
과초산은 초산(acetic acid, CH3COOH) 및 과산화수소(H2O2)로부터 제조될 수 있다. 초산 대 과산화수소는 과산화수소를 33:20 내지 33:30의 부피비로 혼합될 수 있다. 일 예로, 과산화수소는 31 질량 퍼센트(%)인 과산화수소 수용액이고, 초산은 100 질량 퍼센트의 초산 수용액일 수 있다. 초산 및 과산화 수소의 혼합에 의해, 과초산 혼합물이 형성될 수 있다. 과초산 혼합물은 과초산, 초산, 및 과산화수소를 포함할 수 있다. 과초산은 초산 및 과산화 수소의 반응에 의해 형성될 수 있다. 과초산 혼합물 내의 초산은 반응하고 남은 초산에 해당할 수 있다. 과초산 혼합물 내의 과산화수소는 반응하고 남은 과산화수소에 해당할 수 있다. 상기 과초산 혼합물의 제조 과정에서, 에이징 촉매가 더 사용될 수 있다. 초산 대 에이징 촉매의 부피비는 33:0.1 내지 33:10, 상세하게, 33:1 내지 33:2일 수 있다. 에이징 촉매는 황산(sulfuric acid) 또는 메탄설포닉산(Methanesulfonic acid) 중 적어도 하나를 포함할 수 있다. 일 예로, 96 질량 퍼센트의 황산이 에이징 촉매로 사용될 수 있다. 에이징 촉매가 사용됨에 따라, 과초산이 보다 빠르게 제조될 수 있다. 에이징 촉매는 식각 조성물 내에 남아있을 수 있다. 과초산은 과초산 혼합물의 40wt% 내지 60wt%일 수 있으나, 이에 제한되지 않는다.
불소 화합물은 예를 들어, 불산(HF), 불화나트륨(NaF), 불화칼륨(KF), 불화알루미늄(AlF2), 불화리튬(LiF4), 불화칼슘(CaF3), 산성불화나트륨(NaHF6), 불화암모늄(NH4F), 이불화암모늄(NH4HF2), 불화테트라메틸암모늄((CH3)4NF), 산성불화칼륨(KHF2), 불화붕소산(HBF4), 붕불화암모늄(NH4BF4), 붕불화칼륨(KBF4) 및 헥사플루오로규산(H2SiF6) 중에서 선택된 적어도 하나를 포함할 수 있다.
불소 화합물(fluorine compound)은 식각 공정에서 불소 음이온을 제공할 수 있다. 상기 불소 음이온은 예를 들어, F-, HF, 및 HF2-을 포함할 수 있다. 불소 음이온은 과초산에 의해 형성된 실리콘 산화물 및 게르마늄 산화물과 반응하여, 수용성 생성물을 형성할 수 있다. 상기 수용성 생성물은 H2SiF6, (NH4)2SiF6, H2GeF6, 및/또는 (NH4)2GeF6를 포함할 수 있다. 예를 들어, 불소 화합물은 실리콘 산화물과 반응하여, H2SiF6 혹은 (NH4)2SiF6을 형성할 수 있다. 불소 화합물은 게르마늄 산화물과 반응하여, H2GeF6 또는 (NH4)2GeF6을 형성할 수 있다.
불소 화합물은 식각 조성물의 0.01 wt% 내지 5 wt%일 수 있다. 불소 화합물의 함량이 0.01 wt% 미만인 경우, 불소 화합물이 과초산에 의해 형성된 실리콘 산화물 및 게르마늄 산화물을 제거하기 불충분할 수 있다. 이에 따라, 게르마늄 함유막(2100)의 식각률이 낮아질 수 있다. 불소 화합물의 조성비가 5 wt%를 초과하는 경우, 식각 조성물은 높은 게르마늄 함유막(2100)의 식각률 뿐만 아니라 높은 실리콘 함유막(2200)의 식각률을 가질 수 있다. 이 경우, 실리콘 함유막(2200)에 대한 게르마늄 함유막(2100)의 식각 선택비가 감소할 수 있다. 실시예들에 따르면, 불소 화합물의 함량비가 0.01 wt% 내지 5 wt%이므로, 식각 조성물은 게르마늄 함유막(2100)에 대한 높은 식각률을 갖고, 실리콘 함유막(2200)에 대한 실리콘-게르마늄막의 높은 식각 선택비를 가질 수 있다.
아민 화합물은 지방족(aliphatic) 아민 및 고리형 아민 중에서 적어도 하나를 포함할 수 있다. 지방족 아민의 탄소수는 1 내지 12개, 보다 상세하게 1 내지 5개일 수 있다. 여기에서, 지방족은 포화 탄화 수소 또는 불포화 탄화 수소일 수 있다. 지방족은 선형 또는 가지 달린 탄화 수소일 수 있다. 아민 화합물은 디아민(diamine)을 포함할 수 있다. 고리형 아민의 탄소수는 5 내지 12개일 수 있다. 고리형 아민은 헤테로 방향족 아민을 포함할 수 있으나, 이에 제한되지 않는다. 아민 화합물은 1차 아민, 2차 아민, 또는 3차 아민일 수 있다. 아민 화합물은 피리딘(Pyridine), 2-피리딘아민(2-Pyridinamine), 2-피리딘티올(2-Pyridinethiol), 4-피리딘올(4-Pyridinol), 2-피콜린(2-Picoline), 4-피콜린(4-Picoline), 8-하이드록시퀴놀린(8-Hydroxyquinoline), 피콜린산(Picolinic acid), 피콜린산 N-옥사이드(Picolinic acid N-oxide), 피페리딘(Piperidine), 4-메틸피페리딘(4-Methylpiperidine), 메틸아민(Methylamine), 에틸아민(Ethylamine), 프로필아민(Propylamine), 옥틸아민(Octylamine), 1,1,3,3-테트라메틸부틸아민(1,1,3,3-Tetramethylbutylamine), 디에탄올아민(Diethanolamine), 디이소프로필아민(Diisopropylamine), 니코틴아미드(Nicotinamine), 피롤리딘(Pyrrolidine), 2,2A-비피리딘(2,2A-Bipyridine), 피라졸(Pyrazole), L-프롤린(L-proline), 피리다진(Pyridazine), 트리에틸아민(Triethylamine), 트리에탄올아민(Triethanolamine), 에틸렌디아민(Ethylenediamine), 1,3-디아미노프로판(1,3-Diaminopropane), 1,4-디아미노부탄(1,4-Diaminobutane), 1,6-디아미노헥산(1,6-Diaminohexane), 1,8-디아미노옥탄(1,8-Diaminooctane), 디메틸아민(Dimethylamine), 디에틸아민(Diethylamine), 트리에틸렌테트라민(Triethylenetetramine), 테트라에틸렌펜타민(Tetraethylenepentamine), N,N-디메틸-1,3-프로판디아민(N,N-Dimethyl-1,3-propanediamine), N,N,NA,NA-테트라메틸-1,3-프로판디아민(N,N,NA,NA-Tetramethyl-1,3-propanediamine), N,N,NA,NA-테트라에틸렌디아민(N,N,NA,NA-Tetraethylethlenediamine), 1,1,3,3-테트라메틸구아니딘(1,1,3,3-Tetramethylguanidine), N,N,NA,NA-테트라키스(2-하이드록시에틸)에틸렌디아민[N,N,NA,NA-Tetrakis(2-hydroxyethyl)ethlenediamine], 요소(Urea), N-알릴티오우레아(N-Allylthiourea), 및 트리스(2-아미노에틸)아민[Tris(2-aminoethyl)amine)] 중에서 선택되는 적어도 하나를 포함할 수 있다.
아민 화합물은 식각 부스터(etch booster)의 역할을 할 수 있다. 예를 들어, 아민 화합물은 실리콘막에 대한 실리콘-게르마늄막의 식각 선택비를 증가시킬 수 있다. 아민 화합물은 식각 과정에서 형성된 반도체 산화물에 흡착될 수 있다. 예를 들어, 아민 화합물은 실리콘 산화물 및 게르마늄 산화물에 흡착될 수 있다. 아민 산화물이 화합물이 흡착된 실리콘 산화물 및 게르마늄 산화물은 불소 이온과 보다 용이하고 빠르게 반응할 수 있다. 이에 따라, 아민 화합물은 산화물 및/또는 게르마늄 산화물의 제거를 도울 수 있다.
아민 화합물은 식각 조성물의 0.01wt% 내지 5 wt%일 수 있다. 아민 화합물의 함량이 0.01 wt% 미만인 경우, 아민 화합물이 실리콘 산화물 및 게르마늄 산화물을 흡착하기에 부족할 수 있다. 이에 따라, 게르마늄 함유막(2100)의 식각률이 감소할 수 있다. 아민 화합물의 함량이 5 wt%를 초과하는 경우, 게르마늄 함유막(2100)의 식각률 뿐만 아니라 실리콘 함유막(2200)의 식각률이 증가될 수 있다. 예를 들어, 실리콘-게르마늄, 실리콘, 및 실리콘 산화물의 식각률이 증가될 수 있다. 이에 따라, 게르마늄 함유막(2100)의 식각 선택비가 감소될 수 있다.
유기 용매는 알콜 화합물, 카르복시산 화합물, 및 아세테이트 화합물 중에서 선택된 적어도 하나의 화합물을 포함할 수 있다. 알코올 화합물은 탄소수 1 내지 10의 알코올 화합물일 수 있다. 상기 알코올 화합물은 예를 들어, 메탄올, 에탄올, 이소프로판올, 부탄올, 펜탄올, 헥산올, 헵탄올, 및/또는 옥탄올을 포함할 수 있다. 카르복시산 화합물은 탄소수 1 내지 5의 카르복시산 화합물일 수 있다. 카르복시산 화합물은 예를 들어, 초산, 프로피온산, 및/또는 락트산을 포함할 수 있다. 아세테이트 화합물은 탄소수 1 내지 10의 아세테이트 화합물일 수 있다. 상기 아세테이트 화합물은 예를 들어, 메틸아세테이트, 에틸아세테이트, 나트륨아세테이트, 이소프로필아세테이트, n-프로필아세테이트, 부틸아세테이트, n-부틸아세테이트, 이소부틸아세테이트, 비닐아세테이트, 펜틸아세테이트, 옥틸아세테이트, 아밀아세테이트, 및/또는 2-에톡시에틸아세테이트를 포함할 수 있다.
유기 용매로 인해 실리콘 함유막(2200)에 대한 게르마늄 함유막(2100)의 식각 선택비가 증가될 수 있다. 예를 들어, 유기 용매는 실리콘 함유막(2200)을 보호하여, 실리콘 함유막(2200)의 식각을 방지할 수 있다. 유기 용매는 불소 화합물로부터 불소 음이온이 형성되는 속도를 조절할 수 있다. 예를 들어, 유기 용매는 불소 화합물로부터 불소 음이온이 과도하게 빠르게 해리되는 것을 방지할 수 있다. 이에 따라, 실리콘 산화물에 대한 실리콘-게르마늄의 식각 선택비 및 실리콘에 대한 실리콘-게르마늄의 식각 선택비가 증가될 수 있다.
유기 용매는 식각 조성물의 5wt% 내지 15wt%일 수 있다. 유기 용매의 함량이 5wt% 미만인 경우, 실리콘 함유막(2200)에 대한 게르마늄 함유막(2100)의 식각 선택비가 낮아질 수 있다. 유기 용매의 함량이 15wt% 초과인 경우, 식각 조성물 내의 과초산의 함량이 낮아져, 게르마늄 함유막(2100)의 식각률이 낮아질 수 있다.
식각 조성물은 초산 및 잔부의 물을 더 포함할 수 있다. 초산은 유기 용매, 과초산화합물, 불소 화합물, 아민 화합물, 및 물을 양호하게 혼합시키는 역할을 할 수 있다. 초산은 pH 조절제의 역할을 할 수 있다. 예를 들어, 식각 조성물이 초산을 포함하여, 식각 공정 동안, 식각 조성물이 1 내지 3의 pH를 가질 수 있다. 상기 pH 조건에서 식각 공정이 수행되는 경우, 실리콘 함유막(2200)에 대한 게르마늄 함유막(2100)의 식각 선택비가 더욱 증가될 수 있다.
물은 탈이온수(DIW)를 포함할 수 있다. 물은 과초산의 제조 과정에서 용매로 제공된 물, 불소 화합물의 용매로 제공된 물, 또는 유기 용매에 포함된 물로부터 유래될 수 있다. 식각 공정에서, 불소 화합물에 의해 형성된 수용성 생성물은 물에 용해되어 제거될 수 있다.
식각 조성물은 계면활성제, 금속 이온 봉쇄제, 및/또는 부식 방지제 등을 더 포함할 수 있다. 계면활성제는 음이온계 계면활성제, 양이온계 계면활성제, 비이온계 계면활성제, 및 양성(ampholytic) 계면활성제 중에서 적어도 하나를 포함할 수 있다. 음이온계 계면활성제는 알킬술폰산, 알킬벤젠술폰산, 알킬황산에스테르, 알킬에테르황산에스테르, 및/또는 이들의 염 중에서 적어도 하나를 포함할 수 있다. 양이온계 계면활성제는 아민염형 계면활성제 및/또는 테트라암모늄형 계면활성제 중에서 적어도 하나를 포함할 수 있다. 비이온계 계면활성제는 알킬렌 옥사이드형 계면활성제를 포함할수 있다. 양성 계면활성제는 아미노산형 계면활성제 및/또는 베타인형 계면활성제를 포함할 수 있다.
금속 이온 봉쇄제는 아미노기, 카르복실산기, 또는 포스폰산기를 포함하는 물질을 포함할 수 있다. 예를 들어, 금속 이온 봉쇄제는 시트르산(citric acid), 암모늄 시트레이트(ammonium citrate), 인산(phosphoric acid), 아인산(phosphonic acid), 에티드론산(etidronic acid), 니트릴로트리스 메틸렌포스폰산{nitrilotris(methylenephosphonic acid)}, 피틴산(phytic acid), 디메틸메틸포스포네이트(dimethylmethylphosphonate), N,N,N’,N’-에틸렌디아민테트라키스 메틸렌포스폰산{N,N,N’,N’-ethylenetetrakis(methylenephosphonic acid)}, 에틸렌디아민테트라아세트산(Ethylenediaminetetraacetic acid), 시스테인(cysteine), 글리신(glycine), 글루타민(glutamine), 알라닌(alanine), 및/또는 글루탐산(glutamic acid)을 포함할 수 있다.
부식 방지제는 트리아졸(triazole), 3-아미노트리아졸(3-aminotriazole), 테트라졸(tetrazole), 이미다졸(imidazole), 옥사졸(oxazole), 5-아미노테트라졸(5-aminotetrazole), 메틸테트라졸(methyltetrazole), 벤즈이미다졸(benzimidazole), 및/또는 인다졸(indazole) 와 같은 헤테로고리 화합물을 포함할 수 있다.
실시예들에 따르면, 식각 조성물을 사용하여, 실리콘-게르마늄이 실리콘 산화물 및 실리콘보다 빠르게 제거될 수 있다. 이에 따라, 상기 식각 조성물을 사용한 식각 공정에서, 게르마늄 함유막(2100)은 실리콘 함유막(2200)에 대해 높은 식각 선택비를 가질 수 있다.
이하, 본 발명의 개념에 따른 반도체 소자의 제조 방법을 설명한다.
도 2는 실시예들에 따른 반도체 소자의 평면도이다. 도 3a 내지 도 3h는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-Ⅱ 및 Ⅲ-Ⅳ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2 및 도 3a를 참조하면, 제1 반도체층들(210A) 및 제2 반도체층들(220A)이 기판(100) 상에 적층될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 제1 반도체층들(210A) 및 제2 반도체층들(220A)은 기판(100)을 씨드로 이용하는 에피택시얼 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 제1 반도체층들(210A) 및 제2 반도체층들(220A)은 기판(100) 상에 교대로 반복적으로 적층될 수 있다. 제1 반도체층들(210A)의 개수 및 제2 반도체층들(220A)의 개수는 다양하게 변형될 수 있다. 제1 반도체층들(210A) 각각은 제1 반도체 물질을 포함할 수 있다. 제1 반도체 물질을 게르마늄일 수 있다. 제1 반도체층들(210A) 각각은 제2 반도체 물질을 더 포함할 수 있다. 제2 반도체 물질은 실리콘일 수 있다. 제1 반도체층들(210A) 각각은 앞서 도 1a 및 도 1b에서 설명한 게르마늄 함유막(2100)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 반도체층들(210A) 각각은 실리콘-게르마늄을 포함할 수 있다. 제1 반도체층들(210A)은 희생막들의 역할을 할 수 있다. 제2 반도체층들(220A) 각각은 제2 반도체 물질을 포함할 수 있다. 제2 반도체층들(220A)은 실리콘 함유막일 수 있다. 예를 들어, 제2 반도체층들(220A)은 폴리 실리콘막과 같은 실리콘막일 수 있다.
도 2 및 도 3b를 참조하면, 예비 활성 패턴(201) 및 기저 활성 패턴(110)이 기판(100) 상에 형성될 수 있다. 예비 활성 패턴(201) 및 상기 기저 활성 패턴(110)을 형성하는 것은, 제1 반도체층들(210A), 제2 반도체층들(220A), 및 기판(100)의 상부를 패터닝하여 트렌치들(105)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(105)에 의해 예비 활성 패턴(201) 및 기저 활성 패턴(110)이 정의될 수 있다. 트렌치들(105)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 제1 방향(D1)은 기판(100)의 바닥면에 평행할 수 있다. 제2 방향(D2)은 기판(100)의 바닥면에 평행하고, 제1 방향(D1)과 실질적으로 수직할 수 있다. 예비 활성 패턴(201)은 제1 예비 반도체 패턴들(210B) 및 제2 예비 반도체 패턴들(220B)을 포함할 수 있다. 제1 예비 반도체 패턴들(210B)은 제1 반도체층들(210A)의 패터닝에 의해 형성될 수 있다. 제2 예비 반도체 패턴들(220B)은 제1 반도체층들(210A)의 패터닝에 의해 형성될 수 있다.
예비 활성 패턴(201)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 제1 예비 반도체 패턴들(210B) 및 제2 예비 반도체 패턴들(220B)은 기판(100)의 바닥면에 수직한 방향을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 제1 예비 반도체 패턴들(210B) 및 제2 예비 반도체 패턴들(220B) 각각은 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 기저 활성 패턴(110)은 기판(100)의 상부를 패터닝하여, 형성될 수 있다. 기저 활성 패턴(110)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 예비 활성 패턴(201)은 기저 활성 패턴(110)의 상면 상에 형성될 수 있다.
소자 분리 패턴들(130)이 형성되어, 트렌치들(105)을 각각 채울 수 있다. 소자 분리 패턴들(130)은 기저 활성 패턴(110)의 양 측의 기판(100) 상에 형성될 수 있다. 소자 분리 패턴들(130)은 제1 방향(D1)으로 연장될 수 있다. 소자 분리 패턴들(130)을 형성하는 것은, 기판(100) 상에 트렌치들(105)을 채우는 절연막을 형성하는 것, 및 예비 활성 패턴(201)의 측면들이 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 소자 분리 패턴들(130)의 상면들은 기저 활성 패턴(110)의 상면보다 낮은 레벨에 있을 수 있다. 소자 분리 패턴들(130)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 소자 분리 패턴들(130)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 2 및 도 3c를 참조하면, 희생 게이트 구조체(300)가 형성되어, 예비 활성 패턴(201)을 가로지를 수 있다. 희생 게이트 구조체(300)는 제2 방향(D2)으로 연장되어, 기저 활성 패턴(110) 및 소자 분리 패턴들(130)을 가로지를 수 있다. 희생 게이트 구조체(300)는 적층된 식각 정지 패턴(310), 희생 게이트 패턴(320), 및 마스크 패턴(330)을 포함할 수 있다. 희생 게이트 패턴(320)은 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 희생 게이트 패턴(320)은 예비 활성 패턴(201)의 서로 마주하는 측면들을 덮을 수 있고, 예비 활성 패턴(201)의 상면 및 소자 분리 패턴들(130)의 상면들을 덮을 수 있다. 희생 게이트 패턴(320)은 일 예로, 폴리 실리콘을 포함할 수 있다. 식각 정지 패턴(310)은 희생 게이트 패턴(320)과 예비 활성 패턴(201) 사이에 개재될 수 있다. 식각 정지 패턴(310)은 희생 게이트 패턴(320)과 각 소자 분리 패턴(130)의 사이로 연장될 수 있다. 식각 정지 패턴(310)은 일 예로, 실리콘 산화막을 포함할 수 있다. 희생 게이트 패턴(320)은 식각 정지 패턴(310)에 대해 식각 선택비를 가질 수 있다.
희생 게이트 패턴(320) 및 식각 정지 패턴(310)을 형성하는 것은, 기판(100) 상에 예비 활성 패턴(201) 및 소자 분리 패턴들(130)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)을 차례로 형성하는 것, 희생 게이트막 상에 희생 게이트 패턴(320)이 형성될 영역을 정의하는 마스크 패턴(330)을 형성하는 것, 및 마스크 패턴(330)을 식각 마스크로 이용하여 희생 게이트막 및 식각 정지막을 패터닝하는 것을 포함할 수 있다. 마스크 패턴(330)을 식각 마스크로 희생 게이트막을 패터닝하여 희생 게이트 패턴(320)이 형성될 수 있다. 희생 게이트 패턴(320)이 형성된 후, 희생 게이트 패턴(320) 양 측의 식각 정지막을 제거하여 희생 게이트 패턴(320) 아래에 식각 정지 패턴(310)이 국소적으로 형성될 수 있다.
게이트 스페이서들(350)이 희생 게이트 구조체(300)의 양 측에 형성되어, 희생 게이트 구조체(300)의 측벽들을 덮을 수 있다. 마스크 패턴(330) 및 게이트 스페이서들(350)은 예를 들어, 실리콘 질화물 및/또는 실리콘 산탄화질화물을 포함할 수 있다.
도 2 및 도 3d을 참조하면, 예비 활성 패턴(201)이 패터닝되어, 활성 패턴(200)이 형성될 수 있다. 활성 패턴(200)은 희생 게이트 구조체(300) 아래에 형성될 수 있다. 활성 패턴(200)을 형성하는 것은, 희생 게이트 구조체(300) 양 측에서 예비 활성 패턴(201)의 부분들을 제거하는 것을 포함할 수 있다. 예비 활성 패턴(201)의 부분들을 제거하는 것은, 마스크 패턴(330) 및 게이트 스페이서들(350)을 식각 마스크로 이용하여 예비 활성 패턴(201)의 부분들을 식각하는 것을 포함할 수 있다. 예비 활성 패턴(201)의 부분들을 식각하는 것은, 희생 게이트 구조체(300)의 양 측에서 기저 활성 패턴(110)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 활성 패턴(200)을 정의하는 리세스 부분들(140)이 형성될 수 있다. 리세스 부분들(140)은 희생 게이트 구조체(300) 양 측에 제공되고, 기저 활성 패턴(110)의 상면을 노출시킬 수 있다. 활성 패턴(200)은 복수로 형성되며, 상기 리세스 부분들(140)은 활성 패턴들(200) 사이에 제공될 수 있다. 각 활성 패턴(200)은 기저 활성 패턴(110) 상에 적층된 제1 반도체 패턴들(210) 및 제2 반도체 패턴들(220)을 포함할 수 있다. 제1 반도체 패턴들(210)은 제1 예비 반도체 패턴들(210B)을 패터닝하여 형성될 수 있다. 제2 반도체 패턴들(220)은 제2 예비 반도체 패턴들(220B)을 패터닝하여 형성될 수 있다.
제1 반도체 패턴들(210)의 일부가 수평적으로 더 제거되어, 리세스 영역들(215)이 형성될 수 있다. 리세스 영역들(215)은 제2 반도체 패턴들(220) 사이 및 제2 반도체 패턴들(220) 중 최하부층과 기저 활성 패턴(110)에 형성될 수 있다. 리세스 영역들(215)을 형성하는 것은, 제1 반도체 패턴들(210)의 측벽들 상에 제1 반도체 패턴들(210)에 대하여 식각 선택비 있는 식각 소스로 식각 공정을 수행하는 것을 포함할 수 있다.
절연 스페이서들(250)이 리세스 영역들(215) 내에 각각 형성될 수 있다. 절연 스페이서들(250)은 제1 반도체 패턴들(210)의 양 측들에 형성될 수 있다. 절연 스페이서들(250)을 형성하는 것은 활성 패턴(200)의 측벽들 및 리세스 영역 내에 배리어 절연막을 콘포말하게 형성하는 것, 및 배리어 절연막 상에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 절연 스페이서들(250)은 실리콘 질화물 및/또는 실리콘 산탄화질화물을 포함할 수 있다.
도 2 및 도 3e을 참조하면, 소스/드레인 패턴들(SD)이 희생 게이트 구조체(300)의 양 측의 기저 활성 패턴(110) 상에 형성될 수 있다. 소스/드레인 패턴들(SD)은 리세스 부분들(140)로부터 제2 반도체 패턴들(220) 및 기저 활성 패턴(110)을 씨드(seed)로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 패턴들(SD)은 리세스 부분들(140) 내에 각각 제공될 수 있다. 소스/드레인 패턴들(SD)의 각각은 제2 반도체 패턴들(220)의 노출된 측면들과 물리적으로 접촉할 수 있고, 기저 활성 패턴(110)의 상면과 물리적으로 접촉할 수 있다. 소스/드레인 패턴들(SD)은 제2 반도체 패턴들(220)을 통하여 서로 전기적으로 연결될 수 있다. 소스/드레인 패턴들(SD)은 절연 스페이서들(250)과 각각 물리적으로 접촉할 수 있다. 절연 스페이서들(250)은 소스/드레인 패턴들(SD) 및 제1 반도체 패턴들(210) 사이에 개재될 수 있다. 소스/드레인 패턴들(SD)은 제1 반도체 패턴들(210)과 이격될 수 있다.
소스/드레인 패턴들(SD)은 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 소스/드레인 패턴들(SD)을 형성하는 것은 소스/드레인 패턴들(SD)에 불순물을 도핑하는 것을 더 포함할 수 있다. 불순물의 도핑에 의해 소스/드레인 패턴들(SD)을 포함하는 트랜지스터의 전기적 특성이 개선될 수 있다. 트랜지스터가 NMOSFET인 경우, 불순물은 일 예로, 인(P)일 수 있고, 트랜지스터가 PMOSFET인 경우, 불순물은 일 예로, 보론(B)일 수 있다.
층간 절연막(400)이 기판(100) 상에 형성되어, 소스/드레인 패턴들(SD)을 덮을 수 있다. 층간 절연막(400)을 형성하는 것은, 기판(100) 상에 소스/드레인 패턴들(SD) 및 희생 게이트 구조체(300)를 덮는 절연막을 형성하는 것, 및 희생 게이트 패턴(320)이 노출될 때까지 절연막을 평탄화하는 것을 포함할 수 있다. 평탄화 공정에서 마스크 패턴(330)이 제거될 수 있다. 층간 절연막(400)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도 2 및 도 3f을 참조하면, 희생 게이트 패턴(320) 및 식각 정지 패턴(310)이 제거되어, 오프닝(500)을 층간 절연막(400) 내에 형성할 수 있다. 오프닝(500)은 게이트 스페이서들(350) 사이에서 활성 패턴(200)을 노출시킬 수 있다. 오프닝(500)을 형성하는 것은, 게이트 스페이서들(350), 층간 절연막(400), 및 식각 정지 패턴(310)에 대하여 식각 선택비를 갖는 식각 공정을 수행하여 희생 게이트 패턴(320)을 식각하는 것, 및 식각 정지 패턴(310)을 제거하는 것을 포함할 수 있다. 오프닝(500)은 평면적 관점에서, 제2 방향(D2)으로 연장되는 라인 형태일 수 있고, 소자 분리 패턴들(130)의 상면들을 노출할 수 있다. 오프닝(500)은 제2 반도체 패턴들(220) 중 최상부층의 상면을 노출시킬 수 있다. 오프닝(500)은 제2 반도체 패턴들(220)의 측벽들 및 제1 반도체 패턴들(210)의 측벽들을 노출시킬 수 있다.
도 2 및 도 3g을 참조하면, 오프닝(500)에 의해 노출된 제1 반도체 패턴들(210)이 식각 공정에 의해 제거되어, 게이트 영역들(510)이 형성될 수 있다. 게이트 영역들(510)은 제2 반도체 패턴들(220) 사이 및 제2 반도체 패턴들(220) 중 최하부층과 기저 활성 패턴(110) 사이에 형성될 수 있다. 게이트 영역들(510)은 빈 영역들일 수 있다. 게이트 영역들(510)은 오프닝(500)과 연결될 수 있다.
제1 반도체 패턴들(210)의 식각 공정은 앞서 설명한 식각 조성물을 사용하여 수행될 수 있다. 상기 식각 공정은 제2 반도체 패턴들(220)에 대해 제1 반도체 패턴들(210)이 식각 선택비를 가지도록 진행될 있다. 상기 식각 공정은 습식 식각 공정에 의해 진행될 수 있다. 상기 식각 공정은 10 ℃ 내지 80 ℃, 상세하게는 15 ℃ 내지 50 ℃의 온도에서 수행될 수 있다. 이 때, 식각 공정의 온도는 식각 공정 동안 식각 조성물의 온도를 의미할 수 있다.
식각 조성물은 도 1a 및 도 1b에서 설명한 바와 동일할 수 있다. 실시예들에 따르면, 식각 조성물은 과초산, 불소 화합물, 아민 화합물, 및 유기 용매를 포함할 수 있다. 식각 조성물은 초산을 더 포함할 수 있다. 제1 반도체 패턴들(210)은 도 1a 및 도 1b에서 설명한 게르마늄 함유막(2100)과 동일한 물질을 포함할 수 있다. 제1 반도체 패턴들(210)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 제1 반도체 패턴들(210)은 과초산에 의해 산화되어, 실리콘 산화물 및 게르마늄 산화물을 형성할 수 있다. 아민 화합물은 실리콘 산화물 및 게르마늄 산화물에 흡착될 수 있다. 불소 화합물은 해리되어, 불소 이온을 제공할 수 있다. 실리콘 산화물 및 게르마늄 산화물은 상기 불소 이온과 반응하여, 수용성 생성물을 형성할 수 있다. 아민 화합물이 흡착된 실리콘 산화물 및 게르마늄 산화물은 불소 이온과 보다 용이하고 빠르게 반응할 수 있다. 식각 조성물은 물을 더 포함할 수 있다. 수용성 생성물은 물에 용해될 수 있다. 이에 따라, 실리콘-게르마늄이 제거되어, 제1 반도체 패턴들(210)이 식각될 수 있다.
실리콘에 대한 실리콘-게르마늄의 식각 선택비가 낮은 경우, 상기 식각 공정 동안 제2 반도체 패턴들(220)의 일부가 점선으로 도시된 바와 같이 식각될 수 있다. 제2 반도체 패턴들(220)은 트렌지스터의 채널 영역들로 기능할 수 있다. 실시예들에 따르면, 식각 조성물은 실리콘에 대한 실리콘-게르마늄의 높은 식각 선택비를 가질 수 있다. 상기 식각 공정 동안 제1 반도체 패턴들(210)의 식각률은 제2 반도체 패턴들(220)의 식각률보다 클 수 있다. 제1 반도체 패턴들(210)이 식각되는 동안, 제2 반도체 패턴들(220)의 식각이 방지될 수 있다. 트렌지스터의 채널 영역의 두께가 감소되는 현상이 방지되어, 트렌지스터의 전기적 특성이 향상될 수 있다.
식각 공정에서 실리콘 산화물에 대한 실리콘-게르마늄의 식각 선택비가 낮은 경우, 점선으로 도시한 바와 같이, 노출된 소자 분리 패턴들(130)의 상면들이 더 식각될 수 있다. 소자 분리 패턴들(130)의 식각은 원하거나 의도하지 않을 결과일 수 있다. 실시예들에 따르면, 식각 조성물을 사용한 식각 공정은 실리콘 산화물에 대한 실리콘-게르마늄의 식각 선택비가 높을 수 있다. 이에 따라, 식각 공정 동안 소자 분리 패턴들(130)이 식각되는 현상이 방지될 수 있다.
식각 조성물을 사용한 식각 공정에서, 실리콘 질화물 또는 실리콘 산탄화질화물에 대한 실리콘-게르마늄의 식각 선택비가 높을 수 있다. 이에 따라, 상기 식각 공정에서 게이트 스페이서들(350) 및 절연 스페이서들(250)의 원하지 않은 식각이 방지될 수 있다. 식각 공정 동안, 소스/드레인 패턴들(SD)은 층간 절연막(400) 및 게이트 스페이서들(350)에 의해 보호될 수 있다.
도 2 및 도 3h을 참조하면, 게이트 구조체(GS)가 오프닝(500) 및 게이트 영역들(510) 내에 형성될 수 있다. 게이트 구조체(GS)는 게이트 절연 패턴(610) 및 게이트 패턴(620)을 포함할 수 있다. 게이트 절연 패턴(610) 및 게이트 패턴(620)을 형성하는 것은, 오프닝(500) 및 게이트 영역들(510)의 내면들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 오프닝(500) 및 게이트 영역들(510)의 잔부를 채우는 게이트 도전막을 형성하는 것, 및 층간 절연막(400)이 노출될 때까지 평탄화 공정을 수행하여, 게이트 절연 패턴(610) 및 게이트 패턴(620)을 오프닝(500) 및 게이트 영역들(510)을 내에 국소적으로 형성하는 것을 포함할 수 있다. 게이트 절연 패턴(610)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 게이트 패턴(620)은 일 예로, 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 게이트 패턴(620)은 오프닝(500) 및 게이트 영역들(510)을 채울 수 있다. 게이트 패턴(620)은 게이트 절연 패턴(610) 상에 제공되며, 제2 반도체 패턴들(220) 및 기저 활성 패턴(110)과 이격될 수 있다. 게이트 패턴(620)은 게이트 스페이서들(350)을 사이에 두고 소스/드레인 패턴들(SD)로부터 이격될 수 있다.
게이트 구조체(GS)는 게이트 캐핑 패턴(630)을 더 포함할 수 있다. 실시예들에 따르면, 게이트 절연 패턴(610) 및 게이트 패턴(620)의 상부들이 리세스되어, 그루브가 게이트 스페이서들(350) 사이에 형성될 수 있다. 게이트 캐핑 패턴(630)이 그루브 영역 내에 형성될 수 있다. 게이트 캐핑 패턴(630)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제2 반도체 패턴들(220)은 트렌지스터의 채널로 기능할 수 있다. 제2 반도체 패턴들(220)은 소스/드레인 패턴들(SD)을 연결하는 브릿지 채널 또는 나노 와이어 채널로 기능할 수 있다. 소스/드레인 패턴들(SD)의 각각은 제2 반도체 패턴들(220)과 물리적으로 접촉할 수 있다. 소스/드레인 패턴들(SD)은 제2 반도체 패턴들(220)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제2 반도체 패턴들(220) 및 소스/드레인 패턴들(SD)은 기저 활성 패턴(110) 상에 제공되는 활성 구조체(AS)를 구성할 수 있다. 활성 구조체(AS) 및 게이트 패턴(620)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 구성할 수 있다.
도시되지 않았지만, 층간 절연막(400) 상에 상부 절연막(미도시)이 형성될 수 있다. 상부 절연막 및 층간 절연막(400)을 관통하여 소스/드레인 패턴들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시), 및 상부 절연막을 관통하여 게이트 패턴(620)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 형성될 수 있다. 상부 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질로 형성될 수 있다. 지금까지 설명한 제조예에 의해 반도체 소자(1)의 제조가 완성될 수 있다. 반도체 소자(1)는 트렌지스터일 수 있다.
이하, 본 발명의 실험예들 및 비교예들을 참조하여, 식각 조성물 및 이를 사용한 식각 방법을 설명한다.
[ 식각 조성물의 조성비에 따른 식각률 및 식각 선택비]
1. 식각 조성물의 제조.
100 질량 퍼센트의 초산 수용액, 31 질량 퍼센트의 과산화 수소 수용액, 및 황산 수용액을 33: 26: 1의 부피비로 혼합하여, 과초산 혼합물을 제조한다.
상기 과초산 혼합물, 불소 화합물, 아민 화합물, 유기 용매, 및 초산을 혼합하여, 식각 조성물을 제조하였다. 이 때, 불소 화합물로 불산을 사용하고, 유기 용매로 옥틸 아세테이트를 사용하였다. 실험예 1 및 비교예 2의 경우, 아민 화합물로 4-피콜린을 사용하였다. 실험예 2의 아민 화합물로 1, 3-디아미노프로판을 사용하였다. 실험예 3의 아민 화합물로 프로필 아민을 사용하였다. 실험예 4의 아민 화합물로 4-메틸피페리딘을 사용하였다. 비교예 5는 아민 화합물을 포함하지 않고, 2-머캅토에탄올을 티올 화합물로 사용했다.
식각 조성물은 아래의 표 1에 나타낸 바와 같은 조성비를 가진다. 표 1의 탈이온수의 조성비는 과초산의 제조 과정에서 용매로 제공된 물, 불소 화합물의 용매로 제공된 물, 또는 유기 용매에 포함된 물로부터 유래된 것일 수 있다.
조성비(wt%)
과초산 불소
화합물		 아민
화합물		 티올
화합물		 유기
용매		 초산 물
실험예 1 45 0.5 1 10 35 8.5
실험예 2 45 0.5 0.5 10 35 9.0
실험예 3 40 0.6 1 8 40 10.4
실험예 4 45 0.5 1 12 35 6.5
비교예 1 45 0.5 10 35 9.5
비교예 2 45 0.5 6 10 35 3.5
비교예 3 45 0.5 35 19.5
비교예 4 45 0.5 54.5
비교예 5 45 0.5 0.5 10 35 9.0
비교예 6 10 0.5 10 35 44.5
비교예 7 80 0.2 10 9.8 0
비교예 8 44.5 0.5 20 35 0
2. 식각 조성물을 사용한 식각 공정
실리콘막이 형성된 제1 기판을 준비한다. 상기 실리콘막은 폴리 실리콘막이다. 실리콘-게르마늄막이 형성된 제2 기판을 준비한다.
실험예들 1 내지 4 및 비교예들 1 내지 8의 식각 조성물들 각각을 사용하여 실리콘막 및 실리콘-게르마늄막의 식각을 수행하였다. 실리콘막의 식각은 제1 기판을 120초 동안 식각 조성물이 담긴 용기 내에 침지시켜 진행한다. 이 때, 식각 조성물의 온도를 25℃로 유지한다. 이후, 제1 기판을 꺼내어, 실리콘막의 두께 변화를 측정한다. 실리콘-게르마늄막의 식각은 제2 기판을 각각 120초 동안 25℃의 식각 조성물이 담긴 용기 내에 침지시켜 진행한다. 이후, 제2 기판을 꺼내어, 실리콘-게르마늄막의 두께 변화를 측정한다. 상기 두께 측정은 박막 두께 측정 장비를 사용하여 수행하였으며, 박막 두께 측정 장비로 엘립소미터(NANO VIEW, SE MG-1000)를 사용하였다. 식각 공정 시간에 따른 실리콘막의 두께 변화를 계산하여, 실리콘막의 식각률을 계산한다. 식각 공정 시간에 따른 실리콘-게르마늄막의 두께 변화를 계산하여, 실리콘-게르마늄막의 식각률을 계산한다. 실리콘-게르마늄막의 식각률을 실리콘막의 식각률로 나눈 값을 식각 선택비로 결정하였다.
표 2는 실험예들 및 비교예들을 사용한 실리콘막 및 실리콘-게르마늄막의 식각률 및 식각 선택비를 평가한 결과이다. 식각 선택비는 실리콘막에 대한 실리콘 질화막의 식각 선택비를 평가하였다. 표 2의 설명에 있어서, 식각 선택비는 실리콘막에 대한 실리콘-게르마늄막의 식각 선택비를 의미한다.
식각률 (ÅA/min) 식각 선택비
실리콘-게르마늄(SiGe) 실리콘(Si)
실험예 1 562.8 5.6 100.5
실험예 2 519.6 4.4 118.1
실험예 3 668.2 5.3 122.3
실험예 4 530.8 4.6 115.4
비교예 1 303.5 3.8 79.9
비교예 2 767.1 14.7 52.2
비교예 3 270.7 10.9 24.8
비교예 4 199.1 8.9 22.4
비교예 5 249.8 3.6 69.4
비교예 6 23.7 0.6 39.5
비교예 7 195.1 8.9 21.9
비교예 8 269.2 4.4 61.2
표 1 및 표 2를 참조하면, 실험예들 1 내지 4의 경우, 실리콘막의 식각률은 낮고, 높은 실리콘-게르마늄막의 식각률은 높다. 즉, 실험예 1 내지 4의 경우, 실리콘막에 대한 실리콘-게르마늄막의 식각 선택비가 높다.
비교예 1의 경우, 아민 화합물을 포함하지 않아, 실리콘-게르마늄막의 식각률이 낮고, 식각 선택비가 낮은 것으로 여겨진다. 비교예 2는 과도한 함량(5wt% 초과)의 아민 화합물로 인해, 낮은 식각 선택비를 갖는 것으로 여겨진다.
비교예 5는 식각 부스터로 아민 화합물 대신 티올 화합물을 사용하였다. 비교예 5는 낮은 식각 선택비를 갖는다. 아민 화합물을 식각 부스터로 사용하는 실험예 1 내지 4가 비교예 5보다 높은 식각 선택비를 갖는다. 실시예들에 따른 식각 조성물은 아민 화합물을 식각 부스터로 사용하므로, 높은 식각 선택비를 나타낼 수 있다.
비교예 6은 낮은 함량(15wt% 미만)의 과초산을 포함하고, 낮은 식각 선택비를 갖는다. 비교예 6의 식각 조성물은 낮은 함량의 과초산으로 인해, 실리콘-게르마늄막에 대한 낮은 산화력을 갖는 것으로 여겨진다. 실리콘-게르마늄막에 대한 산화력이 낮은 경우, 실리콘-게르마늄막에 대한 식각률이 낮을 수 있다. 비교예 7은 과도하게 높은 함량의 과초산(예를 들어, 75wt% 초과)으로 인해, 낮은 식각 선택비를 갖는 것으로 여겨진다.
비교예 3 및 4는 유기 용매를 포함하지 않아, 낮은 식각 선택비를 갖는 것으로 여겨진다. 비교에 8은 과도하게 많은 함량(15wt% 초과)의 유기 용매로 인해, 낮은 실리콘-게르마늄막의 식각률 및 낮은 식각 선택비를 갖는 것으로 여겨진다.
[ 아민 화합물의 탄소수에 따른 식각률 및 식각 선택비]
1. 식각 조성물의 제조 및 평가
100 질량 퍼센트의 초산 수용액, 31 질량 퍼센트의 과산화 수소 수용액, 및 황산 수용액을 33: 26: 1의 부피비로 혼합하여, 과초산 혼합물을 제조한다. 상기 과초산 혼합물, 불소 화합물, 아민 화합물, 유기 용매, 및 초산을 혼합하여, 식각 조성물을 제조하였다. 불소 화합물로 불산을 사용하고, 유기 용매로 옥틸 아세테이트를 사용하였다. 이 때, 아래 표 3에 나타난 바와 같이 탄소수 3개, 4개, 6개, 및 8개의 다이 아민을 아민 화합물로 사용한 식각 조성물들을 각각 제조하였다.
상기 식각 조성물들 각각에 대하여, 실험예 1에서 설명한 바와 동일한 방법으로 실리콘-게르마늄막의 식각률을 평가한다. .
표 3은 아민 화합물의 탄소수에 따른 실리콘-게르마늄막의 식각률을 평가한 결과이다.
아민 화합물의 탄소수 실리콘-게르마늄(SiGe)의 식각률 (ÅA/min)
3 1133.3
4 922.4
6 754.1
8 714.8
표 3을 참조하면, 식각 조성물이 탄소수 1 내지 5의 아민 화합물을 포함하는 경우, 탄소수 6 이상의 아민 화합물을 포함하는 식각 조성물보다 높은 실리콘-게르마늄막의 식각률을 가질 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

15wt% 내지 75wt%의 과초산;
0.01wt% 내지 5wt%의 불소 화합물;
0.01wt% 내지 5wt%의 아민 화합물; 및
5wt% 내지 15wt%의 유기 용매를 포함하되,
상기 불소 화합물은 불산(HF), 불화나트륨(NaF), 불화칼륨(KF), 불화알루미늄(AlF2), 불화리튬(LiF4), 불화칼슘(CaF3), 산성불화나트륨(NaHF6), 불화암모늄(NH4F), 이불화암모늄(NH4HF2), 불화테트라메틸암모늄((CH3)4NF), 산성불화칼륨(KHF2), 불화붕소산(HBF4), 붕불화암모늄(NH4BF4), 붕불화칼륨(KBF4) 및 헥사플루오로규산(H2SiF6) 중에서 적어도 하나를 포함하고,
상기 아민 화합물은 탄소수 1 내지 5개의 지방족(aliphatic) 아민을 포함하며,
상기 유기 용매는 탄소수 1 내지 10의 알코올 화합물 및 탄소수 1 내지 5의 카르복시산 화합물 중에서 적어도 하나를 포함하는 식각 조성물.
삭제
삭제
삭제
삭제
삭제
제 1항에 있어서,
초산 및 물을 더 포함하는 식각 조성물.
제 1항에 있어서,
에이징 촉매를 더 포함하고,
상기 에이징 촉매는 황산 및 메탄설포닉산 중 적어도 하나를 포함하는 식각 조성물.
삭제
삭제
삭제
삭제
삭제
삭제
게르마늄 함유막이 제공된 기판을 준비하는 것; 및
상기 게르마늄 함유막 상에 식각 조성물을 사용한 식각 공정을 수행하여, 상기 게르마늄 함유막을 제거하는 것을 포함하되,
상기 식각 조성물은:
15wt% 내지 75wt%의 과초산;
0.01wt% 내지 5wt%의 불소 화합물;
0.01wt% 내지 5wt%의 아민 화합물; 및
5wt% 내지 15wt%의 유기 용매를 포함하고,
상기 불소 화합물은 불산(HF), 불화나트륨(NaF), 불화칼륨(KF), 불화알루미늄(AlF2), 불화리튬(LiF4), 불화칼슘(CaF3), 산성불화나트륨(NaHF6), 불화암모늄(NH4F), 이불화암모늄(NH4HF2), 불화테트라메틸암모늄((CH3)4NF), 산성불화칼륨(KHF2), 불화붕소산(HBF4), 붕불화암모늄(NH4BF4), 붕불화칼륨(KBF4) 및 헥사플루오로규산(H2SiF6) 중에서 적어도 하나를 포함하고,
상기 아민 화합물은 탄소수 1 내지 5개의 지방족(aliphatic) 아민을 포함하며,
상기 유기 용매는 탄소수 1 내지 10의 알코올 화합물 및 탄소수 1 내지 5의 카르복시산 화합물 중에서 적어도 하나를 포함하는 반도체 소자 제조 방법.
제 15항에 있어서,
상기 기판 상에 실리콘 함유막이 더 제공되고,
상기 식각 공정에서, 상기 게르마늄 함유막은 상기 실리콘 함유막보다 높은 식각률을 갖는 반도체 소자 제조 방법.
제 16항에 있어서,
상기 실리콘 함유막은 실리콘막 또는 실리콘 산화막인 반도체 소자 제조 방법.
삭제
제 15항에 있어서,
상기 기판을 준비하는 것은:
상기 기판 상에 활성 패턴을 형성하는 것;
상기 활성 패턴 상에 더미 게이트 구조체를 형성하는 것;
상기 더미 게이트 구조체를 덮는 층간 절연막을 형성하는 것; 및
상기 더미 게이트 구조체를 제거하여, 상기 층간 절연막 내에 상기 활성 패턴을 노출시키는 오프닝을 형성하는 것을 포함하되,
상기 식각 공정은 상기 오프닝에 의해 노출된 상기 활성 패턴 상에 수행되는 반도체 소자 제조 방법.
제 19항에 있어서,
상기 활성 패턴은 교대로 적층된 제1 반도체 패턴들 및 제2 반도체 패턴들을 포함하고
상기 제1 반도체 패턴들 각각은 상기 게르마늄 함유막을 포함하고,
상기 식각 공정 후, 상기 제1 반도체 패턴들이 제거되어, 게이트 영역들이 상기 제2 반도체 패턴들 사이에 형성되는 반도체 소자 제조 방법.
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