KR101554191B1 - 반도체 기판 제품의 제조방법 및 에칭액 - Google Patents

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Abstract

물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액을 제공하는 공정 및 불순물을 함유하는 실리콘층 및 실리콘 산화물층을 갖는 반도체 기판에 상기 에칭액을 도포하여, 실리콘 산화물층을 선택적으로 에칭하는 공정을 갖는 반도체 기판 제품의 제조방법.

Description

반도체 기판 제품의 제조방법 및 에칭액{METHOD OF PRODUCING A SEMICONDUCTOR SUBSTRATE PRODUCT AND ETCHING LIQUID}
본 발명은 반도체 기판 제품의 제조방법 및 에칭액에 관한 것이다.
절연 게이트형 전계 효과 트랜지스터가 게이트 절연막을 위한 고유전율(하이-k) 막 및 게이트 전극용 금속을 설치하여 개발되었다. 상기 타입의 트랜지스터는 그것의 게이트-누설전류를 저감시켜 소비전력을 저레벨로 유지할 수 있다. 절연 게이트형 전계 효과 트랜지스터는 하기 방법에 의한다. 즉, 더미 비유전체막이 실리콘 기판 표면 상에 실리콘 산화물층으로 형성되고, 더미 게이트가 그 위에 형성된 후에 n형 불순물(또는 p형 불순물)이 더미 게이트의 양측 상의 실리콘 기판으로 도입되어 소스/드레인이 형성된다. 또한, 더미 게이트의 양측에 실리콘 질화물막의 측벽을 형성한 후, 더미 게이트 및 더미막을 이 순서로 제거하는 공정을 거친 후, 양쪽 고유전율 게이트 절연막 및 금속 게이트 전극이 형성된다.
상기 제조 공정에 있어서, 더미 게이트를 제거한 후 실리콘 산화물막의 더미막을 선택적으로 제거하기 위하여 예를 들면 희석된 불화수소산을 사용하는 방법이 있다. 그러나, 희석된 불화수소산을 사용한 더미막의 습식 에칭에 있어서, 측벽에 대해서는 선택적 에칭이 가능하지만, 소스/드레인에 대해 선택적 에칭능력은 부족하다. 결과적으로, 측벽 아래에 더미 게이트의 첨단 상에 노출된 소스/드레인의 일부가 에칭됨으로써 보이드(함몰부)가 생성된다(참고로, 예를 들면 Antoine Pacco 외, ECS Trans., Vol. 41, Issue 5, pp.37~43)(참고로, 첨부된 도 2에 보이드(v)). 이것은 소스와 드레인 사이에서 채널 형성 영역이 되는 실리콘 기판의 불순물 농도보다 소스/드레인의 불순물 농도가 더 높은 그라운드 상에서의 습식 에칭 시에 재료가 갖는 전극 전위 사이에 차이가 발생하기 때문이다. 또한, 이는 소스/드레인 및 채널 형성 영역은 도전형이 서로 다른 불순물의 도핑과 함께 갈바니 부식이 일어나기 쉬워지기 때문에, 소스/드레인의 말단이 에칭액에 용해된다.
또한, 소스 및 드레인의 게이트 말단에 확장층을 형성하는 경우에 있어서도, 확장층의 게이트 말단 측부가 에칭되는 현상이 마찬가지로 발생한다. 이는 확장층의 불순물 농도가 소스 또는 드레인보다 낮지만, 확장층 및 채널 형성 영역 사이의 불순물 농도에 차이가 있고, 불순물의 도전형이 서로 반대이기 때문이다. 보이드가 확장층의 게이트 말단 측부에서 발생하면, 트랜지스터를 형성하는 경우에 확장층의 말단에 형성될 게이트 절연막이 보이드에 형성된다. 결과적으로, 전계가 일부에 집중되어 절연 파괴에 이른다. 따라서, 트랜지스터가 구동되지 않는 경우가 있다.
본 발명은 물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액을 제공하는 공정, 및
불순물을 함유하는 실리콘층 및 실리콘 산화물층을 갖는 반도체 기판에 상기 에칭액을 도포하여 실리콘 산화물층을 선택적으로 에칭하는 공정을 포함하는 반도체 기판 제품의 제조방법에 관한 것이다.
또한, 본 발명은 물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액으로서,
불순물을 함유하는 실리콘층 및 실리콘 산화물층을 갖는 반도체 기판에 도포함으로써 상기 실리콘 산화물층을 선택적으로 에칭하는 에칭액에 관한 것이다.
또한, 본 발명은 p형 또는 n형 불순물층 및 실리콘 산화물층을 갖는 실리콘 기판을 준비하는 공정으로서, 상기 불순물은 실리콘층에 도포되고, 상기 양 층은 상기 기판 표면에 노출되어 있는 공정;
물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액을 준비하는 공정; 및
상기 에칭액을 상기 실리콘 기판에 도포함으로써 선택적으로 상기 실리콘 산화물층을 에칭하는 공정을 포함하는 반도체 기판 제품의 제조방법에 관한 것이다.
본 명세서에 있어서, 용어 "갖는"은 용어 "포함하는" 또는 "함유하는"과 마찬가지로 확장가능한 의미로 이해되는 것이다.
본 발명의 또 다른 특징 및 이점은 첨부된 도면을 적절히 참조하여 하기 설명으로부터 더욱 충분히 나타날 것이다.
도 1은 본 발명에 의한 제조방법의 바람직한 실시형태 중 하나를 개략적으로 나타내는 주요 부분 확대 단면도이다.
도 2는 본 발명에 의한 제조방법의 (연속된) 바람직한 실시형태 중 하나를 개략적으로 나타내는 주요 부분 확대 단면도이다.
본 발명에 의하면, 하기 방법이 제공된다:
[1] 물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액을 제공하는 공정, 및
불순물을 함유하는 실리콘층 및 실리콘 산화물층을 갖는 반도체 기판에 상기 에칭액을 도포하여 상기 실리콘 산화물층을 선택적으로 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[2] 상기 항목 [1]에 있어서, 상기 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[3] 상기 항목 [1] 또는 [2]에 있어서, 상기 유기용매는 알코올 화합물 및/또는 에테르 화합물을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[4] 상기 항목 [1]~[3] 중 어느 하나에 있어서, 상기 에칭액 중의 유기용매의 함량은 25질량%~80질량%의 범위 내인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[5] 상기 항목 [1]~[4] 중 어느 하나에 있어서, 상기 유기용매는 알킬렌 글리콜 알킬에테르를 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[6] 상기 항목 [1]~[5] 중 어느 하나에 있어서, 상기 에칭은 상기 기판 상의 에칭액의 액온이 30℃ 이하인 상태 하에서 행해지는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[7] 상기 항목 [1]~[6] 중 어느 하나에 있어서, 상기 에칭은 단일 웨이퍼 에칭 장치에 의해 행해지는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[8] 상기 항목 [1]~[7] 중 어느 하나에 있어서, 상기 에칭 후의 에칭액은 순환되어 상기 에칭 시 재사용되는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[9] 상기 항목 [1]~[8] 중 어느 하나에 있어서, 상기 기판의 표면은 상기 에칭 후 이소프로판올로 린싱되는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[10] 상기 항목 [1]~[9] 중 어느 하나에 있어서, 상기 불순물을 포함하는 실리콘층은 게르마늄을 더 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[11] 상기 항목 [1]~[10] 중 어느 하나에 있어서, 상기 유기용매는 5~40의 비유전율을 갖는 화합물로 이루어진 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[12] 상기 항목 [1]~[11] 중 어느 하나에 있어서, 상기 유기용매는 20~500℃의 인화점을 갖는 화합물로 이루어진 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[13] 물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액으로서:
불순물을 함유하는 실리콘층 및 실리콘 산화물층을 갖는 반도체 기판에 도포함으로써 상기 실리콘 산화물층을 선택적으로 에칭하는 것을 특징으로 하는 에칭액.
[14] 상기 항목 [13]에 있어서, 상기 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 에칭액.
[15] 상기 항목 [13] 또는 [14]에 있어서, 상기 에칭액 중의 유기용매의 함량은 25질량%~80질량%의 범위 내인 것을 특징으로 하는 에칭액.
[16] 상기 항목 [13]~[15] 중 어느 하나에 있어서, 상기 유기용매는 5~40의 비유전율을 갖는 화합물로 이루어진 것을 특징으로 하는 애칭액.
[17] 상기 항목 [13]~[16] 중 어느 하나에 있어서, 상기 유기용매는 20~500℃의 인화점을 갖는 화합물로 이루어진 것을 특징으로 하는 애칭액.
[18] p형 또는 n형 불순물층 및 실리콘 산화물층을 갖는 실리콘 기판을 준비하는 공정으로서, 상기 불순물은 실리콘층에 도포되고, 상기 양 층은 상기 기판 표면에 노출되어 있는 공정;
물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액을 준비하는 공정; 및
상기 에칭액을 상기 실리콘 기판에 도포함으로써 선택적으로 상기 실리콘 산화물층을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[19] 상기 항목 [1]~[12] 중 어느 하나에 기재된 공정을 통해 반도체 기판 제품을 제조하는 공정; 및 상기 반도체 기판 제품을 더 가공하여 반도체 제품을 얻는 공정을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
이하에, 본 발명의 제조방법 및 에칭액의 바람직한 실시형태에 대하여 도 1 및 도 2를 참조하여 상세히 설명한다. 하기 상세한 설명에서, nMOS 절연 게이트형 전계 효과 트랜지스터의 소위 "게이트-라스트 프로세스(gate-last process)"에 의한 제조 공정의 하나의 단계가 실시예로서 설명된다. 그러나, 본 발명은 그것에 한정하여 해석되지 않는다.
[실시형태]
도 1(공정(a))에 도시된 바와 같이, 단결정 실리콘 기판이 기판(11)으로서 사용된다. 기판(11) 상에 있어서, 웰(12)은 트랜지스터가 형성되는 영역에 형성되고, 채널 도프층(13)이 더 형성된다. nMOS 트랜지스터를 제조하는 경우에 있어서, p형 웰을 얻도록 웰(12)을 제조한다. 예를 들면, 이온 주입 기술에 의해, 이온종으로서 붕소(B+)가 사용되고, 100keV~2MeV의 주입 에너지 및 1×1011원자/cm2~1×1012원자/cm2의 도즈량이 채용된다. pMOS 트랜지스터를 제조하는 경우에 있어서, n형 웰을 얻도록 웰(12)을 제조한다. 웰(12)은 기판(11)의 도전형에 따라 제조될 수는 없다.
또한, nMOS 트랜지스터를 제조하는 경우에 있어서, p형을 얻기 위해서 채널 도프층(13)이 제조된다. 예를 들면, 이온 주입 기술에 의해, 이온종으로서 붕소(B+)가 사용되고, 10keV~20KeV의 주입 에너지 및 1×1012원자/cm2~2×1013원자/cm2의 도즈량이 채용된다. pMOS 트랜지스터를 제조하는 경우에 있어서, n형을 얻도록 채널 도프층(13)이 제조된다. 웰(12)을 형성하기 전후에, 트랜지스터와 같은 소자의 형성 영역을 전기적으로 구획하는 소자 분리(도 1에 도시하지 않음)가 일반적으로 절연막 소자 분리(예를 들면, STI; Shallow Trench Isolation), 또는 확산층 소자 분리에 의해 형성된다.
상술한 기판(11)으로서는 상술한 단결정 실리콘 기판 이외에, SOI(Silicon On Insulator) 기판, SOS(Silicon On Sapphire) 기판, 실리콘층을 갖는 화합물 반도체 기판 등의 실리콘층을 갖는 다양한 종류의 기판이 사용될 수 있다. 회로, 소자 등을 기판(11) 상에 미리 형성해도 좋다.
다음에, 하기 순서로 더미막 및 더미 게이트막(도 1에 도시하지 않음)을 기판(11) 상에 형성한다. 실리콘 산화물층이 더미막(14)으로서 사용된다. 예를 들면 CVD법, 열산화법, 급속 열산화법, 라디칼 산화법 등에 의해 실리콘 산화물층을 형성하고, 게르마늄, 탄소 등과 같은 불순물을 막 중에 혼입시킬 수 있다.
다음에, 더미 게이트막 및 더미막을 리소그래피 기술을 사용하여 가공하여 더미 게이트(도 1에 도시하지 않음)를 형성한다. 이때, 동시에 가공되는 더미막(14)은 더미 게이트의 하부에 잔류한다.
이하에, nMOS 트랜지스터에 대해서 설명한다. 다음에, 마스크로서 더미 게이트를 사용하여 핫 캐리어를 감소시킴으로써 내압성을 향상시키기 위해서, 확장층(15, 16)을 더미 게이트의 각 측부의 기판(11) 상부에 형성하여 이들 층을 게이트 전극의 말단 하부에 포함시킨다. 확장층(15, 16)에는, 예를 들면 이온 주입 기술을 사용하여 n형 불순물(예를 들면, 비소(As+))이 도프된다. 예를 들면, 주입 에너지: 0.1KeV~5KeV 및 5×1014 원자/cm2~2×1015원자/cm2의 도즈량의 조건 하에서 주입을 행한다. 또한, 트랜지스터의 이동성을 향상시키기 위해서 확장층(15, 16)에 있어서 확장층(15, 16)의 형성 영역에 탄소가 도핑된다. 이것은 확장층(15, 16)에 탄소를 도핑함으로써 인장 응력이 발생되고, 발생된 인장 응력은 채널 도프층(13)이 수용함으로써 nMOS(nMIS) 트랜지스터의 이동성이 향상되기 때문이다. 또한, pMOS 트랜지스터의 경우에 있어서, 트랜지스터의 이동성을 향상시키기 위해서, 압축 응력을 발생시키는 게르마늄이 확장층(15, 16)에 도핑된다.
또한, 이온 주입 기술을 사용하여 할로층(19, 20)을 확장층(15, 16) 하부에 소스(17)의 말단 및 드레인(18)의 말단이 각각 되는 위치에 형성한다. 예를 들면, 할로층을 주입 에너지: 10KeV~15KeV 및 1×1013원자/cm2~1×1014원자/cm2의 도즈량의 조건 하에서 p형 불순물의 이온종으로서 BF2 +를 사용하여 형성한다. 할로층(19, 20)을 형성하여 쇼트 채널 효과에 관련하여 발생된 펀치스루의 영향을 감소시키고 트랜지스터 특징을 소정치로 조정한다. 또한, 이들 층은 소스(17) 및 드레인(18)과 반대되는 도전형을 각각 갖는 불순물의 이온 주입에 의해 형성되고, 일반적으로 할로층의 불순물 농도가 채널 도프층(13)보다 높도록 형성된다. 도 1(a)은 할로층(19, 20)의 형성 직후의 상태를 도시한다. 더미막(14)을 제거하기 전에 할로층(19, 20)을 형성하는 것은 더미막(14)이 완충막으로서 작용함으로써 이온 주입으로 인한 채널 도프층(13)의 손상이 억제되는 이점을 갖는다.
다음에, 더미 게이트가 형성된 측부의 기판(11)의 전체 표면 상에 측벽형성 절연막을 형성한 후, 측벽형성 절연막을 더미 게이트의 측벽에 측벽형성 절연막을 잔존시키는 방식으로 에치백 기술을 사용하여 에칭한다. 따라서, 측벽(21)이 더미 게이트의 측벽에 형성된다. 측벽형성 절연막은 바람직하게는 일반적인 화학 기상 증착에 의하여, 실리콘 질화물막으로 형성된다.
다음에, 마스크로서 더미 게이트 및 측벽(21)을 사용하여 기판(11) 상에서 소스(17) 및 드레인(18)을 형성한다. 일반적으로 소스(17) 및 드레인(18)은 n형 불순물(예를 들면, 인(P+) 또는 비소(As+))을 확장층(15, 16)보다 깊은 위치까지 도핑하는 방식으로 예를 들면 이온 주입 기술을 사용하여 형성된다. 예를 들면, 소스(17) 및 드레인(18)을 주입 에너지: 10KeV~50KeV 및 1×1013원자/cm2~5×1015원자/cm2의 도즈량의 조건 하에서 n형 불순물로서 비소(As+)를 사용하여 형성한다.
다음에, 종래의 막 형성 기술에 의하여, 층간 절연층(22)을 더미 게이트가 형성된 측부의 기판(11) 전체 표면 상에 형성한다. 또한, 층간 절연층(22)의 표면을 평탄화 공정을 행한다. 층간 절연층(22)을 실리콘 산화물층, 실리콘 질화물막, 또는 실리콘 산질화막으로 형성한다. 그 후에, 더미 게이트의 상부 화학적 기계적 연마(CMP: Chemical Mechanical Polishing), 또는 에치백 기술에 의하여 층간 절연층(22)으로부터 노출시킨다. 또한, 더미 게이트를 층간 절연층(22)을 에칭 마스크로서 사용하여 선택적으로 에칭에 의해 제거한다. 더미 게이트의 에칭은 습식 에칭 또는 건식 에칭이어도 좋다.
다음에, 상술한 더미막(14)을 습식 에칭에 의하여 선택적으로 제거한다. 습식 에칭에 있어서는, 물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액이 사용된다. 에칭액에 대해서는 후술한다. 더미막(14)의 제거 직후의 상태를 도 2(공정 b)에 도시한다. 결과적으로, 채널 도프층(13)이 양 측벽(21) 사이에 노출된 상태가 얻어진다. 에칭액을 사용하여 하부 실리콘층인 확장층(15, 16)은 에칭하지 않고 실리콘 산화물의 더미막(14)만을 에칭하여 제거한다. 이것에 의해, 보이드가 생성되는 것이 게이트 말단의 확장층(15, 16)에서 방지된다. 따라서, 이 부분에 게이트 절연막이 형성되더라도, 전계 집중이 야기되기 어려워서 트랜지스터의 신뢰성이 향상된다. 도 2에 있어서, 이해를 위해 편리상 확장층(16)의 첨단을 원에 확대함으로써 도시한다. 보이드(함몰부)(v)가 생성된 상태를 도시한다. 본 발명에 의하면, 보이드(v)는 바람직하게 억제 또는 방지될 수 있다.
다음에, 도 2에는 도시되지 않았지만, 게이트 절연막을 노출된 채널 도프층(13)의 표면 및 측벽(21)의 측벽 상에 형성하고, 게이트 전극막을 양 측벽(21) 사이에 주입되도록 형성한다. 그 후에, 층간 절연층(22) 상의 불필요한 게이트 전극막 및 게이트 절연막을 제거한다. 제거를 위해 CMP 기술이 일반적으로 사용된다. 결과적으로, 게이트 전극막으로 이루어진 게이트 전극이 양 측벽(21) 사이의 채널 도프층(13) 상에 게이트 절연막을 통해 형성된다.
상기 게이트막으로서, 하이-k 막이 사용될 수 있다. 하이-k 막의 예로서는 하프늄 옥사이드(HfO2), 하프늄 알루미늄 옥사이드(HfAlO2), 규산 하프늄(HfSiO), 탄탈륨 옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 및 지르코늄 옥사이드(ZrO2)를 들 수 있다. 원자층 증착법(ALD: Atomic Layer Deposition) 및 화학 기상 증착법(CVD: Chemical Vapor Deposition)과 같은 일반적인 방법dl 막의 막형성에 사용된다. 게이트막의 막 두께는 바람직하게는 1nm~3nm이다. 또한, 게이트 절연막은 실리콘 산화물층 및 실리콘 산질화막의 적층일 수 있다.
상기 게이트 전극의 예로서는 티타늄 나이트라이드(TiN), 티타늄(Ti), 티타늄 실리콘(TiSi), 니켈(Ni), 니켈 실리사이드(NiSi), 하프늄(Hf), 하프늄 실리사이드(HfSi), 텅스텐(W), 탄탈륨(Ta), 탄탈륨 실리사이드(TaSi), 탄탈륨 나이트라이드 실리사이드(TaSiN), 코발트(Co), 코발트 실리사이드(CoSi), 루테늄(Ru), 및 인듐(Ir)을 들 수 있다. 막은 일반적으로 ALD법 또는 물리기상증착(PVD: Physical Vapor Deposition)법에 의해 형성된다.
그 후에, 층간 절연막을 형성한 다음, 배선 형성 공정 및 기타 소자 형성 공정이 행해진다.
상술한 이온 주입 공정에서 설명한 도즈량 및 주입 에너지는 이들 양 및 에너지는 트랜지스터의 종류 및 그 특성에 따라 적당히 결정된다.
[에칭액]
다음에, 설명은 상술한 더미막(14)을 제거하는 공정에 있어서 설명되었던 습식 에칭에서 매우 효율적으로 사용될 수 있는 본 발명의 에칭액의 바람직한 실시형태에 대한 것이다. 본 실시형태의 에칭액은 물, 불화수소산, 및 유기용매를 포함한다. 이는 도프된 불순물을 갖는 하부 실리콘층을 에칭하지 않고 상술한 바와 같은 실리콘 산화물층을 제거할 수 있다.
(물)
본 발명의 에칭액에 있어서, 물은 매질로서 적합하게 사용되고, 에칭액은 각 성분이 균일하게 용해되어 있는 수용액인 것이 바람직하다. 물은 불화수소산 화합물 및 유기용매를 제외한 에칭액의 총 질량의 나머지이다. 따라서, 총 질량은 100질량%를 의미한다. 물은 본 발명의 유효성을 약화시키지 않는 것이면 용해된 성분을 포함하는 수성 매질이어도 좋고, 불가피한 미량의 혼합성분을 포함해도 좋다. 특히, 증류수, 이온교환수, 또는 초순수와 같은 정제수가 바람직하고, 반도체 장치 제조에 사용되는 초순수가 특히 바람직하다.
(불화수소산 화합물)
불화수소산 화합물은 계 내에서 불소 이온(F-)을 발생하는 화합물을 의미하는 화합물로서 정의되고, 그 예로서는 불산(불화수소산) 및 그 염을 들 수 있다. 구체적으로, 불산 화합물의 예로서는 불산, 알칼리 금속 플루오라이드(NaF, KF 등), 아민 히드로플루오라이드(모노에틸아민 히드로플루오라이드, 트리에틸아민 트리히드로플루오라이드 등), 피리딘 히드로플루오라이드, 암모늄 플루오라이드, 4급 알킬암모늄 플루오라이드(테트라메틸암모늄 플루오라이드, 테트라 n-부틸암모늄 플루오라이드 등), H2SiF6, HBF4 및 HPF6을 들 수 있다. 이들 중에서, 불산, 아민 히드로플루오라이드(모노에틸아민 히드로플루오라이드, 트리에틸아민 트리히드로플루오라이드 등), 피리딘 히드로플루오라이드, 암모늄 플루오라이드, 4급 알킬암모늄 플루오라이드(테트라메틸암모늄 플루오라이드, 테트라 n-부틸암모늄 플루오라이드 등), H2SiF6, HBF4 및 HPF6이 바람직하고, 불산, 암모늄 플루오라이드, 4급 알킬 암모늄 플루오라이드(테트라메틸암모늄 플루오라이드), H2SiF6, HBF4 및 HPF6이 더욱 바람직하고, 불산이 특히 바람직하다.
불화수소산 화합물은 본 실시형태의 에칭액의 총 질량에 대하여 바람직하게는 0.01~10질량%, 및 보다 바람직하게는 0.1~3질량%의 범위 내에서 포함된다. 함량이 상술한 상한 이하로 조정될 경우, 실리콘층의 에칭이 바람직하게 억제될 수 있다. 함량이 상술한 하한 이상으로 조정될 경우, 실리콘 산화물층이 에칭하기에 충분한 속도로 바람직하게 에칭될 수 있다.
본 명세서에 있어서, 화학물의 명칭이 화학물 명칭의 말미에 용어 "화합물"을 붙여서 칭할 경우 또는 화학물이 특정 명칭 또는 화학식으로 나타날 경우, 화합물의 표시는 화합물 그 자체뿐만 아니라 그 염 또는 이온 등을 의미하는데 사용된다. 또한, 화합물의 표시가 소망의 효과를 얻는데 필요한 정도로 사전정의된 구성으로 변형된 유도체를 포함하여 의미하는데에도 사용된다. 또한, 본 명세서에 있어서, 치환 또는 비치환이 명확하게 명시되지 않은 치환기(연결기를 포함함)는 그 치환기가 어느 치환기를 가져도 좋다는 것을 의미한다.
(유기용매)
본 실시형태의 에칭액을 구성하는데 사용된 유기용매는 특별히 한정하지 않지만; 바람직하게는 유기용매는 낮은 비유전율을 갖고, 수성 매질에서 균일하게 분산 또는 용해되고, 보다 바람직하게는 유기용매는 소정 함량으로 균일하게 용해된다. 비유전율이 낮을수록, 더욱 바람직한 유기용매이다. 이들 수용성 유기용매의 예로서는 알코올 화합물 및 에테르 화합물을 들 수 있다.
(수용성 유기용매)
수용성 유기용매는 부식 방지의 점에서 바람직하다. 수용성 유기용매의 예로서는 메틸 알코올, 에틸 알코올, 1-프로필 알코올, 2-프로필 알코올, 2-부탄올, 에틸렌글리콜, 프로필렌 글리콜, 글리세롤, 1,6-헥산디올, 시클로헥산디올, 소르비톨, 자일리톨, 2-메틸-2,4-펜탄디올, 1,3-부탄디올, 및 1,4-부탄디올과 같은 알코올 화합물 용매; 에틸렌글리콜 모노메틸 에테르, 디에틸렌글리콜, 디프로필렌글리콜, 프로필렌글리콜 모노메틸 에테르, 디에틸렌글리콜 모노메틸 에테르, 트리에틸렌글리콜, 폴리(에틸렌글리콜), 프로필렌글리콜 모노메틸 에테르, 디프로필렌글리콜 모노메틸 에테르, 트리프로필렌글리콜 모노메틸 에테르, 디에틸렌글리콜 모노부틸 에테르, 및 디에틸렌글리콜 모노부틸 에테르를 포함한 알킬렌글리콜 알킬 에테르와 같은 에테르 화합물 용매; 포름아미드, 모노메틸포름아미드, 디메틸포름아미드, 아세트아미드, 모노메틸아세트아미드, 디메틸아세트아미드, 모노에틸아세트아미드, 디에틸아세트아미드, 및 N-메틸피롤리돈과 같은 아미드 화합물 용매; 디메틸 술폰, 디메틸 술폭사이드, 및 술폴란과 같은 황 포함 화합물 용매; 및 γ-부티로락톤 및 δ-발레로락톤과 같은 락톤 화합물 용매를 들 수 있다.
이들 중에서, 탄소원자 1~4개의 알코올 화합물 및 탄소원자 3~10개의 에테르 화합물이 바람직하다. 히드록실기 및 에테르기를 갖는 알코올/에테르 화합물이 보다 바람직하다. 이들 중에서, 알킬렌글리콜 알킬 에테르(탄소원자 3~10개)가 바람직하고, 에틸렌글리콜 알킬 에테르가 보다 바람직하고, 에틸렌글리콜 모노부틸 에테르가 특히 바람직하다. 수용성 유기용매는 단독으로 또는 2종 이상을 적절히 조합하여 사용해도 좋다. 본 명세서에서, 분자 내에 히드록실기(-OH)와 에테르기(-O-)를 모두 갖는 화합물은 기본적으로 에테르 화합물(이는 알코올 화합물이라고 칭하지 않음)의 범주에 속한다. 히드록실기와 에테르기 둘 다로부터 구별하는 경우에는, 이 화합물은 알코올/에테르 화합물이라고 칭할 수 있다.
또한, 다른 정의로서, 하기 식(0-1)으로 표시되는 수용성 유기용매를 사용하는 것이 바람직하다.
R11-(-O-R13-)n-O-R12 … (O-1)
·R11 및 R12
R11 및 R12는 각각 독립적으로 수소 원자 또는 탄소원자 1~5개의 알킬기를 나타낸다. 이들 중에서, 탄소원자 1~5개의 알킬기가 바람직하고, 탄소원자 1~3개의 알킬기가 보다 바람직하다.
·R13
R13은 탄소원자 1~4개의 직쇄상 또는 분기상 알킬렌기를 나타낸다. 화합물이 복수의 R13를 가질 경우 이들은 각각 다를 수 있다.
·n
n은 0~6의 정수를 나타낸다. n이 0이면, R11과 R12는 동시에 수소 원자가 아니다.
에칭액 중의 유기용매의 함량에 대해서는, 예를 들면 유기용매가 알킬렌글리콜 알킬에테르인 경우에는, 본 실시형태의 에칭액의 총 질량에 대하여 바람직하게는 10~90질량%, 보다 바람직하게는 20~85질량%, 더욱 바람직하게는 25~80질량%의 범위 내에서 포함된다. 에칭에 있어서의 선택도는 유기용매의 혼합에 의해 향상될 수 있다. 선택도가 향상되는 이유는 명확하지는 않지만, 에칭액의 비유전율을 낮춤으로써 액 중에서의 도전율이 감소되어 선택도의 향상에 기여한다고 생각된다. 이러한 기여에 의해, 에칭액이 서로 전위가 다른 p형 불순물층 및 n형 불순물층과 접촉하더라도, 전류가 에칭액을 통해 거의 흐르지 않게 되어서, 결과적으로 갈바니 부식의 발생이 방지됨으로써 전도성 불순물을 포함하는 실리콘층의 내에칭성이 향상될 수 있다고 추정된다.
에칭액의 불화수소산 화합물의 함량 비율 및 상술한 유기용매의 함량 비율의 조합은 바람직하게는 하기와 같다. 불화수소산 화합물의 질량은 대표적으로 불화수소산의 질량으로 나타낸다.
HF 유기용매
바람직하게 0.01~10질량% 10~90질량%
보다 바람직하게 0.1~5질량% 20~85질량%
더욱 바람직하게 0.1~3질량% 25~80질량%
본 발명에 있어서, 도포되는 에칭액의 인화점이 높을수록 에칭액으로서 바람직하다. 대표적인 공정 온도는 20~25℃의 범위 내인 것을 고려하면, 인화점은 바람직하게는 20℃ 이상, 보다 바람직하게는 25℃ 이상, 특히 바람직하게는 35℃ 이상이다. 특별히 상한은 없지만, 이러한 종류의 유기용매의 특성의 관점에서, 500℃ 이하가 실질적인 한정이다.
상술한 이유로부터, 본 발명의 에칭액에는 특정 범위의 비유전율을 갖는 유기용매를 사용하는 것이 바람직하다. 구체적으로, 비유전율은 바람직하게는 5~40, 보다 바람직하게는 5~30, 특히 바람직하게는 5~18이다.
Kodansha Scientific Ltd. 발행의 Yozai Hand book(Solvent Hand book), 4판은 상술한 인화점 및 비유전율의 값을 참고할 수 있다.
유기용매는 pH 조정제를 더 포함할 수 있다. pH 조정제의 예 중에서, 알칼리/산의 바람직한 예로서는 암모니아, 암모늄 하이드록사이드 또는 테트라메틸암모늄 하이드록사이드와 같은 유기 암모늄 하이드록사이드 및 디에탄올아민, 트리에탄올아민 또는 트리이소프로판올아민과 같은 알칸올 아민 등의 비금속 알칼리제; 수산화나트륨, 수산화칼륨 또는 수산화리튬 등의 알칼리 금속 하이드록사이드; 질산, 황산 또는 인산 등의 무기산; 탄산나트륨 등의 카보네이트; 트리나트륨 포스페이트 등의 포스페이트; 보레이트; 테트라보레이트; 및 하이드록시벤조에이트를 들 수 있다. 특히 바람직한 알칼리제는 수산화암모늄, 수산화 칼륨, 수산화리튬 및 테트라메틸 암모늄 하이드록사이드이다.
(워크피스 재료)
가공할 반도체 기판 제품의 구조, 형상, 크기 등의 어느 것도 특별히 한정하지 않는다. 그러나, 상술한 바와 같이 더미 게이트, 더미막 및 측벽을 사용하여 확장층 및 소스/드레인을 형성하는 절연 게이트형 전계 효과 트랜지스터의 제조 공정에 있어서, 특히 더미 게이트의 제거 후에 더미막의 에칭에 있어서 고효율이 얻어지도록 구조, 형상, 크기 등을 결정하는 것이 바람직하다.
본 발명의 반도체 기판 제품의 제조방법 및 에칭액은 상술한 제조 공정에 적용될 뿐만 아니라, 특별한 한정 없이 다양한 에칭에 사용될 수도 있다.
(에칭 방법)
본 발명에 사용되는 에칭 장치는 특별히 한정하지 않지만, 매엽식 웨이퍼 에칭 장치가 사용될 수 있다. 매엽식 웨이퍼 에칭은 웨이퍼를 하나씩 에칭하는 방법이다. 매엽식 웨이퍼 에칭의 일실시형태는 스핀 코터에 의해 웨이퍼 전체 표면으로 에칭액을 퍼지게 하는 방법이다.
에칭액의 액온, 에칭액의 도출속도 및 스핀 코터의 웨이퍼의 회전 속도를 사용하여 에칭될 기판의 선택에 의해 적절한 값을 선택한다.
본 실시형태에 있어서, 에칭 조건은 특별히 한정하지 않지만, 매엽식 웨이퍼 에칭이 바람직하다. 매엽식 웨이퍼 에칭에 있어서는, 반도체 기판을 소정 방향으로 이동 또는 회전시키고, 에칭액을 이들 사이의 공간에 도출하여 반도체 기판 상에 에칭액을 부여한다. 필요에 따라, 에칭액을 스핀 코터를 사용하여 반도체 기판을 회전시키면서 분무해도 좋다.
에칭 분위기 온도에 대해서 하기에 설명한다. 매엽식의 경우에 있어서는, 에칭을 위한 분무 공간의 온도는 바람직하게는 20~40℃, 및 보다 바람직하게는 20~30℃의 범위로 설정한다. 한편, 에칭액의 온도는 바람직하게는 30℃ 이하, 보다 바람직하게는 20~30℃로 설정한다. 실리콘 산화물층에 대한 적절한 에칭율은 온도에 의해 확보될 수 있으므로 상기 하한 이상으로 온도를 설정하는 것이 바람직하다. 에칭의 선택도는 온도에 의해 확보될 수 있으므로 상기 상한 이하로 온도를 설정하는 것이 바람직하다. 에칭액의 공급속도는 특별히 한정하지 않지만, 바람직하게는 0.3~3L/min, 보다 바람직하게는 0.5~2L/min의 범위로 설정한다. 평면에서의 에칭 균일도는 공급속도에 의해 확보될 수 있으므로 상기 하한 이상으로 공급속도를 설정하는 것이 바람직하다. 연속 공정 시 안정한 선택도는 공급속도에 의해 확보될 수 있으므로 상기 상한 이하로 공급속도를 설정하는 것이 바람직하다. 반도체 기판을 회전시킬 경우, 상기와 동일한 관점에서 반도체 기판의 회전속도는 반도체 기판의 크기 등에 따라 다를 수 있지만, 100~1,000rpm의 속도로 반도체 기판을 회전시키는 것이 바람직하다.
(약액 공급 시스템 및 온도 조절)
본 발명에 있어서, 온도 조절된 약액 공급 라인 시스템은 특별히 한정하지 않지만, 그 바람직한 예를 하기에 설명한다. 여기에 사용된 "온도 조절"이란 약액을 소정 온도로 유지하는 것을 의미한다. 일반적으로, 약액을 소정 온도로 가열함으로써 유지된다.
화학물 공급 라인의 예
(1) (a) 약품 저장 탱크 → (b) 온도 조절 탱크 → (c) 인라인 온도 조절 → (d) 웨이퍼로 분사 → (a) 또는 (b)로 되돌아감.
(2) (a) 약액 탱크 → (b) 온도 조절 탱크 → (d) 웨이퍼로 분사 → (a) 또는 (b)로 되돌아감.
(3) (a) 약액 탱크 → (c) 인라인 온도 조절 → (d) 웨이퍼로 분사 → (a)로 되돌아감.
(4) (a) 약액 탱크 → (b) 온도 조절 탱크 → (e) 에칭 배스(순환식 온도 조절).
(5) (a) 약액 탱크 → (e) 에칭 배스(순환식 온도 조절).
(6) (b) 온도 조절 탱크 → (d) 웨이퍼로 분사 → (b)로 되돌아감.
(7) (b) 온도 조절 탱크 → (c) 인라인 온도 조절 → (d) 웨이퍼로 분사 → (b)로 되돌아감.
(8) (b) 온도 조절 탱크 → (e) 에칭 배스(순환식 온도 조절). 상기 방법이 사용된다.
본 발명의 방법에서 이미 사용된 약액은 순환에 의해 재사용될 수 있다. 바람직한 방법은 "자유 유동"(재사용하지 않음)이 아니고, 순환에 의한 재사용이다. 가열 후 1시간 이상동안 순환을 지속하는 것이 가능하여 반복적인 에칭을 행하는 것이 가능하다. 순환-재가열의 상한 시간은 특별히 없지만, 에칭속도가 에이징에 의해 열화되기 때문에 일주일 이내에 교환하는 것이 바람직하다. 3일 이내에 교환하는 것이 보다 바람직하다. 하루에 한번 신선한 액으로의 교환이 특히 바람직하다. 상술한 라인 시스템의 에칭에 있어서, 온도조절된 온도의 측정 위치는 라인 구성 또는 웨이퍼와의 관계에 의해 적절하게 결정될 수 있다. 일반적으로, 탱크 온도를 조정함으로써 측정 위치가 조절된다. 성능의 점에서 비교적 더욱 엄격한 조건이 요구되는 경우에 있어서는, 측정 및 조절이 실현 가능하다면, 온도조절된 온도는 웨이퍼 표면 온도에 의해 정의될 수 있다. 이 경우에 온도 측정은 복사온도계를 사용하여 행해진다.
본 발명에 있어서 하층은 p형 불순물층과 n형 불순물층을 갖는 실리콘층, 또는 p형 불순물층과 n형 불순물층을 갖고 게르마늄 또는 탄소를 더 포함하는 실리콘층이다. 여기에 사용된 실리콘층은 단결정 실리콘층 또는 다결정 실리콘층의 하나의 단결정 그레인을 의미한다. 단결정 실리콘층은 원자 배열의 배향이 결정 전반에 걸쳐 정렬된 실리콘 결정을 의미한다. 그러나, 실제로는 원자 레벨에서 관찰하면 다양한 결함의 존재가 발견된다. 또한, p형 불순물층은 p형 불순물(예를 들면, B+, BF2+ 등)이 상술한 하층에 도프된 층을 의미한다. 한편, n형 불순물층은 n형 불순물(예를 들면, P+, As+, Sb+ 등)이 상술한 하층에 도프된 층을 의미한다.
본 발명에 있어서 에칭되는 층은 구성 요소가 실리콘 및 산소인 층을 의미한다. 구체적으로, 에칭되는 층은 실리콘 디옥사이드(SiO2), Si가 단글링 본드를 갖는 실리콘 디옥사이드 유도체, Si의 단글링 본드가 수소와 결합한 실리콘 디옥사이드 유도체 등으로 이루어진다. 또한, 게르마늄 또는 탄소가 포함될 수 있다.
본 발명에 있어서 에칭 타겟은 실리콘 산화물, 또는 게르마늄 또는 탄소가 더 포함된 실리콘 산화물이고, 실리콘 산화물의 하층은 p형 불순물층과 n형 불순물층을 갖는 실리콘층 또는 p형 불순물층과 n형 불순물층을 갖고 게르마늄 또는 탄소를 더 포함하는 실리콘층이다. 여기서, 그 의미에 대해서 설명한다.
실리콘 산화물을 위한 본 발명의 에칭액은 실리콘 산화물, 또는 게르마늄 또는 탄소를 더 포함하는 실리콘 산화물로 이루어진 에칭할 층을 전도성이 서로 다른 불순물층을 갖는 실리콘층이 하층인 경우에도, 갈바니 부식을 야기시키지 않고 에칭함으로써 제거할 수 있다.
본 명세서에 있어서, 용어 "반도체 기판"은 실리콘 기판(웨이퍼)을 의미하기 위해 사용될 뿐 아니라, 회로 구조가 설치된 전체 기판 구조를 포함한다는 더 넓은 의미로도 사용된다. 반도체 기판 부재는 상기 정의된 반도체 기판을 구성하는 부재를 의미하고, 단일 재료 또는 복수의 재료로 이루어질 수 있다. 가공된 반도체 기판을 가공전 반도체 기판과 구분하기 위해서 반도체 기판 제품이라고 칭하는 경우도 있다. 더 차이를 두기 위해, 필요에 따라 반도체 기판 제품의 가공 후 싱귤레이션에 의해 픽업된 칩, 및 칩 가공된 제품은 반도체 소자 또는 반도체 장치라고 부른다. 즉, 넓은 의미에서 반도체 소자(반도체 장치)는 반도체 기판 제품에 속한다. 반도체 기판의 방향은 특별히 한정되지 않는다. 그러나, 본 명세서에 있어서 설명의 편의를 위해 측벽(21)의 측부는 상측(상부측)으로 구체화하고, 기판(11)의 측부는 하측(하부측)으로서 구체화한다. 반도체 기판의 구조 또는 그 부재는 간소화해서 첨부된 도면에 도시한다. 따라서, 필요에 따라 적절한 형태로 이해되어야 한다.
본 발명은 도전형 불순물이 도프된 실리콘층을 보호할 수 있고 또한 선택적으로 실리콘 산화물층을 에칭할 수 있는 반도체 기판 제품 및 에칭액을 제조방법을 제공하기 위해 고안되었다.
본 발명의 제조방법에 의하면 실리콘 산화물층의 선택적 에칭은 불순물이 도프된 실리콘층을 보호하여 충분한 에칭율을 유지하여 달성될 수 있다. 결과적으로, 이 방법은 최근에 더욱 소형화되어진 하이-k/금속 게이트 트랜지스터 및 이것을 사용한 고품질의 반도체 장치와 같은 고품질의 반도체 기판 제품을 제조할 수 있다.
또한, 본 발명의 에칭액은 반도체 기판 제품 또는 상술한 우수한 품질을 달성하는 반도체 장치의 제조에 대한 적용에 유용하다.
본 발명은 하기에 나타낸 실시예에 근거하여 더욱 자세히 설명하지만, 본 발명이 이들에 의해 한정되는 것을 의미하는 것은 아니다.
실시예
[실시예 1 및 비교예 1]
하기 표 1에 나타낸 각각의 테스트 번호의 성분 및 조성(질량%)을 갖는 에칭액을 제조했다.
<에칭 테스트>
상기 도 1(공정(a))에 도시하고 상기 실시형태에서 설명한 제조방법에 의해 제조된 패턴을 준비했다.
기판으로서 단결정 <100> 실리콘 기판을 사용하여, 도즈량 3×1014원자/cm2 및 주입 에너지 210KeV의 조건 하에서 기판에 붕소의 이온 주입을 행하여 채널 도프층을 형성했다. 또한, 확장층을 형성하기 위해서 비소의 이온 주입을 1.0×1015원자/cm2 및 주입 에너지 3KeV의 조건 하에서 행했다.
실리콘 질화물막을 측벽에 사용하고, SiO2 막을 더미막에 사용했다.
상술한 더미막 및 그 위에 형성된 측벽을 갖는 기판을 매엽식 웨이퍼 장치(SPS-Europe B.V. 제조된 POLOS(상품명))를 사용하여 하기 조건 하에서 에칭했다.
(에칭 상태)
· 약액의 온도: 25℃
· 도출속도: 2L/min.
· 웨이퍼 회전수: 500rpm
에칭 후, 물로 린싱한 다음 건조시켰다.
(T(웨이퍼) 측정법)
상술한 약액온도는 하기와 같이 측정했다. HORIBA Ltd.에 의해 제조된 복사온도계 IT-550F를 매엽식 웨이퍼 장치의 웨이퍼로부터 30cm의 높이에 고정시켰다. 복사온도계가 웨이퍼 중앙으로부터 바깥쪽으로 2cm의 거리의 웨이퍼 표면을 가리키는 방식으로 약액을 흐르게 하면서 온도를 측정했다. 온도를 디지털 방식으로 복사온도계로부터 출력하고, 컴퓨터를 이용하여 기록했다. 측정 타이밍에 대해서는, 에칭 처리의 초기 온도가 상승한 후에 온도가 낮아지기 때문에, 충분히 안정한 타이밍으로써 측정 시간의 마지막 10초 동안의 온도의 평균값을 웨이퍼 상의 온도로 정의했다.
<평가 방법>
평가는 채널 도프층 상에 SiO2 막의 제거 성능 및 확장층의 보이드의 존재 유무의 관점에서 행했다. 둘 중 어느 하나의 평가에 있어서, 확장층의 단면 관찰은 TEM을 사용하여 시각적으로 행했다. 제거율은 처리 전후의 확장층 면적의 비율을 사용하여 평가했다.
(SiO2 막의 제거 성능)
SiO2 막의 제거 성능의 평가는 하기와 같이 제거율을 분류하는 방법에 의해 행했다.
A: 제거율이 100%이었다.
B: 제거율이 80%~100% 미만이었다.
C: 제거율이 50%~80% 미만이었다.
D: 제거율이 50% 미만이었다.
(보이드의 존재의 유무)
보이드의 평가는 보이드가 확장층에서 발생했는 지의 여부를 결정함으로써 행했고, 보이드가 발생된 경우는 "유"라고 나타내는 반면, 보이드가 발생하지 않은 경우는 "무"로 나타냈다.
Figure 112013017222215-pat00001
<표의 주>
IP: 이소프로판올
EG: 에틸렌글리콜
EGmME: 에틸렌글리콜 모노메틸 에테르
EGmEE: 에틸렌글리콜 모노에틸 에테르
EGmBE: 에틸렌글리콜 모노부틸 에테르
PGmME: 프로필렌글리콜 모노메틸 에테르
DPGmME: 디프로필렌글리콜 모노메틸 에테르
상술한 결과로부터 알 수 있듯이, 채널 도프층 및 확장층과 마찬가지로 불순물층을 갖고 서로와 다른 도전형을 갖는 실리콘층에 있어서 본 발명의 반도체 기판 제품의 제조방법 및 에칭액은 실리콘층을 에칭하지 않고 선택적으로 SiO2 층을 에칭할 수 있었다.
상기 관점에 있어서, 더미 게이트 및 더미막을 제거하여 게이트 절연막 및 게이트 전극을 형성하는 단계, 특히 더미막을 제거하는 단계를 포함하는 MIS 트랜지스터의 제조 공정에 본 발명의 방법을 적용하는 것은 매우 효과적이다. 결과적으로, 본 발명의 방법은 트랜지스터의 신뢰도에 대해 우수한 효과를 발휘하는 것을 알 수 있다.
[실시예 2]
상술한 에칭 테스트 후, 실시예에서 사용된 에칭액(상술한 약액 번호 104 및 105)을 순환시키면서, 상술한 실시예의 에칭 테스트에서와 동일한 에칭을 3번 실시했다. 얻어진 에칭 성능에 대해서는 SiO2 막 모두가 에칭될 수 있고 또한 확장층에서 보이드가 발생하지 않는 것을 확인했다.
[실시예 3]
에칭액(상술한 약액 번호 104 및 105)으로 에칭한 후에 린싱을 물 대신에 이소프로판올을 사용하여 행했다. 결과적으로, 웨이퍼의 면내 결함수가 극적으로 감소되는 것을 확인했다. 여기서, 결함은 워터마크의 발생을 의미한다.
본 실시형태와 관련하여 본 발명을 설명하였지만 이것은 별도로 구체화된 게 없으면 본 발명의 상세 설명에 하등 한정되지 않으며, 첨부된 청구항에 나타낸 바와 같이 그 정신과 내용 안에서 보다 폭넓게 이해될 수 있다.
본 출원은 2012년 3월 16일에 일본에 출원된 특허출원 번호 2012-061163에 대한 우선권을 주장하며, 참조하여 전체를 원용한다.
11 : 실리콘 기판 12 : 웰
13 : 채널 도프층 14 : 더미막
15, 16 : 확장층 17 : 소스
18 : 드레인 19, 20 : 할로층
21 : 측벽 22 : 층간 절연층
v : 보이드(함몰부)

Claims (32)

  1. p형 불순물과 n형 불순물을 각각 포함하는 2층 이상의 실리콘층을 갖고 그 상층에 고유전율 유전체를 포함하지 않는 실리콘 산화물층을 갖는 반도체 기판에 에칭액을 도포하여, 상기 p형 불순물과 n형 불순물을 각각 포함하는 2층 이상의 실리콘층은 에칭하지 않고, 상기 상층인 실리콘 산화물층을 선택적으로 에칭하는 반도체 기판 제품의 제조방법으로서,
    상기 에칭액은 물, 불화수소산 화합물 및 유기용매를 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  2. 제 1 항에 있어서,
    상기 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유기용매는 알코올 화합물 및 에테르 화합물 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭액 중의 유기용매의 함량은 25질량% 이상 80질량% 이하인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 유기용매는 알킬렌글리콜 알킬에테르를 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭은 상기 기판 상의 에칭액의 액온이 30℃ 이하인 상태 하에서 행해지는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭은 단일 웨이퍼 에칭 장치에 의해 행해지는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭 후의 에칭액은 순환되어 상기 에칭 시 재사용되는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 기판의 표면은 상기 에칭 후 이소프로판올로 린싱되는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 불순물을 포함하는 실리콘층은 게르마늄을 더 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 유기용매는 5~40의 비유전율을 갖는 화합물로 이루어진 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 유기용매는 20~500℃의 인화점을 갖는 화합물로 이루어진 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 p형 불순물층은 B+ 및 BF2 +로부터 선택되는 적어도 1개를 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 불순물층은 P+, As+, 및 Sb+로부터 선택되는 적어도 1개를 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  15. 삭제
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 p형 불순물과 n형 불순물을 각각 포함하는 2층 이상의 실리콘층의 갈바니 부식에 의한 보이드의 발생을 억제 또는 방지하고, 상기 실리콘 산화물층을 에칭할 수 있는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  17. 물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액으로서:
    p형 불순물과 n형 불순물을 각각 포함하는 2층 이상의 실리콘층을 갖고 그 상층에 고유전율 유전체를 포함하지 않는 실리콘 산화물층을 갖는 반도체 기판에 도포하여, 상기 p형 불순물과 n형 불순물을 각각 포함하는 2층 이상의 실리콘층은 에칭하지 않고, 상기 상층인 실리콘 산화물층을 선택적으로 에칭하는 것을 특징으로 하는 에칭액.
  18. 제 17 항에 있어서,
    상기 불화수소산 화합물의 농도는 3질량% 이하인 것을 특징으로 하는 에칭액.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 에칭액 중의 유기용매의 함량은 25질량% 이상 80질량% 이하인 것을 특징으로 하는 에칭액.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 유기용매는 5~40의 비유전율을 갖는 화합물로 이루어진 것을 특징으로 하는 에칭액.
  21. 제 17 항 또는 제 18 항에 있어서,
    상기 유기용매는 20~500℃의 인화점을 갖는 화합물로 이루어진 것을 특징으로 하는 에칭액.
  22. 제 17 항 또는 제 18 항에 있어서,
    상기 p형 불순물과 n형 불순물을 각각 포함하는 2층 이상의 실리콘층의 갈바니 부식에 의한 보이드의 발생을 억제 또는 방지하여 상기 실리콘 산화물층을 에칭할 수 있는 것을 특징으로 하는 에칭액.
  23. 삭제
  24. 실리콘층에 p형 불순물을 도핑해서 이루어지는 p형 불순물층과 실리콘층에 n형의 불순물을 도핑해서 이루어지는 n형 불순물층을 포함하는 2층 이상의 실리콘층을 갖고 그 상층에 고유전율 유전체를 포함하지 않는 실리콘 산화물층을 표면에 노출된 상태로 갖는 실리콘 기판을 준비하는 공정;
    물, 불화수소산 화합물 및 유기용매를 포함하는 에칭액을 준비하는 공정; 및
    상기 에칭액을 상기 실리콘 기판에 도포함으로써, 상기 p형 불순물층과 n형 불순물층을 포함하는 2층 이상의 실리콘층은 에칭하지 않고, 선택적으로 상기 상층인 실리콘 산화물층을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  25. 삭제
  26. 삭제
  27. 제 1 항에 있어서,
    상기 유기용매는 하기 식(0-1)으로 표시되는 유기용매인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
    R11-(-O-R13-)n-O-R12 … (O-1)
    [상기 식(0-1)에서, R11 및 R12는 각각 독립적으로 수소 원자 또는 탄소원자 1~5개의 알킬기를 나타내고;
    R13은 탄소원자 1~4개의 직쇄상 또는 분기상 알킬렌기를 나타내며, 화합물이 복수의 R13를 가질 경우 이들은 각각 다를 수 있으며;
    n은 0~6의 정수를 나타내고, n이 0이면, R11과 R12는 동시에 수소 원자가 아니다]
  28. 제 27 항에 있어서,
    상기 n은 0 또는 1인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
  29. 제 17 항에 있어서,
    상기 유기용매는 하기 식(0-1)으로 표시되는 유기용매인 것을 특징으로 하는 에칭액.
    R11-(-O-R13-)n-O-R12 … (O-1)
    [상기 식(0-1)에서, R11 및 R12는 각각 독립적으로 수소 원자 또는 탄소원자 1~5개의 알킬기를 나타내고;
    R13은 탄소원자 1~4개의 직쇄상 또는 분기상 알킬렌기를 나타내며, 화합물이 복수의 R13를 가질 경우 이들은 각각 다를 수 있으며;
    n은 0~6의 정수를 나타내고, n이 0이면, R11과 R12는 동시에 수소 원자가 아니다]
  30. 제 29 항에 있어서,
    상기 n은 0 또는 1인 것을 특징으로 하는 에칭액.
  31. 제 24 항에 있어서,
    상기 유기용매는 하기 식(0-1)으로 표시되는 유기용매인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
    R11-(-O-R13-)n-O-R12 … (O-1)
    [상기 식(0-1)에서, R11 및 R12는 각각 독립적으로 수소 원자 또는 탄소원자 1~5개의 알킬기를 나타내고;
    R13은 탄소원자 1~4개의 직쇄상 또는 분기상 알킬렌기를 나타내며, 화합물이 복수의 R13를 가질 경우 이들은 각각 다를 수 있으며;
    n은 0~6의 정수를 나타내고, n이 0이면, R11과 R12는 동시에 수소 원자가 아니다]
  32. 제 31 항에 있어서,
    상기 n은 0 또는 1인 것을 특징으로 하는 반도체 기판 제품의 제조방법.
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