CN110885685B - 蚀刻组合物和使用其制造半导体器件的方法 - Google Patents

蚀刻组合物和使用其制造半导体器件的方法 Download PDF

Info

Publication number
CN110885685B
CN110885685B CN201910825559.0A CN201910825559A CN110885685B CN 110885685 B CN110885685 B CN 110885685B CN 201910825559 A CN201910825559 A CN 201910825559A CN 110885685 B CN110885685 B CN 110885685B
Authority
CN
China
Prior art keywords
pattern
silicon
etching
germanium
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910825559.0A
Other languages
English (en)
Other versions
CN110885685A (zh
Inventor
金用泰
林廷训
金秀珍
吴政玟
田昇敏
全夏英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Soulbrain Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Soulbrain Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd, Soulbrain Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110885685A publication Critical patent/CN110885685A/zh
Application granted granted Critical
Publication of CN110885685B publication Critical patent/CN110885685B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0673Nanowires or nanotubes oriented parallel to a substrate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/06Etching, surface-brightening or pickling compositions containing an inorganic acid with organic material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02603Nanowires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66439Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/775Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Weting (AREA)

Abstract

提供了一种蚀刻组合物和一种使用该蚀刻组合物制造半导体器件的方法。根据实施例,所述蚀刻组合物可以包括:大约15重量%至大约75重量%的过乙酸;氟化合物;胺化合物;以及有机溶剂。

Description

蚀刻组合物和使用其制造半导体器件的方法
相关申请的交叉引用
本专利申请要求于2018年9月7日提交的韩国专利申请No.10-2018-0107126的优先权权益,通过引用将其全部内容并入本文。
技术领域
本公开在此涉及一种蚀刻组合物和一种使用该蚀刻组合物制造半导体器件的方法,更具体地,涉及一种用于蚀刻半导体层的蚀刻组合物和一种使用该蚀刻组合物制造半导体器件的方法。
背景技术
为了提供消费者所需的高性能和低成本,需要提高半导体器件的集成度和改善半导体器件的可靠性。随着半导体器件的集成度的提高,在半导体器件的制造工艺期间半导体器件的构成元件的损坏更多地影响半导体存储器件的可靠性和电性质。尤其是,在半导体器件的制造工艺期间,需要保持蚀刻目标层材料相对于其他层材料的高蚀刻选择性。
发明内容
本公开提供了一种相对于含锗层具有高蚀刻选择性的蚀刻组合物。
本公开还提供了一种制造具有改善的电性质的半导体器件的方法。
根据一些示例实施例,本公开涉及一种蚀刻组合物,其包括:大约15重量%至大约75重量%的过乙酸;氟化合物;胺化合物;以及有机溶剂。
根据一些示例实施例,本公开涉及一种蚀刻组合物,其包括:过乙酸;氟化合物;大约0.01重量%至大约5重量%的胺化合物;以及有机溶剂。
根据一些示例实施例,本公开涉及一种用于制造半导体器件的方法,所述方法包括:准备设置有含锗层的衬底;以及使用蚀刻组合物对所述含锗层执行蚀刻工艺,以去除所述含锗层,其中,所述蚀刻组合物包括:大约15重量%至大约75重量%的过乙酸;氟化合物;胺化合物;以及有机溶剂。
附图说明
包括附图以提供对本发明构思的进一步理解,附图并入到本说明书中,并构成本说明书的一部分。附图示出了本发明构思的示例性实施例,并与描述一起用来说明本发明构思的原理。在附图中:
图1A是用于说明使用根据示例实施例的蚀刻组合物的蚀刻工艺的图;
图1B是用于说明使用根据示例实施例的蚀刻组合物的蚀刻工艺的图;
图2是根据示例实施例的半导体器件的俯视图;
图3A至图3H是用于说明根据示例实施例的用于制造半导体器件的方法的图。
具体实施方式
在本公开中,“取代的或未取代的”可以指被从由氢原子、氘原子、卤素原子、环烷基、芳基、杂芳基、杂脂环基、羟基、烷氧基、芳氧基、巯基、烷硫基、芳硫基、氰基、羰基、硫代羰基、O-氨基甲酰基、N-氨基甲酰基、O-硫代氨基甲酰基、N-硫代氨基甲酰基、C-酰氨基、N-酰氨基、S-磺酰胺基、N-磺酰胺基、C-羧基、O-羧基、异氰酸根合、硫氰酸根合、异硫氰酸根合、硝基、甲硅烷基、三卤甲烷磺酰基、氨基(包括单取代的和双取代的氨基)和它们的衍生物组成的组中选择的至少一种取代基取代或者未被取代。另外,每个取代基可以是取代的或未取代的。例如,甲氨基可以取代有氨基。
在本公开中,烷基可以是直链烷基、支链烷基或环烷基。烷基的碳数不受具体限制,而可以为1至12个碳原子。
在本公开中,胺基/氨基的碳数不受具体限制,而可以为1至12个。胺可以包括1至12个碳原子的脂族胺和5至12个碳原子的环胺中的至少一种。
在下文中,将说明根据本发明构思的示例蚀刻组合物。
根据本发明构思,示例蚀刻组合物可以包括过乙酸(CH3COOOH)、氟化合物、胺化合物和有机溶剂。可以使用该蚀刻组合物来蚀刻半导体层。半导体层可以是含锗层。含锗层可以包括例如硅-锗。在本公开中,蚀刻特定的层材料可以指去除构成层材料的材料。在下文中,将参照图1A和图1B说明该蚀刻组合物和使用其的蚀刻工艺。
图1A是用于说明使用根据示例实施例的蚀刻组合物的蚀刻工艺的图。图1B是用于说明使用根据示例实施例的蚀刻组合物的蚀刻工艺的图。
参照图1A和图1B,含锗层2100和含硅层2200可以设置在基体衬底1000上。含锗层2100还可以包括硅(Si)。例如,含锗层2100可以包括硅-锗。含硅层2200可以包括硅、氧化硅、氮化硅和/或碳氮氧化硅(SiOCN)。含硅层2200可以包括例如多晶硅。在下面的描述中,含锗层2100是硅-锗层,含硅层2200是硅层或氧化硅层,但本发明构思的实施例不限于此。如图1A所示,含锗层2100可以堆叠在含硅层2200的上表面上。如图1B所示,含锗层2100可以设置在含硅层2200的一侧处。在另一实施例中,含硅层2200可以堆叠在含锗层2100的上表面上。
可以在含锗层2100和含硅层2200上供应蚀刻组合物,并可以蚀刻含锗层2100,如虚线所示。在使用该蚀刻组合物的蚀刻工艺中,含锗层2100可以相对于含硅层2200具有高蚀刻选择性。例如,在使用该蚀刻组合物的蚀刻工艺中,硅-锗的蚀刻速率可以大于硅的蚀刻速率。因此,在蚀刻工艺之后,含锗层2100可以被去除,但是含硅层2200可以未被去除并且可以保留。特定构成元件的蚀刻速率可以限定为构成元件根据蚀刻工艺时间的体积变化。
含锗层2100的蚀刻可以包括:将硅-锗氧化以形成半导体氧化物;使半导体氧化物反应以形成水溶性产物;以及去除水溶性产物。
根据示例实施例,可以提供过乙酸。过乙酸可以溶于水中。含锗层2100可以被过乙酸氧化,以形成半导体氧化物。半导体氧化物可以包括氧化硅(例如,SiOx)和氧化锗(例如,GeOy)。(这里,x和y均可以彼此独立地为正有理数。例如,x可以为2,y可以为2)。例如,过乙酸可以与硅-锗(SiGe)接触,以断开硅(Si)和锗(Ge)之间的键,由此形成氧化硅和氧化锗。
过乙酸可以为蚀刻组合物的大约15重量%至大约75重量%。如果过乙酸的组成比小于大约15重量%,则硅-锗的氧化会不足。由于此,含锗层2100的蚀刻速率会低。如果过乙酸的组成比大于大约75重量%,则硅-锗的去除率会降低。根据示例实施例,当过乙酸的组成比为蚀刻组合物的大约15重量%至大约75重量%时,含锗层2100的蚀刻速率会高。
可以从乙酸(CH3COOH)和过氧化氢(H2O2)制备过乙酸。乙酸和过氧化氢可以以33:20至33:30的范围内的体积比混合。在实施例中,过氧化氢可以是包括在过氧化氢水溶液中的过氧化氢,该过氧化氢水溶液包含大约31质量百分比(%)的过氧化氢,乙酸可以是乙酸水溶液,该乙酸水溶液包含大约100质量百分比的乙酸。通过乙酸和过氧化氢的混合,可以获得过乙酸混合物。过乙酸混合物可以包括过乙酸、乙酸和过氧化氢。过乙酸可以通过乙酸和过氧化氢的反应来产生。过乙酸混合物中的乙酸可以对应于在反应之后剩余的乙酸。过乙酸混合物中的过氧化氢可以对应于在反应之后剩余的过氧化氢。在制备过乙酸混合物期间,还可以使用老化催化剂。乙酸和老化催化剂的体积比可以在33:0.1至33:10的范围内。在一些实施例中,乙酸和老化催化剂的体积比可以在33:1至33:2的范围内。老化催化剂可以包括硫酸和甲磺酸中的至少一种。在实施例中,可以使用大约95质量百分比的硫酸作为老化催化剂。通过使用老化催化剂,可以更快地制备过乙酸。老化催化剂可以保留在蚀刻组合物中。过乙酸可以为过乙酸混合物的大约40重量%至大约60重量%,但本发明构思的实施例不限于此。
氟化合物可以包括例如从由氟化氢(HF)、氟化钠(NaF)、氟化钾(KF)、二氟化铝(AlF2)、氟化锂(LiF4)、三氟化钙(CaF3)、六氟化氢钠(NaHF6)、氟化铵(NH4F)、二氟化氢铵(NH4HF2)、四甲基氟化铵((CH3)4NF)、二氟化氢钾(KHF2)、四氟硼酸(HBF4)、四氟硼酸铵(NH4BF4)、四氟硼酸钾(KBF4)和氟硅酸(H2SiF6)组成的组中选择的至少一种。
氟化合物可以在蚀刻工艺中提供氟化物或氟阴离子。氟化物或氟阴离子可以包括例如F-、HF和HF2-。氟化物或氟阴离子可以与通过过乙酸产生的氧化硅和氧化锗反应,从而产生水溶性产物。水溶性产物可以包括H2SiF6、(NH4)2SiF6、H2GeF6和/或(NH4)2GeF6。例如,氟化合物可以与氧化硅反应,从而形成H2SiF6或(NH4)2SiF6。氟化合物可以与氧化锗反应,从而形成H2GeF6或(NH4)2GeF6
氟化合物的组成比可以为蚀刻组合物的大约0.01重量%至大约5重量%。如果氟化合物的组成比小于大约0.01重量%,则氟化合物会不足以去除通过过乙酸产生的氧化硅和氧化锗。因此,含锗层2100的蚀刻速率会降低。如果氟化合物的组成比大于大约5重量%,则蚀刻组合物会具有含硅层2200的高蚀刻速率以及含锗层2100的高蚀刻速率。在这种情况下,含锗层2100相对于含硅层2200的蚀刻选择性会降低。根据实施例,因为氟化合物的组成比为大约0.01重量%至大约5重量%,所以蚀刻组合物可以具有含锗层2100的高蚀刻速率,并且可以具有硅-锗层(例如,含锗层2100)相对于含硅层2200的高蚀刻选择性。
胺化合物可以包括脂族胺和环胺中的至少一种。脂族胺的碳数可以为1至12个,更具体地,为1至5个。这里,脂族基可以是饱和烃基或不饱和烃基。脂族基可以是直链烃基或支链烃基。胺化合物可以包括二胺。环胺的碳数可以为5至12个。环胺可以包括杂芳香胺,但本发明构思的实施例不限于此。胺化合物可以为伯胺、仲胺或叔胺。胺化合物可以包括在吡啶、2-吡啶胺、2-吡啶硫醇、4-吡啶酚、2-甲基吡啶、4-甲基吡啶、8-羟基喹啉、吡啶甲酸、吡啶甲酸N-氧化物、哌啶、4-甲基哌啶、甲胺、乙胺、丙胺、辛胺、1,1,3,3-四甲基丁胺、二乙醇胺、二异丙胺、烟酰胺、吡咯烷、2,2A-联吡啶、吡唑、L-脯氨酸、哒嗪、三乙胺、三乙醇胺、乙二胺、1,3-二氨基丙烷、1,4-二氨基丁烷、1,6-二氨基己烷、1,8-二氨基辛烷、二甲胺、二乙胺、三亚乙基四胺、四亚乙基五胺、N,N-二甲基-1,3-丙二胺、N,N,NA,NA-四甲基-1,3-丙二胺、N,N,NA,NA-四亚乙基二胺、1,1,3,3-四甲基胍、N,N,NA,NA-四(2-羟乙基)乙二胺、脲、N-烯丙基硫脲和三(2-氨基乙基)胺)中选择的至少一种。
胺化合物可以起到蚀刻助促进剂的作用。例如,胺化合物可以提高硅-锗层相对于硅层的蚀刻选择性。胺化合物可以被吸附于在蚀刻工艺期间形成的半导体氧化物上。例如,胺化合物可以被吸附在氧化硅和氧化锗上。吸附了胺化合物的氧化硅和吸附了胺化合物的氧化锗可以更容易地且更快地与氟离子反应。因此,胺化合物可以有助于氧化硅和/或氧化锗的去除。
胺化合物的组成比可以为蚀刻组合物的大约0.01重量%至大约5重量%。如果胺化合物的组成比小于大约0.01重量%,则胺化合物会不足以被吸附在氧化硅和氧化锗上。因此,含锗层2100的蚀刻速率会降低。如果胺化合物的组成比大于大约5重量%,则含硅层2200的蚀刻速率会降低,含锗层2100的蚀刻速率也会降低。例如,硅-锗、硅和氧化硅的蚀刻速率会增加。因此,含锗层2100的蚀刻选择性会降低。
有机溶剂可以包括在醇化合物、羧酸化合物和乙酸酯(盐)化合物中选择的至少一种化合物。醇化合物可以为1至10个碳原子的醇化合物。醇化合物可以包括例如甲醇、乙醇、异丙醇、丁醇、戊醇、己醇、庚醇和/或辛醇。羧酸化合物可以为1至5个碳原子的羧酸化合物。羧酸化合物可以包括例如乙酸、丙酸和/或乳酸。乙酸酯(盐)化合物可以为1至10个碳原子的乙酸酯(盐)化合物。乙酸酯(盐)化合物可以包括例如乙酸甲酯、乙酸乙酯、乙酸钠、乙酸异丙酯、乙酸正丙酯、乙酸丁酯、乙酸正丁酯、乙酸异丁酯、乙烯基乙酸酯(盐)、乙酸戊酯(pentyl acetate)、乙酸辛酯和/或乙酸2-乙氧基乙酯。
由于有机溶剂,含锗层2100相对于含硅层2200的蚀刻选择性可以提高。例如,有机溶剂可以保护含硅层2200,以防止含硅层2200的蚀刻。有机溶剂可以控制从氟化合物形成氟离子的速率。例如,有机溶剂可以防止氟离子从氟化合物的过快离解。因此,硅-锗相对于氧化硅的蚀刻选择性和硅-锗相对于硅的蚀刻选择性可以提高。
有机溶剂可以为蚀刻组合物的大约5重量%至大约15重量%。如果有机溶剂的组成比小于大约5重量%,则含锗层2100相对于含硅层2200的蚀刻选择性会降低。如果有机溶剂的组成比大于大约15重量%,则蚀刻组合物中的过乙酸的组成比会降低,并且含锗层2100的蚀刻速率会降低。
蚀刻组合物还可以包括乙酸和剩余含量的水。乙酸可以起到容易地混合有机溶剂、过乙酸化合物、氟化合物、胺化合物和水的作用。例如,乙酸可以有助于更容易地混合有机溶剂、过乙酸化合物、氟化合物、胺化合物和水。乙酸可以起到pH控制物的作用。例如,蚀刻组合物可以包括乙酸,并且在执行蚀刻工艺期间,蚀刻组合物可以具有1至3的pH。如果在上述的pH条件下执行蚀刻工艺,则可以进一步提高含锗层2100相对于含硅层2200的蚀刻选择性。
水可以包括去离子水(DIW)。水可以源自在制备过乙酸期间作为溶剂提供的水、作为氟化合物的溶剂提供的水或者包括在有机溶剂中的水。在蚀刻工艺期间,由氟化合物产生的水溶性产物可以溶于水中并且被去除。
蚀刻组合物还可以包括表面活性剂、金属离子封闭剂和/或缓蚀剂。表面活性剂可以包括阴离子表面活性剂、阳离子表面活性剂、非离子表面活性剂和两性表面活性剂中的至少一种。阴离子表面活性剂可以包括烷基磺酸、烷基苯磺酸、烷基磺酸酯、烷基醚磺酸酯和/或它们的盐中的至少一种。阳离子表面活性剂可以包括胺盐型表面活性剂和/或四铵型表面活性剂中的至少一种。非离子表面活性剂可以包括环氧烷型表面活性剂。两性表面活性剂可以包括氨基酸型表面活性剂和/或甜菜碱型表面活性剂。
金属离子封闭剂可以包括含有氨基、羧酸基或膦酸基的物质。例如,金属离子封闭剂可以包括柠檬酸、柠檬酸铵、磷酸、膦酸、羟乙(叉二)磷酸、次氮基三(亚甲基膦酸)、肌醇六磷酸、二甲基甲基磷酸酯(dimethylmethylphosphonate)、N,N,N’,N’-亚乙基四(亚甲基膦酸)、乙二胺四乙酸、半胱氨酸、甘氨酸、谷氨酰胺、丙氨酸和/或谷氨酸。
缓蚀剂可以包括杂环化合物,例如三唑、3-氨基三唑、四唑、咪唑、噁唑、5-氨基四唑、甲基四唑、苯并咪唑和/或吲唑。
根据实施例,通过使用该蚀刻组合物,硅-锗可以比氧化硅和硅更快地被去除。因此,在使用该蚀刻组合物的蚀刻工艺中,含锗层2100可以比含硅层2200具有更高的蚀刻选择性。
在下文中,将说明根据本发明构思的用于制造半导体器件的方法。
图2是根据示例实施例的半导体器件的俯视图。图3A至图3H是用于说明根据示例实施例的用于制造半导体器件的方法的图,并对应于沿图2中的线I-II和线III-IV截取的横截面视图。在下文中,将省略且将不再重复与以上描述重复的部分。
参照图2和图3A,可以在衬底100上堆叠第一半导体层210A和第二半导体层220A。衬底100可以是半导体衬底。在实施例中,衬底100可以是硅衬底或绝缘体上硅(SOI)衬底。可以通过执行使用衬底100作为晶种的外延生长工艺来形成第一半导体层210A和第二半导体层220A。可以在衬底100上交替地堆叠第一半导体层210A和第二半导体层220A。第一半导体层210A的数量和第二半导体层220A的数量可以不同地进行改变。例如,第一半导体层210A和第二半导体层220A可以比示出的数量更多或更少。每个第一半导体层210A可以包括第一半导体材料。第一半导体材料可以是锗。每个第一半导体层210A还可以包括第二半导体材料。第二半导体材料可以是硅。每个第一半导体层210A可以包括与参照图1A和图1B描述的含锗层2100相同的材料。例如,每个第一半导体层210A可以包括硅-锗。第一半导体层210A可以起到牺牲层的作用。每个第二半导体层220A可以包括第二半导体材料。每个第二半导体层220A可以包括与参照图1A和图1B描述的含硅层2200相同的材料。例如,每个第二半导体层220A可以是硅层,例如多晶硅层。
参照图2和图3B,可以在衬底100上形成初步有源图案201和基体有源图案110。初步有源图案201和基体有源图案110的形成可以包括将第一半导体层210A、第二半导体层220A以及衬底100的上部图案化以形成沟槽105。初步有源图案201和基体有源图案110可以由沟槽105限定。沟槽105可以为在第一方向D1上纵向延伸的线形,并可以在第二方向D2上彼此隔开。描述为在特定方向上“纵向”延伸的项、层、或者项或层的一部分具有在特定方向上的长度和垂直于该方向的宽度,其中长度大于宽度。第一方向D1可以平行于衬底100的底表面。第二方向D2可以平行于衬底100的底表面并与第一方向D1基本上正交。初步有源图案201可以包括第一初步半导体图案210B和第二初步半导体图案220B。可以通过将第一半导体层210A图案化来形成第一初步半导体图案210B。可以通过将第二半导体图案220A图案化来形成第二初步半导体图案220B。
初步有源图案201可以为在第一方向D1上纵向延伸的线形。第一初步半导体图案210B和第二初步半导体图案220B可以沿与衬底100的底表面正交的方向交替地且重复地堆叠。第一初步半导体图案210B和第二初步半导体图案220B均可以为在第一方向D1上纵向延伸的线形。可以通过将衬底100的上部图案化来形成基体有源图案110。基体有源图案110可以为在第一方向D1上纵向延伸的线形,初步有源图案201可以形成在基体有源图案110的顶表面上。
器件隔离图案130可以填充每个沟槽105。器件隔离图案130可以在基体有源图案110的两侧形成在衬底100上。器件隔离图案130可以在第一方向D1上纵向延伸。器件隔离图案130的形成可以包括:在衬底100上形成填充沟槽105的绝缘层;以及使绝缘层凹入以暴露初步有源图案201的侧表面。器件隔离图案130的顶表面可以位于比基体有源图案110的顶表面低的水平高度处。器件隔离图案130可以包括氧化物、氮化物和/或氮氧化物。器件隔离图案130可以包括例如氧化硅。
参照图2和图3C,可以形成牺牲栅极结构300以与初步有源图案201交叉。牺牲栅极结构300可以在第二方向D2上纵向延伸以与基体有源图案110和器件隔离图案130交叉。牺牲栅极结构300可以包括顺序地堆叠的蚀刻停止图案310、牺牲栅极图案320和掩模图案330。牺牲栅极图案320可以为在第二方向D2上纵向延伸的线形。牺牲栅极图案320可以覆盖初步有源图案201的面对的侧表面,并可以覆盖初步有源图案201的顶表面和器件隔离图案130的顶表面。牺牲栅极图案320可以包括例如多晶硅。蚀刻停止图案310可以设置在牺牲栅极图案320和初步有源图案201之间。蚀刻停止图案310可以在牺牲栅极图案320和每个器件隔离图案130之间延伸。蚀刻停止图案310可以包括例如氧化硅层。牺牲栅极图案320可以相对于蚀刻停止图案310具有蚀刻选择性。
牺牲栅极图案320和蚀刻停止图案310的形成可以包括:逐个地形成蚀刻停止层(未示出)和牺牲栅极层(未示出),以覆盖位于衬底100上的初步有源图案201和器件隔离图案130;形成掩模图案330以限定用于在牺牲栅极层上形成牺牲栅极图案320的区域;以及使用掩模图案330作为蚀刻掩模将牺牲栅极层和蚀刻停止层图案化。通过使用掩模图案330作为蚀刻掩模将牺牲栅极层图案化,可以形成牺牲栅极图案320。在形成牺牲栅极图案320之后,可以去除牺牲栅极图案320两侧的蚀刻停止层,从而局部地形成位于牺牲栅极图案320下方的蚀刻停止图案310。
可以在牺牲栅极结构300的两侧形成栅极间隔物350,以覆盖牺牲栅极结构300的侧壁。掩模图案330和栅极间隔物350可以包括例如氮化硅和/或碳氮氧化硅。
参照图2和图3D,可以将初步有源图案201图案化,以形成有源图案200。有源图案200可以形成在牺牲栅极结构300下方。有源图案200的形成可以包括从牺牲栅极结构300的两侧去除初步有源图案201的部分。初步有源图案201的部分的去除可以包括使用掩模图案330和栅极间隔物350作为蚀刻掩模蚀刻初步有源图案201的部分。可以执行初步有源图案201的部分的蚀刻,直到在牺牲栅极结构300的两侧暴露出基体有源图案110的顶表面。因此,可以形成限定有源图案200的凹槽部分140。凹槽部分140可以设置在牺牲栅极结构300的两侧处并暴露基体有源图案110的顶表面。可以形成多个有源图案200,凹槽部分140可以设置在有源图案200之间。每个有源图案200可以包括堆叠在基体有源图案110上的第一半导体图案210和第二半导体图案220。可以通过将第一初步半导体图案210B图案化来形成第一半导体图案210。可以通过将第二初步半导体图案220B图案化来形成第二半导体图案220。
可以在水平方向上进一步去除第一半导体图案210的一部分,以形成凹槽区域215。凹槽区域215可以形成在第二半导体图案220之间,并形成在最下层的第二半导体图案220和基体有源图案110之间。凹槽区域215的形成可以包括使用相对于第一半导体图案210具有蚀刻选择性的蚀刻源对第一半导体图案210的侧壁执行蚀刻工艺。
可以在每个凹槽区域215中形成绝缘间隔物250。绝缘间隔物250可以形成在第一半导体图案210的两侧处。绝缘间隔物250的形成可以包括:在有源图案200的侧壁中以及在凹槽区域中共形地形成阻挡绝缘层;以及对阻挡绝缘层执行各向异性蚀刻工艺。在实施例中,绝缘间隔物250可以包括氮化硅和/或碳氮氧化硅。
参照图2和图3E,可以在牺牲栅极结构300两侧的基体有源图案110上形成源极/漏极图案SD。可以使用第二半导体图案220和基体有源图案110作为晶种从凹槽部分140执行选择性外延生长工艺来形成源极/漏极图案SD。每个源极/漏极图案SD可以设置在凹槽部分140中。每个源极/漏极图案SD可以与第二半导体图案220的暴露的侧表面物理接触,并可以与基体有源图案110的顶表面物理接触。源极/漏极图案SD可以经由第二半导体图案220电连接。源极/漏极图案SD可以分别与绝缘间隔物250物理接触。绝缘间隔物250可以设置在源极/漏极图案SD和第一半导体图案210之间。源极/漏极图案SD可以与第一半导体图案210隔离开。例如,源极/漏极图案SD可以通过绝缘间隔物250与第一半导体图案210隔离开。
源极/漏极图案SD可以包括硅-锗(SiGe)、硅(Si)和碳化硅(SiC)中的至少一种。源极/漏极图案SD的形成还可以包括将杂质掺杂到源极/漏极图案SD中。通过杂质掺杂,可以改善包括源极/漏极图案SD的晶体管的电性质。如果晶体管是NMOSFET,则杂质可以为例如磷(P),如果晶体管为PMOSFET,则杂质可以为例如硼(B)。
可以在衬底100上形成绝缘中间层400以覆盖源极/漏极图案SD。绝缘中间层400的形成可以包括:在衬底100上形成覆盖源极/漏极图案SD和牺牲栅极结构300的绝缘层;以及将绝缘层平坦化,直到暴露出牺牲栅极图案320。在平坦化工艺期间,掩模图案330可以被去除。绝缘中间层400可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的至少一种。
参照图2和图3F,可以去除牺牲栅极图案320和蚀刻停止图案310,从而在绝缘中间层400中形成开口500。开口500可以在栅极间隔物350之间暴露有源图案200。开口500的形成可以包括:执行相对于栅极间隔物350、绝缘中间层400和蚀刻停止图案310具有蚀刻选择性的蚀刻工艺,以蚀刻牺牲栅极图案320;以及去除蚀刻停止图案310。开口500可以在俯视图中为在第二方向D2上纵向延伸的线形,并可以暴露器件隔离图案130的顶表面。开口500可以暴露第二半导体图案220中的最上层的顶表面。开口500可以暴露第二半导体图案220的侧壁和第一半导体图案210的侧壁。
参照图2和图3G,可以通过蚀刻工艺去除由开口500暴露的第一半导体图案210,以形成栅极区域510。栅极区域510可以形成在第二半导体图案220之间以及形成在最下层的第二半导体图案220与基体有源图案110之间。栅极区域510可以是空白区域。栅极区域510可以与开口500连接。
可以使用以上说明的蚀刻组合物来执行第一半导体图案210的蚀刻工艺。可以执行蚀刻工艺,使得第一半导体图案210可以相对于第二半导体图案220具有蚀刻选择性。蚀刻工艺可以通过湿蚀刻工艺来执行。蚀刻工艺可以在大约10℃至大约80℃下执行。在一些实施例中,蚀刻工艺可以在大约15℃至大约50℃下执行。在这种情况下,蚀刻工艺的温度可以指在蚀刻工艺期间蚀刻组合物的温度。
蚀刻组合物可以与参照图1A和图1B说明的蚀刻组合物相同。根据示例实施例,蚀刻组合物可以包括过乙酸、氟化合物、胺化合物和有机溶剂。蚀刻组合物还可以包括乙酸。第一半导体图案210可以包括与参照图1A和图1B说明的含锗层2100相同的材料。第一半导体图案210可以包括例如硅-锗。第一半导体图案210可以被过乙酸氧化,从而形成氧化硅和氧化锗。胺化合物可以被吸附到氧化硅和氧化锗上。氟化合物可以解离,以提供氟离子。氧化硅和氧化锗可以与氟离子反应,以形成水溶性产物。其上吸附有胺化合物的氧化硅和氧化锗可以更容易地且快速地与氟离子反应。蚀刻组合物还可以包括水。水溶性产物可以溶于水中。因此,可以去除硅-锗,以蚀刻第一半导体图案210。
如果硅-锗相对于硅的蚀刻选择性低,则在蚀刻工艺期间会蚀刻第二半导体图案220的一部分,如虚线所示。第二半导体图案220可以起到晶体管的沟道区域的作用。根据示例实施例,相对于硅,蚀刻组合物可以对硅-锗具有高蚀刻选择性。在蚀刻工艺期间,第一半导体图案210的蚀刻速率可以大于第二半导体图案220的蚀刻速率。在蚀刻第一半导体图案210期间,可以防止第二半导体图案220的蚀刻。可以防止晶体管的沟道区域的厚度减小现象,并可以改善晶体管的电性质。
如果在蚀刻工艺中硅-锗相对于氧化硅的蚀刻选择性低,则如虚线所示,暴露的器件隔离图案130的顶表面会被进一步蚀刻。器件隔离图案130的蚀刻可能是非期望的,或者可能具有非预期的结果。根据示例实施例,在使用蚀刻组合物的蚀刻工艺中,硅-锗相对于氧化硅的蚀刻选择性会高。因此,可以防止在蚀刻工艺期间器件隔离图案130的蚀刻现象。
在使用蚀刻组合物的蚀刻工艺中,硅-锗相对于氮化硅或碳氮氧化硅的蚀刻选择性会高。因此,可以在蚀刻工艺中防止栅极间隔物350和绝缘间隔物250的非预期蚀刻。在蚀刻工艺期间,源极/漏极图案SD可以受到绝缘中间层400和栅极间隔物350的保护。
参照图2和图3H,可以在开口500和栅极区域510中形成栅极结构GS。栅极结构GS可以包括栅极绝缘图案610和栅极图案620。栅极绝缘图案610和栅极图案620的形成可以包括:形成共形地覆盖开口500和栅极区域510的内表面的栅极绝缘层;形成填充开口500和栅极区域510的其余部分的栅极导电层;以及执行平坦化工艺,直到暴露绝缘中间层400,从而在开口500和栅极区域510中局部地形成栅极绝缘图案610和栅极图案620。栅极绝缘图案610可以包括例如氧化硅层、氮化硅层、氮氧化硅层和高k介电层中的至少一种。栅极图案620可以包括例如掺杂半导体、导电金属氮化物和金属中的至少一种。栅极图案620可以填充开口500和栅极区域510。栅极图案620可以设置在栅极绝缘图案610上,并可以与第二半导体图案220和基体有源图案110隔离开。栅极图案620可以与源极/漏极图案SD隔离开,其中栅极间隔物350位于栅极图案620与源极/漏极图案SD之间。
栅极结构GS还可以包括栅极覆盖图案630。根据实施例,可以使栅极绝缘图案610和栅极图案620的上部凹入,并可以在栅极间隔物350之间形成凹槽。栅极覆盖图案630可以形成在凹槽区域中。栅极覆盖图案630可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一种。
第二半导体图案220可以起到晶体管的沟道的作用。第二半导体图案220可以起到连接源极/漏极图案SD的桥沟道或纳米线沟道的作用。每个源极/漏极图案SD可以与第二半导体图案220物理接触。源极/漏极图案SD可以在第一方向D1上彼此隔离开,其中第二半导体图案220位于源极/漏极图案SD之间。第二半导体图案220和源极/漏极图案SD可以形成设置在基体有源图案110上的有源结构AS。有源结构AS和栅极图案620可以形成栅极环绕型场效应晶体管。
虽然未示出,但可以在绝缘中间层400上形成上绝缘层。可以形成穿透上绝缘层和绝缘中间层400并电连接到源极/漏极图案SD的第一接触插塞(未示出)以及穿透上绝缘层并电连接到栅极图案620的第二接触插塞(未示出)。在上绝缘层上,可以形成连接到第一接触插塞和第二接触插塞的布线(未示出)。可以使用导电材料形成第一接触插塞、第二接触插塞和布线。根据到目前描述的制造方法,可以完成半导体器件1的制造。半导体器件1可以是晶体管。
在下文中,参考本发明构思的实验示例以及对比示例,将说明蚀刻组合物和使用该蚀刻组合物进行蚀刻的方法。
[根据蚀刻组合物的组成比的蚀刻速率和蚀刻选择性]
1.蚀刻组合物的制备
通过以33:26:1的体积比混合100质量百分比的乙酸水溶液、31质量百分比的过氧化氢水溶液和硫酸水溶液来制备过乙酸混合物。
混合该过乙酸混合物、氟化合物、胺化合物、有机溶剂和乙酸,以制备蚀刻组合物。在这种情况下,使用氢氟酸作为氟化合物,并使用乙酸辛酯作为有机溶剂。在实验示例1和对比示例2中,使用4-甲基吡啶作为胺化合物。作为实验示例2的胺化合物,使用1,3-二氨基丙烷。作为实验示例3的胺化合物,使用丙胺。作为实验示例4的胺化合物,使用4-甲基哌啶。对比示例5不包括胺化合物,但是使用2-巯基乙醇作为硫醇化合物。
蚀刻组合物具有在下面的表1中示出的组成比。表1中的去离子水的组成比可以源自在制备过乙酸期间作为溶剂提供的水、作为氟化合物的溶剂提供的水或者包括在有机溶剂中的水。
[表1]
2.使用蚀刻组合物的蚀刻工艺
制备其上形成有硅层的第一衬底。硅层是多晶硅层。制备其上形成有硅-锗层的第二衬底。
通过使用实验示例1至实验示例4和对比示例1至对比示例8的每一蚀刻组合物,蚀刻硅层和硅-锗层。可以通过将第一衬底浸渍在包含蚀刻组合物的容器中大约120秒来执行硅层的蚀刻。在这种情况下,将蚀刻组合物的温度保持到大约25℃。然后,取出第一衬底,并测量硅层的厚度变化。通过将第二衬底浸渍在包含大约25℃的蚀刻组合物的容器中大约120秒来执行硅-锗层的蚀刻。然后,取出第二衬底,并测量硅-锗层的厚度变化。使用薄膜厚度测量设备来执行厚度的测量,并使用椭圆偏光仪(NANO VIEW,SE MG-1000)作为薄膜厚度测量设备。通过按照蚀刻工艺时间计算硅层的厚度变化来计算硅层的蚀刻速率。通过按照蚀刻工艺时间计算硅-锗层的厚度变化来计算硅-锗层的蚀刻速率。将蚀刻选择性确定为通过将硅-锗层的蚀刻速率除以硅层的蚀刻速率所获得的值。
表2示出了通过使用实验示例和对比示例来评价硅层和硅-锗层的蚀刻速率和蚀刻选择性所获得的结果。通过氮化硅层相对于硅层的蚀刻选择性来评价蚀刻选择性。在表2的说明中,蚀刻选择性是指硅-锗层相对于硅层的蚀刻选择性。
[表2]
参照表1和表2,在实验示例1至实验示例4中,硅层的蚀刻速率低,并且硅-锗层的蚀刻速率高。即,在实验示例1至实验示例4中,硅-锗层相对于硅层的蚀刻选择性高。
对于对比示例1,认为由于不包括胺化合物,所以硅-锗层的蚀刻速率低,并且蚀刻选择性低。对于对比示例2,认为由于包括过度含量(大于大约5重量%)的胺化合物,所以蚀刻选择性低。
对比示例5使用硫醇化合物而不是胺化合物作为蚀刻助促进剂。对比示例5具有低的蚀刻选择性。使用胺化合物作为蚀刻助促进剂的实验示例1至实验示例4比对比示例5具有更高的蚀刻选择性。因为根据示例的蚀刻组合物使用胺化合物作为蚀刻助促进剂,所以可以显示出高蚀刻选择性。
对比示例6包括少量(小于大约15重量%)的过乙酸,并且具有低的蚀刻选择性。认为对比示例6的蚀刻组合物由于低含量的过乙酸而相对于硅-锗层具有低氧化能力。如果相对于硅-锗层的氧化能力低,则相对于硅-锗层的蚀刻速率会低。认为对比示例7由于过大含量(例如,大于大约75重量%)的过乙酸而具有低蚀刻选择性。
认为对比示例3和对比示例4具有低蚀刻选择性,因为不包括有机溶剂。认为对比示例8由于过大含量(例如,大于大约15重量%)的有机溶剂而具有低的硅-锗层的蚀刻速率和低的蚀刻选择性。
[根据胺化合物的碳数的蚀刻速率和蚀刻选择性]
1.蚀刻组合物的制备和评价
通过以33:26:1的体积比混合100质量百分比的乙酸水溶液、31质量百分比的过氧化氢水溶液和硫酸水溶液来制备过乙酸混合物。混合过乙酸混合物、氟化合物、胺化合物、有机溶剂和乙酸,以制备蚀刻组合物。使用氢氟酸作为氟化合物,并使用乙酸辛酯作为有机溶剂。在这种情况下,如下面的表3中所示,使用3个碳原子、4个碳原子、6个碳原子或8个碳原子的二胺作为胺化合物来制备每种蚀刻组合物。
相对于每种蚀刻组合物,通过在实验示例1中说明的相同方法来评价硅-锗层的蚀刻速率。
表3显示出通过根据胺化合物的碳数来评价硅-锗层的蚀刻速率所获得的结果。
[表3]
参照表3,包括1至5个碳原子的胺化合物的蚀刻组合物可以比包括6个或更多个碳原子的胺化合物的蚀刻组合物具有更高的硅-锗层的蚀刻速率。
根据本发明构思,在使用蚀刻组合物的蚀刻工艺期间,相对于含锗层的蚀刻选择性会高。使用该蚀刻组合物制造的半导体器件可以显示出改善的电性质。
尽管已经描述了本发明的示例性实施例,但是理解的是,本发明应当不限于这些示例性实施例,而是本领域普通技术人员可以在要求保护的本发明的精神和范围内做出各种改变和修改。

Claims (8)

1.一种蚀刻组合物,所述蚀刻组合物包括:
15重量%至75重量%的过乙酸;
0.01重量%至5重量%的氟化合物;
0.01重量%至5重量%的胺化合物;以及
5重量%至15重量%的有机溶剂,
其中,所述氟化合物包括HF、NaF、KF、AlF2、LiF4、CaF3、NaHF6、NH4F、NH4HF2、(CH3)4NF、KHF2、HBF4、NH4BF4、KBF4和H2SiF6中的至少一种,
所述胺化合物是1至5个碳原子的脂族胺,并且
所述有机溶剂包括1至5个碳原子的羧酸化合物和1至10个碳原子的醇化合物中的至少一种。
2.根据权利要求1所述的蚀刻组合物,所述蚀刻组合物还包括乙酸和水。
3.根据权利要求1所述的蚀刻组合物,所述蚀刻组合物还包括老化催化剂,其中,所述老化催化剂包括硫酸和甲磺酸中的至少一种。
4.一种制造半导体器件的方法,所述方法包括:
制备设置有含锗层的衬底;以及
使用蚀刻组合物对所述含锗层执行蚀刻工艺,以去除所述含锗层,
其中,所述蚀刻组合物包括:
15重量%至75重量%的过乙酸;
0.01重量%至5重量%的氟化合物;
0.01重量%至5重量%的胺化合物;以及
5重量%至15重量%的有机溶剂,
其中,所述氟化合物包括HF、NaF、KF、AlF2、LiF4、CaF3、NaHF6、NH4F、NH4HF2、(CH3)4NF、KHF2、HBF4、NH4BF4、KBF4和H2SiF6中的至少一种,
所述胺化合物是1至5个碳原子的脂族胺,并且
所述有机溶剂包括1至5个碳原子的羧酸化合物和1至10个碳原子的醇化合物中的至少一种。
5.根据权利要求4所述的用于制造半导体器件的方法,
其中,在所述衬底上进一步设置含硅层,
其中,在所述蚀刻工艺期间,所述含锗层比所述含硅层具有更高的蚀刻速率。
6.根据权利要求5所述的用于制造半导体器件的方法,其中,所述含硅层为硅层或氧化硅层。
7.根据权利要求4所述的用于制造半导体器件的方法,其中,制备所述衬底包括:
在所述衬底上形成有源图案;
在所述有源图案上形成牺牲栅极结构;
形成覆盖所述牺牲栅极结构的绝缘中间层;以及
去除所述牺牲栅极结构以在所述绝缘中间层中形成开口,所述开口暴露所述有源图案,
其中,对由所述开口暴露的所述有源图案执行所述蚀刻工艺。
8.根据权利要求7所述的用于制造半导体器件的方法,
其中,所述有源图案包括交替堆叠的第一半导体图案和第二半导体图案,
其中,每个所述第一半导体图案包括所述含锗层,
其中,在所述蚀刻工艺之后,所述第一半导体图案被去除,从而在所述第二半导体图案之间形成栅极区域。
CN201910825559.0A 2018-09-07 2019-09-03 蚀刻组合物和使用其制造半导体器件的方法 Active CN110885685B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180107126A KR102653665B1 (ko) 2018-09-07 2018-09-07 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법
KR10-2018-0107126 2018-09-07

Publications (2)

Publication Number Publication Date
CN110885685A CN110885685A (zh) 2020-03-17
CN110885685B true CN110885685B (zh) 2023-07-18

Family

ID=69719109

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910825559.0A Active CN110885685B (zh) 2018-09-07 2019-09-03 蚀刻组合物和使用其制造半导体器件的方法

Country Status (3)

Country Link
US (1) US11091696B2 (zh)
KR (1) KR102653665B1 (zh)
CN (1) CN110885685B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022055814A1 (en) * 2020-09-11 2022-03-17 Fujifilm Electronic Materials U.S.A., Inc. Etching compositions
CN114351143B (zh) * 2021-12-09 2023-07-25 湖北兴福电子材料股份有限公司 一种侧蚀量可控的锗蚀刻液

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847875A (zh) * 2011-12-23 2017-06-13 英特尔公司 非平面栅极全包围器件及其制造方法
CN106876275A (zh) * 2015-11-30 2017-06-20 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107017205A (zh) * 2015-11-30 2017-08-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107851660A (zh) * 2015-07-09 2018-03-27 恩特格里斯公司 相对于锗选择性蚀刻硅锗的调配物
CN108231573A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 蚀刻组合物及通过使用其制造半导体器件的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2852355B2 (ja) 1989-06-26 1999-02-03 ステラケミファ株式会社 微細加工表面処理剤
US6346362B1 (en) 2000-06-15 2002-02-12 International Business Machines Corporation Polymers and use thereof
KR100475462B1 (ko) 2003-02-27 2005-03-10 삼성전자주식회사 반도체 소자의 실리콘 게르마늄 용 식각 조성물 및 이를이용한 식각방법
US20040242015A1 (en) 2003-03-04 2004-12-02 Kyoung-Chul Kim Etching compositions for silicon germanium and etching methods using the same
US7176041B2 (en) 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
FR2893446B1 (fr) 2005-11-16 2008-02-15 Soitec Silicon Insulator Techn TRAITEMENT DE COUCHE DE SiGe POUR GRAVURE SELECTIVE
US7776745B2 (en) 2006-02-10 2010-08-17 Stmicroelectronics S.A. Method for etching silicon-germanium in the presence of silicon
TWI509690B (zh) 2006-12-21 2015-11-21 Entegris Inc 選擇性移除氮化矽之組合物及方法
US9416297B2 (en) 2013-11-13 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chemical mechanical polishing method using slurry composition containing N-oxide compound
US9530655B2 (en) * 2014-09-08 2016-12-27 Taiwan Semiconductor Manufacting Company, Ltd. Slurry composition for chemical mechanical polishing of Ge-based materials and devices
KR20160058342A (ko) * 2014-11-14 2016-05-25 삼성전자주식회사 슬러리 화합물
KR102457249B1 (ko) 2015-09-18 2022-10-21 주식회사 이엔에프테크놀로지 식각 조성물
US10879076B2 (en) * 2017-08-25 2020-12-29 Versum Materials Us, Llc Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/silicon stack during manufacture of a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847875A (zh) * 2011-12-23 2017-06-13 英特尔公司 非平面栅极全包围器件及其制造方法
CN107851660A (zh) * 2015-07-09 2018-03-27 恩特格里斯公司 相对于锗选择性蚀刻硅锗的调配物
CN106876275A (zh) * 2015-11-30 2017-06-20 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107017205A (zh) * 2015-11-30 2017-08-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108231573A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 蚀刻组合物及通过使用其制造半导体器件的方法

Also Published As

Publication number Publication date
KR102653665B1 (ko) 2024-04-04
KR20200029089A (ko) 2020-03-18
CN110885685A (zh) 2020-03-17
US20200079999A1 (en) 2020-03-12
US11091696B2 (en) 2021-08-17

Similar Documents

Publication Publication Date Title
US20180005841A1 (en) Technologies for selectively etching oxide and nitride materials and products formed using the same
US8592946B2 (en) Lithography for printing constant line width features
CN110885685B (zh) 蚀刻组合物和使用其制造半导体器件的方法
US11365351B2 (en) Wet etching composition and method
JP2022546293A (ja) 高度に選択的な窒化ケイ素エッチングのための改良された配合物
CN104733314B (zh) 半导体结构及其形成方法
CN104733315B (zh) 半导体结构的形成方法
KR20210100258A (ko) 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법
CN103165451B (zh) 半导体器件的结构及制造方法
KR20220019591A (ko) 식각 조성물 및 이를 이용한 반도체 소자의 제조방법
KR20220019642A (ko) 식각 조성물 및 이를 이용한 반도체 소자의 제조방법
KR20220061861A (ko) 식각 조성물 및 이를 이용한 반도체 소자의 제조방법
KR20220169358A (ko) 식각 조성물 및 이를 이용한 집적회로 소자의 제조방법
KR20210120265A (ko) 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant