KR20220061861A - 식각 조성물 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

식각 조성물 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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KR20220061861A
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이진욱
임정훈
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이승우
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솔브레인 주식회사
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    • C09K13/00—Etching, surface-brightening or pickling compositions
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Abstract

본 발명은 식각 조성물 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 상기 식각 조성물은 무기산 및 실란계 화합물을 포함한다.

Description

식각 조성물 및 이를 이용한 반도체 소자의 제조방법{ETCHANT COMPOSITIONS AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명의 기술적 사상은 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 특히 질화막을 식각하기 위한 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
집적회로(반도체) 소자에 있어서, 실리콘 산화막(SiO2) 등의 산화막과 실리콘 질화막(SiNx) 등의 질화막은 대표적인 절연막으로 각각 단독, 또는 1층 이상의 막들이 교대로 적층된 구조를 갖는다. 이러한 산화막과 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다.
상기 질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 인산(phosphoric acid)과 탈이온수(deionized water)가 혼합된 식각 조성물이 사용되고 있다. 이때, 상기 탈이온수는 식각율 감소 및 산화막에 대한 식각선택성의 변화를 방지하기 위해 첨가되고 있으나, 습식 식각 공정을 통한 질화막 제거시 탈이온수 양의 미세한 변화에 의해 불량이 발생하고, 산화막에 대한 질화막의 식각 선택비의 저하로 인해 질화막을 요구되는 수준으로 식각하는데 한계가 있다는 문제가 있었다.
최근 정보 통신 장치의 다기능화에 따라 메모리 소자를 포함하는 반도체 소자의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조도 복잡해지고 있다. 고도로 다운-스케일링(downscaling)된 반도체 소자의 제조 공정에서 대표적인 절연막인 산화막 및 질화막이 각각 단독으로, 또는 교대로 적층되어 사용될 수 있으며, 복잡하고 미세화된 구조, 예를 들면 3 차원 구조의 전자 소자를 구성하기 위하여 다양한 형상의 패턴으로 이루어지는 질화막의 선택적 식각 공정이 요구될 수 있다. 특히, 질화막의 식각 공정중에 불필요한 파티클 발생 또는 산화막 표면에서 부산물들이 원하지 않게 이상 성장되는 현상 등과 같은 문제점을 야기하지 않으면서 산화막 대비 질화막의 충분한 식각 선택비를 확보할 수 있는 식각 조성물이 요구된다.
이에, 본 발명은 질화막의 식각 공정 중에 불필요한 파티클 발생 또는 산화막 표면에서 부산물들이 원하지 않게 이상 성장되는 현상 등과 같은 문제점을 야기하지 않으면서 산화막 대비 질화막의 충분한 식각 선택비를 확보할 수 있는 식각 조성물을 제공하고자 한다.
또한, 본 발명은 복잡하고 미세화된 구조를 가지는 전자 소자를 구현하기 위한 다양한 형상의 질화막을 식각하는 동안 불필요한 파티클 발생 또는 산화막의 표면에서 부산물들이 원하지 않게 이상 성장되는 현상 등과 같은 문제점을 야기하지 않으면서 산화막 대비 질화막의 충분한 식각 선택비를 확보하여, 질화막 식각 공정의 안정성 및 신뢰성을 확보할 수 있고, 반도체 소자 제조 공정의 생산성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하고자 한다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 한정되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일 측면은,
제1 무기산; 제2 무기산, 실록산 화합물 및 실록산과는 상이한 구조의 실란 화합물을 반응시켜 제조된 실란계 화합물을 포함하고,
상기 제2 무기산은 인산인 것을 특징으로 하는 식각 조성물을 제공한다.
상기 실란계 화합물은 하기 화학식 1 내지 화학식 3으로 이루어진 군으로부터 선택된 1종 이상일 수 있다:
[화학식 1]
Figure pat00001
[화학식 2]
Figure pat00002
[화학식 3]
Figure pat00003
(상기 화학식 1 내지 3 에서, R1 내지 R5 및 R7 내지 R10은 각각 독립적으로 수소, 하이드록시기, 탄소수 1 내지 10의 치환 또는 비치환된 알킬기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬기, 탄소수 1 내지 10의 치환 또는 비치환된 알케닐기, 탄소수 1 내지 10의 치환 또는 비치환된 알콕시기, 탄소수 5 내지 20의 치환 또는 비치환된 아릴기, 탄소수 5 내지 20의 치환 또는 비치환된 헤테로아릴기, 탄소수 1 내지 10의 치환 또는 비치환된 알킬아미노기, 탄소수 1 내지 10의 치환 또는 비치환된 아미노 알킬기, 탄소수 1 내지 10의 치환 또는 비치환된 아미노 알콕시기, 탄소수 1 내지 10의 치환 또는 비치환된 알콕시 아미노기, 및 비치환된 아미노기로 이루어진 군으로부터 선택되는 어느 하나이고,
R6는 단일결합 또는 탄소수 1 내지 10의 치환 또는 비치환된 알킬렌기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬렌기, 탄소수 1 내지 10의 치환 또는 비치환된 알케닐렌기, 탄소수 5 내지 20의 치환 또는 비치환된 아릴렌기, 탄소수 5 내지 20의 치환 또는 비치환된 헤테로아릴렌기, 산소 원자로 이루어진 군에서 선택되는 어느 하나이고,
n은 1 내지 5의 정수이며,
상기 화학식 1 또는 3에서 m은 1 내지 2의 정수이며, 상기 화학식 2에서 m은 1 내지 4의 정수일 수 있다)
상기 화학식 1 내지 3 에서, 상기 R1 내지 R5 및 R7 내지 R10은 각각 독립적으로 수소, 하이드록시기, 탄소수 1 내지 5의 치환 또는 비치환된 알킬기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬기, 탄소수 1 내지 5의 치환 또는 비치환된 알케닐기, 탄소수 5 내지 10의 치환 또는 비치환된 아릴기, 탄소수 1 내지 5의 치환 또는 비치환된 아미노 알킬기 및 비치환된 아미노기로 이루어진 군으로부터 선택되는 어느 하나이고, R6는 단일결합 또는 탄소수 1 내지 5의 치환 또는 비치환된 알킬렌기, 탄소수 3 내지 5의 치환 또는 비치환된 시클로알킬렌기, 탄소수 1 내지 5의 치환 또는 비치환된 알케닐렌기, 탄소수 5 내지 10의 치환 또는 비치환된 아릴렌기, 및 산소 원자로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 것일 수 있다
상기 제1 무기산이 황산, 질산, 인산, 규산, 불산, 붕산, 염산 및 과염소산으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
상기 식각 조성물이 인산 70 내지 99 중량부 및 상기 실란계 화합물 0.01 내지 10 중량부를 포함할 수 있다.
상기 식각 조성물은 암모늄계 화합물을 더 포함할 수 있다.
상기 암모늄계 화합물은 암모늄 클로라이드, 암모늄 포스페이트, 암모늄 아세테이트, 암모늄 설페이트, 암모늄 포메이트, 및 금속 아민 착염 중에서 적어도 하나를 포함할 수 있다.
상기 식각 조성물은 질화막 식각에 이용되는 것을 특징으로 할 수 있다.
상기 식각 조성물의 실리콘 질화막/산화막 식각 선택비는 45 이상인 것을 특징으로 할 수 있다.
본 발명의 다른 일 측면은, 기판 상에 절연막 및 희생막이 적층하여 구조체를 형성하는 단계; 상기 식각 조성물을 사용한 식각 공정을 수행하여, 희생막을 제거하여 공간 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법 을 제공한다.
상기 희생막은 실리콘 질화물을 포함하고, 상기 절연막은 실리콘 산화물을 포함할 수 있다.
상기 식각 공정에서. 상기 희생막은 상기 절연막보다 높은 식각률을 갖는 것을 특징으로 할 수 있다.
상기 식각 공정을 수행하여, 희생막을 제거하여 공간 영역을 형성하는 단계;에서, 상기 공간 영역은 상기 절연막 사이에 형성되는 게이트 영역 및 상기 게이트 영역과 연결되는 트렌치를 포함하는 것을 특징으로 할 수 있다.
상기 적층 구조체를 관통하는 오프닝들을 형성하는 것; 및 상기 오프닝들 내에 상기 트렌치와 이격된 반도체 패턴을 형성하는 것을 더 포함하고, 상기 반도체 패턴을 형성하는 것은 상기 트렌치를 형성하기 이전에 수행될 수 있다.
본 발명의 다른 일 측면은, 절연막 및 희생막이 적층되어 형성되는 구조체; 상기 구조체에서 희생막이 식각 조성물에 의해 식각되어 형성되는 공간부; 및 상기 공간부에 도전재료 또는 절연재료가 증착되어 형성되는 증착부;를 포함하고,
상기 식각 조성물은 제1 무기산; 제2 무기산, 실록산 화합물 및 실록산과는 상이한 구조의 실란 화합물을 반응시켜 제조된 실란계 화합물을 포함하고, 상기 제2 무기산은 인산인 것을 특징으로 하는 반도체 소자를 제공한다:
상기 식각 조성물의 실리콘 질화막/산화막 식각 선택비는 45 이상인 것을 특징으로 할 수 있다.
본 발-명의 일 실시예에 따르면 질화막의 식각 선택비가 높아 산화막의 식각속도가 조절됨에 따라 유효 산화막 높이(EFH)를 용이하게 조절할 수 있다. 또한, 본 발명의 식각 조성물은 질화막 제거시에 산화막의 막질 손상, 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생 등이 방지되어 반도체 소자의 신뢰성을 향상시킬 수 있다.
또한, 질화막을 식각할 때 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우에도 질화막과 산화막과의 식각 선택비가 약 45:1 내지 약 800:1의 비교적 높은 식각 선택비를 가지고 질화막 만을 선택적으로 식각할 수 있다. 따라서, 복잡하고 미세화된 구조를 가지는 전자 소자를 구성하기 위하여 다양한 형상의 패턴으로 이루어지는 질화막을 식각하는 동안 불필요한 파티클 발생 또는 산화막 표면에서의 원하지 않는 이상 성장 현상 등과 같은 문제점을 야기하지 않으면서 산화막 대비 질화막의 충분한 식각 선택비를 확보하여, 질화막 식각 공정의 안정성 및 신뢰성을 확보할 수 있고, 질화막과 함께 식각 조성물에 노출되는 산화막의 손상 또는 산화막의 전기적 특성저하를 방지함으로써 반도체 소자 제조 공정의 생산성을 향상시키고, 반도체소자의 신뢰성을 향상시킬 수 있다.
따라서, 본 발명의 식각 조성물은 산화막에 대하여 질화막의 선택적 제거가 요구되는 반도체 소자의 제조 공정(예를 들어, 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등)에 유용하게 사용되어 반도체 소자의 제조 공정의 효율을 향상시키는데 기여할 수 있다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도를 나타낸 것이다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 9는 도 8의 A영역을 확대 도시한 것이다.
이하, 본 발명을 더욱 상세하게 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 의해 본 발명이 한정되지 않으며 본 발명은 후술할 청구범위의 의해 정의될 뿐이다.
덧붙여, 본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명의 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 명세서에서 사용된 바와 같이, “실리콘 질화막”, "실리콘 질화물" 및 "SixNy"는 순수한 실리콘 질화물 뿐만 아니라 결정 구조에서 수소, 탄소 및/또는 산소 불순물을 포함하는 불순한 실리콘 질화물도 해당된다(여기에서, x 및 y는 각각 독립적으로 양의 정수이다).
본 명세서에서 사용되는 “실리콘 산화막”, "실리콘 산화물"은 실리콘 산화물 (SiOx), 예를 들어 SiO2, "열 산화물"(ThOx) 등으로 만들어진 박막을 의미한다. 실리콘 산화물은 TEOS 또는 다른 소스로부터의 화학 기상 증착을 통한 증착 또는 열 증착과 같은 임의의 방법에 의해 기판 상에 배치될 수 있다. 실리콘 산화물은 일반적으로 상업적으로 유용한 낮은 수준의 다른 물질 또는 불순물을 포함할 수 있다. 실리콘 산화물은 마이크로 전자 장치의 일부로서, 예를 들어 절연층으로서 마이크로 전자 장치의 특징으로서 존재할 수 있다.
본 명세서에서 사용된 바와 같이, "실리콘 질화물 물질의 적어도 부분적인 제거"는 노출된 실리콘 질화물 층의 적어도 일부의 제거에 대응한다. 예를 들어, 실리콘 질화막의 부분적인 제거에는 Si3N4를 형성하기 위해 게이트 전극을 덮고/보호하는 실리콘 질화막의 이방성 제거가 포함된다. 본 발명의 조성물은 폴리 실리콘 및/또는 실리콘 산화막에 비해 실리콘 질화물을 실질적으로 제거하기 위해 보다 일반적으로 사용될 수 있음이 고려될 수 있다. 이러한 상황에서, "실질적인 제거"는 본 발명의 일 실시예에서 적어도 90 %, 또 다른 실시 예에서 적어도 95 %로 정의되며, 또 다른 실시 예에서 실리콘 질화물 재료의 적어도 99 %가 본 발명의 조성물을 사용하여 제거되는 것을 의미할 수 있다.
본 명세서에서, “치환 또는 비치환된”은 수소원자, 중수소 원자, 할로겐 원자, 시아노기, 니트로기, 아미노기, 실릴기, 붕소기, 포스핀 옥사이드기, 포스핀 설파이드기, 카르복시기, 알킬기, 알케닐기, 아릴기, 및 헤테로 고리기로 이루어진 군에서 선택되는 1개 이상의 치환기로 치환 또는 비치환된 것을 의미할 수 있다. 상세하게, “치환 또는 비치환된”은 수소원자, 중수소 원자, 알킬기, 아미노기, 실릴기, 및 알콕시기로 이루어진 군에서 선택되는 1개 이상의 치환기로 치환 또는 비치환된 것을 의미할 수 있다. 또한, 상기 예시된 치환기 각각은 치환 또는 비치환된 것일 수 있다. 예를 들어, 메틸 아미노기는 아미노기로 해석될 수 있다.
본 명세서에서, 할로겐 원자의 예로는 불소 원자, 염소 원자, 브롬 원자 또는 요오드 원자가 있다.
본 명세서에서, 알킬기는 선형 알킬기, 가지 달린 알킬기, 또는 고리형 알킬기일 수 있다. 알킬기는 선형 알킬기, 가지 달린 알킬기, 또는 고리형 알킬기일 수 있다. 알킬기의 예로는 메틸기, 에틸기, n-프로필기, 이소프로필기, n-부틸기, t-부틸기, i-부틸기, 2- 에틸부틸기, 3, 3-디메틸부틸기, n-펜틸기, i-펜틸기, 네오펜틸기, t-펜틸기, 시클로펜틸기, 1-메틸펜틸기, 3-메틸펜틸기, 2-에틸펜틸기, 4-메틸-2-펜틸기, n-헥실기, 1-메틸헥실기, 2-에틸헥실기, 2-부틸헥실기, 시클로헥실기, 4-메틸시클로헥실기, 4-t-부틸시클로헥실기, n-헵틸기, 1-메틸헵틸기, 2,2-디메틸헵틸기, 2-에틸헵틸기, 2-부틸헵틸기, n-옥틸기, t-옥틸기, 2-에틸옥틸기, 2-부틸옥틸기, 2-헥실옥틸기, 3,7-디메틸옥틸기, 시클로옥틸기, n-노닐기, 및 n-데실기 등을 들 수 있으나, 이들에 한정되지 않는다.
본 명세서에서 아미노기는 알킬 아미노기 및 아릴 아미노기를 포함할 수 있다. 아미노기의 예로는 메틸아미노기, 에틸아미노기, 디메틸아미노기, 디에틸아미노기 및/또는 에틸메틸 아미노기 등이 있으나, 이들에 한정되지 않는다.
본 명세서에서, 알콕시기는 알킬 알콕시기 및 아릴 알콕시기를 포함할 수 있다. 알콕시기의 예로는 메틸 알콕기, 에틸 알콕기, 프로필 알콕기, 부틸 알콕기, 펜틸 알콕시기, 헥실 알콕시기, 헵틸 알콕시기, 옥틸 알콕시기, 노닐 알콕시기, 및 데실 알콕시기 등이 있으나, 이들에 한정되지 않는다.
이하, 본 발명의 제1 측면을 설명함에 앞서, 식각 조성물의 개념을 설명한다.
식각 조성물은 실리콘-함유 물질의 식각에 사용될 수 있다. 예를 들어, 식각 조성물은 절연막인 실리콘 질화막 또는 실리콘 산화막의 식각에 사용될 수 있다. 식각 조성물을 사용한 실리콘 산화막의 식각은 아래의 반응식 1과 같이 진행될 수 있다. 실리콘 조성물을 사용한 실리콘 산화막의 식각은 아래의 반응식 2와 같이 진행될 수 있다. 다만, 상기 식각 조성물을 사용한 식각 공정에서, 제1 절연막인 실리콘 질화막의 식각률은 제2 절연막인 실리콘 산화막의 식각률보다 더 클 수 있다. 본 명세서에서, 실리콘 질화막이 식각된다는 것은 실리콘 질화물이 제거된다는 것으로, 실리콘 산화막이 식각된다는 것은 실리콘 산화물이 제거된다는 것을 의미할 수 있다. 실리콘 질화물은 SixNy로 표시될 수 있다. 실리콘 산화물은 SixOy를 포함할 수 있다. (여기에서, x 및 y는 각각 독립적으로 양의 정수이다)
[반응식 1]
3Si3N4 + 4H3PO4 + 27H2O → 4(NH4)3PO4 + 9SiO2H2O
[반응식 2]
SiO2 +4H+ + 4e- → Si + 2H2O
상기 반응식 1을 참조하면, 인산은 실리콘 질화물과 반응하여, 실리콘 질화물을 제거할 수 있다. 이때, 무기산으로서 인산은 조성비는 70 내지 99 중량부일 수 있다. 본 명세서에서 조성비는 조성물에 대한 조성비를 의미한다. 인산이 식각 조성물의 70 중량부 미만인 경우, 실리콘 질화막이 용이하게 제거되기 어려울 수 있다. 또는 식각 공정에서, 식각 부산물들이 형성될 수 있다. 본 발명의 일 구현예에서, 인산의 조성비는 85% 인산 수용액의 조성비를 의미할 수 있다. 즉, 인산의 조성비가 65%라는 것은 85% 인산 수용액이 식각 조성물의 65%인 것을 의미할 수 있는 것이다.
반응식 2를 참조하면, 인산은 수소 이온을 제공하여, 실리콘 산화물과 반응할 수 있다. 인산이 식각 조성물의 99 중량부 초과이면, 인산과 실리콘 산화물의 반응속도가 증가할 수 있다. 이에 따라, 상기 식각 공정에서, 실리콘 질화막은 실리콘 산화막에 대해 충분히 높은 식각 선택비를 갖기 어려울 수 있다.
식각 조성물
이하, 본 발명의 제1 측면에 따른 식각 조성물을 상세히 설명한다.
본 발명의 일 측면은, 제1 무기산; 제2 무기산, 실록산 화합물 및 실록산과는 상이한 구조의 실란 화합물을 반응시켜 제조된 실란계 화합물을 포함하고, 상기 제2 무기산은 인산인 것을 특징으로 하는 식각 조성물을 제공한다.
본원의 일 구현예에 있어서, 실록산과는 상이한 구조의 실란 화합물은 실록산을 제외한 실란 화합물일 수 있고, 즉 본 발명의 식각 조성물은 인산, 실록산, 및 실록산을 제외한 실란의 반응에 의해 형성되는 실란계 화합물을 포함하는 것을 특징으로 할 수 있는 것이다.
본 발명의 일 구현예에 있어서, 상기 실란계 화합물은 하기 화학식 1 내지 화학식 3으로 이루어진 군으로부터 선택된 1종 이상으로 표시될 수 있으나, 이에 한정되는 것은 아니다.
[화학식 1]
Figure pat00004
[화학식 2]
Figure pat00005
[화학식 3]
Figure pat00006
(상기 화학식 1 내지 3 에서, R1 내지 R5 및 R7 내지 R10은 각각 독립적으로 수소, 하이드록시기, 탄소수 1 내지 10의 치환 또는 비치환된 알킬기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬기, 탄소수 1 내지 10의 치환 또는 비치환된 알케닐기, 탄소수 1 내지 10의 치환 또는 비치환된 알콕시기, 탄소수 5 내지 20의 치환 또는 비치환된 아릴기, 탄소수 5 내지 20의 치환 또는 비치환된 헤테로아릴기, 탄소수 1 내지 10의 치환 또는 비치환된 알킬아미노기, 탄소수 1 내지 10의 치환 또는 비치환된 아미노 알킬기, 탄소수 1 내지 10의 치환 또는 비치환된 아미노 알콕시기, 탄소수 1 내지 10의 치환 또는 비치환된 알콕시 아미노기, 및 비치환된 아미노기로 이루어진 군으로부터 선택되는 어느 하나이고,
R6는 단일결합 또는 탄소수 1 내지 10의 치환 또는 비치환된 알킬렌기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬렌기, 탄소수 1 내지 10의 치환 또는 비치환된 알케닐렌기, 탄소수 5 내지 20의 치환 또는 비치환된 아릴렌기, 탄소수 5 내지 20의 치환 또는 비치환된 헤테로아릴렌기, 산소 원자로 이루어진 군에서 선택되는 어느 하나이고, n은 1 내지 5의 정수이며, 상기 화학식 1 또는 3에서 m은 1 내지 2의 정수이며, 상기 화학식 2에서 m은 1 내지 4의 정수일 수 있다)
본 발명의 일 구현예에 있어서, 바람직하게는, 상기 화학식 1 내지 3에서, 상기 R1 내지 R5 및 R7 내지 R10은 각각 독립적으로 수소, 하이드록시기, 탄소수 1 내지 5의 치환 또는 비치환된 알킬기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬기, 탄소수 1 내지 5의 치환 또는 비치환된 알케닐기, 탄소수 5 내지 10의 치환 또는 비치환된 아릴기, 탄소수 1 내지 5의 치환 또는 비치환된 아미노 알킬기 및 비치환된 아미노기로 이루어진 군으로부터 선택되는 어느 하나이고,
상기 R6는 단일결합 또는 탄소수 1 내지 5의 치환 또는 비치환된 알킬렌기, 탄소수 3 내지 5의 치환 또는 비치환된 시클로알킬렌기, 탄소수 1 내지 5의 치환 또는 비치환된 알케닐렌기, 탄소수 5 내지 10의 치환 또는 비치환된 아릴렌기, 및 산소 원자로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 것일 수 있다.
본 발명의 일 구현예에 있어서, 상기 식각 조성물에 포함되는 제1 무기산은 식각 조성물이 산성의 pH(예를 들어, pH 2 내지 6)를 갖도록 하여 식각 대상(예를 들어, 절연막)을 식각할 수 있도록 한다.
이러한 제1 무기산은 특별히 한정되지 않으나, 황산, 질산, 인산, 규산, 불산, 붕산, 염산 및 과염소산으로 이루어진 군에서 선택된 1종 이상일 수 있다. 구체적으로 제1 무기산은 인산일 수 있다. 상기 제1 무기산으로 인산을 사용하고, 식각 대상이 산화막과 질화막일 경우, 산화막에 대한 질화막의 식각 선택비를 높일 수 있다. 또한, 상기 제1 무기산으로 인산을 사용할 경우, 식각 조성물 내에 수소 이온이 제공되어 식각을 촉진시킬 수 있다.
또한, 제1 무기산이 인산일 경우, 본 발명의 식각 조성물은 황산을 첨가제로 더 포함할 수 있다. 상기 황산은 상기 인산을 제1 무기산으로 포함하는 식각 조성물의 끓는점을 상승시켜 질화막의 식각에 도움을 줄 수 있다.
상기 제1 무기산 및 실란계 화합물의 함량은 특별히 한정되지 않으나, 상기 식각 조성물은 상기 제1 무기산 70 내지 99 중량부 및 실란계 화합물 0.01 내지 10 중량부를 포함할 수 있다. 구체적으로, 상기 식각 조성물은 상기 제1 무기산 70 내지 90 중량부 및 상기 실란계 화합물 0.5 내지 10 중량부를 포함할 수 있다. 보다 구체적으로, 상기 식각 조성물은 상기 제1 무기산 75 내지 85 중량부 및 실란계 화합물 1 내지 10 중량부를 포함할 수 있다. 상기 제1 무기산의 함량이 70 중량부 미만일 경우, 질화막의 식각(제거)이 용이하지 않거나 파티클 발생이 유발될 수 있고, 99 중량부를 초과할 경우, 질화막에 대한 높은 식각 선택비를 얻기 어렵다. 질화막의 높은 식각 선택비를 확보하는 측면에서, 바람직하게는, 상기 실란계 화합물을 2 내지 10 중량부, 더 바람직하게는 3 내지 10 중량부, 보다 더 바람직하게는 5 내지 10 중량부 포함할 수 있다. 또한, 상기 실란계 화합물의 함량이 0.01 중량부 미만일 경우, 질화막에 대한 높은 식각 선택비를 얻기 어렵고, 10 중량부를 초과할 경우, 함량 증가에 따른 효과 상승을 어려워 경제성이 떨어질 수 있다.
본 발명의 일 구현예에 있어서, 상기 식각 조성물은 암모늄계 화합물을 더 포함할 수 있다. 암모늄계 화합물은 수용액 조건에서, 암모늄(NH4 +)을 형성하는 화합물을 의미할 수 있다. 암모늄계 화합물은 예를 들어, 암모니아, 암모늄 클로라이드, 암모늄 포스페이트, 암모늄 아세테이트, 암모늄 설페이트, 암모늄 포메이트, 및 금속 아민 착염 중에서 적어도 하나를 포함할 수 있다. 금속 아민 착염은 적어도 하나의 암모니아(NH3) 리간드를 포함하는 금속 착염일 수 있다. 실리콘 질화막의 식각 공정이 장시간 수행되면, 실리콘 이온의 농도가 증가될 수 있다. 일 예로, 상기 실리콘 이온은 상기 반응식 1의 생성물인 SiO2H2O에 의해 형성될 수 있다. 실리콘 이온에 의해 실리콘 산화막의 이상 성장이 발생할 수 있다. 실시예들에 따르면, 식각 공정에서, 암모늄계 화합물이 해리되어 암모늄(NH4 +)을 형성할 수 있다. 암모늄은 실리콘 이온의 전구체(예를 들어, SiO2) 반응하여, 실리콘 이온의 전구체를 제거할 수 있다. 이에 따라, 실리콘 산화막의 이상 성장이 방지될 수 있다. 암모늄계 화합물은 식각 시간에 따른 식각 속도를 일정하게 유지시킬 수 있다.
암모늄계 화합물이 식각 조성물의 0.01 wt% 미만이면, 실리콘 산화막이 이상 성장되거나, 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비가 시간에 따라 변화될 수 있다는 것을 방지하기 어려울 수 있다. 암모늄계 화합물이 식각 조성물의 10 wt%를 초과하면, 실리콘 질화막 및 실리콘 산화막의 식각 속도가 시간에 따라 변화될 수 있다. 실시예에 따르면, 암모늄계 화합물의 조성비는 0.01 wt% 내지 10 wt%일 수 있다.
또한, 본 발명의 일 구현예에 있어서, 식각 조성물은 용매를 더 포함할 수 있다. 상기 용매는 구체적으로, 물 또는 탈이온수(deionized water, DIW)일 수 있다. 이러한 용매의 함량은 상기 제1 무기산 70 내지 99 중량부 및 상기 제1 첨가제 0.01 내지 10 중량부를 기준으로, 상기 성분들이 제외된 나머지 중량부(잔부량)일 수 있다.
이외에 본 발명의 식각 조성물은 식각 성능을 향상시키기 위해 통상적으로 공지된 임의의 첨가제를 더 포함할 수 있다. 상기 첨가제는 계면활성제, 금속 이온 봉쇄제, 또는 부식 방지제 등일 수 있다.
상술한 바와 같은 본 발명의 식각 조성물은 인산 및 실란계 화합물과 더불어 첨가제, 암모늄계 화합물을 선택적으로 더 포함함에 따라, 현저하게 높은 산화막에 대한 질화막의 식각 선택비를 나타낼 수 있다. 또한, 상기 식각 조성물은 질화막의 식각 과정에서 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하가 방지되고 파티클 발생을 최소화할 수 있다. 따라서, 본 발명의 식각 조성물은 반도체 소자의 제조시 식각 공정에 유용하게 사용될 수 있다.
반도체 소자의 제조방법
본원의 제2 측면은,
기판 상에 절연막 및 희생막이 적층하여 구조체를 형성하는 단계; 및 상기 식각 조성물을 사용한 식각 공정을 수행하여, 희생막을 제거하여 공간 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법 을 제공한다.
본원의 제1 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 본원의 제1 측면에 대해 설명한 내용은 제2 측면에서 그 설명이 생략되었더라도 동일하게 적용될 수 있다.
이하 본원의 제2 측면에 따른 반도체 소자의 제조방법을 상세히 설명한다.
본 명세서에서 사용된 “공간 영역”, “공간부”에서의 “공간은 반도체 소자의 식각공정에서 희생막이 제거되어 형성되는 공간을 통칭하는 것으로서, 비제한적인 예시로서, 트렌치, 채널, 게이트, 스페이서 등이 포함될 수 있다.
또한 본 명세서에서 사용된 “증착부”는 상술한 공간 영역 또는 공간부에 도전재료 또는 절연재료가 증착되어 형성되는 부분을 포함하는 것을 의미하고, 패턴화되어 구성될 수 있다.
본원의 도 1은 실시예들에 따른 반도체 소자의 평면도이다. 도 2 내지 도 8은 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I' 선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
본원의 도 1 및 도 2를 참조하면, 적층 구조체(200)가 기판(100) 상에 형성될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상부면(100a)에 평행할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 기판(100)의 상부면(100a)과 수직할 수 있다.
본 발명의 일 구현예에서 있어서, 적층 구조체(200)는 희생막들(SC) 및 절연막들(IL)을 포함할 수 있다. 적층 구조체(200)의 형성은 기판(100) 상에 희생막들(SC) 및 절연막들(IL)을 교대로 반복하여 형성하는 것을 포함할 수 있다. 희생막들(SC)은 절연막들(IL) 사이에 형성될 수 있다. 희생막들(SC)은 절연막들(IL)에 대해 식각 선택성을 가질 수 있다. 희생막들(SC)은 예를 들어, 실리콘 질화물(예를 들어, SixNy)을 포함할 수 있다. 절연막들(IL)은 실리콘 산화물(예를 들어, SixOy)을 포함할 수 있다. 절연막들(IL)은 tetraethoxysilane(TEOS)를 사용하여 형성될 수 있고, tetraethoxysilane는 (C2H5O)4Si로 표시될 수 있다.
본 발명의 실시예들에서, 희생막들(SC)은 서로 실질적으로 동일한 두께들를 가질 수 있다. 이와 달리, 희생막들(SC) 중 최하층의 희생막(SC) 및 최상층의 희생막(SC)은 그들 사이에 위치한 희생막들(SC)에 비해 두껍게 형성될 수 있다. 또한, 절연막들(IL)은 서로 동일한 두께들을 가지거나, 절연막들(IL) 중 적어도 2개의 두께들은 서로 다를 수 있다. 절연막들(IL) 중 최하층의 것은 그 상부 상에 형성된 희생막들(SC) 및 절연막들(IL)보다 얇은 두께를 가질 수 있다. 상기 절연막들(IL) 중 최하층의 것은 열산화 공정을 통해 형성되는 실리콘 산화막일 수도 있다. 본 명세서에서, 어떤 구성 요소의 두께는 상기 구성 요소의 제3 방향(D3)에서의 거리를 의미할 수 있다.
본원의 도 1 및 도 3을 참조하면, 개구부들(210) 및 수직 구조체들(300)이 적층 구조체(200) 내에 형성될 수 있다. 개구부들(210)을 형성하는 것은 적층 구조체(200) 상에 개구부들(210)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 사용하여 적층 구조체(200)를 식각하는 것를 포함할 수 있다. 적층 구조체(200)의 식각은 이방성 식각 공정에 의해 수행될 수 있다.
본 발명의 일 구현예에서 있어서, 개구부들(210)은 적층 구조체(200)를 관통할 수 있다. 개구부들(210)의 측벽들은 희생막들(SC) 및 절연막들(IL)을 노출시킬 수 있다. 개구부들(210)은 기판(100)을 노출시킬 수 있다. 개구부들(210)을 형성하는 동안 기판(100)의 상부면(100a)이 오버 식각(over etch)될 수 있다. 이 경우, 개구부들(210)에 노출된 기판(100)의 상부면(100a)은 소정 깊이로 리세스될 수도 있다.
본 발명의 일 구현예에서 있어서, 개구부들(210) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있다. 개구부들(210)의 하부들은 그들의 상부들보다 더 작은 폭들을 가질 수 있다. 도 1과 같이, 개구부들(210)은 평면적 관점에서 제2 방향(D2)과 나란한 열들을 이룰 수 있다. 인접한 두 열들 사이의 개구부들(210)은 제2 방향(D2)으로 지그재그(zigzag) 형태로 배열될 수 있다. 도 1과 달리, 개구부들(210)은 제1 방향(D1) 및 제2 방향(D2)을 따라 정렬된 어레이를 이룰 수 있다. 예를 들어, 인접한 두 열들의 개구부들(210)은 제1 방향(D1)으로 정렬되어, 어레이를 이룰 수 있다.
본 발명의 일 구현예에서 있어서, 제1 유전 패턴들(310)이 개구부들(210) 내에 형성될 수 있다. 제1 유전 패턴들(310)은 개구부들(210)의 측벽들을 덮을 수 있다. 제1 유전 패턴들(310)은 기판(100)의 상부면(100a)을 노출시킬 수 있다. 제1 유전 패턴(310)은 단층의 절연층 또는 다층의 절연층들을 포함할 수 있다. 제1 유전 패턴(310)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막의 일부로 기능할 수 있다. 제1 유전 패턴(310)의 예시적인 실시예들은 도 9에 관한 설명에서 후술한다.
본 발명의 일 구현예에서 있어서, 반도체 패턴들(320)이 개구부들(210) 내에 형성될 수 있다. 반도체 패턴들(320)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 반도체 패턴들(320)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 반도체 패턴들(320)은 도핑된 불순물을 더 포함할 수 있다. 다른 예로, 반도체 패턴들(320)은 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다. 반도체 패턴들(320)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 형성될 수 있다.
본 발명의 일 구현예에서 있어서, 반도체 패턴들(320)은 개구부들(210)의 측벽들 상에 형성되어, 제1 유전 패턴들(310)을 덮을 수 있다. 반도체 패턴들(320)은 기판(100) 상으로 연장되어, 개구부들(210)에 의해 노출된 기판(100)의 상부면(100a)의 일부와 접촉할 수 있다. 반도체 패턴들(320) 각각은 대응되는 각 개구부들(210) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 반도체 패턴들(320)은 개구부들(210)의 중심 부분들에 빈영역들(321)을 정의할 수 있다.
본 발명의 일 구현예에서 있어서, 매립 절연 패턴들(330)이 상기 빈 영역들(321) 내에 각각 채워질 수 있다. 매립 절연 패턴들(330)은 갭필 특성이 우수한 절연재료로 형성될 수 있다. 매립 절연 패턴들(330)은 예를 들어, 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer), ALD 산화막 및/또는 CVD 산화막 등으로 형성될 수 있다.
본 발명의 일 구현예에서 있어서, 패드들(340)이 수직 구조체들(300) 상에 형성될 수 있다. 패드들(340)은 불순물이 도핑된 반도체 물질 또는 금속과 같은 도전재료로 이루어질 수 있다. 패드들(340)의 하면은 최상층의 희생막(SC)의 상면보다 높은 레벨에 배치될 수 있다. 하부 캐핑막(510)이 수직 구조체들(300) 및 적층 구조체(200)의 상면 상에 형성될 수 있다. 하부 캐핑막(510)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물과 같은 절연재료를 포함할 수 있다.
본원의 도 4를 참조하면, 트렌치들(600)이 형성되어, 적층 구조체(200) 및 하부 캐핑막(510)을 관통할 수 있다. 트렌치 들(600)을 형성하는 것은, 하부 캐핑막(510) 상에 트렌치들(600)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것 및 마스크 패턴을 식각 마스크로 사용하여 적층 구조체(200)를 식각하는 것를 포함할 수 있다. 적층 구조체(200)를 식각하는 것은 이방성 식각 공정에 의해 수행될 수 있다.
본 발명의 일 구현예에서 있어서, 트렌치들(600)은 인접하는 수직 구조체들(300) 사이에 형성될 수 있다. 트렌치들(600)은 수직 구조체들(300)로부터 이격되어, 희생막들(SC)의 측벽들 및 절연막들(IL)의 측벽들을 노출시킬 수 있다. 트렌치들(600)의 상부들은 그들의 하부들보다 더 큰 폭들을 가질 수 있다. 트렌치들(600)는 기판(100)의 상부면(100a)을 노출시킬 수 있다. 트렌치들(600)을 형성하는 동안 오버 식각에 의해 트렌치들(600)에 노출된 기판(100)의 상부면(100a)이 소정 깊이로 리세스될 수 있다. 도 1과 같이, 트렌치들(600)은 평면적 관점에서 제2 방향(D2)과 나란한 장축들을 가질 수 있다. 트렌치들(600)은 서로 제1 방향(D1)으로 이격될 수 있다.
본원의 도 5를 참조하면, 희생막들(SC)이 식각되어, 게이트 영역들(250)을 형성할 수 있다. 게이트 영역들(250)은 공극들일 수 있으며, 도 7에서 게이트 전극 패턴들(450)이 형성되는 영역들일 수 있다. 게이트 영역들(250)은 절연막들(IL) 사이에 형성되며, 트렌치들(600)과 연결될 수 있다. 게이트 영역들(250)은 수직 구조체들(300)의 측벽들(300c)의 일부분들을 노출시킬 수 있다. 게이트 영역들(250)의 두께들은 제거된 희생막들(SC)의 두께들과 실질적으로 동일할 수 있다. 희생막들(SC)의 식각은 식각 조성물을 이용한 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다.
본 발명의 일 구현예에서 있어서, 식각 조성물은 인산과 같은 무기산, 암모늄계 화합물, 및 실란계 화합물을 포함할 수 있다. 희생막들(SC)은 실리콘 질화물을 포함하므로, 반응식 1과 같이 인산에 의해 식각될 수 있다.
본 발명의 일 구현예에서 있어서, 예컨대, 150℃ 내지 200℃, 상세하게는 155℃ 내지 170℃의 식각 조성물이 기판(100) 상에 공급될 수 있다. 상기 온도 조건에서, 인산은 희생막들(SC) 뿐만 아니라, 실리콘 산화물을 더 식각할 수 있다. 절연막들(IL)은 실리콘 산화물을 포함할 수 있다. 실시예들에 따르면, 식각 조성물은 실리콘 함유 화합물을 포함하여, 인산에 의한 절연막들(IL)의 식각이 방지/감소될 수 있다. 예를 들어, 상기 식각 공정에서, 상기 실리콘 함유 화합물의 산소는 절연막들(IL)의 표면에 결합되어 절연막들(IL)을 보호할 수 있다. 이에 따라, 상기 식각 공정 동안, 절연막들(IL)은 낮은 식각률을 나타낼 수 있다. 실리콘 함유 화합물의 산소 원자는 희생막들(SC)의 표면과 상호작용(예를 들어, 수소 결합)하지 않을 수 있다. 이에 따라, 절연막들(IL)에 대한 희생막들(SC)의 식각 선택성이 증가될 수 있다. 실리콘 함유 화합물이 불안정하면, 부산물들이 형성되고, 상기 부산물들은 파티클을 형성할 수 있다. 부산물들 및/또는 파티클은 반도체 소자의 제조 과정에서 불량을 야기시킬 수 있다. 예를 들어, 부산물들 및/또는 파티클은 절연막들(IL)에 흡착될 수 있다. 실리콘 함유 화합물의 실리콘 원자 및 산소 원자의 결합은 안정하므로, 식각 공정에서 부산물들의 형성이 방지될 수 있다. 희생막들(SC)은 식각되어, 실리콘 이온(예를 들어, SiO2H2O)을 형성할 수 있다. 암모늄계 화합물은 희생막들(SC)을 식각하는 동안, 발생되는 실리콘 이온을 제거할 수 있다. 이에 따라, 상기 실리콘 이온에 의한 절연막들(IL)의 이상 성장이 방지/감소될 수 있다.
본 발명의 일 구현예에서 있어서, 상기 식각 공정에서, 식각 조성물은 도포, 침적(dipping), 분무, 또는 분사의 방법으로 기판(100) 상에 가해질 수 있다. 식각 조성물이 침적법에 의해 가해지는 경우, 상기 식각 공정에서, 배치식 장치가 사용될 수 있다. 식각 조성물이 기판(100) 상에 분무되는 경우, 상기 식각 공정에서, 매엽식(single wafer type) 장치가 사용될 수 있다. 상기 식각 공정 후, 초순수 등을 사용한 세정 공정 및 건조 공정이 기판(100) 상에 수행될 수 있다. 초순수란 불순물이 100ppb이하인 물을 의미할 수 있다.
본원의 도 6을 참조하면, 제2 유전 패턴(410) 및 게이트 도전막(451)이 적층 구조체(200) 상에 및 트렌치들(600) 내에 형성될 수 있다. 제2 유전 패턴(410)은 적층 구조체(200) 상에 및 트렌치들(600) 내에 실질적으로 콘포말하게 형성될 수 있다. 제2 유전 패턴(410)은 트렌치들(600) 및 게이트 영역들(250) 내로 연장될 수 있다. 제2 유전 패턴(410)은 절연막들(IL) 중 최상층의 절연막(IL)의 상면, 트렌치들(600)에 의해 노출된 절연막들(IL)의 측벽들, 게이트 영역들(250)에 의해 노출된 절연막들(IL)의 상면들 및 하면들, 게이트 영역들(250)에 의해 노출된 수직 구조체들(300)의 측벽들(300c), 및 기판(100)의 상부면(100a)을 실질적으로 콘포말하게 덮을 수 있다. 제2 유전 패턴(410)은 증착 공정에 의해 형성될 수 있다. 상기 증착 방법 및 증착 조건이 조절되어, 상기 제2 유전패턴(410)이 양호한 스텝 커버리지(step coverage)를 갖도록 형성될 수 있다. 예를 들어, 제2 유전 패턴(410)의 증착 공정은 화학 기상 증착 또는 원자층 증착법에 의해 수행될 수 있다, 제2 유전 패턴(410)은 단수의 층 또는 복수의 층들을 포함할 수 있다. 제2 유전 패턴(410)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막(DS)의 일부일 수 있다. 제2 유전 패턴(410)의 예시적인 실시예들은 도 9에 관한 설명에서 후술한다. 게이트 도전막(451)이 제2 유전 패턴(410) 상에 형성될 수 있다. 게이트 도전막(451)은 트렌치들(600) 각각의 적어도 일부 및 게이트 영역들(250)을 채울 수 있다. 도시된 바와 달리, 게이트 도전막(451)은 트렌치들(600) 각각을 완전히 채울 수 있다. 도시되지는 않았으나, 배리어 금속막 및 금속막이 차례로 증착되어, 게이트 도전막(451)을 형성할 수 있다. 배리어 금속막은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)와 같은 금속 질화물을 포함할 수 있다. 금속막은 예를 들어, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 또는 구리(Cu)를 포함할 수 있다.
본원의 도 1 및 도 7을 참조하면, 게이트 도전막(451)이 패터닝되어, 게이트 전극 패턴들(450)이 게이트 영역들(250) 내에 각각 형성될 수 있다. 게이트 도전막(451)의 패터닝은 식각 공정에 의해 진행될 수 있다. 이 때, 제2 유전패턴(410)이 더 식각될 수 있다. 게이트 도전막(451)의 식각 공정에서, 기판(100) 상의 게이트 도전막(451)이 제거될 수 있다. 게이트 도전막(451)의 식각은 절연막들(IL)의 측벽들 상의 절연막들(IL)이 제거되고, 절연막들(IL)의 측벽들이 노출될 때까지 진행될 수 있다. 이에 따라, 게이트 전극 패턴들(450) 및 제2 유전 패턴(410)이 게이트 영역들(250)에 국소화되고, 게이트 구조체들(400)이 형성될 수 있다. 게이트 구조체들(400) 각각은 서로 인접한 2개의 트렌치들(600) 사이에 형성될 수 있다. 게이트 구조체들(400)의 측벽들은 트렌치들(600)에 노출될 수 있다. 게이트 구조체들(400)은 트렌치들(600) 내의 기판(100)의 상부면(100a)을 노출시킬 수 있다. 상기 노출된 기판(100)의 상부면(100a)이 더 식각될 수 있다. 도 1과 같이 게이트 구조체들(400)은 평면적 관점에서 제2 방향(D2)과 나란한 장축들을 가질 수 있다. 게이트 구조체들(400)은 서로 제1 방향(D1)으로 이격될 수 있다.
본 발명의 일 구현예에서 있어서, 게이트 구조체들(400) 각각은 적층된 게이트 전극 패턴들(450), 제2 유전 패턴(410), 및 절연막들(IL)을 포함할 수 있다. 게이트 구조체들(400) 각각에서, 게이트 전극 패턴들(450)은 절연막들(IL) 사이에 개재될 수 있다. 게이트 전극 패턴들(450)은 스트링 선택 라인, 접지 선택 라인 및 워드 라인들로 사용될 수 있다. 예를 들면, 적층된 게이트 전극 패턴들(450)의 최상부의 것 및 최하부의 것은 각각 스트링 선택 라인 및 접지 선택 라인으로 사용될 수 있다. 상기 최상부 및 최하부의 게이트 전극 패턴들(450) 사이의 게이트 전극 패턴들(450)은 워드 라인들로 사용될 수 있다.
본 발명의 일 구현예에서 있어서, 게이트 구조체들(400)에서, 제2 유전 패턴(410)은 게이트 전극 패턴들(450)과 절연막들(IL) 사이 및 수직 구조체(300)와 절연막들(IL) 사이에 개재될 수 있다.
본 발명의 일 구현예에서 있어서, 공통 소스 영역들(CSR)이 트렌치들(600)에 노출된 기판(100) 내에 형성될 수 있다. 공통 소스 영역들(CSR)은 서로 제2 방향(D2)으로 이격될 수 있다. 공통 소스 영역들(CSR)은 게이트 구조체들(400)를 이온 마스크로 사용한 이온 주입 공정을 통해 형성될 수 있다. 공통 소스 영역들(CSR)은 불순물의 확산에 의해 게이트 구조체들(400)의 하부의 일부분과 평면적 관점에서 중첩될 수 있다. 공통 소스 영역들(CSR)은 기판(100)의 도전형과 다른 도전형을 가질 수 있다. 다른 예로, 공통 소스 영역들(CSR)은 도 4의 트렌치들(600)의 형성 이후에 수행될 수 있다.
본원의 도 1 및 도 8를 참조하면, 스페이서들(550) 및 공통 소스 플러그들(CSP)이 트렌치들(600) 내에 각각 형성될 수 있다. 스페이서들(550)은 게이트 구조체들(400)의 측벽들을 덮을 수 있다. 스페이서들(550)은 절연재료를 포함할 수 있다. 스페이서들(550)을 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 low-k 물질로 형성될 수 있다. 스페이서들(550)을 형성하는 것은 기판(100) 상에 스페이서막(미도시)을 균일한 두께로 증착하여, 게이트 구조체들(400)을 덮는 것 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소스 영역들(CSR)을 노출시키는 것을 포함할 수 있다.
본 발명의 일 구현예에서 있어서, 공통 소스 플러그들(CSP)이 스페이서들(550) 상에 형성되어, 트렌치들(600)을 채울 수 있다. 공통 소스 플러그들(CSP)은 공통 소스 영역들(CSR)과 각각 접속할 수 있다. 공통 소스 플러그(CSP)를 형성하는 것은 스페이서들(550)의 측벽들을 덮는 배리어 금속막(미도시)을 증착하는 것 및 배리어 금속막 상에 금속막(미도시)을 증착하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다. 금속막은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 또는 구리(Cu)를 포함할 수 있다. 도 1과 같이 평면적 관점에서, 공통 소스 플러그들(CSP)의 장축들은 제2 방향(D2)과 나란히 연장될 수 있다.
본 발명의 일 구현예에서 있어서, 상부 캐핑막(520)이 하부 캐핑막(510) 상에 형성되어, 공통 소스 플러그(CSP)의 상면들을 덮을 수 있다. 상부 캐핑막(520)은 절연성 물질을 포함할 수 있다.
본 발명의 일 구현예에서 있어서, 비트 라인 콘택 플러그들(530)이 상부 캐핑막(520) 내에 형성될 수 있다. 비트 라인 콘택 플러그들(530)은 상부 캐핑막(520) 및 하부 캐핑막(510)을 관통하며 패드들(340)과 각각 접속할 수 있다. 비트 라인 콘택 플러그들(530)은 패드들(340)을 통해 수직 구조체들(300)(예를 들어, 반도체 패턴들(320))과 각각 전기적으로 연결될 수 있다. 비트 라인들(BL)이 상부 캐핑막(520) 상에 형성되어, 비트 라인 콘택 플러그들(530)과 접속할 수 있다. 도 1과 같이 비트 라인들(BL)은 평면적 관점에서 제1 방향(D1)으로 연장될 수 있다. 비트 라인 콘택 플러그들(530) 및 비트 라인들(BL)은 금속과 같은 도전재료를 포함할 수 있다. 이에 따라, 반도체 소자(1)의 제조가 완성될 수 있다. 반도체 소자(1)는 3차원 메모리 소자일 수 있다.
본원의 도 9는 실시예들에 따른 반도체 소자의 절연 패턴들을 설명하기 위한 도면으로, 도 8의 A영역을 확대 도시하였다. 이하, 도 9의 설명에서, 설명의 간소화를 위해 단수의 절연막, 단수의 게이트 전극 패턴, 및 단수의 수직 구조체에 대하여 기술한다.
본원의 도 8 및 도 9를 참조하면, 제1 유전 패턴(310)은 터널 절연막(311), 전하 저장막(312), 및 제1 블록킹 절연막(313)을 포함할 수 있다. 터널 절연막(311)은 수직 구조체를 따라 연장될 수 있다. 전하 저장막(312) 및 제1 블록킹 절연막(313)은 터널 절연막(311) 상에 적층될 수 있다. 터널 절연막(311)은 제1 블록킹 절연막(313)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있다. 터널 절연막(311)은 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 이와 달리, 터널 절연막(311)은 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 산화물보다 높은 유전 상수를 갖는 절연성 물질을 의미하며, 지르코늄 산화물, 알루미늄 산화물, 및/또는 하프늄 산화물 등을 포함할 수 있다. 전하 저장막(312)은 터널 절연막(311) 및 제1 블록킹 절연막(313) 사이에 개재될 수 있다. 전하 저장막(312)은 전하트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots) 중 적어도 하나를 포함할 수 있다. 제1 블록킹 절연막(313)은 고유전 물질을 포함할 수 있다.
본 발명의 일 구현예에서 있어서, 제2 유전 패턴(410)은 제2 블록킹 절연막을 포함할 수 있다. 제2 블록킹 절연막은 게이트 전극 패턴(450)과 제1 유전 패턴(310) 사이 및 게이트 전극 패턴(450)과 절연막(IL) 사이에 개재될 수 있다. 제2 블록킹 절연막은 고유전 물질을 포함할 수 있다. 일 예로, 제1 블록킹 절연막(313)은 고유전 물질을 포함하고, 제2 블록킹 절연막은 제1 블록킹 절연막(313)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 제2 블록킹 절연막은 고유전 물질들 중의 하나이고, 제1 블록킹 절연막(313)은 제2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
본 발명의 일 구현예에서 있어서, 제1 유전 패턴(310) 및 제2 유전 패턴(410)은 데이터 저장막으로 기능할 수 있다. 데이터 저장막에 저장되는 데이터는 파울러-노던하임 터널링을 이용하여 변경될 수 있고, 상기 파울러-노던하임 터널링은 수직 구조체(300) 및 게이트 전극 패턴(450) 사이의 전압 차이에 의해 유발될 수 있다.
본 발명의 일 구현예에서 있어서, 도시된 바와 달리, 제2 유전 패턴(410)은 형성되지 않을 수 있다. 다른 예로, 제1 블록킹 절연막(313)은 형성되지 않을 수 있다.
반도체 소자
본원의 제3 측면은,
절연막 및 희생막이 적층되어 형성되는 구조체; 상기 구조체에서 희생막이 식각 조성물에 의해 식각되어 형성되는 공간부; 및 상기 공간부에 도전재료 또는 절연재료가 증착되어 형성되는 증착부;를 포함하고, 인산; 실록산 화합물; 및 실록산과는 상이한 구조의 실란 화합물을 포함하고, 상기 인산, 실록산 화합물 및 상기 실록산과는 상이한 구조의 실란 화합물이 반응하여 형성되는 실란계 화합물을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
본원의 제1 및 제2 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 본원의 제1 및 제2 측면에 대해 설명한 내용은 제3 측면에서 그 설명이 생략되었더라도 동일하게 적용될 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
제조예. 식각 조성물의 제조
제2 무기산으로서 인산과 실록산 화합물 및 실록산과는 상이한(실록산이 아닌) 구조의 실란 화합물을 반응시켜 형성된 실란계 화합물로서, 상기 화학식 1 또는 화학식 2의 화합물을 사용하고, 제1 무기산으로서 인산을 사용하였으며, 암모늄계 화합물로 암모늄 클로라이드(AC), 또는 암모늄 포스페이트 2염기산(AP2)를 혼합하여 식각 조성물을 제조하였다. 이 때, 인산은 85% 인산 수용액을 사용하였다.
비교예로서, 실란계 화합물 및 암모늄계 화합물을 포함하지 않고, 인산만을 포함하는 조성물을 사용하였다. 조성에 따른 실시예 및 비교예의 조성을 아래 표 1에 나타내었다.
[표 1]
Figure pat00007
실험예. 식각속도 및 선택비 측정
실시예 및 비교예에서 각각 제조된 식각 조성물을 이용하여 165 ℃의 공정 온도에서 질화막 및 산화막에 대한 식각을 실시하였고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도를 측정하여 하기 표 2에 나타내었다. 구체적으로, 하기 표 2의 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이다.
[표 2]
Figure pat00008
위 표 2에 따르면, 본 발명의 식각 조성물에 해당하는 실시예 1 내지 6 및 실시예 8 내지 12의 식각 조성물은 비교예의 식각 조성물에 비해 질화막의 식각 속도가 산화막의 식각 속도보다 현저하게 높은 것을 확인할 수 있다. 이러한 점은 본 발명의 식각 조성물이 질화막을 선택적으로 식각한다는 것을 뒷받침하는 것으로 볼 수 있다.
또한, 실리콘 산화막으로부터 나온 용액을 모으고, 상기 용액 내의 실리콘 이온의 농도가 100 ppm이 되었을 때, 필터링 전후의 식각 속도를 측정하여(이하, 더미(dummy) 식각 속도라 한다), 표 3에 결과를 나타내었다.
[표 3]
Figure pat00009
위 표 3에 따라, 비교예 및 실시예들에서 필터 전과 필터 후의 실리콘 산화막의 식각 속도 및 식각 선택비를 살펴보면, 비교예, 실시예 3 및 9에서는 필터 전과 필터 후의 실리콘 산화막의 식각 속도의 차이 및 식각 선택비의 차이가 발생하였다. 그러나, 실시예 5, 6, 11 및 12에서는 필터 전과 필터 후의 실리콘 산화막의 식각속도 및 식각 선택비가 동일한 수준으로 유지되었다. 즉, 식각 조성물 내에서 TEOS의 실리콘-산소 결합이 깨져서 다량의 반응 부산물을 생성하고, 생성된 부산물들이 실리콘 산화막에 흡착되는 것에 의해서 두께가 상승된다. 이후에, 필터 공정에 의해서 반응 부산물들이 제거되면 식각된 실리콘 산화막의 실제 두께를 측정할 수 있으므로, 식각 속도가 필터 전보다 증가하게 되는 것이다.
반면, 암모늄계 화합물을 더 포함한 실시예 5, 6, 11 및 12에서는 필터 후에도 산화막 식각속도가 증가되지 않고 유지되는 것을 볼 수 있으며, 여전히 비교예 대비 높은 질화막 선택비를 나타내는 것을 확인할 수 있다. 이는 실리콘 질화막을 식각하는 동안 발생하는 반응 부산물이 식각용 조성물에 포함된 암모늄 이온과 결합하여 수용성 화합물로 전환되었고, 따라서, 반응 부산물들이 석출되는 현상을 최소화된 것을 의미하는 것이다.

Claims (16)

  1. 제1 무기산;
    제2 무기산, 실록산 화합물 및 실록산과는 상이한 구조의 실란 화합물을 반응시켜 제조된 실란계 화합물을 포함하고,
    상기 제2 무기산은 인산인 것을 특징으로 하는 식각 조성물:
  2. 제1항에 있어서,
    상기 실란계 화합물은 하기 화학식 1 내지 화학식 3 중 적어도 어느 하나인 것인 식각 조성물:
    [화학식 1]
    Figure pat00010

    [화학식 2]
    Figure pat00011

    [화학식 3]
    Figure pat00012

    (상기 화학식 1 내지 3 에서, R1 내지 R5 및 R7 내지 R10은 각각 독립적으로 수소, 하이드록시기, 탄소수 1 내지 10의 치환 또는 비치환된 알킬기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬기, 탄소수 1 내지 10의 치환 또는 비치환된 알케닐기, 탄소수 1 내지 10의 치환 또는 비치환된 알콕시기, 탄소수 5 내지 20의 치환 또는 비치환된 아릴기, 탄소수 5 내지 20의 치환 또는 비치환된 헤테로아릴기, 탄소수 1 내지 10의 치환 또는 비치환된 알킬아미노기, 탄소수 1 내지 10의 치환 또는 비치환된 아미노 알킬기, 탄소수 1 내지 10의 치환 또는 비치환된 아미노 알콕시기, 탄소수 1 내지 10의 치환 또는 비치환된 알콕시 아미노기, 및 비치환된 아미노기로 이루어진 군으로부터 선택되는 어느 하나이고,
    R6는 단일결합 또는 탄소수 1 내지 10의 치환 또는 비치환된 알킬렌기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬렌기, 탄소수 1 내지 10의 치환 또는 비치환된 알케닐렌기, 탄소수 5 내지 20의 치환 또는 비치환된 아릴렌기, 탄소수 5 내지 20의 치환 또는 비치환된 헤테로아릴렌기, 산소 원자로 이루어진 군에서 선택되는 어느 하나이고,
    n은 1 내지 5의 정수이며,
    상기 화학식 1 또는 3에서 m은 1 내지 2의 정수이며, 상기 화학식 2에서 m은 1 내지 4의 정수이다)
  3. 제2항에 있어서,
    상기 R1 내지 R5 및 R7 내지 R10은 각각 독립적으로 수소, 하이드록시기, 탄소수 1 내지 5의 치환 또는 비치환된 알킬기, 탄소수 3 내지 10의 치환 또는 비치환된 시클로알킬기, 탄소수 1 내지 5의 치환 또는 비치환된 알케닐기, 탄소수 5 내지 10의 치환 또는 비치환된 아릴기, 탄소수 1 내지 5의 치환 또는 비치환된 아미노 알킬기 및 비치환된 아미노기로 이루어진 군으로부터 선택되는 어느 하나이고,
    R6는 단일결합 또는 탄소수 1 내지 5의 치환 또는 비치환된 알킬렌기, 탄소수 3 내지 5의 치환 또는 비치환된 시클로알킬렌기, 탄소수 1 내지 5의 치환 또는 비치환된 알케닐렌기, 탄소수 5 내지 10의 치환 또는 비치환된 아릴렌기, 및 산소 원자로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 식각 조성물.
  4. 제1항에 있어서,
    상기 제1 무기산이 황산, 질산, 인산, 규산, 불산, 붕산, 염산 및 과염소산으로 이루어진 군에서 선택된 1종 이상을 포함하는 식각 조성물.
  5. 제1항에 있어서,
    상기 식각 조성물이 상기 제1 무기산 70 내지 99 중량부 및 상기 실란계 화합물 0.01 내지 10 중량부를 포함하는 식각 조성물.
  6. 제1항에 있어서,
    상기 식각 조성물은 암모늄계 화합물을 더 포함하는 식각 조성물.
  7. 제6항에 있어서,
    상기 암모늄계 화합물은 암모늄 클로라이드, 암모늄 포스페이트, 암모늄 아세테이트, 암모늄 설페이트, 암모늄 포메이트, 및 금속 아민 착염 중에서 적어도 하나를 포함하는 식각 조성물.
  8. 제1항에 있어서,
    상기 식각 조성물은 실리콘 질화막 식각에 이용되는 것을 특징으로 하는 식각 조성물.
  9. 제1항에 있어서,
    상기 식각 조성물의 실리콘 질화막/산화막 식각 선택비는 45 이상인 것을 특징으로 하는 식각 조성물.
  10. 기판 상에 절연막 및 희생막이 적층하여 구조체를 형성하는 단계; 및
    제1항 내지 제8항 중 어느 한 항에 따른 식각 조성물을 사용한 식각 공정을 수행하여, 희생막을 제거하여 공간 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 희생막은 실리콘 질화물을 포함하고, 상기 절연막은 실리콘 산화물을 포함하는 반도체 소자 제조 방법.
  12. 제11항에 있어서,
    상기 식각 공정에서. 상기 희생막은 상기 절연막보다 높은 식각률을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제10항에 있어서,
    상기 식각 공정을 수행하여, 희생막을 제거하여 공간 영역을 형성하는 단계;에서, 상기 공간 영역은 상기 절연막 사이에 형성되는 게이트 영역 및 상기 게이트 영역과 연결되는 트렌치를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제10항에 있어서,
    상기 적층 구조체를 관통하는 오프닝들을 형성하는 것; 및
    상기 오프닝들 내에 상기 트렌치와 이격된 반도체 패턴을 형성하는 것을 더 포함하고,
    상기 반도체 패턴을 형성하는 것은 상기 트렌치를 형성하기 이전에 수행되는 반도체 소자의 제조방법.
  15. 절연막 및 희생막이 적층되어 형성되는 구조체;
    상기 구조체에서 희생막이 식각 조성물에 의해 식각되어 형성되는 공간부; 및
    상기 공간부에 도전재료 또는 절연재료가 증착되어 형성되는 증착부;를 포함하고,
    상기 식각 조성물은
    제1 무기산;
    제2 무기산, 실록산 화합물 및 실록산과는 상이한 구조의 실란 화합물을 반응시켜 제조된 실란계 화합물을 포함하고,
    상기 제2 무기산은 인산인 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 식각 조성물의 실리콘 질화막/산화막 식각 선택비는 45 이상인 것을 특징으로 하는 반도체 소자.
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