KR100475462B1 - 반도체 소자의 실리콘 게르마늄 용 식각 조성물 및 이를이용한 식각방법 - Google Patents

반도체 소자의 실리콘 게르마늄 용 식각 조성물 및 이를이용한 식각방법 Download PDF

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Abstract

실리콘에 대해 실리콘 게르마늄에 높은 식각 선택비를 갖고 식각하기 위한 실리콘 게르마늄 식각 조성물 및 이를 이용한 식각방법이 개시되어 있다. 실리콘 게르마늄 식각 조성물은 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수를 포함한다. 또 다른, 실리콘 게르마늄 식각 조성물은 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수를 포함한다. 이와 같이, 특정 성분비를 갖는 식각 조성물을 이용함으로서, 실리콘 보다 실리콘 게르마늄을 선택적으로 빠르게 식각하여 실리콘 기판 및 실리콘막에 손상을 가하지 않고 실리콘 게르마늄을 식각할 수 있다.

Description

반도체 소자의 실리콘 게르마늄 용 식각 조성물 및 이를 이용한 식각방법{ETCHING COMPOSITION FOR SILICON GERMANIUM OF SEMICONDUCTOR DEVICE AND ETCHING METHOD USING THE SAME}
본 발명은 반도체 소자의 실리콘 게르마늄 용 식각 조성물 및 이를 이용한 식각방법에 관한 것으로, 보다 상세하게는 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 높은 반도체 소자의 실리콘 게르마늄 용 식각 조성물 및 이를 이용한 식각방법에 관한 것이다.
최근, 급속도로 성장하는 정보화 사회에 있어서, 다양한 기술의 발전과 함께 대량의 정보를 보다 빠르게 처리하기 위해 반도체 장치는 고집적화 되고 있다. 따라서, 더 많은 패턴을 반도체 기판 상에 형성하기 위해 패턴 간격 및 패턴의 폭이 좁아지고 있는 추세이다.
특히, 반도체 소자의 디자인 룰(design rule)이 100nm 이하로 줄어들면서, 패턴을 형성할 수 있는 공간은 더욱 협소해지기고 있다.
이와 같이, 패턴의 크기는 줄어들고 있는 반면에 고집적화된 반도체 장치를 구동시키기 위해서는 전자의 이동도(electron mobility)가 매우 중요하게 작용한다. 또한, 반도체 기판에 형성된 소오스/드레인 영역으로부터 기판 하부로 누설되는 누설 전류(leakage current)가 발생할 경우에는 반도체 소자 전체에서는 상당한 양의 전류가 누설되어 전체적으로 반도체 소자의 동작 속도를 저하시키게 된다.
따라서, 반도체 기판에 절연막을 매립하여 하부에 누설되는 전류를 방지하고자 하는 노력이 진행되고 있다. 상기 매립된 절연막은 기판의 액티브 영역 하부에 존재하여, 실제 반도체 소자 내에서 채널이 형성되고 소오스/드레인 영역에서 전자가 이동할 때, 전자가 하부로 이동하는 것을 방지한다. 상기 매립 절연막을 갖는 기판은 실리콘 웨이퍼 상에 매립 절연막을 형성하고 상기 매립 절연막 상에 다시 실리콘을 성장시켜 형성된다. 일반적으로 상기 매립 절연막으로는 실리콘 게르마늄(silicon germanium)을 사용하고 있다.
단결정 실리콘으로 이루어진 실리콘 웨이퍼 상에 실리콘 질화막 또는 실리콘 산화막을 형성하는 경우에는 후속에 단결정 실리콘을 다시 성장시킬 수 없으므로, 실리콘 게르마늄을 사용하고 있다.
이와 같이, 실리콘 게르마늄막을 기판의 액티브 영역에 선택적으로 형성하기 위해서는 상기 실리콘 게르마늄막을 실리콘에 비해 높은 식각 선택비(selectivity)로 식각여야 한다. 또한 이를 고선택비로 제거할 수 있는 방법이 필요하다.
일반적으로, 가장 널리 알려진 시리콘 게르마늄의 선택적 식각액은 SC-1으로서, 상기 SC-1을 이용한 습식 식각 방법은 사용 온도 및 시간에 따라 실리콘에 대한 실리콘 게르마늄의 선택비를 다양하게 조절할 수 있다. 그러나, 상기 SC-1을 이루고 있는 물질 중, HF로 인해 상기 시릴콘 게르마늄막 표면이 빠르게 산화(oxidation)되어 일반적으로 약 1:20 이상의 선택비를 구현하기 어렵다. 따라서, 원하는 만큼 상기 SiGe를 식각하게 되면, 동시에 실리콘의 손실이 증대되어 상기 실리콘 게르마늄를 충분하게 식각할 수 없으므로 공정 적용에 한계가 있다.
일본 공개특허 평13-148473(이하, "인용 특허"라고 한다.)에 실리콘 게르마늄의 식각방법이 개시되어 있다. 상기 인용 특허는 질산, 불산 및 탈이온수로 이루어진 식각액을 이용하여 실리콘 게르마늄을 식각하고 있다. 그러나, 실제적으로 공정에 적용하기 위해서는 실리콘에 대해 실리콘 게르마늄의 선택비가 약 1:100 이상이어야 하는 반면, 상기 인용 특허의 식각액은 실제적으로 약 1:2의 선택비를 가지므로, 실제 공정에 적용하기에 한계가 있다. 즉, 원하는 양만큼 실리콘 게르마늄을 식각하기 위해서는 실리콘의 소모량도 함께 증가하여 선택적인 식각을 구현하는데 한계가 있다. 또한, 식각 공정 후, 린스 공정으로 이송 중에도 계속적인 식각이 발생하여 불필요한 실리콘의 손실을 초래한다.
따라서, 본 발명의 제1 목적은 질산, 불산 및 초산에 대한 탈이온수의 비율을 조정하여 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 높은 식각 조성물을 제공하는 것이다.
본 발명의 제2 목적은 질산 및 불산에 대한 탈이온수의 비율을 조정하여 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 높은 식각 조성물을 제공하는 것이다.
본 발명의 제3 목적은 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 높은 식각 조성물을 이용하여 실리콘막 및 실리콘 게르마늄막이 적층된 구조에서 선택적으로 실리콘 게르마늄을 식각하는 방법을 제공하는 것이다.
본 발명의 제4 목적은 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 높은 식각 조성물을 이용하여 인접한 실리콘막에 손상을 주지않고 선택적으로 실리콘 게르마늄을 식각하는 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위하여 본 발명은, 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수의 조성물로 이루어진 반도체 소자의 실리콘 게르마늄용 식각 조성물을 제공한다.
상기 제2 목적을 달성하기 위하여 본 발명은, 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수의 조성물로 이루어진 반도체 소자의 실리콘 게르마늄용 식각 조성물을 제공한다.
상기 제3 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 실리콘 게르마늄막 및 실리콘막을 형성하는 단계, 상기 실리콘 게르마늄막의 일부 영역을 식각하고, 상기 실리콘막 및 실리콘 기판의 일부를 순차적으로 식각하여 상기 실리콘 게르마늄막, 실리콘막 및 실리콘 기판의 단면을 노출시키는 단계, 상기 노출된 실리콘 기판 상에 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수의 제1 조성물 또는 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수의 제2 조성물로 이루어진 식각 조성물을 제공하는 단계 및 상기 실리콘 게르마늄막을 상기 실리콘막 및 실리콘 기판 보다 빠르게 식각하는 단계로 이루어지는 반도체 소자의 실리콘 게르마늄 식각방법을 제공한다.
상기 제4 목적을 달성하기 위하여 본 발명은, 실리콘 기판의 일부를 식각하여 개구부를 형성하는 단계, 상기 개구부에 실리콘 게르마늄을 매립하여 실리콘 게르마늄막을 형성하는 단계, 상기 실리콘 게르마늄막이 형성된 상기 실리콘 기판 상에 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수의 제1 조성물 또는 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수의 제2 조성물로 이루어진 식각 조성물을 제공하는 단계 및 상기 실리콘 게르마늄을 상기 실리콘 보다 빠르게 식각하는 단계로 이루어지는 반도체 소자의 실리콘 게르마늄 식각방법을 제공한다.
이와 같이, 실리콘에는 손상을 주지않고 실리콘 게르마늄막을 선택적으로 제거함으로서, 실리콘 기판 또는 실리콘막이 불필요하게 손상되는 것을 방지하여 반도체 소자의 수율을 향상시킬 수 있다.
이하, 본 발명을 상세히 설명한다.
우선, 본 발명의 제1 조성물은 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수(deionized water)를 포함한다. 상기 제1 조성물 전체 중량에 대해 상기 질산이 약 35.4 중량% 미만이면, 반도체 공정에 적용하기에 식각 시간이 지연되고, 약 41.3 중량%를 초과하면 식각 시간은 단축되나 실리콘에 대한 실리콘 게르마늄의 선택비가 낮아진다. 따라서, 상기 제1 조성물의 전체 중량에 대해 상기 질산은 약 35.4 내지 41.3 중량%인 것이 바람직하다.
상기 불산은 식각 도중 실리콘 게르마늄 표면에 형성된 산화막을 제거하는 물질로서, 상기 제1 조성물의 전체 중량에 대해 상기 약 0.5 내지 0.6 중량%인 것이 바람직하다.
상기 아세트산은 실리콘 및 실리콘 게르마늄을 선택적으로 식각하는데 완충(buffer)적인 역할을 수행하는 물질로서, 약 1.1중량% 미만이면, 완충작용에 불충분하고, 약 2.1중량%를 초과하면 첨가량이 증가하여도 완충작용에 변화가 없는 포화상태가 된다. 따라서, 상기 제1 조성물의 전체 중량에 대해 상기 아세트산은 약 1.1 내지 2.1중량%인 것이 바람직하다.
상기 탈이온수는 식각 선택비를 조절할 수 있는 희석제로서, 약 56중량% 미만이면, 실리콘이 과도하게 식각되어 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 저하되고, 약 63중량%를 초과하면 식각 시간이 과도하게 지연되다. 따라서, 상기 제1 조성물의 전체 중량에 대해 상기 탈이온수는 약 56 내지 63중량%인 것이 바람직하다.
본 발명의 제2 조성물은 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수를 포함한다. 상기 제2 조성물 전체 중량에 대해 상기 질산이 약 35.4중량% 미만이면, 반도체 공정에 적용하기에 식각 시간이 지연되고, 약 41.3 중량%를 초과하면, 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 낮아진다. 따라서, 상기 제2 조성물의 전체 중량에 대해 상기 질산은 약 35.4 내지 41.3중량%인 것이 바람직하다.
상기 불산은 식각 도중 실리콘 게르마늄 표면에 형성된 산화막을 제거하는 물질로서, 상기 제2 조성물의 전체 중량에 대해 약 0.5 내지 0.6중량%인 것이 바람직하다.
상기 탈이온수는 식각 선택비를 조절하는 희석제로서, 약 49.1중량% 미만이면, 실리콘이 과도하게 식각되어 실리콘에 대한 실리콘 게르마늄의 선택비를 확보할 수 없고, 약 65.4중량%를 초과하면 식각 시간이 과도하게 지연된다. 따라서, 상기 제2 조성물의 전체 중량에 대해 상기 탈이온수는 약 49.1 내지 65.4중량%인 것이 바람직하다.
상기 제1 및 제2 조성물은 실리콘에 대해 실리콘 게르마늄을 약 1:100 이상의 선택비로 식각한다. 상기 선택비가 약 1:100 미만이면, 실제 반도체 공정에서 식각되지 않고 남아 있어야 할, 실리콘까지 식각하여 불필요하게 실리콘이 손실된다. 따라서, 실리콘 게르마늄막을 원하는 만큼 제거하기에 선택비가 부족하므로, 선택비는 약 1:100 이상인 것이 바람직하다.
상기 제1 및 제2 조성물을 이용하여 실리콘 게르마늄의 식각방법을 설명하기 위한 시료의 제조방법을 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 식각 방법을 설명하기 위한 반도체 소자 시료의 단면도이다.
도 1a를 참조하면, 실리콘 웨이퍼(100) 상에 실리콘 게르마늄막(110), 실리콘막(120), 산화막(123) 및 실리콘 질화막(126)을 차례로 형성한다.
도 1b를 참조하면, 상기 실리콘 질화막의 일부 영역을 식각하고 노출된 산화막, 실리콘막 및 실리콘 게르마늄막을 차례로 식각함으로서, 실리콘막 패턴(110a), 실리콘 게르마늄막 패턴(120a), 산화막 패턴(123) 및 실리콘 질화막 패턴(126)을 측벽으로 하고, 상기 실리콘 웨이퍼(100)의 상부면을 노출시키는 제1 개구영역(130)을 형성한다.
도 1c를 참조하면, 선택 에피 성장(Selective Epitaxial Growth;SEG, 이하, "SEG"라고 한다.)에 의해 상기 제1 개구영역을 실리콘으로 매립하여 SEG막(140)을 형성한다.
도 1d를 참조하면, 상기 SEG막과 소정 간격 이격된 일부 영역의 실리콘 질화막 패턴을 식각하고, 노출된 산화막 패턴, 실리콘막 패턴 및 실리콘 게르마늄막 패턴을 차례로 식각한다. 상기 실리콘 게르마늄막 패턴을 식각하여 노출된 실리콘 웨이퍼를 일부 식각함으로서 제2 개구영역(150)을 형성한다.
따라서, 상기 제2 개구영역에 의해 상기 실리콘 질화막 패턴, 산화막 패턴, 실리콘막 패턴, 실리콘 게르마늄막 패턴 및 실리콘 기판의 단면이 노출된다.
상기 제1 조성물 및 제2 조성물을 이용한 식각 방법을 설명하기 위한, 시료를 제조하는 다른 방법은 실리콘 기판 상에 실리콘막을 형성하고, 상기 실리콘막의 일부를 식각하여 개구부를 형성한다.
상기 개구부에 실리콘 게르마늄을 매립하여 실리콘 게르마늄막을 형성한다. 따라서, 상부면에 실리콘막 및 실리콘 게르마늄막을 모두 노출시킬 수 있다.
이와 같이, 상기 제1 조성물 또는 제2 조성물로 이루어진 식각액은 단결정 실리콘막과 인접하여 형성된 실리콘 게르마늄막을 선택적으로 식각하는 공정에 모두 적용될 수 있다.
이하, 본 발명의 실시예를 자세히 설명한다.
사용된 질산의 순도는 약 70%이고, 불산의 순도는 약 50%이며, 아세트산의 순도는 약 99.9%였다.
실시예 1
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 45.6 중량%의 질산, 약 0.7 중량%의 불산, 약 2.3 중량%의 아세트산 및 약 51.4 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 10 초간 오버 플로우(over-flow) 되었다.
실시예 2
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 45.6 중량%의 질산, 약 0.7 중량%의 불산, 약 2.3 중량%의 아세트산 및 약 51.4 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 20초간 오버 플로우 되었다.
실시예 3
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 45.6 중량%의 질산, 약 0.7 중량%의 불산, 약 2.3 중량%의 아세트산 및 약 51.4 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 30초간 오버 플로우 되었다.
실시예 4
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 41.3 중량%의 질산, 약 0.6 중량%의 불산, 약 2.1 중량%의 아세트산 및 약 56 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 10초간 오버 플로우 되었다.
실시예 5
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 41.3 중량%의 질산, 약 0.6 중량%의 불산, 약 2.1 중량%의 아세트산 및 약 56 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 20초간 오버 플로우 되었다.
실시예 6
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 41.3 중량%의 질산, 약 0.6 중량%의 불산, 약 2.1 중량%의 아세트산 및 약 56 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 30초간 오버 플로우 되었다.
실시예 7
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 38.6 중량%의 질산, 약 0.6 중량%의 불산, 약 2 중량%의 아세트산 및 약 58.8 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 10초간 오버 플로우 되었다.
실시예 8
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 38.6 중량%의 질산, 약 0.6 중량%의 불산, 약 2 중량%의 아세트산 및 약 58.8 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 20초간 오버 플로우 되었다.
실시예 9
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 38.6 중량%의 질산, 약 0.6 중량%의 불산, 약 2 중량%의 아세트산 및 약 58.8 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 30초간 오버 플로우 되었다.
실시예 10
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 41.3 중량%의 질산, 약 0.6 중량%의 불산 및 약 58.1 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 10초간 오버 플로우 되었다.
실시예 11
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 41.3 중량%의 질산, 약 0.6 중량%의 불산 및 약 58.1 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 20초간 오버 플로우 되었다.
실시예 12
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 41.3 중량%의 질산, 약 0.6 중량%의 불산 및 약 58.1 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 30초간 오버 플로우 되었다.
비교예 1
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 49.5 중량%의 질산, 약 0.7 중량%의 불산, 약 2.5 중량%의 아세트산 및 약 47.3 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 10초간 오버 플로우 되었다.
비교예 2
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 49.5 중량%의 질산, 약 0.7 중량%의 불산, 약 2.5 중량%의 아세트산 및 약 47.3 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 20초간 오버 플로우 되었다.
비교예 3
실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼의 단면이 노출된 실리콘 웨이퍼 상에 약 49.5 중량%의 질산, 약 0.7 중량%의 불산, 약 2.5 중량%의 아세트산 및 약 47.3 중량%의 탈이온수를 포함하는 조성물로 이루어진 식각액을 제공하였다. 이때, 상기 식각액은 약 25℃로 유지되었으며, 약 30초간 오버 플로우 되었다.
습식 식각에 의한 식각량 비교 시험
상기 실시예 1 내지 12 및 비교예 1 내지 3에서 제조된 시료들은 실리콘막, 실리콘 게르마늄막 및 실리콘 웨이퍼를 노출시키는 제1 단면과 직교하는 제2 단면 방향으로 절단하였다. 상기 절단된 시료의 제2 단면을 수직 주사 전자 현미경(Scanning Electron Microscope;SEM) 사진으로 관찰하였다.
단결정 실리콘 상에 실리콘 게르마늄을 성장시키면, 격자상수 차이에 의해 상기 실리콘 게르마늄은 변형(strain)되어 성장하게 된다. 광학적인 방법에 의한 두께 측정은 변형 정도 및 불순물(impurity) 농도에 따라 변화하는 광학상수(n.k.)를 이용하는 것이지만, 실리콘 및 실리콘 게르마늄은 상기 광학상수의 차이가 크지 않으므로 광학적인 두께 측정은 실제적으로 불가능하다. 또한, 실리콘 상에 성장되는 변형된 실리콘 게르마늄은 게르마늄의 농도에 의해 성장할 수 있는 두께가 제한되므로, 일반적인 프로파일 미터(profile meter)를 사용할 수 없다. 따라서, SEM 사진에 의해 식각량의 차이를 측정하였다.
Si 식각량(Å) SiGe 식각량(Å) 선택비(≒)
실시예 1 2.7 2740 1014
실시예 2 15 5520 368
실시예 3 35 9800 280
실시예 4 0 1308 1308
실시예 5 5 1860 372
실시예 6 11 2964 269
실시예 7 0 324 324
실시예 8 2.1 707 336
실시예 9 6.4 988 154
실시예 10 0 1286 1286
실시예 11 5 1856 371
실시예 12 10 2935 293
비교예 1 110 4950 45
비교예 2 237 - -
비교예 3 346 - -
습식 식각에 의한 막질 손상 비교 시험
상기 실시예 1 내지 12 및 비교예 1 내지 3에서 제조된 시료의 절단면을 수직 주사 전자 현미경(Scanning Electron Microscope;SEM) 사진으로 관찰하였다.
Si막 표면 막질 이탈 현상
실시예 1 ○ 없슴
실시예 2 ○ 없슴
실시예 3 ○ 없슴
실시예 4 ○ 없슴
실시예 5 ○ 없슴
실시예 6 ○ 없슴
실시예 7 ○ 없슴
실시예 8 ○ 없슴
실시예 9 ○ 없슴
실시예 10 ○ 없슴
실시예 11 ○ 없슴
실시예 12 ○ 없슴
비교예 1 × 발생
비교예 2 × 발생
비교예 3 × 발생
* 범례 : ○ 양호, X 불량, - 평가하지 않음.
○ : 실리콘 표면이 침식되거나 손상되지 않고 모폴로지가 균일한 상태
X : 실리콘 표면이 일부 침식되거나 손상되고 모폴로지가 불균일한 상태
상기 표1을 참조하면, 실시예 1 내지 12에서 사용한 조성물은 실리콘에 대한 실리콘 게르마늄의 식각 선택비가 약 1:100 이상으로 나타났다. 특히, 실시예 4, 7 및 10과 같은 경우에는 실리콘의 식각량이 거의 없을 정도로 실리콘 게르마늄에 대한 식각 선택비가 매우 높은 것으로 나타났다. 따라서, 반도체 소자의 제조공정에서 요하는 식각 선택비에 부합하였다.
반면에 비교예 1의 식각 선택비는 약 1:45 로서 매우 저조한 식각 선택비를 나타냈다. 또한, 비교예 2 및 3에 있어서는, 실리콘의 식각량이 급격히 증가할 뿐 아니라, 실리콘 게르마늄의 식각량은 SEM 이미지의 확대 사진으로는 관찰할 수 없을 정도로 과다하게 나타났다. 따라서, 식각 선택비가 공정 조건에 부합하지 않을 뿐 아니라, 실리콘 게르마늄의 식각량 및 실리콘의 식각량이 과도하여 반도체 소자에 불량을 유발할 수 있다.
도 2a는 본 발명의 실시예 6에 의한 반도체 소자 시료의 단면 SEM 사진이다.
도 2a 및 표 2를 참조하면, 실시예 6의 조성물을 사용할 경우에는 노출된 실리콘 기판의 표면 상태가 양호하였다. 또한, 식각하고자 하는 실리콘 게르마늄이 위치하는 층만 식각될 뿐 상기 실리콘 게르마늄막의 상하에 위치한 막들은 안정적으로 존재하였다.
도 2b는 본 발명의 비교예 3에 의한 반도체 소자 시료의 단면 SEM 사진이다.
도 2b 및 표 2를 참조하면, 비교예 3의 조성물을 사용할 경우에는 노출된 실리콘 기판의 표면이 손상되어 모폴로지가 매우 저하된 것을 육안으로 확인할 수 있었다. 뿐만 아니라, 실리콘 게르마늄막에 대한 식각량이 매우 과도하여 상기 SEM 사진 상으로 잔류하는 실리콘 게르마늄막을 확인할 수 없었고, 상기 실리콘 게르마늄막 뿐만 아니라, 상부에 위치하는 다른 막들까지 식각되어 상부의 실리콘 질화막이 이탈되는 리프팅(lifting) 현상이 발생하였다.
결과적으로, 조성물 전체 중량에 대한 탈이온수의 중량이 식각 선택비에 중요한 인자로 작용하는 것을 알 수 있다. 즉, 동일한 조성물을 사용하더라도, 사용한 조성물의 중량비율이 식각 선택비를 결정하는데 중요한 작용을 하였다. 또한, 식각 시간에 대해서도 실리콘 및 실리콘 게르마늄의 식각량이 변화하였다.
탈이온수의 중량비율이 증가할수록, 실리콘 및 실리콘 게르마늄 각각의 식각량은 모두 감소하였으며, 동일한 탈이온수의 중량비율을 갖는 조성물을 사용할 때에는 식각 진행 시간이 길어질수록 식각량이 선형적으로 증가하였다.
식각은 실온(약 25℃)에서 시행함으로서 공정 적용의 타당성을 검증할 수 있었다.
상술한 바와 같이 본 발명에 의하면, 실리콘막 및 실리콘 게르마늄막이 인접하게 형성된 경우에, 질산, 불산, 초산 및 탈이온수의 농도를 조절한 조성물에 의해 상기 실리콘 게르마늄막을 높은 선택비로 식각하였다. 따라서, 상기 실리콘 게르마늄막을 식각하는 동안, 상기 실리콘막에는 손상을 가하지 않을 수 있었다.
이와 같이, 실리콘에는 손상을 주지않고 실리콘 게르마늄막을 선택적으로 제거함으로서, 실리콘 기판 또는 실리콘막이 불필요하게 손상되는 것을 방지하여 반도체 소자의 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 식각 방법을 설명하기 위한 반도체 소자 시료의 단면도이다.
도 2a는 본 발명의 실시예 6에 의한 반도체 소자 시료의 단면 SEM 사진이다.
도 2b는 본 발명의 비교예 3에 의한 반도체 소자 시료의 단면 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 웨이퍼 110 : 실리콘 게르마늄막
110a : 실리콘 게르마늄막 패턴 120 : 실리콘막
120a : 실리콘막 패턴 123 : 산화막
123a : 산화막 패턴 126 : 실리콘 질화막
126a : 실리콘 질화막 패턴 130 : 제1 개구영역
140 : SEG막 1 50 : 제2 개구영역

Claims (13)

  1. 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수로 이루어진 반도체 소자의 실리콘 게르마늄용 식각 조성물.
  2. 제1항에 있어서, 상기 조성물은 실리콘에 대해 실리콘 게르마늄을 1:100 이상의 선택비로 식각하는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄용 식각 조성물.
  3. 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수의 조성물로 이루어진 반도체 소자의 실리콘 게르마늄용 식각 조성물.
  4. 제3항에 있어서, 상기 조성물은 실리콘에 대해 실리콘 게르마늄을 1:100 이상의 선택비로 식각하는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄용 식각 조성물.
  5. 실리콘 기판 상에 실리콘 게르마늄막 및 실리콘막을 형성하는 단계;
    상기 실리콘 게르마늄막의 일부 영역을 식각하고, 상기 실리콘막 및 실리콘 기판의 일부를 순차적으로 식각하여 상기 실리콘 게르마늄막, 실리콘막 및 실리콘 기판의 단면을 노출시키는 단계;
    상기 노출된 실리콘 기판 상에 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수의 제1 조성물 또는 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수의 제2 조성물로 이루어진 식각액을 제공하는 단계; 및
    상기 실리콘 게르마늄막을 상기 실리콘막 및 실리콘 기판 보다 빠르게 식각하는 단계로 이루어지는 반도체 소자의 실리콘 게르마늄 식각방법.
  6. 제5항에 있어서, 상기 실리콘 게르마늄막은 상기 실리콘막 및 실리콘 기판 보다 100배 이상 빠르게 식각되는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄 식각방법.
  7. 제5항에 있어서, 상기 실리콘막을 형성하는 단계 후에, 산화막 및 질화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄 식각방법.
  8. 제5항에 있어서, 상기 식각하는 단계는,
    20 내지 30℃에서 진행되는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄 식각방법.
  9. 제5항에 있어서, 상기 실리콘 게르마늄막 및 실리콘막을 형성하는 단계는,
    실리콘 기판 상에 실리콘 게르마늄막을 형성하는 단계;
    상기 실리콘 게르마늄막 상에 실리콘막을 형성하는 단계;
    상기 실리콘막 및 실리콘 게르마늄막의 일부를 식각하여 상기 실리콘 기판의 상부면을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부를 실리콘으로 매립하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄 식각방법.
  10. 실리콘 기판의 일부를 식각하여 개구부를 형성하는 단계;
    상기 개구부에 실리콘 게르마늄을 매립하여 실리콘 게르마늄막을 형성하는 단계;
    상기 실리콘 게르마늄막이 형성된 상기 실리콘 기판 상에 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산, 1.1 내지 2.1 중량%의 아세트산 및 56 내지 63 중량%의 탈이온수의 제1 조성물 또는 35.4 내지 41.3 중량%의 질산, 0.5 내지 0.6 중량%의 불산 및 49.1 내지 65.4중량%의 탈이온수의 제2 조성물로 이루어진 식각액을 제공하는 단계; 및
    상기 실리콘 게르마늄을 상기 실리콘 보다 빠르게 식각하는 단계로 이루어지는 반도체 소자의 실리콘 게르마늄 식각방법.
  11. 제10항에 있어서, 상기 실리콘 게르마늄은 상기 실리콘 보다 100배 이상 빠르게 식각되는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄 식각방법.
  12. 제10항에 있어서, 상기 식각하는 단계는,
    20 내지 30℃에서 진행되는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄 식각방법.
  13. 제10항에 있어서, 상기 실리콘 기판 상에는 실리콘 막을 더 구비하는 것을 특징으로 하는 반도체 소자의 실리콘 게르마늄 식각방법.
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