CN110783200B - 半导体元件及其制造方法 - Google Patents

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Abstract

本揭示是关于半导体元件及其制造方法。在制造半导体元件的方法中，鳍结构形成于底部鳍结构上方，其中鳍结构为交替堆叠第一半导体层及第二半导体层。具有侧壁间隔物的牺牲栅极结构形成于鳍结构上方。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域。横向凹陷第二半导体层。介电内部间隔物形成在经凹陷第二半导体层的横向端部。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触经凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。围绕第一半导体层形成栅极结构。

Description

半导体元件及其制造方法
技术领域
本揭示是关于半导体元件及其制造方法。
背景技术
随着半导体工业已经发展到追求更高元件密度、更高效能及更低成本的纳米技术制程节点，在诸如多栅极场效晶体管(multi-gate field effect transistor)(包括鳍式场效晶体管(fin field effect transistor；Fin FET)及栅极全环绕场效晶体管(gate-all-around(GAA)FET)的三维设计的发展过程中遇到了来自制造及设计问题的双重挑战。在鳍式场效晶体管中，栅电极与通道区域的三个侧表面相邻，其中栅极介电层插入其间。因为栅极结构在三个表面上围绕(包裹)鳍状物，所以晶体管基本上具有控制穿过鳍或通道区域的电流的三个栅极。不幸地是，通道的第四侧面，也就是通道的底部部分远离栅电极且并不受严密的栅极控制。相反，在栅极全环绕场效晶体管中，通道区域的全部侧表面被栅电极围绕，这允许在通道区域中更充分消耗且由于更陡的亚阈值电流摆幅(sub-thresholdcurrent swing；SS)导致更少的短通道效应及更小的漏极诱导能障下降(drain inducedbarrier lowering；DIBL)。随着晶体管尺寸不断缩小至10-15nm以下的技术节点，需要进一步改进栅极全环绕场效晶体管。
发明内容
根据本揭露的多个实施方式，提供一种半导体元件的制造方法，包括以下步骤。形成鳍结构，其包含多个第一半导体层及多个第二半导体层交替堆叠于底部鳍结构上方。在鳍结构上方形成具有多个侧壁间隔物的牺牲栅极结构，侧壁间隔物以垂直于半导体基板的主表面的方向形成。去除未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域。横向凹陷第二半导体层。在经凹陷第二半导体层的横向端部上形成多个介电内部间隔物。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触经凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。形成栅极结构围绕第一半导体层。
根据本揭露的多个实施方式，提供一种半导体元件的制造方法，包括以下步骤。形成鳍结构，其中鳍结构包含多个第一半导体层及多个第二半导体层交替堆叠于底部鳍结构上方。在鳍结构上方形成具有多个侧壁间隔物的牺牲栅极结构，侧壁间隔物以垂直于半导体基板的主表面的方向形成。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域中的第二半导体层。形成介电层。在源极/漏极区域中蚀刻介电层及第一半导体层，从而在第二半导体层的横向端部形成多个介电内部间隔物。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触经凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。形成栅极结构围绕第一半导体层。
根据本揭露的多个实施方式，提供一种半导体元件，包括垂直布置的多个半导体线，其每一者均具有通道区域；源极/漏极磊晶层，其连接至半导体线的多个端部；栅极结构，具有围绕半导体线形成的多个侧壁间隔物；以及多个介电内部间隔物，设置在栅极结构与源极/漏极磊晶层之间，其中在半导体线中的至少一者与源极/漏极磊晶层之间的介面位于侧壁间隔物中的一者之下。
附图说明
当结合附图阅读时，根据以下详细描述可更好地理解本揭示的实施方式。应强调，根据工业中的标准实务，各种特征未按比例绘制，并且仅用作说明目的。事实上，出于论述清晰的目的，各特征的尺寸可任意地增加或缩小。
图1A、图1B、图1C及图1D根据本揭示的实施例图示栅极全环绕场效晶体管元件的各种视图；
图2A、图2B、图2C及图2D根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的各种视图；
图3根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图4根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图5根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图6根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图7根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图8根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图9根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图10根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图11A及图11B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图12A及图12B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图13A及图13B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图14A及图14B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图15A及图15B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图16A及图16B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图17A及图17B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图18A及图18B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图19A及图19B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图20A及图20B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图21A及图21B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图22A及图22B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图23A及图23B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图24A及图24B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图25A及图25B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图26A及图26B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图27A及图27B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图28A及图28B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图29A及图29B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图30A及图30B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图；
图31A及图31B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同阶段的一者的视图。
【符号说明】
10 基板
11 底部鳍结构
12 杂质离子
15 遮罩层
15A 第一遮罩层
15B 第二遮罩层
20 第一半导体层
25 第二半导体层
27 腔体
30 鳍结构
35 鳍衬垫层
35A 第一鳍衬垫层
35B 第二鳍衬垫层
40 隔离绝缘层
41 凹陷绝缘材料层
50 牺牲栅极结构
52 牺牲栅极介电层
53 毯覆层
54 牺牲栅电极层
55 栅极侧壁
56 垫氮化硅层
58 氧化硅遮罩层
60 介电材料层
62 介电内部间隔物
64 第二栅极侧壁间隔物
80 源极/漏极磊晶层
85 衬垫层
90 层间介电层
100 栅极结构
102 界面层
104 栅极介电层
106 功函数调整层
108 栅电极层
A-A’、B-B’、C-C’ 线
具体实施方式
应当理解，以下揭示内容提供许多不同实施例或实例，以便实施本揭示的一实施方式的不同特征。下文描述组件及排列的特定实施例或实例以简化本揭示的一实施方式。当然，此等实例仅为实例且不意欲为限制性。例如，元件的尺寸不限于本揭示的一实施方式的范围或数值，但可取决于元件的处理条件及/或要求性质。此外，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。为简单及清晰起见，不同特征可能任意地以不同的比例绘制出。
另外，空间相对用语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意图是包含元件在使用或操作中的不同的方向。设备可为不同朝向(旋转90度或在其他的方向)及在此使用的空间相对的描述词可因此同样地解释。另外，术语“由...制成”可意谓“包含”或者“由...组成”。在本揭示的一实施方式中，“A、B及C的一者”意谓着“A、B及/或C”(A，B，C，A及B，A及C，B及C，或者A、B及C)，并且并不意谓来自A的一个元件、来自B的一个元件及来自C的一个元件，除非另外描述。
在以下实施例中，除非另外描述，否则一个实施例的材料、配置、尺寸、操作及/或制程可用于另一实施例中，并且可忽略其细节说明。
在近十年已研究高迁移率通道材料及元件架构以延长摩耳定律的寿命。具有高Ge浓度的纯Ge及SiGe，由于其具有更高的本质空穴(intrinsic hole)及电子迁移率的材料性质，为此种材料的有希望的候选者。对于Lg<12nm的良好回火(well-tempered)的元件缩放，将采用纳米线或纳米片结构以提供较好的短通道控制。因此，Ge或SiGe纳米线元件被认为是有希望且有潜力的候选者以用于进一步缩小逻辑元件应用。为了获得卓越的Ge纳米线元件效能，存在待解决的若干问题，例如：(1)栅极侧壁间隔物之下的高介面状态密度(Dit)及(2)由于Ge(0.66eV)相对于硅(1.2eV)的狭窄能隙而造成的高元件漏电流。
在本揭示的一实施方式中，提供用于解决上述问题的元件结构及其制造方法。
图1A至图1D根据本揭示的一实施例图示栅极全环绕场效晶体管元件的各种视图。图1A图示沿X方向的横截面视图，鳍结构及通道(纳米线)在X方向延伸。图1B、图1C及图1D图示沿Y方向的横截面视图，栅电极沿Y方向延伸。图1B为对应于图1A的线A-A'切割通道中心的横截面视图。图1C为对应于图1A的线B-B'切割栅极侧壁间隔物中心的横截面视图。图1D为对应于图1A的线C-C'切割源极/漏极磊晶层的横截面视图。在一些实施例中，栅极全环绕场效晶体管为N通道场效晶体管。
如图1A至图1D图示，底部鳍结构11设置于基板10上方。多个半导体线20，作为通道，垂直布置于底部鳍结构11上方。尽管在图1A及图1B中示出5条半导体线20，但垂直布置的半导体线20的数目并不限于5条，且其可小至1且最高达15至20。在一些实施例中，半导体线20由Si1-xGex组成，其中x等于或大于约0.5，或半导体线20由Ge组成(x＝1.0)。在一些实施例中，一或多个鳍衬垫层35设置于底部鳍结构11的侧面上。在某些实施例中，鳍衬垫层35包括设置成与底部鳍结构11接触的第一鳍衬垫层35A及第二鳍衬垫层35B，第二鳍衬垫层35B由不同于第一鳍衬垫层35A的材料组成且设置于第一鳍衬垫层35A上方。在一些实施例中，底部鳍结构11的至少最上方部分包括由SiGe组成的一层。
栅极结构100包括围绕半导体线20包裹的栅极介电层104及设置于栅极介电层104上方的栅电极层108。在一些实施例中，界面层102设置于栅极介电层104与半导体线20之间。在一些实施例中，一或多个功函数调整层106设置于栅电极层108与栅极介电层104之间。在一些实施例中，栅电极层108并不设置于半导体线20之间且功函数调整层106填充相邻半导体线20之间的缝隙。在其他实施例中，栅电极层108环绕半导体线20，以及界面层102、栅极介电层104及功函数调整层106。此外，如图1A及图1C所示，栅极侧壁间隔物55设置在栅极结构100的相对侧面上。
此外，源极/漏极磊晶层80设置以连接至半导体线20的水平端部。如图1A图示，半导体线20的水平端部具有凹形的V形状或U形状。衬垫层85，其可为接触蚀刻停止层(contact etch stop layer；CESL)，设置于源极/漏极磊晶层80上方，以及层间介电(interlayer dielectric；ILD)层90设置于衬垫层85上方。在一些实施例中，源极/漏极磊晶层80由一半导体材料组成，此半导体材料具有比半导体线20的半导体材料更高的能带隙。在某些实施例中，源极/漏极磊晶层80由掺杂P的Si组成(SiP)。
在图1A至图1D中图示的栅极全环绕场效晶体管进一步包括设置于栅极结构100与源极/漏极磊晶层80之间的介电内部间隔物62，栅极结构100设置于相邻半导体线20之间。此外，由与介电内部间隔物62相同的材料组成的介电层60设置于源极/漏极磊晶层80与底部鳍结构11之间。
在一些实施例中，如图1A图示，在多个半导体线20的至少一者与源极/漏极磊晶层80之间的介面位于多个栅极侧壁间隔物55的一者之下。在某些实施例中，多个栅极侧壁间隔物55的一者下面的位置对应于在X方向上切割栅极侧壁间隔物55的中心的横截面(Y-Z平面)。在一些实施例中，介面比栅极侧壁间隔物55的中心线(图1A的线B-B')更靠近栅极结构100。在一些实施例中，整个介电内部间隔物62位于栅极侧壁间隔物55之下。
在一些实施例中，栅极侧壁间隔物55并不与半导体线20接触。
图2A至图2D根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的各种视图。图2A图示沿X方向的横截面视图，鳍结构及通道(纳米线)沿X方向延伸。图2B、图2C及图2D图示沿Y方向的横截面视图，栅电极沿Y方向延伸。图2B为对应于切割通道中心的图2A的线A-A'的横截面视图。图2C为对应于切割第一栅极侧壁间隔物中心的图2A的线B-B'的横截面视图。图2D为对应于切割源极/漏极磊晶层的图2A的线C-C'的横截面视图。在一些实施例中，栅极全环绕场效晶体管为N通道场效晶体管。
如图2A至图2D图示，底部鳍结构11设置于基板10上方。多个半导体线20，作为通道，垂直布置于底部鳍结构11上方。尽管在图2A及图2B中示出五条半导体线20，但垂直布置半导体线20的数目并不限于五，且其可小至1且最高达15至20。在一些实施例中，半导体线20由Si1-xGex组成，其中x等于或多于约0.5，或半导体线20由Ge组成(x＝1.0)。在一些实施例中，一或多个鳍衬垫层35设置于底部鳍结构11的侧面上。在某些实施例中，鳍衬垫层35包括设置成与底部鳍结构11接触的第一鳍衬垫层35A及第二鳍衬垫层35B，第二鳍衬垫层35B由不同于第一鳍衬垫层35A的材料组成且设置于第一鳍衬垫层35A上方。在一些实施例中，底部鳍结构11的至少最上方部分包括由SiGe组成的一层。
栅极结构100包括围绕半导体线20包裹的栅极介电层104及设置于栅极介电层104上方的栅电极层108。在一些实施例中，界面层102设置于栅极介电层104与半导体线20之间。在一些实施例中，一或多个功函数调整层106设置于栅电极层108与栅极介电层104之间。在一些实施例中，栅电极层108并不设置于半导体纳米线20之间且功函数调整层106填充相邻半导体线20之间的缝隙。在其他实施例中，栅电极层108环绕半导体线20，以及界面层102、栅极介电层104及功函数调整层106。此外，如图2A及图2C图示，第一栅极侧壁间隔物55设置在栅极结构100的相对侧面上。
此外，源极/漏极磊晶层80设置以连接至半导体线20的水平端部。如图2A图示，半导体线20的水平端部具有凹形的V形状或U形状。衬垫层85，其可为接触蚀刻停止层(CESL)，设置于源极/漏极磊晶层80上方，及层间介电(ILD)层90设置于衬垫层85上方。在一些实施例中，源极/漏极磊晶层80由一半导体材料组成，此半导体材料具有比半导体线20的半导体材料更高的能带隙。在某些实施例中，源极/漏极磊晶层80由掺杂P的Si组成(SiP)。
在图2A至图2D中图示的栅极全环绕场效晶体管进一步包括设置于栅极结构100与源极/漏极磊晶层80之间的介电内部间隔物62，栅极结构100设置于相邻半导体线20之间。此外，由与介电内部间隔物62相同的材料组成的介电层60设置于源极/漏极磊晶层80与底部鳍结构11之间。另外，由与介电内部间隔物62相同的材料组成的第二侧壁间隔物64设置于第一栅极侧壁间隔物55与图2A图示的衬垫层85之间。
在一些实施例中，如图2A图示，在多个半导体线20的至少一者与源极/漏极磊晶层80之间的介面位于多个第一栅极侧壁间隔物55的一者之下。在某些实施例中，多个第一栅极侧壁间隔物55的一者下面的位置对应于在X方向上切割第一栅极侧壁间隔物55的中心的横截面(Y-Z平面)。在一些实施例中，介面比第一栅极侧壁间隔物55的中心线(图2A的线B-B')更靠近栅极结构100。在一些实施例中，整个介电内部间隔物62位于第一栅极侧壁间隔物55下面。在其他的实施例中，在介电内部间隔物62与源极/漏极磊晶层80之间的介面位于第一侧壁间隔物55的一者下面的区域外。
在一些实施例中，第一栅极侧壁间隔物55并不与半导体线20接触。在某些实施例中，第二栅极侧壁间隔物64并不与半导体线20接触。
图3至图21B根据本揭示的一实施例图示用于制造图1A至图1D中图示的栅极全环绕场效晶体管元件的连续制程。应理解，可以在由图3至图21B图示的制程之前、期间及之后提供附加操作，并且可以替换或除去如下所述的一些操作以获得此方法的另外实施例。操作/制程的顺序可为互换的。
如图3图示，将杂质离子(掺杂剂)12植入硅基板10中以形成阱区域。执行离子植入以防止击穿效应(punch-through effect)。在一些实施例中，基板10在至少其表面部分上包括单晶半导体层。基板10可包含单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在一个实施例中、基板10由晶体硅组成。
基板10在其表面区域中可包括一或多个缓冲层(未图示)。缓冲层可用于将晶格常数从基板的晶格常数逐渐变化至源极/漏极区域的晶格常数。缓冲层可由磊晶生长的单晶半导体材料形成，此材料诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在特定实施例中，基板10包括磊晶生长于硅基板10上的硅锗(SiGe)缓冲层。硅锗缓冲层的锗浓度可从最底部缓冲层的30原子％锗增加至最顶部缓冲层的70原子％锗。基板10可包括已适当掺杂有杂质(例如，P型或N型导电性)的各种区域。掺杂剂12例如为用于N型鳍式场效晶体管的硼(BF2)及用于P型鳍式场效晶体管的磷。
如图4图示，堆叠半导体层形成于基板10上方。堆叠半导体层包括多个第一半导体层20及多个第二半导体层25。此外，遮罩层15形成于堆叠半导体层上方。
多个第一半导体层20及多个第二半导体层25由具有不同晶格常数的材料组成，且可包括一或多层Si、Ge、SiGe、GaAs、InSbGaPGaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些实施例中，多个第一半导体层20及多个第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物组成。在一个实施例中，多个第一半导体层20为Si1-xGex，其中x大于约0.5，或者为Ge(x＝1.0)，且第二半导体层25为Si或Si1-yGey，其中y等于或小于约0.6，且x>y。在本揭示的一实施方式中，“M”化合物或“M基化合物”意谓化合物的大多数为M。
在图4中，设置五层第一半导体层20及五层第二半导体层25。然而，层数并不限于五，且第一半导体层及第二半导体层的层数可分别小至1，及在一些实施例中，形成各2至20层第一半导体层20及第二半导体层25。通过调整堆叠层数，可调整栅极全环绕场效晶体管元件的驱动电流。
第一半导体层20及第二半导体层25磊晶形成于基板10上方。第一半导体层20的厚度可等于或大于第二半导体层25的厚度，并且在一些实施例中，第一半导体层20的厚度在约5nm至约50nm的范围中，及在其他实施例中，第一半导体层20的厚度在约10nm至约30nm的范围中。第二半导体层25的厚度范围在一些实施例中为约5nm至约30nm，以及在其他实施例中为约10nm至约20nm。每个第一半导体层20的厚度可为相同的，或可不同。
在一些实施例中，底部第一半导体层20(最接近基板10的层)比其余的第一半导体层20厚。底部第一半导体层20的厚度范围在一些实施例中为约10nm至约50nm，或在其他实施例中为约20nm至约40nm。
在一些实施例中，遮罩层15包括第一遮罩层15A及第二遮罩层15B。第一遮罩层15A为由氧化硅组成的垫氧化层，其可通过热氧化而形成。第二遮罩层15B由氮化硅(SiN)组成，其通过化学气相沉积(chemical vapor deposition；CVD)形成，包括低压化学气相沉积(LPCVD)及电浆增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他适当制程而形成。通过使用包括光微影及蚀刻的图案化操作而将遮罩层15图案化成遮罩图案。
接下来，如图5图示，通过使用图案化遮罩层而图案化第一半导体层20及第二半导体层25的堆叠层，从而堆叠层形成为X方向上延伸的鳍结构30。
鳍片结构30可通过任何适当方法图案化。例如，可使用包括双图案化(double-patterning)或多图案化(multi-patterning)制程的一或多个微影制程图案化鳍结构。大体上，双图案化或多图案化制程结合微影及自对准制程，从而允许产生的图案的间距例如小于使用单个、直接的微影制程获得的间距。例如，在一个实施例中，牺牲层形成于基板上方并且使用微影制程来图案化。使用自对准制程沿图案化牺牲层形成间隔物。随后去除牺牲层，则剩余间隔物或心轴可用以图案化鳍结构。
在图5中，在Y方向上布置两个鳍结构30。但鳍结构30数目并不受限，且可小至1个及大至三或更多个。在一些实施例中，一或多个虚设鳍结构形成于鳍结构30的两侧上以改进图案化操作中的图案保真度(pattern fidelity)。如图5图示，鳍结构30具有由堆叠的第一半导体层20、第二半导体层25组成的上部部分及阱部分11，其对应于底部鳍结构。
鳍结构30的上部部分沿Y方向的宽度W1的范围在一些实施例中为约10nm至约40nm，且在其他实施例中为约20nm至约30nm。鳍结构30沿Z方向的高度H1的范围为约100nm至约200nm。
在形成鳍结构30之后，包括一或多层绝缘材料的绝缘材料层41形成于基板10上方以使鳍结构30完全嵌入绝缘层41中。绝缘层41的绝缘材料可包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅玻璃(FSG)、或低介电常数介电材料，由低压化学气相沉积(LPCVD)、电浆化学气相沉积或可流动化学气相沉积形成。可在绝缘层41形成之后执行退火操作。随后，执行平坦化操作，诸如化学机械抛光(chemical mechanical polishing；CMP)方法及/或回蚀刻方法，使得最上层第二半导体层25的顶表面从图6图示的绝缘材料层41暴露出。
在一些实施例中，在形成绝缘材料层41之前，一或多个鳍衬垫层35形成于图5的结构上方，如图6图示。衬垫层35由SiN或氮化硅基材料(例如，SiON、SiCN或SiOCN)组成。在一些实施例中，鳍衬垫层35包括形成于基板10上方的第一鳍衬垫层及底部鳍结构11的侧面，及形成于第一鳍衬垫层35A上的第二鳍衬垫层35B。在一些实施例中，衬垫层每一者均具有约1nm与约20nm之间的厚度。在一些实施例中，第一鳍衬垫层35A包括氧化硅且具有约0.5nm与约5nm之间的厚度，以及第二鳍衬垫层35B包括氮化硅且具有约0.5nm与约5nm之间的厚度。鳍衬垫层35可经由诸如物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)的一或多个制程而沉积，但可利用任何可接受的制程。
随后，如图7图示，将绝缘材料层41凹陷以形成隔离绝缘层40，以便暴露鳍结构30的上部部分。在此操作中，鳍结构30通过隔离绝缘层40彼此电分离，隔离绝缘层40也称为浅沟槽隔离(shallow trench isolation；STI)。在图7图示的实施例中，凹陷绝缘材料层41直到暴露最底部的第一半导体层20。在其他实施例中，也部分暴露阱层11的上部部分。第一半导体层20做为随后部分去除的牺牲层，且第二半导体层25后续形成为栅极全环绕场效晶体管的通道层。
在形成隔离绝缘层40之后，形成牺牲栅极介电层52，如图8图示。牺牲栅极介电层52包括一或多层绝缘材料，诸如氧化硅基材料。在一个实施例中，使用由化学气相沉积形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度范围为约1nm至约5nm。
图9图示牺牲栅极结构50形成于暴露的鳍结构30上方之后的结构。牺牲栅极结构50包括牺牲栅电极54及牺牲栅极介电层52。牺牲栅极结构50形成于将成为通道区域的鳍结构30的部分之上。牺牲栅极结构50定义栅极全环绕场效晶体管的通道区域。
牺牲栅极结构50通过首先将牺牲栅极介电层52毯覆式沉积于鳍结构30上方而形成，如图9图示。随后将牺牲栅电极层54毯覆式沉积于牺牲栅极介电层52上及鳍结构30上方，使得鳍结构30完全嵌入牺牲栅电极层54中。牺牲栅电极层54包括硅，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层54的厚度范围为约100nm至约200nm。在一些实施例中，对牺牲栅电极层54进行平坦化操作。牺牲栅极介电层52及牺牲栅电极层54使用包括低压化学气相沉积及电浆增强化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积或其他适当的制程而沉积。随后，遮罩层形成于牺牲栅电极层54上方。遮罩层包括垫氮化硅层56及氧化硅遮罩层58。
接下来，对遮罩层执行图案化操作及将牺牲栅电极层54图案化成牺牲栅极结构50，如图9图示。牺牲栅极结构50包括牺牲栅极介电层52、牺牲栅电极层54(例如，多晶硅)、垫氮化硅层56及氧化硅遮罩层58。通过图案化牺牲栅极结构50，第一半导体层20及第二半导体层25的堆叠层部分暴露于牺牲栅极结构50的相对侧上，从而定义源极/漏极(source/drain；S/D)区域，如图9图示。在本揭示的一实施方式中，源极及漏极可交互使用且其结构实质上相同。在图9中，形成一个牺牲栅极结构50，但牺牲栅极结构50的数目不限于一个。在一些实施例中，两个或两个以上牺牲栅极结构50以X方向布置。在某些实施例中，一或多个虚设牺牲栅极结构形成于牺牲栅极结构50的两侧上以改进图案保真度。
在形成牺牲栅极结构50之后，通过使用化学气相沉积或其他适当方法共形地形成用于栅极侧壁间隔物55的绝缘材料的毯覆层53，如图10图示。毯覆层53以共形方式沉积，以使其在牺牲栅极结构50的垂直表面(例如侧壁)、水平表面及顶部上形成为具有实质上相等的厚度。在一些实施例中，沉积毯覆层53沉积至约2nm至约10nm的厚度范围。在一些实施例中，毯覆层53的绝缘材料为氮化硅基材料，诸如SiN、SiON、SiOCN或SiCN及其组合。在某些实施例中，绝缘材料为SiOC、SiCON及SiCN的一者。
图11A及图11B图示与图10相同的结构。图11A图示透视图及图11B图示对应于切割鳍结构30的图11A的线X1-X1的横截面视图。在图11B中，未图示垫氮化硅层56及氧化硅遮罩层58。
此外，如图12A及图12B图示，栅极侧壁间隔物55通过非等向性(anisotropic)蚀刻而形成于牺牲栅极结构50的相对侧壁上，及随后将鳍结构30的源极/漏极区域凹陷成等于或低于隔离绝缘层40的顶表面。图12A图示透视图及图12B图示对应于图11A的线X1-X1的横截面视图。在图12B中，未图示垫氮化硅层56及氧化硅遮罩层58。
在形成毯覆层53之后，使用例如反应性离子蚀刻(reactive ion etching；RIE)对毯覆层53执行非等向性蚀刻。在非等向性蚀刻制程期间，从水平面去除大部分绝缘材料，从而在诸如牺牲栅极结构50的侧壁及所暴露鳍结构30的侧壁的垂直表面上留下介电间隔物层。遮罩层58可从侧壁间隔物暴露。在一些实施例中，随后可执行等向性(isotropic)蚀刻制程以从所暴露鳍结构30的源极/漏极区域的上部部分去除绝缘材料。
随后，通过使用干式蚀刻及/或湿式蚀刻，将鳍结构30的源极/漏极区域向下凹陷成等于或低于隔离绝缘层40的顶表面。如图12A及图12B图示，亦去除形成于所暴露鳍结构30的源极/漏极区域上的栅极侧壁间隔物55。在此阶段，牺牲栅极结构50下面的第一半导体层20及第二半导体层25的堆叠层的端部部分具有实质上平坦的面，其与栅极侧壁间隔物55齐平，如图12B图示。在一些实施例中，略微水平蚀刻第一半导体层20及第二半导体层25的堆叠层的端部部分。
随后，如图13A及图13B图示，水平凹陷(蚀刻)第二半导体层25，以使第二半导体层25的边缘实质上位于栅极侧壁间隔物55下方，且形成腔体27。图13A图示透视图及图13B图示对应于切割鳍结构30的图11A的线X1-X1的横截面视图。在图13B中，未图示垫氮化硅层56及氧化硅遮罩层58。如图13B图示，第二半导体层25的端部部分(边缘)具有凹形形状，诸如V形状或U形状。将第二半导体层25从包括一个栅极侧壁间隔物55的平面凹陷的深度D1的范围为约5nm至约10nm。第一半导体层25的蚀刻步骤包括湿式蚀刻及/或干式蚀刻。诸如氢氧化四甲铵(TMAH)溶液的湿蚀刻剂可用于选择性地蚀刻第二半导体层25。
随后，如图14A及图14B图示，介电材料层60形成于图13A及图13B的结构上方。图14A图示透视图及图14B图示对应于切割鳍结构30的图11A的线X1-X1的横截面视图。在图14B中，未图示垫氮化硅层56及氧化硅遮罩层58。在一些实施例中，介电材料层60包括氮化硅基材料，诸如SiN、SiON、SiOCN或SiCN及其组合，且不同于栅极侧壁间隔物55的材料。在某些实施例中，介电材料为氮化硅。介电材料层60完全填充图14B图示的腔体27。介电材料层60可使用包括低压化学气相沉积及电浆增强化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积或其他适当的制程而形成。
接下来，如图15A及图15B图示，执行一或多个蚀刻操作以形成介电内部间隔物62。图15A图示透视图及图15B图示对应于切割鳍结构30的图11A的线X1-X1的横截面视图。在图15B中，未图示垫氮化硅层56及氧化硅遮罩层58。蚀刻操作包括一或多个湿式蚀刻及/或干式蚀刻。在某些实施例中，蚀刻在一些实施例中为等向性蚀刻。在一些实施例中，介电内部间隔物62的沿Y方向的最大厚度范围为约0.5nm至约5nm。如图15A及图15B图示，介电材料层60的一部分保留在底部鳍结构11上方，而去除形成于栅极侧壁间隔物55及隔离绝缘层40上的介电材料层60。
随后，如图16A及图16B图示，水平凹陷(蚀刻)第一半导体层20，以使第一半导体层20的边缘实质上位于栅极侧壁间隔物55下方，且形成腔体22。图16A图示透视图及图16B图示对应于图11A的线X1-X1的横截面视图。在图16B中，未图示垫氮化硅层56及氧化硅遮罩层58。如图16B图示，第一半导体层20的端部部分(边缘)具有凹形形状，诸如V形状或U形状。将第一半导体层20从包括一个栅极侧壁间隔物55的表面凹陷的深度D2的范围为约7nm至约15nm。第一半导体层25的蚀刻步骤包括湿式蚀刻及/或干式蚀刻。诸如氢氧化铵(NH4OH)、四甲铵溶液的湿蚀刻剂可用于选择性地蚀刻第一半导体层20。在一些实施例中，深度D2大于深度D1。如图16A图示，第一半导体层20通过此蚀刻步骤与栅极侧壁间隔物55及介电内部间隔物62分离。
在形成腔体22之后，形成源极/漏极(S/D)磊晶层80，如图17A及图17B图示。图17A图示透视图及图17B图示对应于图11A的线X1-X1的横截面视图。在图17B中，未图示垫氮化硅层56及氧化硅遮罩层58。源极/漏极磊晶层80包括用于N型通道场效晶体管的一或多层Si、SiP、SiC及SiCP。通过使用化学气相沉积、原子层沉积或分子束磊晶(molecular beamepitaxy；MBE)的磊晶生长方法，形成源极/漏极磊晶层80。如图17B图示，在多个第一半导体层20的至少一者与源极/漏极磊晶层80之间的介面位于栅极侧壁间隔物55的一者之下。
随后，形成衬垫层85及随后形成层间介电(ILD)层90，如图18A及图18B图示。图18A图示透视图及图18B图示对应于图11A的线X1-X1的横截面视图。
衬垫层85由氮化硅基材料，诸如氮化硅组成，其在后续蚀刻操作中作为接触蚀刻停止层(CESL)。层间介电层90的材料包括诸如氧化硅、SiCOH及SiOC的化合物，此化合物包括Si、O、C及/或H。诸如聚合物的有机材料可用于层间介电层90。在形成层间介电层90之后，执行诸如化学机械抛光的平坦化操作，以便暴露牺牲栅电极层54，如图18A及图18B图示。
接下来，如图19A及图19B图示，去除牺牲栅电极层54及牺牲栅极介电层52，从而暴露鳍结构30的通道区域。图19A图示透视图及图19B图示对应于图11A的线X1-X1的横截面视图。层间介电层90在去除牺牲栅极结构50期间保护源极/漏极磊晶层80。使用电浆干式蚀刻及/或湿式蚀刻可去除牺牲栅极结构50。当牺牲栅电极层54为多晶硅及层间介电层90为氧化硅时，可使用诸如TMAH溶液的湿蚀刻剂选择性地去除牺牲栅电极层54。此后使用电浆干式蚀刻及/或湿式蚀刻去除牺牲栅极介电层52。
在去除牺牲栅极结构50之后，去除鳍结构30的通道区域中的第二半导体层25，从而形成第一半导体层20的线，如图20A及图20B图示。图20A图示透视图及图20B图示对应于图11A的线X1-X1的横截面视图。
可使用可选择性地蚀刻第二半导体层25的蚀刻剂去除或蚀刻第二半导体层25。当第一半导体层20为Si且第二半导体层25为Ge或SiGe时，可使用湿蚀刻剂选择性地去除第一半导体层20，湿蚀刻剂诸如但不限于氢氧化四甲铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。
在形成第一半导体层20的线后，形成栅极结构100，如图21A及图21B图示。图21A图示透视图及图21B图示对应于图11A的线X1-X1的横截面视图。栅极介电层104围绕每个通道层(第一半导体层20的线)形成，且栅电极层108形成于栅极介电层104上方。
在某些实施例中，栅极介电层104包括一或多层介电材料，诸如氧化硅、氮化硅或高介电常数介电材料、其他适合介电材料、及/或其组合。高介电常数介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数介电材料、及/或其组合。在一些实施例中，界面层102形成于通道层与栅极介电层104之间。栅极介电层104可通过化学气相沉积、原子层沉积或任何适合方法形成。在一个实施例中，栅极介电层104使用诸如原子层沉积的高度共形沉积制程而形成，以确保围绕每个通道层形成具有均等厚度的栅极介电层104。在一个实施例中栅极介电层102的厚度范围为约1nm至约6nm。
在一些实施例中，栅电极层108形成于栅极介电层104上方以围绕每个通道层。栅电极108包括一或多层导电材料，诸如多晶硅、铝、铜钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合材料、及/或其组合。栅电极层108可通过化学气相沉积、原子层沉积、电镀或其他适当方法而形成。栅电极层108亦沉积于层间介电层90的顶表面上方。随后通过例如化学机械抛光将形成于层间介电层90上方的栅极介电层104及栅电极层108平坦化，直到露出层间介电层90。
在某些实施例中，一或多个功函数调整层106插入栅电极层108与栅极介电层104之间。功函数调整层106由导电材料组成，导电材料诸如单层TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或者两种或更多种此等材料的多层。对于N型通道场效晶体管，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多种用作功函数调整层。功函数调整层106可通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸发、或其他适当制程形成。此外，功函数调整层106可分别形成用于N型通道场效晶体管及P型通道场效晶体管，此N型通道场效晶体管及P型通道场效晶体管可使用不同金属层。
应理解，栅极全环绕场效晶体管进行进一步CMOS制程以形成各种特征，诸如触点/通孔、互连金属层、介电层、钝化层等等。
图22A至图31B根据本揭示的另一实施例图示用于制造图2A至图2D中图示的栅极全环绕场效晶体管元件的连续制程。应理解，可以在由图22A至图31B图示的制程之前、期间及之后提供附加操作，并且可以替换或除去如下所述的一些操作以获得此方法的另外实施例。操作/制程的顺序可为互换的。
图22A图示透视图及图22B图示对应于图22A的线X1-X1的横截面视图。在图22B中，未图示垫氮化硅层56及氧化硅遮罩层58。
在形成图11A及图11B图示的结构之后，使用例如反应性离子蚀刻(RIE)对毯覆层53执行非等向性蚀刻。在非等向性蚀刻制程期间，从水平表面去除大部分绝缘材料，从而在垂直表面上留下介电间隔物层，例如牺牲栅极结构50的栅极侧壁间隔物55。此外，亦去除形成于暴露鳍结构30的源极/漏极区域的上部部分上方的绝缘材料53(毯覆层53)，如图22A及图22B中图示。因而，第一半导体层20及第二半导体层25的堆叠结构暴露在源极/漏极区域处。
随后，如图23A及图23B图示，水平凹陷(蚀刻)第二半导体层25，以使第二半导体层25的边缘实质上位于栅极侧壁间隔物55下方，且形成腔体27。图23A图示透视图及图23B图示对应于切割鳍结构30的图22A的线X1-X1的横截面视图。在图23B中，未图示垫氮化硅层56及氧化硅遮罩层58。如图23B图示，在一些实施例中，第二半导体层25的端部部分(边缘)具有凹形形状，诸如V形状或U形状。第二半导体层25从包括一个栅极侧壁间隔物55的平面凹陷的深度D3的范围为约5nm至约10nm。第一半导体层25的蚀刻步骤包括湿式蚀刻及/或干式蚀刻。诸如氢氧化四甲铵(TMAH)溶液的湿蚀刻剂可用于选择性地蚀刻第二半导体层25，而不蚀刻第一半导体层20。
接下来，如图24A及图24B图示，介电材料层60形成于图23A及图23B的结构上方。图24A图示透视图及图24B图示对应于切割鳍结构30的图22A的线X1-X1的横截面视图。在图24B中，未图示垫氮化硅层56及氧化硅遮罩层58。在一些实施例中，介电材料层60包括氮化硅基材料，诸如SiN、SiON、SiOCN或SiCN及其组合，且不同于栅极侧壁间隔物55的材料。在某些实施例中，介电材料为氮化硅。介电材料层60完全填充腔体27及相邻第一半导体层20之间之间隙，如图24B图示。介电材料层60可使用包括低压化学气相沉积及电浆增强化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积或其他适合制程形成。
接下来，如图25A及图25B图示，执行一或多个蚀刻操作以形成介电内部间隔物62。图25A图示透视图及图25B图示对应于图22A的线X1-X1的横截面视图。在图25B中，未图示垫氮化硅层56及氧化硅遮罩层58。蚀刻操作包括一或多个湿式蚀刻操作及/或干式蚀刻操作。在某些实施例中，蚀刻在一些实施例中为等向性蚀刻。在一些实施例中，介电内部间隔物62沿Y方向的最大厚度的范围为约0.5nm至约5nm。如图25A及图25B图示，介电材料层60的一部分保留在底部鳍结构11上方，且介电材料60的一部分保留在栅极侧壁间隔物55上作为第二栅极侧壁间隔物64。在一些实施例中，第二栅极侧壁间隔物64的厚度范围为约2nm至约15nm。去除形成于隔离绝缘层40上的介电材料层60。
随后，如图26A及图26B图示，水平凹陷(蚀刻)第一半导体层20，以使第一半导体层20的边缘实质上位于栅极侧壁间隔物55下方，且形成腔体22。图26A图示透视图及图26B图示对应于图22A的线X1-X1的横截面视图。在图26B中，未图示垫氮化硅层56及氧化硅遮罩层58。如图26B图示，在一些实施例中，第一半导体层20的端部部分(边缘)具有凹形形状，诸如V形状或U形状。第一半导体层20从包括一个栅极侧壁间隔物55的表面的平面凹陷的深度D4的范围为约7nm至约15nm。第一半导体层25的蚀刻步骤包括湿式蚀刻及/或干式蚀刻。诸如氢氧化铵(NH4OH)、四甲铵溶液的湿蚀刻剂可用于选择性地蚀刻第一半导体层20，而不蚀刻第二半导体层25。在一些实施例中，深度D4大于深度D3。如图26A图示，第一半导体层20通过此蚀刻步骤与第一栅极侧壁间隔物55及第二栅极侧壁间隔物64分离。
在形成腔体22之后，形成源极/漏极(S/D)磊晶层80，如图27A及图27B图示。图27A图示透视图及图27B图示对应于图22A的线X1-X1的横截面视图。在图27B中，未图示垫氮化硅层56及氧化硅遮罩层58。源极/漏极磊晶层80包括用于N型通道场效晶体管的一或多层Si、SiP、SiC及SiCP。源极/漏极磊晶层80通过使用化学气相沉积、原子层沉积或分子束磊晶(MBE)的磊晶生长方法而形成。如图27B图示，第一半导体层20的至少一者与源极/漏极磊晶层80之间的介面位于栅极侧壁间隔物55的一者之下。
随后，形成衬垫层85及随后形成层间介电(ILD)层90，如图28A及图28B图示。图28A图示透视图及图28B图示对应于图22A的线X1-X1的横截面视图。
衬垫层85由诸如氮化硅的氮化硅基材料组成，并且在后续蚀刻操作中作为接触蚀刻停止层(CESL)。层间介电层90的材料包括诸如氧化硅、SiCOH及SiOC的化合物，此化合物包括Si、O、C及/或H。诸如聚合物的有机材料可用于层间介电层90。在形成层间介电层90之后，执行诸如化学机械抛光的平坦化操作，以便暴露牺牲栅电极层54，如图28A及图28B图示。
接下来，如图29A及图29B图示，去除牺牲栅电极层54及牺牲栅极介电层52，从而暴露鳍结构30的通道区域。图29A图示透视图及图29B图示对应于图22A的线X1-X1的横截面视图。层间介电层90在去除牺牲栅极结构50期间保护源极/漏极磊晶层80。可使用电浆干式蚀刻及/或湿式蚀刻去除牺牲栅极结构50。当牺牲栅电极层54为多晶硅及层间介电层90为氧化硅时，诸如TMAH溶液的湿蚀刻剂可用于选择性地去除牺牲栅电极层54。此后使用电浆干式蚀刻及/或湿式蚀刻去除牺牲栅极介电层52。
在去除牺牲栅极结构50之后，去除鳍结构30的通道区域中的第二半导体层25，从而形成第一半导体层20的线，如图30A及图30B图示。图30A图示透视图及图30B图示对应于图22A的线X1-X1的横截面视图。
使用可选择性蚀刻第二半导体层25的蚀刻剂去除或蚀刻第二半导体层25。当第一半导体层20为Si及第二半导体层25为Ge或SiGe时，第一半导体层20可使用一湿蚀刻剂选择性地去除，此湿蚀刻剂诸如但不限于氢氧化四甲铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。
在形成第一半导体层20的线之后，形成栅极结构100，如图31A及图31B图示。图31A图示透视图及图31B图示对应于图31A的线X1-X1的横截面视图。栅极介电层104围绕每个通道层(第一半导体层20的线)形成，及栅电极层108形成于栅极介电层104上方。
在某些实施例中，栅极介电层104包括一或多层介电材料，诸如氧化硅、氮化硅或高介电常数介电材料，其他适合介电材料，及/或其组合。高介电常数介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合高介电常数介电材料，及/或其组合。在一些实施例中，界面层102形成于通道层与栅极介电层104之间。栅极介电层104可通过化学气相沉积、原子层沉积或任何适合方法而形成。在一个实施例中，使用诸如原子层沉积的高度共形沉积制程形成栅极介电层104，以确保围绕每个通道层具有均匀厚度的栅极介电层的形成。在一个实施例中栅极介电层102的厚度范围为约1nm至约6nm。
在一些实施例中，栅电极层108形成于栅极介电层104上方以围绕每个通道层。栅电极层108包括一或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合材料，及/或其组合。栅电极层108可通过化学气相沉积、原子层沉积、电镀、或其他适合方法而形成。栅电极层亦沉积于层间介电层90的顶表面上方。接下来通过使用例如化学机械抛光将形成于层间介电层90上方的栅极介电层104及栅电极层108平坦化，直到露出层间介电层90。
在某些实施例中，将一或多个功函数调整层106插入栅极介电层104与栅电极层108之间。功函数调整层106由导电材料组成，导电材料诸如单层TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或者两种或更多种此等材料的多层。对于N型通道场效晶体管，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多者用作功函数调整层。功函数调整层106可通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸发或其他适当制程而形成。此外，可分别针对可使用不同金属层的N型通道场效晶体管及P型通道场效晶体管形成功函数调整层106。
应理解，栅极全环绕场效晶体管经历另外的CMOS制程以形成各种特征，诸如触点/通孔、互连金属层、介电层、钝化层等等。
本文描述的各种实施例或实例相较于现有技术提供若干优势。例如，在本揭示的一实施方式中，通道(半导体线)不与栅极侧壁间隔物接触且栅极侧壁间隔物不与源极/漏极磊晶层(SiP层)接触。因此，可以减少栅极侧壁间隔物之下的介面状态密度(Dit)。此外，通过使用比通道的Ge或SiGe更大的能隙材料来接触通道的端部，可能减少Ge能隙至能隙通道漏电流(band-to-band channel leakage)。另外，因为介电材料层的剩余层设置在源极/漏极磊晶层的底部处，所以有可能减少基板漏电流。
应当理解，并非所有优点都必须在本文中论述，无特别的优点为所有实施例或实例所必需，并且其他实施例或实例可以提供不同的优点。
根据本揭示的一实施方式的一个态样，在半导体元件的制造方法中，形成鳍结构，其中包括多个第一半导体层及多个第二半导体层交替堆叠，于底部鳍结构上方。具有多个侧壁间隔物的牺牲栅极结构形成于鳍结构上方。多个侧壁间隔物以垂直于半导体基板的主表面的方向形成。去除未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域。横向凹陷第二半导体层。多个介电内部间隔物形成于凹陷第二半导体层的横向端部上。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。形成栅极结构围绕第一半导体层。在上述及以下实施例的一或多者中，第一半导体层中的至少一者与源极/漏极磊晶层之间的介面位于侧壁间隔物中的一者之下。在上述及以下实施例的一或多者中，介面比侧壁间隔物中的一者的中心线更接近栅极结构。在上述及以下实施例的一或多者中，侧壁间隔物不与第一半导体层接触。在上述及以下实施例的一或多者中，形成介电内部间隔物的步骤包括形成介电层及蚀刻此介电层，且源极/漏极磊晶层通过此介电层的一部分与底部鳍结构分隔。在上述及以下实施例的一或多者中，侧壁间隔物的材料不同于介电内部间隔物的材料。在上述及以下实施例的一或多者中，介电内部间隔物的材料为氮化硅。在上述及以下实施例的一或多者中，侧壁间隔物的材料为SiOC、SiCON及SiCN中的一者。在上述及以下实施例的一或多者中，第一半导体层由Ge或Si1-xGex组成，其中0.5≤x<1，且第二半导体层由Si1-yGey组成，其中0.2≤y≤0.6且x>y。
根据本揭示的一实施方式的另一态样，在半导体元件的制造方法中，形成鳍结构，其中鳍结构包含多个第一半导体层及多个第二半导体层交替堆叠，于底部鳍结构上方。形成具有多个侧壁间隔物的牺牲栅极结构于鳍结构上方。侧壁间隔物以垂直于半导体基板的主表面的方向形成。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域中的第二半导体层。形成介电层。蚀刻源极/漏极区域中的介电层及第一半导体层，从而在第二半导体层的横向端部处形成多个介电内部间隔物。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。形成栅极结构围绕第一半导体层。在上述及以下实施例的一或多者中，第一半导体层中的至少一者与源极/漏极磊晶层之间的介面位于侧壁间隔物中的一者之下。在上述及以下实施例的一或多者中，侧壁间隔物并不与第一半导体层接触。在上述及以下实施例的一或多者中，侧壁间隔物的材料不同于介电内部间隔物的材料。在上述及以下实施例的一或多者中，介电内部间隔物的材料为氮化硅。在上述及以下实施例的一或多者中，侧壁间隔物的材料为SiOC、SiCON及SiCN中的一者。在上述及以下实施例的一或多者中，第一半导体层由Ge或Si1-xGex组成，其中0.5≤x<1，及第二半导体层由Si1-yGey组成，其中0.2≤y≤0.6且x>y。在上述及以下实施例的一或多者中，在形成介电内部间隔物之后，介电层的一部分保留在侧壁间隔物上。在上述及以下实施例的一或多者中，源极/漏极磊晶层通过介电层的一部分与底部鳍结构分离。
根据本揭示的一实施方式的另一态样，在半导体元件的制造方法中，形成鳍结构，其中包括多个第一半导体层及多个第二半导体层交替堆叠，于底部鳍结构上方。牺牲栅极结构形成于鳍结构上方。侧壁间隔物形成于牺牲栅极结构的相对侧面上。去除鳍结构的源极/漏极区域。横向凹陷第二半导体层。介电内部间隔物形成于凹陷第二半导体层的横向端部上。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触凹陷第一半导体层的横向端部。形成层间介电层。去除牺牲栅极结构。去除第二半导体层，从而露出通道区域中的第一半导体层。栅极结构围绕第一半导体层。在上述及以下实施例的一或多者中，侧壁间隔物的材料不同于介电内部间隔物的材料。
根据本揭示的一实施方式的一个态样，半导体元件包括垂直布置的多个半导体线，其每一者均具有通道区域、连接至半导体线的多个端部的源极/漏极磊晶层、具有围绕半导体线形成的多个侧壁间隔物的栅极结构、及设置于栅极结构与源极/漏极磊晶层之间的多个介电内部间隔物。半导体线中的至少一者与源极/漏极磊晶层之间的介面位于侧壁间隔物中的一者之下。在上述及以下实施例的一或多者中，侧壁间隔物并不与半导体线接触。在上述及以下实施例的一或多者中，介面比侧壁间隔物中的一者的中心线更接近栅极结构。在上述及以下实施例的一或多者中，半导体线的端部具有V形或U形横截面。在上述及以下实施例的一或多者中，侧壁间隔物的材料不同于介电内部间隔物的材料。在上述及以下实施例的一或多者中，介电内部间隔物的材料为氮化硅。在上述及以下实施例的一或多者中，侧壁间隔物的材料为SiOC、SiCON及SiCN中的一者。在上述及以下实施例的一或多者中，半导体线由Ge或Si1-xGex组成，其中0.5≤x<1.0。在上述及以下实施例的一或多者中，源极/漏极磊晶层包括SiP。在上述及以下实施例的一或多者中，整个介电内部间隔物位于侧壁间隔物之下。
根据本揭示的一实施方式的另一态样，半导体元件包括：垂直布置的多个半导体线，其每一者均具有通道区域；连接至半导体线的多个端部的源极/漏极磊晶层；栅极结构，具有围绕半导体线形成的多个第一侧壁间隔物；设置于栅极结构与源极/漏极磊晶层之间的多个介电内部间隔物；及设置在第一侧壁间隔物上的第二侧壁间隔物。第一侧壁间隔物不与半导体线接触。在上述及以下实施例的一或多者中，第二侧壁间隔物并不与半导体线接触。在上述及以下实施例的一或多者中，半导体导线的至少一者与源极/漏极磊晶层之间的介面位于第一侧壁间隔物的一者之下。在上述及以下实施例的一或多者中，介电内部间隔物的至少一者与源极/漏极磊晶层之间的介面位于第一侧壁间隔物的一者之下的区域外。在上述及以下实施例的一或多者中，第二侧壁间隔物的材料与介电内部间隔物的材料相同。在上述及以下实施例的一或多者中，第一侧壁间隔物的材料不同于介电内部间隔物的材料。在上述及以下实施例的一或多者中，介电内部间隔物的材料为氮化硅。在上述及以下实施例的一或多者中，第一侧壁间隔物的材料为SiOC、SiCON及SiCN的一者。在上述及以下实施例的一或多者中，半导体线由Ge或Si1-xGex组成，其中0.5≤x<1.0。
根据本揭示的一实施方式的另一态样，半导体元件包括垂直布置的多个半导体线，其每一者均具有通道区域、连接至半导体线的多个端部的源极/漏极磊晶层、具有围绕半导体线形成的多个侧壁间隔物的栅极结构、及设置于栅极结构与源极/漏极磊晶层之间的多个介电内部间隔物。侧壁间隔物不与半导体线接触。
上文概述若干实施例的特征或实例，使得熟悉此项技术者可更好地理解本揭示的一实施方式的态样。熟悉此项技术者应了解，可轻易使用本揭示的一实施方式作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示的一实施方式的精神及范畴，且可在不脱离本揭示的一实施方式的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (19)

1.一种半导体元件的制造方法，其特征在于，包括以下步骤：
形成一鳍结构，其包含多个第一半导体层及多个第二半导体层交替堆叠于一底部鳍结构上方；
在该鳍结构上方形成具有多个侧壁间隔物的一牺牲栅极结构，该些侧壁间隔物以垂直于一半导体基板的一主表面的一方向形成；
去除未被该牺牲栅极结构覆盖的该鳍结构的一源极/漏极区域；
横向凹陷该些第二半导体层；
在该些经凹陷第二半导体层的横向端部上形成多个介电内部间隔物；
横向凹陷该些第一半导体层；
形成一源极/漏极磊晶层以接触该些经凹陷第一半导体层的横向端部；
去除该些第二半导体层，从而露出一通道区域中的该些第一半导体层；以及
形成一栅极结构围绕该些第一半导体层；
其中该些第一半导体层的端部及该些第二半导体层的端部具有凹形形状。
2.根据权利要求1所述的方法，其特征在于，在该些第一半导体层中的至少一者与该源极/漏极磊晶层之间的一介面位于该些侧壁间隔物中的一者之下。
3.根据权利要求2所述的方法，其特征在于，该介面比该些侧壁间隔物中的一者的一中心线更接近该栅极结构。
4.根据权利要求1所述的方法，其特征在于，该些侧壁间隔物不与该些第一半导体层接触。
5.根据权利要求1所述的方法，其特征在于，形成该些介电内部间隔物的步骤包括：
形成一介电层及蚀刻该介电层，以及
该源极/漏极磊晶层通过该介电层的一部分与该底部鳍结构分隔。
6.根据权利要求1所述的方法，其特征在于，该些侧壁间隔物的一材料不同于该些介电内部间隔物的一材料。
7.根据权利要求6所述的方法，其特征在于，该些介电内部间隔物的该材料为氮化硅。
8.根据权利要求6所述的方法，其特征在于，该些侧壁间隔物的该材料为SiOC、SiCON及SiCN中的一者。
9.根据权利要求1所述的方法，其特征在于，该些第一半导体层由Ge或Si1-xGex组成，其中0.5≤x<1，且该些第二半导体层由Si1-yGey组成，其中0.2≤y≤0.6且x>y。
10.一种半导体元件的制造方法，其特征在于，包括以下步骤：
形成一鳍结构，其中该鳍结构包含多个第一半导体层及多个第二半导体层交替堆叠于一底部鳍结构上方；
在该鳍结构上方形成具有多个侧壁间隔物的一牺牲栅极结构，该些侧壁间隔物以垂直于一半导体基板的一主表面的一方向形成；
去除未由该牺牲栅极结构覆盖的该鳍结构的一源极/漏极区域中的该些第二半导体层；
形成一介电层；
在该源极/漏极区域中蚀刻该介电层及该些第一半导体层，从而在该些第二半导体层的横向端部形成多个介电内部间隔物；
横向凹陷该些第一半导体层；
形成一源极/漏极磊晶层以接触该些经凹陷第一半导体层的横向端部；
去除该些第二半导体层，从而露出一通道区域中的该些第一半导体层；以及
形成一栅极结构围绕该些第一半导体层；
其中在该些介电内部间隔物形成之后，该介电层的一部分保留在该些侧壁间隔物之上。
11.根据权利要求10所述的方法，其特征在于，在该些第一半导体层中的至少一者与该源极/漏极磊晶层之间的一介面位于该些侧壁间隔物中的一者之下。
12.根据权利要求10所述的方法，其特征在于，该些侧壁间隔物不与该些第一半导体层接触。
13.根据权利要求10所述的方法，其特征在于，该些侧壁间隔物的一材料不同于该些介电内部间隔物的一材料。
14.根据权利要求13所述的方法，其特征在于，该些介电内部间隔物的该材料为氮化硅。
15.根据权利要求13所述的方法，其特征在于，该些侧壁间隔物的该材料为SiOC、SiCON及SiCN中的一者。
16.根据权利要求10所述的方法，其特征在于，该些第一半导体层由Ge或Si1-xGex组成，其中0.5≤x<1，且该些第二半导体层由Si1-yGey组 成，其中0.2≤y≤0.6且x>y。
17.根据权利要求10所述的方法，其特征在于，该源极/漏极磊晶层通过该介电层的一部分与该底部鳍结构分离。
18.一种半导体元件，其特征在于，包括：
垂直布置的多个半导体线，其每一者均具有一通道区域；
一源极/漏极磊晶层，其连接至该些半导体线的多个端部；
一栅极结构，具有围绕该些半导体线形成的多个侧壁间隔物；以及
多个介电内部间隔物，设置在该栅极结构与该源极/漏极磊晶层之间，
其中在该些半导体线中的至少一者与该源极/漏极磊晶层之间的一介面是较在该些介电内部间隔物的至少一者与该源极/漏极磊晶层之间的一介面靠近该栅极结构；
在该些介电内部间隔物的至少一者与该源极/漏极磊晶层之间的该介面是靠近该些侧壁间隔物的一者的一外侧面。
19.根据权利要求18所述的半导体元件，其特征在于，该些侧壁间隔物不与该些半导体线接触。
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