KR20170107364A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20170107364A
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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 순차적으로 적층되는 희생층 및 채널층을 포함하는 스택 상에, 복수의 외부 스페이서 및 더미 게이트를 형성하고, 상기 복수의 외부 스페이서 사이의 상기 스택의 일부분을 식각하여, 소오스 전극 및 드레인 전극을 위한 전극 리세스를 형성하고, 상기 희생층의 일부분을 에치 백(etch back)하여, 상기 채널 층 상과 상기 채널 층의 하부에 내부 스페이서 리세스를 형성하고, 상기 내부 스페이서 리세스 내에 도핑된 내부 스페이서를 형성하고, 상기 도핑된 내부 스페이서로부터 도펀트를 확산시켜, 상기 소오스 전극 및 상기 드레인 전극의 도핑된 확장 영역을 형성하는 것을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
수평 나노 시트 장치에 있어서, 소오스 및 드레인 전극의 확장된 영역은, 소오스 및 드레인 전극들로부터 확산됨으로써 도핑될 수 있다. 그러나, 소오스 및 드레인 전극으로부터 확산시키는 것은, 계단 접합(abrupt junction)을 달성하는 것이 어려울 수 있고, 장치의 기생 저항과 접합의 비약 사이에 트레이드 오프(tradeoff) 관계가 있을 수 있다. 또한, 도펀트가 내부 스페이서의 폭을 가로질러 이동하기 때문에, 이러한 방법으로는 스케일이 어려울 수 있다. 나아가, 소오스 및 드레인 전극들로부터 확장 영역을 도핑하는 것은, 장치의 게이트 스택과 확장 영역을 자기 정렬시키지 못할 수 있다.
핀펫 장치에 있어서, 도핑된 외부 스페이서는, 소오스 및 드레인 전극의 확장 영역을 도핑하는데에 이용될 수 있다. 그러나, 외부 스페이서로부터의 확산에 의해 확장 영역을 도핑하는 것은, 도펀트가 수평 나노 시트의 중간에 도달하기 위해 비교적 긴 거리를 이동하는 것을 필요로하며, 이는 확장 영역의 폭을 가로지르는 비균일한 도핑 결과를 초래할 수 있다. 나아가, 핀펫 장치의 형성에 잇어서, 확산 소스로 이용되는 물질은, 식각 저항성이 없어 스페이서 물질로 적절하지 않을 수 있으며, 따라서 자기 정렬 컨택 공정과 양립할 수 없을 수 있다. 따라서, 핀펫 장치의 형성에 있어서, 확장 영역을 도핑하는데에 이용되는 외부 스페이서는, 희생 외부 스페이서를 갖는 확장 영역의 도핑에 이어, 보다 견고하고 다른 (예를 들어, 식각 저항성) 물질과 호환 가능한 외부 스페이서로 대체될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 도핑된 내부 스페이서를 이용하여 도핑된 소오스 및 드레인 전극의 확장 영역을 형성함으로써, 도핑된 확장 영역을 수평 나노 시트 또는 수평 나노 와이어 장치의 게이트 스택에 자기 정렬시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 순차적으로 적층되는 희생층 및 채널층을 포함하는 스택 상에, 복수의 외부 스페이서 및 더미 게이트를 형성하고, 복수의 외부 스페이서 사이의 스택의 일부분을 식각하여, 소오스 전극 및 드레인 전극을 위한 전극 리세스를 형성하고, 상기 희생층의 일부분을 에치 백(etch back)하여, 채널 층 상과 채널 층의 하부에 내부 스페이서 리세스를 형성하고, 내부 스페이서 리세스 내에 도핑된 내부 스페이서를 형성하고, 도핑된 내부 스페이서로부터 도펀트를 확산시켜, 소오스 전극 및 드레인 전극의 도핑된 확장 영역을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 소오스 전극, 드레인 전극, 상기 소오스 전극과 상기 드레인 전극 사이에 배치되는 게이트 스택, 상기 게이트 스택과 상기 소오스 전극을 분리시키는 제1 도핑된 내부 스페이서, 상기 게이트 스택과 상기 드레인 전극을 분리시키는 제2 도핑된 내부 스페이서 및 상기 소오스 전극과 상기 드레인 전극 사이에서 연장되고, 상기 게이트 스택의 하부에 배치되는 채널 영역을 포함하고, 상기 소오스 전극과 상기 드레인 전극 각각은 도핑된 확장 영역을 포함하고, 상기 소오스 전극의 상기 도핑된 확장 영역은, 상기 제1 도핑된 내부 스페이서의 적어도 일부의 아래에 배치되고, 상기 드레인 전극의 상기 도핑된 확장 영역은, 상기 제2 도핑된 내부 스페이서의 적어도 일부의 아래에 배치되고, 상기 소오스 전극과 상기 드레인 전극의 상기 도핑된 확장 영역은, 상기 게이트 스택과 정렬될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 순차적으로 적층되는 희생층 및 채널층을 포함하는 스택 상에, 복수의 외부 스페이서 및 더미 게이트를 형성하고, 상기 복수의 외부 스페이서 사이의 상기 스택의 일부분을 식각하여, 소오스 전극 및 드레인 전극을 위한 전극 리세스를 형성하고, 상기 희생층의 일부분을 에치 백(etch-back)하여, 상기 채널 층 상과 상기 채널 층의 하부에 내부 스페이서 리세스를 형성하고, 상기 내부 스페이서 리세스 내에, 도핑된 산화물을 포함하는 도핑된 내부 스페이서를 형성하고, 상기 도핑된 내부 스페이서로부터 도펀트를 확산시켜, 상기 소오스 전극 및 상기 드레인 전극의 도핑된 확장 영역을 형성하고, 상기 전극 리세스 내에, 상기 소오스 전극과 상기 드레인 전극을 에피텍셜하게 재성장시키고, 상기 더미 게이트와 상기 희생층의 남은 부분을 식각하여, 캐비티를 형성하고, 상기 캐비티 내에 게이트 스택을 형성하는 것을 포함하고, 상기 소오스 전극과 상기 드레인 전극의 상기 도핑된 확장 영역은, 상기 게이트 스택과 자기 정렬(self-aligh)될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치를 도시한 도면이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 단면도이다.
도 3a 내지 도 3h는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 기술적 사상은 도핑된 내부 스페이서를 갖는 수평 나노 와이어 또는 수평 나노 시트 장치 (예를 들어, NMOS 장치 또는 PMOS 장치) 및 이를 제조하는 방법에 관한 것이다. 본 발명의 몇몇 실시예들에 따르면, 도핑된 내부 스페이서는, 수평 나노 시트 또는 수평 나노 와이어 장치의 소오스 및 드레인 전극의 도핑된 확장 영역을 형성하기 위해 이용될 수 있다.
도핑된 내부 스페이서를 이용하여 도핑된 소오스 및 드레인 전극의 확장 영역을 형성함으로써, 도핑된 확장 영역이 수평 나노 시트 또는 수평 나노 와이어 장치의 게이트 스택에 자기 정렬되도록 할 수 있다. 도핑된 확장 영역을 게이트 스택에 자기 정렬시키는 것은, 수평 나노 시트 또는 수평 나노 와이어 장치를 잘 동작하게 하고 제어되도록 할 수 있다. 한편, 확장 영역의 자기 정렬 없이 형성된 수평 나노 시트 또는 수평 나노 와이어 장치는, 게이트 스택과 다양한 각도에서의 오정렬을 가질 수 있고, 이는 매우 다른 장치 특성(예를 들어, 상이한 Ion과 Ioff)을 야기시킬 수 있다.
또한, 소오스 및 드레인 전극의 도핑된 확장 영역을 형성하기 위해 도핑된 내부 스페이서를 이용하는 것은, 도핑된 확장 영역이 소오스 및 드레인 전극으로부터 측면 방향으로 확산되는 수평 나노 시트 또는 수평 나노 와이어 장치와 비교하여, 확산 거리를 단축시킬 수 있다. 이러한 단축된 확산 거리는, 계단 접합과, 단채널효과를 더 잘 제어할 수 있도록 접합 비약(abruptness)을 향상시킬 수 있고, 이는 스케일된 장치의 향상된 성능 및 스케일(예를 들어, 고정된 Ioff에서의 높은 성능) 측면에서 중요할 수 있다. 도핑된 내부 스페이서를 도펀트 소스로 이용하는 것은 또한, 균일하게 또는 실질적으로 균일하게 도핑된 확장 영역을 형성할 수 있다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 도 1을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(100)를 도시한 도면이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(100)는, 소오스 전극(101), 드레인 전극(102), 소오스 전극(101)과 드레인 전극(102) 사이에 배치되는 게이트 스택(103), 소오스 전극(101)과 게이트 스택(103) 사이에 배치되는 제1 도핑된 내부 스페이서(104), 드레인 전극(102)과 게이트 스택(103) 사이에 배치되는 제2 도핑된 내부 스페이서(105), 게이트 스택(103) 아래에 배치되고 소오스 전극(101)과 드레인 전극(102) 사이에서 연장되는 채널 영역(106)을 포함할 수 있다.
몇몇 실시예에서, 게이트 스택(103)은 금속 게이트 전극(107), 고유전율 유전체 막(108), 계면막(114)을 포함할 수 있고, (게이트가 접촉되는 영역에서 제거되는) 질화물과 같은 캡핑 층(115)을 포함할 수 있다.
소오스 전극(101)은 적어도 하나의 도핑된 확장 영역(109)을 포함할 수 있고, 드레인 전극(102)은 적어도 하나의 도핑된 확장 영역(110)을 포함할 수 있다. 소오스 전극(101) 및 드레인 전극(102)은, 두 개의 도핑된 확장 영역(109, 110)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 소오스 전극(101) 및 드레인 전극(102)은, 필요에 따라 적정한 개수의 도핑된 확장 영역(109, 110)을 포함할 수 있음은 물론이다.
소오스 전극(101)의 도핑된 확장 영역(109)은, 두 개의 제1 도핑된 내부 스페이서(104) 사이에서 연장될 수 있고, 드레인 전극(102)의 도핑된 확장 영역(110)은, 두 개의 제2 도핑된 내부 스페이서(105) 사이에서 연장될 수 있다. 따라서, 소오스 전극(101)의 도핑된 확장 영역(109)에 대해, 두 개의 제1 도핑된 내부 스페이서(104) 중 어느 하나는 도핑된 확장 영역(109) 상에 배치되고, 두 개의 제1 도핑된 내부 스페이서(104) 중 다른 하나는 도핑된 확장 영역(109) 아래에 배치될 수 있다. 또한, 드레인 전극(102)의 도핑된 확장 영역(110)에 대해, 두 개의 제2 도핑된 내부 스페이서(105) 중 어느 하나는 도핑된 확장 영역(110) 상에 배치되고, 두 개의 제2 도핑된 내부 스페이서(105) 중 다른 하나는 도핑된 확장 영역(110) 아래에 배치될 수 있다.
예를 들어, 소오스 전극(101)의 도핑된 확장 영역(109)은, 제1 도핑된 내부 스페이서(104) 쌍 사이에서 연장될 수 있고, 드레인 전극(102)의 도핑된 확장 영역(110)은, 제2 도핑된 내부 스페이서(105) 쌍 사이에서 연장될 수 있다.
도핑된 확장 영역(109, 110)은, 제1 및 제2 도핑된 내부 스페이서(104, 105) 각각의 내부 에지(111, 112)와 정렬될 수 있다. 예를 들어, 도핑된 확장 영역(109, 110)은, 게이트 스택(103)과 정렬될 수 있다. 소오스 및 드레인 전극(101, 102)의 도핑된 확장 영역(109, 110)은, 균일하게 또는 실질적으로 균일하게 도핑될 수 있다. 제1 및 제2 도핑된 내부 스페이서(104, 105)는, 비희생적일 수 있다. 다시 말해서, 제1 및 제2 도핑된 내부 스페이서(104, 105)는 식각 저항성(etch-resistant)이 있을 수 있다.
소오스 및 드레인 전극(101, 102)의 도핑된 확장 영역(109, 110)은, 적당한 두께를 가질 수 있다. 예를 들어, 소오스 및 드레인 전극(101, 102)의 도핑된 확장 영역(109, 110)은, 약 3nm 내지 약 7nm의 두께를 가질 수 있다. 몇몇 실시예에서, 소오스 및 드레인 전극(101, 102)의 도핑된 확장 영역(109, 110)은, 약 5nm의 두께를 각각 가질 수 있다.
몇몇 실시예에서, 수평 나노 시트 또는 수평 나노 와이어 장치(100)는 PMOS 장치일 수 있고, 도핑된 내부 스페이서(104, 105)는 예를 들어, 보론(B), 알루미늄(Al), 갈륨(Ga) 또는 그들의 조합과 같은 p 타입 도펀트를 포함할 수 있다. 몇몇 실시예에서, 수평 나노 시트 또는 수평 나노 와이어 장치(100)가 PMOS 장치인 경우, 도핑된 내부 스페이서(104, 105)는 예를 들어, BSG(BoroSilicate Glass)와 같은 도핑된 산화물을 포함할 수 있다.
몇몇 실시예에서, 수평 나노 시트 또는 수평 나노 와이어 장치(100)는 NMOS 장치일 수 있고, 도핑된 내부 스페이서(104, 105)는 예를 들어, 인(P), 비소(As), 안티모니(Sb), 또는 그들의 조합과 같은 n 타입 도펀트를 포함할 수 있다. 몇몇 실시예에서, 수평 나노 시트 또는 수평 나노 와이어 장치(100)가 NMOS 장치인 경우, 도핑된 내부 스페이서(104, 105)는 예를 들어, PSG(PhosphoSilicate Glass)와 같은, 도핑된 산화물을 포함할 수 있다.
몇몇 실시예에서, 도핑된 내부 스페이서(104, 105)의 물질은, 도핑된 내부 스페이서(104, 105)가 식각 저항성을 가질 수 있도록 하는 물질 중에서 선택될 수 있다. 예를 들어, 도핑된 내부 스페이서(104, 105)의 물질은, 수평 나노 시트 또는 수평 나노 와이어 장치(100)의 제조 공정 중 수행되는 식각 공정에 대해 실질적인 저항성을 갖도록 하는 물질 중에 선택될 수 있다. 수평 나노 시트 또는 수평 나노 와이어 장치(100)의 제조 공정 중 수행되는 식각 공정은, 예를 들어, 게이트 스택(103)을 형성하기 위한 RMG(Replacement Metal Gate) 공정 중, 도핑된 내부 스페이서(104, 105)의 실질적인 식각 없이 희생층을 선택적으로 제거하는 공정일 수 있다.
몇몇 실시예에서, 도핑된 내부 스페이서(104, 105)는, 예를 들어, 식각 선택성을 제공할 수 있는 탄소를 포함할 수 있다.
몇몇 실시예에서, 도핑된 내부 스페이서(104, 105) 전체는 도핑된 절연체를 포함할 수 있다. 또는 몇몇 실시예에서, 도핑된 내부 스페이서(104, 105)의 적어도 일부는, 도핑된 절연체를 포함할 수 있다.
비록 도 1에서, 도핑된 확장 영역(109, 110)은, 도핑된 확장 영역(109, 110) 상에 배치된 단일 도핑된 내부 스페이서(104, 105)와, 도핑된 확장 영역(109, 110) 아래에 배치된 단일 도핑된 내부 스페이서(104, 105)를 포함하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 수평 나노 시트 또는 수평 나노 와이어 장치(100)는, 필요에 따른 적절한 개수의 도핑된 확장 영역(109, 110)의 위 또는 아래에 배치되는 도핑된 내부 스페이서(104, 105)를 가질 수 있다. 예를 들어, 수평 나노 시트 또는 수평 나노 와이어 장치(100)는, 도핑된 확장 영역(109, 110)의 위 또는 아래에 배치되는 두 개 이상의 도핑된 내부 스페이서를 포함할 수 있다.
이하에서 도 2를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 단면도이다.
도 2를 참조하면, 본 발명의 기술적 사상에 따른 수평 나노 시트 및 수평 나노 와이어 장치(200)는, 소오스 전극(205)과 드레인 전극(206)의 각 도핑된 확장 영역(203, 204) 상에 배치되는 도핑된 내부 스페이서 쌍(201, 202), 및 도핑된 확장 영역(203, 204) 각각의 아래에 배치되는 도핑된 내부 스페이서 쌍(201, 202)을 포함할 수 있다. 도핑된 내부 스페이서 쌍의 도핑된 내부 스페이서(201, 202)는, 서로 인접할 수 있다. 예를 들어, 각 쌍에 포함된 도핑된 내부 스페이서 각각은 서로 인접할 수 있다.
도핑된 내부 스페이서 쌍 각각은, 게이트 스택(207)과 더 인접한 제1 도핑된 내부 스페이서(201)와, 소오스 또는 드레인 전극(205, 206)과 더 인접한 제2 도핑된 내부 스페이서(202)를 포함할 수 있다.
도핑된 내부 스페이서 쌍의 제1 도핑된 내부 스페이서(201)는, 제1 도펀트 농도를 가질 수 있고, 제2 도핑된 내부 스페이서(202)는, 제1 도펀트 농도와 다른 제2 도펀트 농도를 가질 수 있다. 제1 도핑된 내부 스페이서(201)의 제1 도펀트 농도는, 제2 도핑된 내부 스페이서(202)의 제2 도펀트 농도보다 작을 수 있다.
제1 도핑된 내부 스페이서(201)의 물질은, 제2 도핑된 내부 스페이서(202)의 물질과 동일할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 도핑된 내부 스페이서(201)의 물질은, 제2 도핑된 내부 스페이서(202)의 물질과 상이할 수도 있음은 물론이다.
제1 도핑된 내부 스페이서(201)의 k(유전율) 값은, 제2 도핑된 내부 스페이서(202)의 k 값과 상이할 수 있다. 예를 들어, 제1 도핑된 내부 스페이서(201)의 k 값은, 상대적으로 높은 k 값을 가질 수 있고, 제2 도핑된 내부 스페이서(202)의 k 값은, 상대적으로 낮은 k 값을 가질 수 있다. 예를 들어, 저유전율(low-k) 물질은, 낮은 커패시턴스 및 높은 성능에 적합할 수 있으나, 고유전율(high-k) 물질에 비해 덜 견고하거나, 신뢰성 문제가 있을 수 있다. 도핑된 내부 스페이서를 위한 저유전율 물질 및 고유전율 물질의 조합은, 단지 저유전율 물질만을 포함하거나 단지 고유전율 물질만을 포함하는 도핑된 내부 스페이서보다 더 나은 성능을 야기시킬 수 있다.
제1 내부 스페이서(201)는 제2 내부 스페이서(202)보다 더 견고(예를 들어, 식각 저항성)할 수 있다. 따라서, 제1 내부 스페이서(201)는 후술할 도 3a 내지 도 3h에 도시된 수평 나노 시트 또는 수평 나노 와이어 장치(202)의 제조 공정 중 수행되는 식각에 대해 저항성을 더 가질 수 있다. 예를 들어, 제1 도핑된 내부 스페이서(201)는 게이트 스택(207)을 형성하기 위한 RMG(Replacement Metal Gate) 공정에서 희생 물질을 제거하는 경우, 더 높은 식각 저항성을 가질 수 있다.
이하에서, 도 3a 내지 도 3h를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 제조하는 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 3a 내지 도 3h는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 3a를 참조하면, 본 발명의 기술적 사상에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)의 제조 방법은, 초기 스택(301)을 형성하는 것을 포함할 수 있다. 초기 스택(301)은, SRB(Strain Relaxation Buffer)로부터 형성될 수 있다. 초기 스택(301)은 임의의 적절한 이송 공정을 이용하여, OI 웨이퍼로 이송될 수 있다. 초기 스택(301)은 순차적으로 적층된 희생층(302)과 채널층(303)을 포함할 수 있다.
수평 나노 시트 또는 수평 나노 와이어 장치(300)가 NMOS 장치인 경우, 채널층(303)은 실리콘(Si)을 포함할 수 있고, 희생층(302)은 실리콘 저마늄(SiGe)을 포함할 수 있다. 수평 나노 시트 또는 수평 나노 와이어 장치(300)가 PMOS 장치인 경우, 채널층(303)은 실리콘(Si)을 포함할 수 있고, 희생층(302)은 실리콘 저마늄(SiGe)을 포함할 수 있다. 수평 나노 시트 또는 수평 나노 와이어 장치(300)가 PMOS 장치인 경우, 채널층(303)은 실리콘 저마늄(SiGe) 또는 저마늄(Ge)을 포함할 수 있고, 희생층(302)은 채널층(303)보다 낮은 저마늄 함유량을 갖는 실리콘 저마늄 또는 실리콘을 가질 수 있다.
비록 도 3a에서 초기 스택(301)이 세 개의 희생층(302)과 두 개의 채널층(303)을 포함하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 초기 스택(301)은, 원하는 수평 나노 시트 또는 수평 나노 와이어 장치(300)의 구조체에 따라 적절한 개수의 희생층(302) 및 채널층(303)을 포함할 수 있음은 물론이다. 또한, 초기 스택(301)의 희생층(302)의 최하층은, 임의의 적절한 분리층(isolation)(304) 상에 형성될 수 있다.
도 3b를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)의 제조 방법은, 수평 나노 시트 또는 수평 나노 와이어 폭을 정의하기 위해 초기 스택(301)을 패터닝하는 것과, 더미 게이트 구조체를 형성하는 것을 포함할 수 있다.
여기서 폭은, 도 3b의 평면에 수직인 방향으로 측정된 값일 수 있다. 더미 게이트 구조체는, 더미 게이트 산화막(305), 더미 게이트 전극(306), 및 스택(301) 상에 패터닝된 외부 스페이서(326)를 포함할 수 있다. 더미 게이트 전극(306)은 이중층을 포함할 수 있고, 더미 게이트 전극(306)의 하부에는 비정질 또는 폴리 실리콘 층이 배치될 수 있다. 또한, 더미 게이트 전극(306)의 상부에는 질화물과 같은 유전체 층이 배치될 수 있다. 더미 게이트 전극(306), 외부 스페이서(326), 및 더미 게이트 산화막(305)은 적절한 제조 공정을 통해 형성될 수 있다.
도 3c를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)의 제조 방법은, 소오스 전극 및 드레인 전극 각각을 위한 리세스(307, 308)를 형성하기 위해, 패터닝된 스택(301)의 일부분을 깊게 식각하는 것을 포함할 수 있다. 즉, 수평 나노 시트 또는 수평 나노 와이어 장치(300)의 제조 방법은, 희생층(302)과 채널층(303)의 일부분을 식각 공정을 통해 제거하는 것을 포함할 수 있다.
스택(301)의 식각되는 부분은, 패터닝된 스택(301)의 상부에 배치되는 외부 스페이서(326)들 사이에 위치할 수 있다. 스택(301)을 깊게 식각하는 것에 의해, 채널층(303)은 채널 영역(309)으로 분리될 수 있고, 희생층(302)은 채널 영역(309)의 위와 아래에 배치되는 희생 영역(310)으로 분리될 수 있다. 스택(301)을 식각하는 것에 의해, 스택(301)은 채널 영역(309) 및 채널 영역(309)과 정렬되는 희생 영역(310)을 포함할 수 있다.
비록 도 3c에서 깊은 식각은 기판(304)의 실질적인 식각 없이, 희생층(302)의 최하층을 관통하여 수행되는 것을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 깊은 식각은 다소 상이한 깊이까지 수행될 수 있고, 기판(304)의 일부 영역 또한 식각될 수 있음은 물론이다.
도 3d를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)의 제조 방법은, 도핑된 내부 스페이서를 위한 리세스(311, 312)를 형성하기 위해, 각 희생 영역(310)의 마주보는 단부를 측면 방향으로 식각할 수 있다. 다시 말해서, 리세스(311, 312)는, 채널 영역(309)에 대해 선택적으로, 희생 영역(310)을 에치 백(etch-back)하여 형성될 수 있다.
식각 공정 중, 희생 영역(310)의 마주보는 단부는 측면 방향으로 제거될 수 있으나, 채널 영역(309)은 실질적으로 그대로 남아있을 수 있다. 따라서, 도핑된 내부 스페이서를 위한 리세스(311, 312)를 형성하기 위해 희생 영역(310)을 식각하는 것에 따르면, 채널 영역(309)은 희생 영역(310)을 넘어(예를 들어, 오버행되어) 연장될 수 있다.
희생 영역(310)은 도핑된 내부 스페이서를 위해 필요한 두께에 따라, 적정한 두께로 리세스될 수 있다. 예를 들어, 희생 영역(310)의 마주보는 단부는, 약 1nm 내지 약 10nm의 두께를 갖는 도핑된 내부 스페이서에 충분한 공간을 제공하도록, 약 1nm 내지 약 10nm만큼 리세스될 수 있다. 리세스(311, 312)의 길이 또는 깊이는 또한, 남아있는 희생 영역(310)의 길이에 관련된, 수평 나노 시트 또는 수평 나노 와이어 장치(300)에 대해 목표로된 적절한 게이트 길이를 수용할 수 있도록 설계될 수 있다.
도 3e를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)를 제조하는 방법은, 각각의 리세스(311, 312) 내에, 도핑된 내부 스페이서(313, 314)를 형성하는 것을 포함할 수 있다.
수평 나노 시트 또는 수평 나노 와이어 장치(300)가 PMOS 장치인 경우, 도핑된 내부 스페이서(313, 314)는 예를 들어, 보론(B), 알루미늄(Al), 갈륨(Ga) 또는 그들의 조합 중 어느 하나와 같은, p 타입 도펀트를 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 수평 나노 시트 또는 수평 나노 와이어 장치(300)가 PMOS 장치인 경우, 도핑된 내부 스페이서(313, 314)는 예를 들어, BSG(BoroSillicate Glass)와 같은, 도핑된 산화물을 포함할 수도 있다.
수평 나노 시트 또는 수평 나노 와이어 장치(300)가 NMOS 장치인 경우, 도핑된 내부 스페이서(313, 314)는 예를 들어, 인(P), 비소(As), 안티모늄(Sb) 또는 그들의 조합 중 어느 하나와 같은, n 타입 도펀트를 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 아니다. 예를 들어, 수평 나노 시트 또는 수평 나노 와이어 장치(300)가 NMOS 장치인 경우, 도핑된 내부 스페이서(313, 314)는, PSG(PhosphoSillicate Glass)를 포함할 수도 있다.
도핑된 내부 스페이서(313, 314)의 물질은, 예를 들어, 후속 RMG(Replacement Metal Gate) 공정과 같은 공정 중에, 도핑된 내부 스페이서(313, 314)의 실질적인 식각 없이, 희생 영역(310)을 식각시킬 수 있는 물질 중에 선택될 수 있다. 예를 들어, 도핑된 내부 스페이서(313, 314)는, 식각 선택성이 있는 탄소를 포함할 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도핑된 내부 스페이서(313, 314) 전체는, 도핑된 절연체를 포함할 수 있다.
도핑된 내부 스페이서(313, 314)를 형성하는 것은, 예를 들어, 등방성 식각에 이은 스페이서 물질의 컨포멀한 증착(conformal deposition)과 같은, 임의의 적절한 제조 공정에 의해 수행될 수 있다. 스페이서 물질의 컨포멀한 증착은, 예를 들어, CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)과 같은 공정에 의해 수행될 수 있다.
몇몇 실시예에서, 도핑된 내부 스페이서(313, 314)를 형성하는 것은, 임의의 적절한 컨포멀 막 증착 공정(conformal film deposition process)를 이용하는 스페이서 물질의 증착을 포함할 수 있다. 예를 들어, 실레인(silane, SiH4)의 CVD 공정은, 도핑된 내부 스페이서 물질을 증착하기 위해 이용될 수 있고, 스페이서 물질은 포스핀(phosphine, PH3)이 추가된 인(P)으로 도핑되거나, 및/또는 다이보레인(diborane, B2H6)이 추가된 보론(B)으로 도핑될 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, TEOS(tetraethylorthosilicate) 또는 테트라에톡시실란(tetraethoxysilane)은 도핑된 내부 스페이서(313, 314)를 형성하기 위해 이용될 수 있다. 또는, TEB(triethylborate) 및/또는 TMB(trimethylborate)는 보론을 도핑하기 위해 이용될 수 있고, TMPO(trimethylphosphate) 및/또는 TMPI(trimethylphosphite)는 인을 도핑하기 위해 이용될 수도 있다.
비록 도면에서 각 리세스(311, 312) 내에 단일의 도핑된 내부 스페이서(313, 314)를 형성하는 것을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 몇몇 실시예들에 따른 방법은, 각 리세스(311, 312) 내에, 두 개 이상의 도핑된 내부 스페이서를 형성하는 것을 포함할 수도 있음은 물론이다.
예를 들어, 본 발명의 몇몇 실시예들에 따른 방법은, 각 리세스(311, 312) 내에 제1 도핑된 내부 스페이서 형성 후, 제2 도핑된 내부 스페이서를 형성하는 것을 포함할 수 있다. 여기서 제1 도핑된 내부 스페이서는, 제1 도펀트 농도를 가질 수 있다. 또한, 제2 도핑된 내부 스페이서는, 제1 도펀트 농도와 다른, 제2 도펀트 농도를 가질 수 있다. 제1 도핑된 내부 스페이서의 제1 도펀트 농도는, 제2 도핑된 내부 스페이서의 제2 도펀트 농도보다 적을 수 있다.
몇몇 실시예에서, 도핑된 내부 스페이서(313, 314)를 형성하는 것은, 리세스(311, 312) 내에 제1 도핑된 내부 스페이서 세트를 형성하고, 채널 층에 대해 선택적으로 제1 도핑된 내부 스페이서의 부분을 식각하여 제1 도핑된 내부 스페이서 내에 리세스를 형성하고, 제1 도핑된 내부 스페이서를 식각함으로써 형성된 리세스 내에 제2 도핑된 내부 스페이서 세트를 형성하는 것을 포함할 수 있다.
제1 도핑된 내부 스페이서의 물질은, 제2 도핑된 내부 스페이서의 물질과 동일할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 도핑된 내부 스페이서의 물질은, 제2 도핑된 내부 스페이서의 물질과 상이할 수도 있음은 물론이다.
제1 도핑된 내부 스페이서는, 제2 도핑된 내부 스페이서의 유전율 값인 k 값과 다른 k 값(유전율 값)을 가질 수 있다. 예를 들어, 제1 도핑된 내부 스페이서는, 상대적으로 높은 k 값을 가질 수 있고, 제2 도핑된 내부 스페이서는 상대적으노 낮은 k 값을 가질 수 있다.
저유전율(low-k) 물질은, 낮은 커패시턴스 및 높은 성능에 적합할 수 있으나, 고유전율(high-k) 물질에 비해 덜 견고하거나, 신뢰성 문제가 있을 수 있다. 도핑된 내부 스페이서를 위한 저유전율 물질과 고유전율 물질의 조합은, 단지 저유전율 물질만을 포함하거나, 또는 단지 고유전율 물질만을 포함하는 도핑된 내부 스페이서보다 더 나은 성능을 야기시킬 수 있다.
제1 도핑된 내부 스페이서는, 제2 도핑된 내부 스페이서보다 더 견고(예를 들어, 더 큰 식각 저항성)할 수 있다. 따라서, 제1 도핑된 내부 스페이서는, 게이트 스택을 위한 캐비티를 형성하기 위해 희생 영역을 식각하는 후속 공정에 있어서, 더 큰 저항성을 가질 수 있다. 게이트 스택을 위한 캐비티 형성은, 도 3H를 참조하여 후술한다.
도 3f를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)를 형성하는 방법은, 도핑된 내부 스페이서(313, 314)로부터 도핑된 내부 스페이서(313, 314) 사이의 채널 영역(309)의 부분으로 도펀트를 확산시킴으로써, 소오스 및 드레인 전극의 도핑된 확장 영역(315, 316) 각각을 형성하는 것을 포함할 수 있다.
열 처리(thermal budget)는, 도펀트들을 도핑된 내부 스페이서(313, 314)로부터, 도핑된 내부 스페이서(313, 314) 사이의 채널 영역(309)의 부분으로 확산시키기 위해 적용될 수 있다. 도핑된 내부 스페이서(313, 314)로부터 도펀트를 확산시킴으로써 도핑된 확장 영역(315, 316)을 형성하는 것은, 예를 들어, 플래시 어닐링 공정 또는 밀리-세컨드 레이저 어닐링 공정과 같은, 밀리-세컨드 어닐링 공정 및/또는 스파이크 어닐링 공정을 이용하는 것을 포함할 수 있다.
소오스 및 드레인 전극의 확장 영역(315, 316) 각각은, 확장 영역 상의 도핑된 내부 스페이서(313, 314) 및 확장 영역 아래의 도핑된 내부 스페이서(313, 314)에 의해 도핑될 수 있다. 예를 들어, 소오스 전극의 확장 영역(315)은, 확장 영역(315) 위와 아래에 배치되는 도핑된 내부 스페이서(313) 쌍에 의해 각각 도핑될 수 있고, 드레인 전극의 확장 영역(316)은, 확장 영역(316)의 위와 아래에 배치되는 도핑된 내부 스페이서(314) 쌍에 의해 각각 도핑될 수 있다.
확장 영역(315, 315)의 위와 아래에 배치되는 도핑된 내부 스페이서(313, 314)를 이용하여 확장 영역(315, 316)을 도핑하는 것은, 도핑된 확장 영역이 확산되는 수평 나노 시트 또는 수평 나노 와이어 장치에 비해, 확산 거리를 단축시킬 수 있다. 이러한 단축된 확산 거리는, 계단 접합을 향상(즉, 더 많은 계단 접합을 야기)시킬 수 있다.
몇몇 실시예에서, 확장 영역(315, 316)은, 확장 영역(315, 316)의 위와 아래에 배치되는 도핑된 내부 스페이서(313, 314)로부터 확산되어 도핑될 수 있고, 이 때 확산 거리는 수평 나노 시트의 두께의 절반일 수 있다. 예를 들어, 확산 거리는, 채널 영역(309)의 두께의 절반일 수 있다. 채널 영역(309)의 각각의 두께는, 약 5nm이거나 적을 수 있고, 확산 거리는 약 2.5nm 이거나 적을 수 있다. 도핑된 내부 스페이서(313, 314)를 도펀트의 소스로 이용하는 것은, 확장 영역(315, 316)을 실질적으로 균일하게 도핑시킬 수 있다.
도핑된 내부 스페이서(313, 314)를 소오스 및 드레인 전극의 확장 영역(315, 316)을 도핑시키기 위해 이용하는 것은 또한, 도핑된 내부 스페이서(313, 314)의 내부 에지(317, 318)와 도핑된 확장 영역(315, 316)이 자기 정렬되도록 할 수 있다. 이러한 도핑된 확장 영역(315, 316)은, 도 3H를 참조하여 후술될 공정인 후속 공정에서 형성되거나 증착될 게이트 스택(예를 들어, 금속 게이트 전극 및 계면막)과 자기 정렬될 수 있다.
도 3g를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)는, 각 리세스(307, 308) 내에, 소오스 전극(319)과 드레인 전극(320)을 에피텍셜하게 재성장시키는 것을 포함할 수 있다. 여기서 각 리세스(307, 308)는, 도 3c를 참조하여 상술한 바와 같이, 초기 스택(301)의 부분을 깊이 식각하는 동안 형성될 수 있다.
도 3h를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어 장치(300)의 제조 방법은, 산화물과 같은 유전체 층을 형성 및 평탄화하고, 외부 스페이서(326) 사이의 영역 내에 더미 게이트 산화막(305)을 포함하여 더미 게이트 전극(306)을 제거함으로써 게이트 캐비피를 형성하고, 게이트 캐비피 내의 희생 영역(310)을 선택적으로 제거하고(예를 들어, 선택적 식각 공정을 통해 남아있는 희생 영역(310)을 제거하고), 게이트 스택과 유전체(예를 들어, 질화물) 캡핑 층을 증착 또는 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 게이트 스택은 채널 영역(309)과 접하는 계면막, 고유전율 유전체 막, 금속 막 및 질화물과 같은 유전체 캡핑 막을 포함할 수 있다.
희생 영역(310)을 선택적으로 식각하는 것은, 채널 영역(309) 또는 도핑된 내부 스페이서(313, 314)에 영향을 주지 않는 것을 의미할 수 있다. 따라서, 희생 영역(310)의 식각 공정 후, 도핑된 내부 스페이서(313, 314)와 채널 영역(309)은 온전히 남아있을 수 있다.
도 3h를 참조하면, 본 발명의 몇몇 실시예들에 따른 수평 나노 시트 또는 수평 나노 와이어(300)의 제조 방법은, 금속 게이트 전극(322), 채널 영역(309)과 접하는 계면막(323), 각 채널 영역(309)을 위한 고유전율 유전체 막(324)을 포함하는, 게이트 스택(321)을 증착 또는 형성하는 것을 포함할 수 있다.
게이트 스택(321)은, 이전에 도핑된 내부 스페이서(313, 314) 사이에서 측면 방향으로 연장되는 희생 영역(310)이 형성되어 있었던 영역 내에, 증착되거나 형성될 수 있다. 즉, 게이트 스택(321)은 희생 영역(310)의 선택적 식각 공정 중 형성된 캐비티 내에 증착될 수 있다. 게이트 스택(321)을 증착하거나 형성하는 것은, RMG(Replacement Metal Gate) 공정 또는 다른 임의의 적합한 공정에 의해 수행될 수 있다. 게이트 스택(321)은, 질화물과 같은 유전체 캡핑 막(325)을 포함할 수 있다. 유전체 캡핑 막(325)은, 게이트가 접촉될 영역에 대해 수행된 후속 제조 공정 중 제거될 수 있다.
비록 도면에서, 도핑된 내부 스페이서(313, 314)로부터 도펀트를 확산시켜 도핑된 확장 영역(315, 316)을 형성하는 것은, 소오스 전극(319)과 드레인 전극(320)의 에피텍셜 재성장 공정이 수행되기 전에 수행되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 도핑된 확장 영역(315, 316)을 형성하는 것은, 예를 들어, 본 발명의 기술적 사상에 따른 제조 방법 중 적절한 시점에서 수행될 수 있음은 물론이다. 예를 들어, 도핑된 내부 스페이서(313, 314)로부터 도펀트를 확산시켜 도핑된 확장 영역(315, 316)을 형성하는 것은, 소오스 전극(319) 및 드레인 전극(320)을 에피텍셜하게 재성장시킨 후 수행될 수도 있고, 또는 게이트 스택(321)을 증착 또는 형성한 후 수행될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 소오스 전극 102: 드레인 전극
103: 게이트 스택 104: 제1 도핑된 내부 스페이서
105: 제2 도핑된 내부 스페이서 106: 채널 영역

Claims (10)

  1. 순차적으로 적층되는 희생층 및 채널층을 포함하는 스택 상에, 복수의 외부 스페이서 및 더미 게이트를 형성하고,
    상기 복수의 외부 스페이서 사이의 상기 스택의 일부분을 식각하여, 소오스 전극 및 드레인 전극을 위한 전극 리세스를 형성하고,
    상기 희생층의 일부분을 에치 백(etch back)하여, 상기 채널 층 상과 상기 채널 층의 하부에 내부 스페이서 리세스를 형성하고,
    상기 내부 스페이서 리세스 내에 도핑된 내부 스페이서를 형성하고,
    상기 도핑된 내부 스페이서로부터 도펀트를 확산시켜, 상기 소오스 전극 및 상기 드레인 전극의 도핑된 확장 영역을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 전극 리세스 내에, 상기 소오스 전극과 상기 드레인 전극을 에피택셜하게 재성장시키는 것을 더 포함하고,
    상기 소오스 전극과 상기 드레인 전극을 에피택셜하게 재성장시키는 것은, 상기 소오스 전극 및 상기 드레인 전극의 상기 도핑된 확장 영역을 형성한 후에 수행되거나, 상기 소오스 전극 및 상기 드레인 전극의 상기 도핑된 확장 영역을 형성하기 전에 수행되는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 희생층의 남아있는 부분을 식각하여 캐비티를 형성하고,
    상기 캐비티 내에 게이트 스택을 형성하는 것을 더 포함하고,
    상기 소오스 전극 및 상기 드레인 전극의 상기 도핑된 확장 영역은 상기 게이트 스택과 자기 정렬(self-align)되는 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 도핑된 내부 스페이서를 형성하는 것은,
    제1 도펀트 농도를 갖는 제1 절연 물질을 포함하는, 제1 도핑된 내부 스페이서를 형성하고,
    상기 제1 도핑된 내부 스페이서의 일부를 식각하여, 상기 제1 도핑된 내부 스페이서 내에 리세스를 형성하고,
    상기 리세스 내에, 상기 제1 도펀트 농도와 다른 제2 도펀트 농도를 갖는 제2 절연 물질을 포함하는, 제2 도핑된 내부 스페이서를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 도펀트 농도는, 상기 제2 도펀트 농도보다 작은 반도체 장치 제조 방법.
  6. 제 4항에 있어서,
    상기 제1 절연 물질은, 상기 제2 절연 물질과 동일한 반도체 장치 제조 방법.
  7. 소오스 전극;
    드레인 전극;
    상기 소오스 전극과 상기 드레인 전극 사이에 배치되는 게이트 스택;
    상기 게이트 스택과 상기 소오스 전극을 분리시키는 제1 도핑된 내부 스페이서;
    상기 게이트 스택과 상기 드레인 전극을 분리시키는 제2 도핑된 내부 스페이서; 및
    상기 소오스 전극과 상기 드레인 전극 사이에서 연장되고, 상기 게이트 스택의 하부에 배치되는 채널 영역을 포함하고,
    상기 소오스 전극과 상기 드레인 전극 각각은 도핑된 확장 영역을 포함하고,
    상기 소오스 전극의 상기 도핑된 확장 영역은, 상기 제1 도핑된 내부 스페이서의 적어도 일부의 아래에 배치되고,
    상기 드레인 전극의 상기 도핑된 확장 영역은, 상기 제2 도핑된 내부 스페이서의 적어도 일부의 아래에 배치되고,
    상기 소오스 전극과 상기 드레인 전극의 상기 도핑된 확장 영역은, 상기 게이트 스택과 정렬되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 및 제2 도핑된 내부 스페이서는, 비희생 스페이서로써, 식각 저항성(etch-resistant)을 갖는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제1 도핑된 내부 스페이서와 상기 제2 도핑된 내부 스페이서 중 적어도 어느 하나는, 제1 도펀트 농도를 갖는 제1 영역과 제2 도펀트 농도를 갖는 제2 영역을 포함하고,
    상기 제2 도펀트 농도는 상기 제1 도펀트 농도와 상이한 반도체 장치.
  10. 순차적으로 적층되는 희생층 및 채널층을 포함하는 스택 상에, 복수의 외부 스페이서 및 더미 게이트를 형성하고,
    상기 복수의 외부 스페이서 사이의 상기 스택의 일부분을 식각하여, 소오스 전극 및 드레인 전극을 위한 전극 리세스를 형성하고,
    상기 희생층의 일부분을 에치 백(etch-back)하여, 상기 채널 층 상과 상기 채널 층의 하부에 내부 스페이서 리세스를 형성하고,
    상기 내부 스페이서 리세스 내에, 도핑된 산화물을 포함하는 도핑된 내부 스페이서를 형성하고,
    상기 도핑된 내부 스페이서로부터 도펀트를 확산시켜, 상기 소오스 전극 및 상기 드레인 전극의 도핑된 확장 영역을 형성하고,
    상기 전극 리세스 내에, 상기 소오스 전극과 상기 드레인 전극을 에피텍셜하게 재성장시키고,
    상기 더미 게이트와 상기 희생층의 남은 부분을 식각하여, 캐비티를 형성하고,
    상기 캐비티 내에 게이트 스택을 형성하는 것을 포함하고,
    상기 소오스 전극과 상기 드레인 전극의 상기 도핑된 확장 영역은, 상기 게이트 스택과 자기 정렬(self-aligh)되는 반도체 장치 제조 방법.
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