KR20230025011A - 선택적인 저온 에피택셜 증착 프로세스 - Google Patents

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Abstract

에피택셜층들의 선택적 형성을 위한 방법이 본 명세서에 기술된다. 이 방법에서, 에피택셜층들은 수평 게이트 올라운드(hGAA 구조) 주위에 소스 및 드레인 영역들을 형성하기 위해 증착된다. 이 방법은 염소화 실리콘 함유 전구체들, 안티몬 함유 전구체들 및 n형 도펀트 전구체들의 조합을 공동 유동시키는 단계를 포함한다. 결과적으로 생성된 소스 및 드레인 영역들은 비결정질 게이트 구조 및 유전체층들 위에 hGAA 구조의 결정질 나노시트들 또는 나노와이어들로부터 선택적으로 성장된다. 소스 및 드레인 영역들은 우세하게(predominantly) <110> 방향으로 성장된다.

Description

선택적인 저온 에피택셜 증착 프로세스
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스를 형성하는 방법에 관한 것이다. 더욱 구체적으로는, 본 출원은 수평 게이트 올 어라운드(hGAA: horizontal gate all around) 디바이스 구조들을 위한 에피택셜 증착 방법에 관한 것이다.
[0002] 더 큰 회로 밀도와 더 높은 성능을 달성하기 위해 트랜지스터 디바이스의 피처(feature) 크기가 계속 축소됨에 따라서, 정전 결합을 개선하고 기생 커패시턴스 및 오프 상태 누설과 같은 부정적인 영향을 줄이기 위해 트랜지스터 디바이스 구조를 개선할 필요가 있다. 트랜지스터 디바이스 구조의 예들은 평면 구조, 핀 전계 효과 트랜지스터(FinFET) 구조, 및 수평 게이트 올 어라운드(hGAA) 구조를 포함한다. hGAA 디바이스 구조는 스택형 구성으로 매달려 있고 소스/드레인 영역들에 의해 연결되는 여러 개의 격자 매칭 채널들을 포함한다.
[0003] 그러나, hGAA 구조와 연관된 문제들은 저온에서 n-채널 금속 산화물 반도체(NMOS) 소스/드레인 영역의 형성을 포함한다. 저온에서 NMOS 소스/드레인 영역을 형성하는 기존의 접근 방식은 전구체 비호환성 및 선택도 손실을 초래한다. 기존의 접근 방식은 또한 별개의 에칭 및 증착 단계를 활용하므로 디바이스 생산 비용을 증가시킨다. 그러나, NMOS 소스/드레인 영역들의 형성 온도를 상승시키면 hGAA 구조 전체에 걸쳐 도펀트들의 확산 속도를 증가시킬 수 있으며 더 긴 램프 업(ramp up)/램프 다운(ramp down) 시간을 필요로 한다.
[0004] 따라서, 더 낮은 온도에서 추가적인 에칭 동작들 없이 hGAA 구조 상에 NMOS 소스/드레인 영역을 형성하는 방법이 필요하다.
[0005] 본 개시내용은 일반적으로 반도체 구조 상에 소스/드레인 영역들을 형성하기 위한 방법을 포함한다. 보다 구체적으로, 본 개시내용의 실시예들은 반도체 디바이스를 형성하는 방법을 포함한다. 반도체 디바이스를 형성하는 방법은 기판 상에 다중 재료층(multi-material layer)을 형성하는 단계를 포함하고, 다중 재료층은 교번하는 패턴으로 배열되는 복수의 결정질(crystalline) 제1 층들 및 복수의 비결정질(non-crystalline) 제2 층들을 포함한다. 소스 영역 및 드레인 영역은 기판의 결정질 제1 층들 상에 선택적으로 형성되며, 형성된 소스 영역 및 드레인 영역은 약 5×1020 atoms/cm3보다 큰 안티몬 농도를 함유한다. 소스 영역 및 드레인 영역을 형성하는 단계는, 염소화 실리콘 함유 전구체를 유동시키는 단계, 안티몬 함유 전구체를 염소화 실리콘 함유 전구체와 공동 유동시키는 단계, n형 도펀트 전구체를 염소화 실리콘 함유 전구체 및 안티몬 함유 전구체와 공동 유동시키는 단계, 및 기판을 약 550℃ 미만의 온도로 가열하는 단계를 더 포함한다.
[0006] 다른 실시예에서, 반도체 디바이스가 기술된다. 반도체 디바이스는 다중 재료층을 포함한다. 다중 재료층은 결정질 실리콘 재료를 포함하는 복수의 제1 층들, 및 금속 물질 및 금속 재료의 외부 표면 상에 하이-k(high-k) 재료를 포함하는 복수의 제2 층들을 포함한다. 복수의 제2 층들은 복수의 제1 층들과 교번하는 패턴으로 배열된다. 반도체 디바이스는 소스 영역 및 드레인 영역을 더 구비한다. 소스 영역 및 드레인 영역은 에피택셜층이고, 실리콘 재료, 안티몬 도펀트 및 n형 도펀트를 포함한다.
[0007] 또 다른 실시예에서, 반도체 디바이스를 형성하는 방법이 기술된다. 반도체 디바이스를 형성하는 방법은 기판 상에 소스 영역과 드레인 영역을 우세하게(predominantly) <110> 방향으로 선택적으로 성장시키는 단계를 포함한다. 소스 및 드레인 영역들은 약 5x1020 atoms/cm3보다 큰 안티몬 농도를 함유한다. 소스 및 드레인을 선택적으로 성장시키는 단계는 염소화 실리콘 함유 전구체를 기판을 갖는 프로세스 챔버로 유동시키는 단계, 안티몬 함유 전구체를 염소화 실리콘 함유 전구체와 함께 프로세스 챔버로 공동 유동시키는 단계, 인 도펀트 전구체를 염소화 실리콘 함유 전구체 및 안티몬 함유 전구체와 함께 프로세스 챔버로 공동 유동시키는 단계, 및 염소화 실리콘 함유 전구체, 안티몬 함유 전구체 및 인 도펀트 전구체를 유동시키는 동안 기판을 약 550℃ 미만의 온도로 가열하는 단계를 더 포함한다.
[0008] 본 개시내용의 상기 인용된 특징들이 상세하게 이해될 수 있도록, 위에서 간략히 요약된 본 개시내용의 보다 구체적인 설명은 실시예들을 참조하여 이루어질 수 있으며, 그 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 일 실시예에 따르는 hGAA 구조의 개략적인 등각도를 예시하는 도면이다.
[0010] 도 2a 내지 도 2c는 일 실시예에 따르는 도 1의 hGAA 구조의 개략적인 단면도를 예시하는 도면이다.
[0011] 도 3은 일 실시예에 따르는 도 1 및 도 2a 내지 도 2c의 hGAA 구조를 형성하는 방법을 예시하는 도면이다.
[0012] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 예상된다.
[0013] 본 개시내용은 일반적으로 반도체 디바이스를 형성하는 방법에 관한 것이다. 수평 게이트 올 어라운드(hGAA) 디바이스 구조 내에 n-채널 금속 산화물 반도체(NMOS) 소스/드레인 영역의 에피택셜 증착 방법이 제공된다. 이 방법은 약 550℃ 보다 낮은 온도에서 수행된다. 이 방법은 염소화 실리콘 전구체, 안티몬 함유 전구체, 및 인 함유 전구체의 사용을 포함한다.
[0014] 염소화 실리콘 전구체는 에피택셜층이 형성될 때 에피택셜층을 연속적으로 에칭하는 데 활용되며, 에피택셜층이 초격자 구조 상에 증착될 때 에피택셜층의 선택도를 향상시킨다. 에피택셜층은 초격자 구조의 결정질 부분들 상에만 형성되고, 산화물이나 비결정질 표면 상에는 형성되지 않는다. 안티몬 함유 전구체는 에피택셜층이 증착되는 온도를 낮추고 초격자 구조의 결정질 부분들에서 에피택셜층의 성장 속도를 증가시킨다. 인 함유 전구체는 에피택셜 층을 인으로 도핑하여 초격자 구조의 결정질 부분들에 대해 더 나은 접착을 가능하게 한다.
[0015] 또한, 초격자 구조의 노출된 결정질 표면들에 대한 에피택셜층의 성장 속도는 에피택셜층에 상이한 농도의 안티몬을 첨가함에 따라 변하는 것으로 나타났다. 본 명세서에 기술되어 있는 실시예들에서, 에피택셜층의 안티몬 농도는 약 5×1020 atoms/cm3보다 크고 주로 <110> 방향으로 성장한다. 안티몬 농도는 <110> 방향으로 우세한 결정 성장을 일으키는 것으로 나타났다. 주로 <110> 방향으로의 결정 성장은 초격자 구조 상의 에피택셜층의 패시팅(faceting)을 감소시킨다. <111> 방향의 성장 속도에 대한 이전 방법은 패시팅으로 인해 성장이 제한된다.
[0016] 도 1은 일 실시예에 따른 수평 게이트 올 어라운드(hGAA) 구조(100)의 개략적인 등각도를 예시한다. hGAA 구조(100)는 hGAA 구조(100)에서 활용되는 스페이서(110)가 내부에 형성된 교번하는 제1 층들(106) 및 제2 층들(108)을 갖는 다중 재료층(105)을 포함한다. hGAA 구조(100)는 소스(114a) 및 드레인(114b)과 게이트 구조(112) 사이에서 다중 재료층(105)을 나노와이어들(예를 들어, 채널들)로서 활용한다. 도 1에서 다중 재료층(105)의 단면도에 도시되어 있는 바와 같이, 제2 층들(108)의 각각의 최하부(예를 들어, 또는 단부)에 형성된 나노와이어 스페이서(110)는 제2 층들(108)과 소스/드레인(114a, 114b) 사이의 인터페이스를 관리하는 것을 도와서 기생 커패시턴스를 감소시키고 최소 디바이스 누설을 유지한다.
[0017] hGAA 구조(100)는 기판(102) 상에 배치된 선택적 재료층(104)의 최상부 상과 같은 기판(102)의 최상부 표면(103) 상에 배치된 다중 재료층(105)을 포함한다. 선택적 재료층(104)이 존재하지 않는 실시예들에서는, 다중 재료층(105)은 기판(102) 상에 직접 형성된다.
[0018] 기판(102)은 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드(strained) 실리콘, 실리콘 게르마늄, 게르마늄, 도핑되거나 도핑되지 않은 폴리실리콘, 도핑되거나 도핑되지 않은 실리콘 웨이퍼들 및 패턴화되거나 패턴화되지 않은 웨이퍼 실리콘 온 인슐레이터(SOI: silicon on insulator), 탄소 도핑 실리콘 산화물, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소화물, 유리 또는 사파이어와 같은 재료일 수 있다. 기판(102)은 200mm, 300mm, 450mm 또는 다른 직경과 같은 다양한 치수를 가질 수 있을 뿐만 아니라 직사각형 또는 정사각형 패널일 수 있다. 달리 언급되지 않는 한, 본 명세서에 기재되어 있는 예들은 직경 200mm, 직경 300mm 또는 직경 450mm 기판을 갖는 기판들 상에서 수행된다.
[0019] 일례에서, 선택적 재료층(104)은 절연 재료이다. 절연 재료의 적절한 예들은 실리콘 산화물 재료, 실리콘 질화물 재료, 실리콘 산질화물 재료, 또는 임의의 적절한 절연 재료들을 포함할 수 있다. 대안으로, 선택적 재료층(104)은 필요에 따라 전도성 재료 또는 비전도성 재료를 포함하는 임의의 적절한 재료일 수 있다. 다중 재료층(105)은 적어도 한 쌍의 층들을 포함하며, 각각의 쌍은 제1 층(106) 및 제2 층(108)을 포함한다. 도 1에 묘사되어 있는 예는 4개의 쌍들을 도시하고, 제1 층(106)은 캡핑되며(cap), 각각의 쌍은 제1 층(106) 및 제2 층(108)을 포함한다(교번하는 쌍들, 각각의 쌍은 제1 층(106) 및 제2 층(108)을 포함한다). 추가적인 제1 층(106)이 다중 재료층(105)의 최상부로서 배치된다. 쌍들의 수는 여분의 제1 층들(106) 또는 제2 층들(108)이 필요하거나 필요하지 않는 상이한 프로세스 요구에 기반하여 변할 수 있다. 일 구현예에서, 각각의 단일 제1 층(106)의 두께는 약 20 Å 내지 약 200 Å, 이를테면 약 50 Å일 수 있고, 각각의 단일 제2 층(108)의 두께는 약 20 Å 내지 약 200 Å, 이를테면 약 50 Å일 수 있다. 다중 재료층(105)은 약 10 Å 내지 약 5000 Å, 이를테면 약 40 Å 내지 약 4000 Å의 총 두께를 가질 수 있다.
[0020] 제1 층들(106)의 각각은 단일 결정질, 다결정질 또는 단결정질 실리콘층과 같은 결정질층이다. 제1 층들(106)은 에피택셜 증착 프로세스를 사용하여 형성된다. 대안적으로, 제1 층들(106)은 p형 도핑 실리콘층들 또는 n형 도핑 층들을 포함하는 도핑된 실리콘층들이다. 적절한 p형 도펀트들은 B 도펀트들, Al 도펀트들, Ga 도펀트들, In 도펀트들 등을 포함한다. 적절한 n형 도펀트는 N 도펀트들, P 도펀트들, As 도펀트들, Sb 도펀트들 등을 포함한다. 또 다른 예에서, 제1 층들(106)은 GaAs 층과 같은 III-V족 재료이다.
[0021] 제2 층들(108)은 비결정질 재료층들이다. 일부 실시예들에서, 제2 층들(108)은 SiGe 층들, Ge 층들 또는 다른 적절한 층들과 같은 Ge 함유 층들이다. 대안적으로, 제2 층들(108)은 p형 도핑 실리콘층들 또는 n형 도핑 층들을 포함하는 도핑된 실리콘층들이다. 또 다른 예에서, 제2 층들(108)은 GaAs 층과 같은 III-V족 재료이다. 또 다른 예에서, 제1 층들(106)은 실리콘층들이고 제2 층들(108)은 금속 재료의 외부 표면들 상에 하이-k(high-k) 재료 코팅을 갖는 금속 재료이다. 하이-k 재료의 적절한 예들은 이산화하프늄(HfO2), 이산화지르코늄(ZrO2), 산화하프늄규산염(HfSiO4), 산화하프늄알루미늄(HfAlO), 산화지르코늄규산염(ZrSiO4), 이산화탄탈륨(TaO2), 산화알루미늄, 알루미늄 도핑 이산화 하프늄, 비스무트 스트론튬 티타늄(BST) 또는 백금 지르코늄 티타늄(PZT) 등을 포함한다. 하나의 특정 구현예에서 코팅층은 이산화하프늄(HfO2)층이다. 일부 실시예에서, 제2 층들(108)은 제1 층들(106) 주위에 랩어라운드(wraparound) 게이트를 형성하기 위해 게이트 구조(112)와 유사한 재료이다.
[0022] 스페이서들(110)의 각각은 제2 층들(108)의 단부들에 인접하여 형성되고 제2 층들(108)의 일부로 간주될 수 있다. 스페이서들(110)은 유전체 스페이서들 또는 에어 갭들이다. 스페이서들(110)은 각각의 제2 층들(108)의 단부들에 리세스(recess)를 형성하기 위해 에칭 전구체를 사용하여 각각의 제2 층들(108)의 일부를 에칭함으로써 형성될 수 있다. 스페이서들(110)은 각각의 제2 층들(108)에 인접한 리세스들 내에 형성된다. 스페이서들(110)의 증착 전에 리세스들 내에 라이너 층(도시 생략)이 추가로 증착될 수 있다. 스페이서들(110)은 유전 재료로 형성되고 제1 층들(106)로서 형성된 각각의 나노와이어들 또는 나노시트들을 분리시킨다. 일부 실시예들에서 스페이서들(110)은 로우-k(low-K) 재료와 같이, hGAA 나노와이어 구조에서 게이트와 소스/드레인 구조 사이의 기생 커패시턴스를 감소시킬 수 있는 실리콘 함유 재료가 되도록 선택된다. 실리콘 함유 재료 또는 로우-k 재료는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 탄화물 질화물, 도핑된 실리콘 층, 또는 Applied Materials로부터 입수 가능한 Black Diamond® 재료와 같은 다른 적절한 재료들일 수 있다.
[0023] 일 실시예에서, 스페이서들(110)은 로우-k 재료(예를 들어, 4 미만의 유전 상수) 또는 실리콘 산화물/실리콘 질화물/실리콘 탄화물 함유 재료이다. 또 다른 실시예들에서, 스페이서들(110)은 에어 갭들이다.
[0024] 게이트 구조(112)는 다중 재료층(105) 위 및 주위에 배치된다. 일 실시예에 따르면, 게이트 구조(112)는 게이트 전극층을 포함하고 게이트 유전층, 게이트 스페이서들 및 마스크층을 추가로 포함할 수 있다. 게이트 구조(112)의 게이트 전극층은 폴리실리콘층 또는 폴리실리콘층으로 캡핑된(capped) 금속층을 포함한다. 게이트 전극층은 금속 질화물들(예를 들면, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 몰리브덴 질화물(MoNx)), 금속 탄화물들(예를 들면, 탄탈륨 탄화물(TaC) 또는 하프늄 탄화물(HfC)), 금속 탄질화물들(예를 들면, TaCN), 금속 산화물들(예를 들면, 산화몰리브덴(MoOx)), 금속 산질화물들(예를 들면, 산질화몰리브덴(MoOxNy)), 금속 실리사이드들(예를 들면, 니켈 실리사이드) 또는 이들의 조합들을 포함할 수 있다. 게이트 전극층은 다중 재료층(105)의 최상부 및 주위에 배치된다.
[0025] 게이트 유전층은 선택적으로 게이트 전극층 아래 및 다중 재료층(105) 아래에 배치될 수 있다. 선택적 게이트 유전층은 제1 층들(106) 및/또는 제2 층들(108)의 하나 이상의 열 산화에 의해, 또는 임의의 적절한 증착 프로세스에 의해 형성될 수 있는 실리콘 산화물(SiOx)을 포함할 수 있다. 게이트 유전층을 형성하기 위한 적절한 재료들은 실리콘 산화물, 실리콘 질화물들, 산질화물들, 하프늄 산화물(HfO2), 하프늄 지르코늄 산화물(HfZrOx), 하프늄 실리콘 산화물(HfSiOx), 하프늄 티타늄 산화물(HfTiOx), 하프늄 알루미늄 산화물(HfAlOx)과 같은 금속 산화물들, 및 이들의 조합들 및 다층들을 포함한다. 게이트 스페이서들은 게이트 전극층의 측벽들 상에 형성된다. 각각의 게이트 스페이서는 질화물 부분 및/또는 산화물 부분을 포함한다. 마스크층은 게이트 전극층의 최상부에 형성되며 실리콘 질화물을 포함할 수 있다.
[0026] hGAA 구조(100) 상의 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 조성 및 형성이 본 명세서에 기술되어 있다.
[0027] 도 2a 내지 도 2c는 일 실시예에 따르는, 도 1의 hGAA 구조(100)의 형성의 개략적인 단면도를 예시한다. hGAA 구조(100)는 도 3의 방법(300)을 사용하여 형성된다. 본 명세서에 기술된 hGAA 구조(100)는 n-채널 금속 산화물 반도체(NMOS) 디바이스이다. 따라서, hGAA 구조(100) 내의 도펀트들은 인, 비소, 안티몬 또는 이들의 임의의 조합과 같은 n형 도펀트들이다. 도펀트는 일 실시예에 따라 인(P)을 포함한다.
[0028] 도 1에 대하여 기술되어 있는 다중 재료층(105) 및 게이트 구조(112)는 제1 동작(302) 동안 기판(102) 및 선택적 재료층(104) 상에 형성된다. 제1 동작(302) 후에, hGAA 구조(100)는 도 2a의 구조와 유사하다. 다중 재료층(105)과 게이트 구조(112)의 조합은 본 명세서에서 필름 스택(film-stack)으로 기술될 수 있다. 제1 동작 동안, 다중 재료층(105)은 복수의 교번하는 제1 층들(106) 및 제2 층들(108)을 형성하기 위해 복수의 증착 동작들을 사용하여 형성된다. 제2 층들(108)의 일부는 에치 백되고(etched back) 스페이서들(110)이 형성된다.
[0029] 게이트 구조(112)는 다중 재료층(105) 주위에 형성된다. 일부 실시예들에서, 게이트 구조(112)의 게이트 전극층은 다중 재료층(105) 내의 제2 층들(108)의 각각의 재료와 유사한 재료이다. 게이트 구조(112) 및 제2 층들(108)은 제1 층들(106)의 각각의 주위에 랩어라운드 게이트를 형성한다. 제1 층들(106)은 랩어라운드 게이트 내에 배치된 나노와이어들 또는 나노시트들로서 작용한다. 제1층들(106)은 소스/드레인 영역들의 형성 후 소스/드레인 영역들 사이의 채널로서의 역할을 한다.
[0030] 제1 동작(302) 동안 필름 스택의 형성 후에, 도 2b에 도시되어 있는 바와 같이 안티몬 도핑 소스/드레인 영역들(114a, 114b)이 제2 동작(304) 동안 형성된다. 제2 동작(302) 동안, 증착 가스 혼합물이 프로세스 챔버 내로 도입되어 안티몬 도핑 소스/드레인 영역들(114a, 114b)을 증착한다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)은 도 2b에 도시되어 있는 바와 같이 기판(102) 및 다중 재료층(105) 내의 각각의 제1 층들(106) 상에 증착된다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)은 약 1 nm 내지 약 10 nm 범위의 두께를 갖는다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)은 에피택셜 증착 챔버 내에서 선택적 에피택셜 증착 프로세스와 같은 에피택셜 증착 프로세스에 의해 증착된다. 본 명세서에 도시된 실시예들에서, 안티몬 도핑 소스/드레인 영역들(114a, 114b)은 제1 층들(106) 및 기판(102)의 노출된 부분 상에 증착되며, 이들은 Si와 같은 결정질 재료로 제조되고, 안티몬 도핑 소스/드레인 영역들(114a, 114b)은 유전 재료로 제조된 게이트 구조(112) 또는 스페이서들(110) 상에 증착되지 않는다. 증착 프로세스는 약 1 torr 내지 약 600 torr, 이를테면 약 200 torr 내지 약 300 torr 범위의 챔버 압력 및 약 550℃ 미만, 이를테면 약 500℃ 미만, 이를테면 약 450℃ 미만의 증착 온도(기판의 온도)에서 수행될 수 있다.
[0031] 염소화 실리콘 전구체 및 안티몬(Sb) 함유 전구체가 프로세스 챔버 내로 공동 유동된다. 염소화 실리콘 전구체는 디클로로실란(SiCl2H2)(DCS), 트리클로로실란(SiCl3H)(TCS) 또는 이들의 임의의 혼합물과 같이 실리콘과 염소를 모두 갖는 전구체를 포함한다. 일부 실시예들에서, DCS와 TCS의 혼합이 사용된다. DCS와 TCS의 혼합물은 약 1:10 내지 약 10:1의 비율로 DCS 대 TCS의 혼합물을 포함한다. 일부 실시예들에서, TCS는 DCS가 존재할 때 안티몬 도핑 소스/드레인 영역들(114a, 114b)만을 성장시키고, DCS가 그와 함께 공동 유동되지 않을 때 급격하게 감소된 속도로 안티몬 도핑 소스/드레인 영역들(114a, 114b)을 형성하거나 안티몬 도핑 소스/드레인 영역들(114a, 114b)을 형성하지 않는 것으로 나타났다. DCS는 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도를 증가시키는 것으로 나타났다. 일부 실시예들에서, 다른 적절한 염소화 실리콘 함유 전구체가 존재할 수 있다. 염소화 실리콘 함유 전구체들은 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장을 가능하게 한다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)이 성장함에 따라 에치 백 동작들은 수행되지 않는다. 염소화 실리콘 함유 전구체 내의 염소는 추가의 에치 백 프로세스들 없이 에피택셜층의 결정 성장을 개선하는 것으로 나타났다. 염소화 실리콘 함유 전구체는 약 1 sccm 내지 약 1000 sccm, 이를테면 1 sccm 내지 약 500 sccm, 또는 10 sccm 내지 약 1000 sccm의 범위의 유량을 가질 수 있다. 본 명세서에 기술되어 있는 실시예들에서, DCS 또는 TCS의 각각의 유량은 약 1 sccm 내지 약 1000 sccm, 이를테면 1 sccm 내지 약 500 sccm, 또는 10 sccm 내지 약 1000 sccm 범위의 유량을 갖는다.
[0032] 안티몬 함유 전구체는 스티빈(stibine)(SbH3), 안티몬 트리클로라이드(SbCl3), 안티몬 테트라클로라이드(SbCl4), 안티몬 펜타클로라이드(SbCl5), 트리페닐안티몬((C6H5)3Sb), 안티몬 트리하이드라이드(SbH3), 안티몬 트리옥사이드(Sb2O3), 안티몬 펜톡사이드(Sb2O5), 안티몬 트리플루오라이드(SbF3), 안티몬 트리브로마이드(SbBr3), 안티몬 트리요오다이드(SbI3), 안티몬 펜타플루오라이드(SbF5), 트리에틸 안티몬(C6H15Sb)(TESb) 및 트리메틸 안티몬(TMSb) 중 하나 또는 이들의 조합을 포함한다. 본 명세서에 기술된 실시예들에서, TESb가 활용된다. 안티몬 함유 전구체는 약 0.1 sccm 내지 약 100 sccm 범위의 유량을 가질 수 있다. 일부 실시예들에서, 질소 가스(N2) 또는 수소 가스(H2)와 같은 캐리어 가스는 염소화 실리콘 함유 전구체 및 비소 함유 전구체와 함께 흐를 수 있다. 본 명세서에 기술된 동작들 동안, 선택적인 에치 백을 수행하기 위해 반도체 함유 전구체 및 안티몬 함유 전구체와 함께 추가적인 에천트가 유동하지 않는다.
[0033] 안티몬 도핑 소스/드레인 영역들(114a, 114b) 내의 과도한 점 결함들의 양은 전구체들의 부분 압력, 전구체들의 비율, 프로세싱 온도 및/또는 층 두께와 같은 프로세싱 조건들을 변경함으로써 제어할 수 있다. 안티몬 도핑 소스/드레인 영역들(114a, 114b) 내의 과도한 점 결함들의 양은 다중 재료층(105)의 제1 층들(106)로의 Sb 원자들의 확산을 제어할 수 있다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 증착 동안, Sb 원자들은 다중 재료층(105)의 제1 층들(106)로 확산될 수 있다. P-함유 전구체를 사용하여 P-도펀트들이 안티몬 도핑 소스/드레인 영역들(114a, 114b)에 추가된다. P-함유 전구체는 염소화 실리콘 함유 전구체 및 안티몬 함유 전구체의 양자에 동시에 흐른다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 비저항은 약 0.8 mΩ·cm인 반면, P 도핑 안티몬 도핑 반도체층의 비저항은 약 0.5 mΩ·cm 내지 약 0.6 mΩ·cm로 더 감소된다. 본 명세서에 기술된 예들에서, P 함유 전구체는 포스핀(phosphine)(PH3)이다.
[0034] 염소화 실리콘 함유 전구체, 비소 함유 전구체 및 P 함유 전구체의 각각은 프로세스 챔버 내로 동시에 공동 유동된다. 염소화 실리콘 함유 전구체, 비소 함유 전구체 및 P 함유 전구체의 각각을 공동 유동시키면 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 전기 전도성이 향상되고 증착 온도를 550℃ 미만이 되게 할 수 있다. 일부 실시예들에서, P 함유 전구체는 일반적인 n형 도펀트 전구체이다. 본 명세서에 기술된 실시예들에서, 염소화 실리콘 함유 전구체 대 비소 함유 전구체 대 프로세스 챔버 내로 유동하는 P-함유 전구체의 비율은 약 5:1:5 내지 약 20:1:20이다. 본 명세서에 기술되어 있는 바와 같이, 염소화 실리콘 함유 전구체 대 비소 함유 전구체 대 P 함유 전구체의 비율은 DCS 및 TCS 대 TESb 대 PH3의 비율일 수 있다.
[0035] 증착된 안티몬 도핑 소스/드레인 영역들(114a, 114b)은 약 5×1020 atom/cm3 초과, 예컨대 약 1×1021 atom/cm3 초과, 예컨대 약 2×1021 atom/cm3 초과의 안티몬 농도를 갖는다. 증착된 안티몬 도핑 소스/드레인 영역들(114a, 114b) 내의 인 도펀트 농도는 약 1×1020 atoms/cm3 내지 약 5×1021 atoms/cm3이다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 저온 증착은 안티몬 확산이 소자 성능의 열화를 야기할 수 있기 때문에 다중 재료층(105) 및 기판의 다른 부분들로의 안티몬의 이동을 더욱 감소시킨다.
[0036] 안티몬 도핑 소스/드레인 영역들(114a, 114b) 내의 안티몬 도펀트 농도는 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도를 변경한다. 더 낮은 농도의 안티몬 도펀트 또는 안티몬 도펀트의 공동 유동이 없는 실시예들에서는, 550℃ 미만의 온도들에서 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 증착 속도가 크게 감소된다는 것이 밝혀졌다. 일부 실시예들에서, 안티몬-도핑 소스/드레인 영역들(114a, 114b) 내의 안티몬의 농도는 임의의 안티몬 함유 전구체가 없는 프로세스들에 비해 성장 속도의 2배 이상까지 증착 속도를 증가시키는 것으로 밝혀졌다. 일부 실시예들에서, 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도는 안티몬 함유 전구체와 염소화 실리콘 함유 전구체의 양자의 동시의 공동 유동 없이 550℃ 미만의 온도에서 기판의 결정질 및 비결정질 위치들의 양자 상에서 거의 0이다. 안티몬 함유 전구체 내의 안티몬은 제1 층들(106)의 표면 활성화 에너지를 낮추도록 작용하여 안티몬 도핑 소스/드레인 영역들(114a, 114b)이 형성된다. 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도는 제1 층들(106) 상의 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도가 스페이서들(110) 및 게이트 구조(112) 상의 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도보다 약 100배 크도록, 예컨대, 성장 속도보다 약 150배 크도록 결정질 구조들에 대해 매우 선택적이다. 일부 실시예들에서, 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도는 약 10 옹스트롬/분 내지 약 20 옹스트롬/분이다.
[0037] 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도는 본 명세서에 기술된 프로세스 동안 주로 <110> 방향을 따르므로, <110> 방향들을 따르는 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 성장 속도는 <100> 또는 <111> 방향들의 성장률보다 50% 이상 높으며, 예를 들어 <100> 또는 <111> 방향들의 성장률보다 100% 이상 높다. <100> 또는 <111> 방향에 비해 <110> 방향의 높은 성장률은 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 패시팅을 감소시키고 제1 층들(106)의 표면으로부터 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 지속적인 성장을 가능하게 한다.
[0038] 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 선택적 증착 및 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 방향성 성장 속도는 스페이서들(110)과 안티몬 도핑 소스/드레인 영역들(114a, 114b) 사이에 갭들(111)을 형성한다. 갭들(111)은 에어 갭들이고 스페이서들(110) 및 안티몬 도핑 소스/드레인 영역들(114a, 114b)을 분리시켜 소스/드레인(116a, 116b)으로부터 스페이서들(110)을 더욱 격리시킨다. 제1 층들(106)과 안티몬 도핑 소스/드레인 영역들(114a, 114b) 사이의 접촉 저항은 약 0.3 mΩ-·cm2 내지 약 3 mΩ-·cm2이다.
[0039] 일부 실시예들에서, 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 증착은 제1 프로세싱 챔버에서 수행되고 P로 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 도핑은 제2 프로세싱 챔버에서 수행된다. 또 다른 실시예들에서, 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 형성 및 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 도핑은 하나의 챔버 내에서 수행된다.
[0040] 제2 동작(304) 후에, hGAA 구조(100)를 열 처리하는 제3 동작(306)이 수행된다. hGAA 구조의 열 처리는 스파이크 어닐(spike anneal) 프로세스이다. 스파이크 어닐 프로세스는 약 900℃ 내지 약 1200℃의 온도에서 약 1초 내지 약 30초의 시간 동안 수행된다. Sb 원자들의 크기가 크기 때문에 Sb 원자들은 P 도펀트와 동일한 속도로 확산되지 않는다. 따라서, 스파이크 어닐의 짧은 시간 주기는 Sb 원자 확산을 억제하는 한편, 일부 P 도펀트가 제1 층들(106) 내에 확산되어 도 2c에 도시된 바와 같이 다중 재료층(105)의 제1 층들(106)의 도핑된 영역(120)을 형성할 수 있게 한다.
[0041] 제2 및 제3 동작들의 온도가 약 550℃ 이하로 유지됨에 따라, 도펀트의 확산 및 다중 재료층(105)의 뒤틀림이 감소된다.
[0042] 안티몬 도핑 소스/드레인 영역들(114a, 114b)의 형성 후에 캡핑층(도시 생략)이 hGAA 구조(100) 위에 선택적으로 증착될 수 있다. 캡핑층은 실리콘 함유층이고 안티몬 도핑 소스/드레인 영역들(114a, 114b) 및 스페이서들(110)의 각각의 최상부 상에 증착되어 캡핑층이 갭들(111)을 채운다.
[0043] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있고, 본 개시내용의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 상에 다중 재료층(multi-material layer)을 형성하는 단계 － 상기 다중 재료층은 교번하는 패턴으로 배열된 복수의 결정질(crystalline) 제1 층들 및 복수의 비결정질(non-crystalline) 제2 층들을 포함함 －; 및
    상기 기판의 상기 결정질 제1 층들 상에 소스 영역 및 드레인 영역을 선택적으로 형성하는 단계 － 상기 형성된 소스 영역 및 드레인 영역은 약 5×1020 atoms/cm3보다 큰 안티몬 농도를 함유함 －
    를 포함하고,
    상기 소스 영역 및 드레인 영역을 형성하는 단계는,
    염소화 실리콘 함유 전구체를 유동시키는 단계;
    안티몬 함유 전구체를 상기 염소화 실리콘 함유 전구체와 함께 공동 유동시키는(co-flowing) 단계;
    n형 도펀트 전구체를 상기 염소화 실리콘 함유 전구체 및 상기 안티몬 함유 전구체와 함께 공동 유동시키는 단계; 및
    약 550℃ 미만의 온도로 상기 기판을 가열하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 n형 도펀트 전구체는 인 함유 전구체인, 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 내의 상기 안티몬 농도는 약 2×1021 atoms/cm3보다 큰, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 결정질 제1 층들 상의 상기 소스 영역 및 상기 드레인 영역의 성장 속도는 상기 비결정질 제2 층들 상의 성장 속도보다 약 50배 큰, 반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 비결정질 제2 층들은 상기 비결정질 제2 층들의 외부 부분 상에 배치되는 유전체 스페이서들을 더 포함하는, 반도체 디바이스를 형성하는 방법.
  6. 제5항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 선택적인 형성 동안 상기 비결정질 제2 층들에 인접하게 복수의 갭들이 형성되는, 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 염소화 실리콘 함유 전구체는 디클로로실란 및 트리클로로실란 중 하나 또는 이들의 조합인, 반도체 디바이스를 형성하는 방법.
  8. 제7항에 있어서,
    상기 안티몬 함유 전구체는 스티빈(stibine), 안티몬 트리클로라이드, 안티몬 테트라클로라이드, 안티몬 펜타클로라이드, 트리페닐안티몬, 안티몬 트리하이드라이드, 안티몬니트리옥사이드, 안티몬 펜타옥사이드, 안티몬 트리플루오라이드, 안티몬 트리브로마이드, 안티몬트리요오다이드, 안티몬 펜타플루오라이드, 트리에틸 안티몬, 및 트리메틸 안티몬 중 하나 또는 이들의 조합인, 반도체 디바이스를 형성하는 방법.
  9. 제8항에 있어서,
    상기 안티몬 함유 전구체는 트리에틸 안티몬인, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스로서,
    다중 재료 층;
    소스 영역; 및
    드레인 영역
    을 포함하고,
    상기 다중 재료 층은,
    결정질 실리콘 재료를 포함하는 복수의 제1 층들; 및
    금속 재료 및 상기 금속 재료의 외부 표면 상의 하이-k(high-k) 재료를 포함하는 복수의 제2 층들 － 상기 복수의 제2 층들은 상기 복수의 제1 층들과 교번하는 패턴으로 정렬됨 －
    을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 에티택셜층들이고, 실리콘 재료, 안티몬 도펀트 및 n형 도펀트를 포함하는, 반도체 디바이스.
  11. 제10항에 있어서,
    상기 n형 도펀트는 질소, 인, 비소, 또는 안티몬 중 하나 또는 이들의 조합인, 반도체 디바이스.
  12. 제11항에 있어서,
    상기 n형 도펀트는 인인, 반도체 디바이스.
  13. 제10항에 있어서,
    상기 안티몬 도펀트는 약 5×1020 atoms/cm3보다 큰 농도를 갖는, 반도체 디바이스.
  14. 제10항에 있어서,
    상기 제2 층들 각각은 게이트 구조의 일부인, 반도체 디바이스.
  15. 제10항에 있어서,
    상기 제2 층들의 외부 단부들 상에 유전체 스페이서가 형성되는, 반도체 디바이스.
  16. 제10항에 있어서,
    상기 복수의 제1 층들은 나노시트들 또는 나노와이어들을 형성하는, 반도체 디바이스.
  17. 반도체 디바이스를 형성하는 방법으로서,
    우세하게(predominantly) <110> 방향으로 기판 상에 소스 영역 및 드레인 영역을 선택적으로 성장시키는 단계를 포함하고,
    상기 소스 및 드레인 영역들은 약 5×1020 atoms/cm3보다 큰 안티몬 농도를 함유하고,
    상기 소스 및 드레인 영역들을 선택적으로 성장시키는 단계는,
    염소화 실리콘 함유 전구체를 상기 기판을 갖는 프로세스 챔버 내로 유동시키는 단계;
    안티몬 함유 전구체를 상기 염소화 실리콘 함유 전구체와 함께 상기 프로세스 챔버 내로 공동 유동시키는 단계;
    인 도펀트 전구체를 상기 염소화 실리콘 함유 전구체 및 상기 안티몬 함유 전구체와 함께 상기 프로세스 챔버 내로 공동 유동시키는 단계; 및
    상기 염소화 실리콘 함유 전구체, 상기 안티몬 함유 전구체 및 상기 인 도펀트 전구체의 유동 중에 약 550℃ 미만의 온도로 상기 기판을 가열하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  18. 제17항에 있어서,
    기판 상에 다중 재료층이 배치되고, 상기 다중 재료층은 교번하는 패턴으로 배열된 복수의 결정질 제1 층들 및 복수의 비결정질 제2 층들을 포함하며, 상기 소스 영역 및 상기 드레인 영역은 상기 결정질 제1 층들 상에서 선택적으로 성장되는, 반도체 디바이스를 형성하는 방법.
  19. 제17항에 있어서,
    상기 염소화 실리콘 함유 전구체는 디클로로실란 및 트리클로로실란 중 하나 또는 이들의 조합이고, 상기 안티몬 함유 전구체는 트리에틸 안티몬인, 반도체 디바이스를 형성하는 방법.
  20. 제17항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 성장 속도는 약 10 옹스트롬/분 내지 약 20 옹스트롬/분인, 반도체 디바이스를 형성하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12068155B2 (en) 2021-08-06 2024-08-20 Applied Materials, Inc. Anisotropic sige:b epitaxial film growth for gate all around transistor
US20240145240A1 (en) * 2022-10-26 2024-05-02 Applied Materials, Inc. Low temperature co-flow epitaxial deposition process
US20240145241A1 (en) * 2022-10-26 2024-05-02 Applied Materials, Inc. Surface modifiers for enhanced epitaxial nucleation and wetting

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373233B2 (en) * 2008-11-13 2013-02-12 Applied Materials, Inc. Highly N-type and P-type co-doping silicon for strain silicon application
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
DE112013006642T5 (de) 2013-03-14 2015-11-05 Intel Corporation Leckageverringerungsstrukturen für Nanodraht-Transistoren
US20160240623A1 (en) * 2015-02-13 2016-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (vgaa) devices and methods of manufacturing the same
US9647139B2 (en) 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
CN108369957B (zh) * 2015-12-24 2022-03-01 英特尔公司 形成用于纳米线设备结构的自对准垫片的方法
WO2017120102A1 (en) 2016-01-05 2017-07-13 Applied Materials, Inc. Method for fabricating nanowires for horizontal gate all around devices for semiconductor applications
US10074730B2 (en) 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
WO2017189123A1 (en) 2016-04-25 2017-11-02 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
US10032628B2 (en) * 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US10002759B2 (en) 2016-07-26 2018-06-19 Applied Materials, Inc. Method of forming structures with V shaped bottom on silicon substrate
US10205002B2 (en) 2016-07-26 2019-02-12 Applied Materials, Inc. Method of epitaxial growth shape control for CMOS applications
US10177227B1 (en) 2017-08-28 2019-01-08 Applied Materials, Inc. Method for fabricating junctions and spacers for horizontal gate all around devices
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US11195914B2 (en) 2019-07-26 2021-12-07 Applied Materials, Inc. Transistor and method for forming a transistor
US11398550B2 (en) * 2020-06-15 2022-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with facet S/D feature and methods of forming the same
US11289586B2 (en) * 2020-08-11 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structure for semiconductor device

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