CN109494157B - 半导体器件和制造其的方法 - Google Patents

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Abstract

一种制造半导体器件的方法和一种半导体器件，该方法包括：在衬底上形成有源图案，使得有源图案包括交替地且重复地堆叠在衬底上的牺牲图案和半导体图案；以及通过执行氧化工艺，在每个牺牲图案的两侧形成第一间隔物图案，其中第一间隔物图案对应于每个牺牲图案的氧化部分，其中牺牲图案包括包含杂质的第一半导体材料，其中半导体图案包括与第一半导体材料不同的第二半导体材料，以及其中杂质包括与第一半导体材料和第二半导体材料的半导体元素不同的元素。

Description

半导体器件和制造其的方法
技术领域
实施方式涉及半导体器件和制造其的方法。
背景技术
半导体器件可以包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则已减小，MOSFET已按比例缩小。
发明内容
实施方式可以通过提供一种制造半导体器件的方法来实现，该方法包括：在衬底上形成有源图案，使得有源图案包括交替地且重复地堆叠在衬底上的牺牲图案和半导体图案；以及通过执行氧化工艺，在每个牺牲图案的两侧形成第一间隔物图案，其中第一间隔物图案对应于每个牺牲图案的氧化部分，其中牺牲图案包括包含杂质的第一半导体材料，其中半导体图案包括与第一半导体材料不同的第二半导体材料，以及其中杂质包括与第一半导体材料和第二半导体材料的半导体元素不同的元素。
实施方式可以通过提供一种制造半导体器件的方法来实现，该方法包括：在衬底上形成在第一方向上延伸的初始有源图案，使得初始有源图案包括交替地且重复地堆叠在衬底上的初始牺牲图案和初始半导体图案；在衬底上形成牺牲栅极图案，使得牺牲栅极图案在交叉第一方向的第二方向上延伸以交叉初始有源图案；去除初始有源图案的在牺牲栅极图案两侧的部分，以在牺牲栅极图案下方形成有源图案，使得有源图案包括交替地且重复地堆叠的牺牲图案和半导体图案；以及氧化有源图案的两个侧壁，以在每个牺牲图案的两侧形成第一间隔物图案同时在每个半导体图案的两侧形成第二间隔物图案，其中初始牺牲图案和牺牲图案包括包含杂质的第一半导体材料，其中初始半导体图案和半导体图案包括与第一半导体材料不同的第二半导体材料，以及其中杂质包括与第一半导体材料和第二半导体材料的半导体元素不同的元素。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在衬底上的沟道图案，沟道图案包括在垂直于衬底的顶表面的方向上彼此间隔开的多个半导体图案；源极/漏极图案，在衬底上彼此间隔开且沟道图案介于其间；栅电极，覆盖沟道图案的最顶表面并夹置在半导体图案之间；间隔物图案，提供在所述多个半导体图案的每个下方并且彼此间隔开且栅电极介于其间，其中每个间隔物图案设置在每个源极/漏极图案与栅电极之间，其中间隔物图案包括包含杂质的氧化物，以及其中杂质包括铝(Al)、镓(Ga)、锑(Sb)、砷(As)、铟(In)、锆(Zr)、铪(Hf)或钽(Ta)。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将明显，附图中：
图1示出根据一些实施方式的半导体器件的俯视图。
图2示出沿图1的线I-I'和II-II'截取的剖视图。
图3A和3B示出图2的部分“A”的放大图。
图4至11示出与图1的线I-I'和II-II'对应的剖视图，以显示根据一些实施方式的制造半导体器件的方法中的阶段。
图12A和12B示出图7的部分“B”的放大图。
图13和14示出与图1的线I-I'和II-II'对应的剖视图，以显示根据一些实施方式的制造半导体器件的方法中的阶段。
图15A和15B示出图13的部分“C”的放大图。
具体实施方式
在下文中，将参照附图详细描述实施方式。
图1示出根据一些实施方式的半导体器件的俯视图，图2示出沿图1的线I-I'和II-II'截取的剖视图。图3A和3B示出图2的部分“A”的放大图。
参照图1和2，基底有源图案102可以提供在衬底100上。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底或绝缘体上硅(SOI)衬底。基底有源图案102可以在垂直于衬底100的顶表面的方向上从衬底100突出，并且可以在平行于衬底100的顶表面的第一方向D1上(例如纵向地)延伸。在一实现方式中，基底有源图案102可以提供为多个。多个基底有源图案102可以在交叉第一方向D1且平行于衬底100的顶表面的第二方向D2上布置(例如间隔开)。
器件隔离图案ST可以在基底有源图案102的两侧提供在衬底100上。器件隔离图案ST可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开且基底有源图案102介于其间。器件隔离图案ST可以包括例如氧化物、氮化物或氮氧化物。在一实现方式中，器件隔离图案ST可以暴露基底有源图案102的上部的侧壁。器件隔离图案ST的顶表面可以设置在比基底有源图案102的顶表面低的水平处。术语“水平”可以意思是距离衬底100的高度。
有源结构AS可以提供在基底有源图案102上。当在俯视图中被观察时，有源结构AS可以与基底有源图案102交叠。有源结构AS可以在第一方向D1上沿着基底有源图案102的顶表面延伸。有源结构AS可以包括沟道图案CH、以及在第一方向D1上彼此间隔开且沟道图案CH介于其间的源极/漏极图案SD。沟道图案CH和源极/漏极图案SD可以在第一方向D1上沿着基底有源图案102的顶表面布置。多个有源结构AS可以分别提供在多个基底有源图案102上。多个有源结构AS可以在第二方向D2上彼此间隔开。
沟道图案CH可以包括在垂直于衬底100的顶表面的方向上堆叠的多个半导体图案104。半导体图案104可以在垂直于衬底100的顶表面的方向上彼此间隔开。半导体图案104中最下面的一个可以在垂直于衬底100的顶表面的方向上与基底有源图案102间隔开。半导体图案104可以设置在源极/漏极图案SD之间并且可以与源极/漏极图案SD接触。每个源极/漏极图案SD可以与半导体图案104的侧壁接触。每个半导体图案104可以将源极/漏极图案SD彼此连接。在一实现方式中，如图2所示，半导体图案104的数量可以是例如三个。在一实现方式中，半导体图案104可以以不同的数量被包括。在一实现方式中，半导体图案104可以包括例如硅(Si)、硅锗(SiGe)或锗(Ge)。
源极/漏极图案SD可以包括使用半导体图案104和基底有源图案102作为籽晶形成的外延图案。在一实现方式中，源极/漏极图案SD可以包括例如硅锗(SiGe)、硅(Si)或硅碳化物(SiC)。在一实现方式中，源极/漏极图案SD可以被配置为向沟道图案CH提供拉伸应变。例如，当半导体图案104包括硅(Si)时，源极/漏极图案SD可以包括硅(Si)和/或硅碳化物(SiC)。在一实现方式中，源极/漏极图案SD可以被配置为向沟道图案CH提供压缩应变。例如，当半导体图案104包括硅(Si)时，源极/漏极图案SD可以包括硅锗(SiGe)。源极/漏极图案SD还可以包括掺杂剂。掺杂剂可用于帮助改善包括源极/漏极图案SD的晶体管的电特性。当该晶体管是N沟道金属氧化物半导体场效应晶体管(NMOSFET)时，掺杂剂可以包括例如磷(P)。当该晶体管是P沟道金属氧化物半导体场效应晶体管(PMOSFET)时，掺杂剂可以包括例如硼(B)。
栅极结构GS可以提供在有源结构AS上并且可以交叉有源结构AS。栅极结构GS可以在第二方向D2上延伸以交叉基底有源图案102和器件隔离图案ST。在俯视图中沟道图案CH可以与栅极结构GS交叠，并且在俯视图中源极/漏极图案SD可以提供在栅极结构GS的两侧。栅极结构GS可以在第二方向D2上延伸以交叉多个有源结构AS。
栅极结构GS可以包括栅电极GE、在栅电极GE与沟道图案CH之间的栅极绝缘图案GI、在栅电极GE的侧壁上的栅极间隔物GSP、以及在栅电极GE的顶表面上的栅极盖图案CAP。栅极绝缘图案GI可以在栅电极GE与栅极间隔物GSP之间延伸，并且栅极绝缘图案GI的最顶表面可以与栅电极GE的顶表面基本上共面。栅电极GE可以覆盖沟道图案CH的最顶表面，并且还可以覆盖沟道图案CH的在第二方向D2上彼此相反的侧壁。栅电极GE可以在第二方向D2上延伸以覆盖器件隔离图案ST的顶表面。栅电极GE可以填充沟道图案CH与基底有源图案102之间以及半导体图案104之间的空间。栅极绝缘图案GI可以设置在栅电极GE与每个半导体图案104之间，并且可以围绕每个半导体图案104的外表面。每个半导体图案104可以与栅电极GE间隔开且栅极绝缘图案GI介于其间。栅极绝缘图案GI可以沿着栅电极GE的底表面延伸，并且可以设置在栅电极GE与基底有源图案102之间以及在栅电极GE与每个器件隔离图案ST之间。栅电极GE、沟道图案CH和源极/漏极图案SD可以构成环绕栅极型场效应晶体管。
栅电极GE可以包括例如掺杂半导体材料、导电金属氮化物或金属。栅极绝缘图案GI可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层或高k电介质层。高k电介质层可以包括其介电常数高于硅氧化物层的介电常数的材料。在一实现方式中，高k电介质层可以包括例如铪氧化物(HfO)层、铝氧化物(AlO)层或钽氧化物(TaO)层。栅极盖图案CAP和栅极间隔物GSP的每个可以包括例如硅氧化物层、硅氮化物层或硅氮氧化物层。
间隔物图案110可以提供在每个源极/漏极图案SD与栅电极GE之间。间隔物图案110可以提供在栅电极GE的每一侧，并且可以在垂直于衬底100的顶表面的方向上(以及在第一方向上)彼此间隔开。间隔物图案110和半导体图案104可以在垂直于衬底100的顶表面的方向上交替地且重复地堆叠。每个间隔物图案110可以提供在彼此垂直相邻的半导体图案104之间或者在最下面的半导体图案104与基底有源图案102之间。每个源极/漏极图案SD可以与半导体图案104接触，并且可以与栅电极GE间隔开且间隔物图案110介于其间。栅极绝缘图案GI可以设置在栅电极GE与每个半导体图案104之间，并且可以在栅电极GE与每个间隔物图案110之间延伸。每个间隔物图案110可以与栅极绝缘图案GI接触。
参照图3A和3B，每个间隔物图案110可以具有在第一方向D1上的厚度110T。在一实现方式中，每个间隔物图案110的厚度110T可以范围从例如约
Figure BDA0001797534110000051
到约10nm。在一实现方式中，如图3A所示，每个间隔物图案110可以具有基本上四边形的形状(例如矩形或正方形)。在这种情况下，每个间隔物图案110的与栅电极GE相邻的一个表面可以是基本上平直的。在一实现方式中，如图3B所示，每个间隔物图案110的一部分可以具有基本上半圆形的形状。例如，每个间隔物图案110的与栅电极GE相邻的一个表面可以朝向栅电极GE被圆化。
在一实现方式中，间隔物图案110可以包括包含杂质的氧化物。在一实现方式中，杂质可以包括例如铝(Al)、镓(Ga)、锑(Sb)、砷(As)、铟(In)、锗(Ge)、锆(Zr)、铪(Hf)或钽(Ta)。在一实现方式中，间隔物图案110可以包括硅氮化物。在一实现方式中，间隔物图案110可以包括例如SiN、SiCN、SiOCN、SiBCN或SiBN。
再次参照图1和2，层间绝缘层120可以提供在衬底100上并且可以覆盖栅极结构GS和源极/漏极图案SD。在一实现方式中，层间绝缘层120可以包括例如硅氧化物层、硅氮化物层、硅氧氮化物层或低k电介质层。栅极盖图案CAP的顶表面可以与层间绝缘层120的顶表面基本上共面。栅极间隔物GSP可以设置在栅极盖图案CAP与层间绝缘层120之间。
在一实现方式中，上绝缘层可以提供在层间绝缘层120上。上绝缘层可以包括例如氧化物层、氮化物层或氮氧化物层。第一接触插塞可以穿透上绝缘层和层间绝缘层120从而电连接到源极/漏极图案SD，第二接触插塞可以穿透上绝缘层和栅极盖图案CAP从而电连接到栅电极GE。互连线可以设置在上绝缘层上，并且可以连接到第一接触插塞和第二接触插塞。互连线可以通过第一接触插塞和第二接触插塞电连接到源极/漏极图案SD和栅电极GE。电压可以通过互连线以及第一接触插塞和第二接触插塞而施加到源极/漏极图案SD和栅电极GE。第一接触插塞和第二接触插塞以及互连线可以包括导电材料。
图4至11示出与图1的线I-I'和II-II'对应的剖视图，以显示根据一些实施方式的制造半导体器件的方法中的阶段。图12A和12B示出图7的部分“B”的放大图。
参照图1和4，牺牲层150和半导体层152可以在衬底100上交替地且重复地堆叠。在一实现方式中，如图4所示，牺牲层150和半导体层152可以重复堆叠三次。在一实现方式中，牺牲层150和半导体层152可以重复堆叠适当的次数。牺牲层150和半导体层152可以具有在垂直于衬底100的顶表面的方向上的厚度。在一实现方式中，每个牺牲层150的厚度可以范围从例如约
Figure BDA0001797534110000061
到约100nm，每个半导体层152的厚度可以范围从例如约
Figure BDA0001797534110000062
到约100nm。牺牲层150可以包括相对于半导体层152具有蚀刻选择性的材料。
牺牲层150可以包括包含杂质的第一半导体材料。杂质可以包括与第一半导体材料的半导体元素不同的元素。在一实现方式中，第一半导体材料可以包括例如硅(Si)、硅锗(SiGe)或锗(Ge)。在一实现方式中，杂质可以包括例如铝(Al)、镓(Ga)、锑(Sb)、砷(As)、铟(In)、锗(Ge)、锆(Zr)、铪(Hf)或钽(Ta)。例如，每个牺牲层150可以是掺杂以铝(Al)的硅锗(SiGe)层。半导体层152可以包括与第一半导体材料不同的第二半导体材料。在一实现方式中，第二半导体材料可以包括例如硅(Si)、硅锗(SiGe)或锗(Ge)，并且可以不同于第一半导体材料。例如，每个半导体层152可以是硅(Si)层。杂质可以包括与第一半导体材料和第二半导体材料的半导体元素不同的元素。
牺牲层150和半导体层152可以通过使用衬底100作为籽晶执行外延生长工艺而形成。牺牲层150的厚度可以等于或不同于半导体层152的厚度。
参照图1和5，初始有源图案PAP和基底有源图案102可以在衬底100上形成。例如，半导体层152、牺牲层150、衬底100的上部可以被顺序地图案化以形成限定初始有源图案PAP和基底有源图案102的沟槽T。沟槽T可以具有在第一方向D1上延伸的线形形状，并且可以在第二方向D2上彼此间隔开。初始有源图案PAP可以包括分别通过图案化牺牲层150和半导体层152而形成的初始牺牲图案150P和初始半导体图案152P。初始有源图案PAP可以具有在第一方向D1上延伸的线形形状。初始牺牲图案150P和初始半导体图案152P可以在垂直于衬底100的顶表面的方向上交替地且重复地堆叠。初始牺牲图案150P和初始半导体图案152P可以具有在第一方向D1上延伸的线形形状。基底有源图案102可以通过图案化衬底100的上部而形成。基底有源图案102可以具有在第一方向D1上延伸的线形形状，并且初始有源图案PAP可以形成在基底有源图案102的顶表面上。
器件隔离图案ST可以被形成以分别填充沟槽T。器件隔离图案ST可以在基底有源图案102的两侧(例如在沟槽T中)形成在衬底100上。器件隔离图案ST可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开且基底有源图案102介于其间。器件隔离图案ST的形成可以包括在衬底100上形成填充沟槽T的绝缘层、以及使绝缘层凹入以完全暴露初始有源图案PAP的侧壁。器件隔离图案ST的顶表面可以设置在比基底有源图案102的顶表面低的水平处。在一实现方式中，器件隔离图案ST可以包括例如氧化物、氮化物或氮氧化物。
参照图1和6，牺牲栅极结构SGS可以被形成以交叉初始有源图案PAP。牺牲栅极结构SGS可以在第二方向D2上延伸以交叉基底有源图案102和器件隔离图案ST。牺牲栅极结构SGS可以包括顺序地堆叠在衬底100上的蚀刻停止图案160、牺牲栅极图案162和掩模图案164。牺牲栅极图案162可以具有在第二方向D2上延伸的线形形状。牺牲栅极图案162可以覆盖初始有源图案PAP的在第二方向D2上彼此相反的侧壁，并且可以覆盖初始有源图案PAP的顶表面和器件隔离图案ST的顶表面。蚀刻停止图案160可以设置在牺牲栅极图案162与初始有源图案PAP之间，并且可以在牺牲栅极图案162与每个器件隔离图案ST之间延伸。在一实现方式中，为了形成牺牲栅极图案162和蚀刻停止图案160，蚀刻停止层和牺牲栅极层可以在衬底100上顺序地形成以覆盖初始有源图案PAP和器件隔离图案ST，并且限定将形成牺牲栅极图案162的区域的掩模图案164可以在牺牲栅极层上形成。牺牲栅极层和蚀刻停止层可以使用掩模图案164作为蚀刻掩模被顺序地图案化以形成蚀刻停止图案160和牺牲栅极图案162。例如，蚀刻停止层可以包括硅氧化物层。牺牲栅极层可以包括相对于蚀刻停止层具有蚀刻选择性的材料。例如，牺牲栅极层可以包括多晶硅层。牺牲栅极层可以使用掩模图案164作为蚀刻掩模被图案化，以形成牺牲栅极图案162。牺牲栅极层的图案化可以包括执行相对于蚀刻停止层具有蚀刻选择性的蚀刻工艺。在牺牲栅极图案162的形成之后，牺牲栅极图案162两侧的蚀刻停止层可以被去除，因而蚀刻停止层160可以局部地形成在牺牲栅极图案162下方。
牺牲栅极结构SGS还可以包括形成在牺牲栅极图案162的两个侧壁上的栅极间隔物GSP。栅极间隔物GSP的形成可以包括在衬底100上形成覆盖掩模图案164、牺牲栅极图案162和蚀刻停止图案160的栅极间隔物层、以及各向异性地蚀刻栅极间隔物层。例如，掩模图案164和栅极间隔物GSP可以包括硅氮化物。
参照图1和7，初始有源图案PAP可以被图案化以在牺牲栅极结构SGS下方形成有源图案AP。有源图案AP的形成可以包括去除初始有源图案PAP的设置在牺牲栅极结构SGS两侧的部分。初始有源图案PAP的所述部分的去除可以包括使用掩模图案164和栅极间隔物GSP作为蚀刻掩模蚀刻初始有源图案PAP的所述部分。初始有源图案PAP的所述部分可以被蚀刻以暴露设置在牺牲栅极结构SGS两侧的基底有源图案102的顶表面。有源图案AP可以包括交替地且重复地堆叠在基底有源图案102上的牺牲图案154和半导体图案104。牺牲图案154可以通过图案化初始牺牲图案150P而形成，并且半导体图案104可以通过图案化初始半导体图案152P而形成。
有源图案AP可以包括在第一方向D1上彼此相反的第一侧壁S1以及在第二方向D2上彼此相反的第二侧壁S2。有源图案AP的第二侧壁S2可以被牺牲栅极结构SGS覆盖。例如，牺牲栅极图案162可以覆盖有源图案AP的第二侧壁S2和顶表面，并且还可以覆盖器件隔离图案ST的顶表面。蚀刻停止图案160可以设置在牺牲栅极图案162与有源图案AP之间，并且可以在牺牲栅极图案162与每个器件隔离图案ST之间延伸。有源图案AP的第一侧壁S1可以不被牺牲栅极结构SGS覆盖，而是可以被暴露。
可以对衬底100执行氧化工艺。有源图案AP的第一侧壁S1可以通过氧化工艺被氧化。因此，第一间隔物图案154r可以在每个牺牲图案154的两侧形成，同时，第二间隔物图案104r可以在每个半导体图案104的两侧形成。第一间隔物图案154r可以在第一方向D1上彼此间隔开且每个牺牲图案154介于其间，并且第二间隔物图案104r可以在第一方向D1上彼此间隔开且每个半导体图案104介于其间。
第一间隔物图案154r可以是每个牺牲图案154的氧化部分。牺牲图案154可以包括包含杂质的第一半导体材料，第一间隔物图案154r可以包括包含杂质的氧化物。例如，当牺牲图案154包括掺杂有铝(Al)的硅锗(SiGe)时，第一间隔物图案154r可以包括铝氧化物(例如Al2O3)。第二间隔物图案104r可以是每个半导体图案104的氧化部分。半导体图案104可以包括第二半导体材料，第二间隔物图案104r可以包括第二半导体材料的氧化物。例如，半导体图案104可以包括硅(Si)，第二间隔物图案104r可以包括硅氧化物(例如SiO2)。
参照图12A和12B，第一间隔物图案154r和第二间隔物图案104r的每个可以具有在第一方向D1上的厚度。每个第一间隔物图案154r的厚度t1可以大于每个第二间隔物图案104r的厚度t2。当牺牲图案154包括包含杂质的第一半导体材料并且半导体图案104包括第二半导体材料时，在氧化工艺期间牺牲图案154的氧化速率可以大于半导体图案104的氧化速率。在这种情况下，第一间隔物图案154r中包含杂质的氧化物(例如Al2O3)的标准生成焓的绝对值可以大于第二间隔物图案104r中第二半导体材料的氧化物(例如SiO2)的标准生成焓的绝对值。因此，在氧化工艺期间，第一间隔物图案154r可以形成为比第二间隔物图案104r厚。在一实现方式中，如图12A所示，每个第一间隔物图案154r可以具有基本上四边形的形状(例如矩形或正方形)。在这种情况下，每个第一间隔物图案154r的与每个牺牲图案154直接相邻的一个表面可以是基本上平直的。在一实现方式中，如图12B所示，每个第一间隔物图案154r的一部分或侧面可以具有基本上半圆形的形状。在这种情况下，每个第一间隔物图案154r的与每个牺牲图案154直接相邻的一个表面可以朝向每个牺牲图案154被圆化(例如可以朝向牺牲图案154凸起地突出)。
参照图1和8，第二间隔物图案104r可以被选择性地去除。第二间隔物图案104r的去除可以包括执行相对于半导体图案104和第一间隔物图案154r具有蚀刻选择性的蚀刻工艺。此外，该蚀刻工艺还可以相对于掩模图案164、栅极间隔物GSP和基底有源图案102具有蚀刻选择性。例如，在该蚀刻工艺期间，第二间隔物图案104r的蚀刻速率可以大于半导体图案104、第一间隔物图案154r、掩模图案164、栅极间隔物GSP和基底有源图案102的蚀刻速率。例如，该蚀刻工艺可以是使用氢氟酸(HF)作为蚀刻源的湿蚀刻工艺。第二间隔物图案104r可以被选择性地去除，并且半导体图案104的侧壁可以被暴露。第一间隔物图案154r可以不通过该蚀刻工艺被去除，并且可以留在每个牺牲图案154的两侧。
参照图1和9，间隔物图案110可以通过去除第一间隔物图案154r的部分而形成。间隔物图案110的形成可以包括干蚀刻每个第一间隔物图案154r的所述部分，使得每个间隔物图案110具有期望的厚度110T。
参照图1和10，源极/漏极图案SD可以在牺牲栅极结构SGS的两侧形成在基底有源图案102上。源极/漏极图案SD可以通过使用半导体图案104和基底有源图案102作为籽晶执行选择性外延生长(SEG)工艺而形成。每个源极/漏极图案SD可以与半导体图案104的暴露侧壁和基底有源图案102的顶表面接触。当半导体图案104中产生沟道时，源极/漏极图案SD可以通过半导体图案104彼此电连接。源极/漏极图案SD可以与牺牲图案154间隔开且间隔物图案110介于其间。源极/漏极图案SD可以与间隔物图案110接触。
在一实现方式中，源极/漏极图案SD可包括例如硅锗(SiGe)、硅(Si)或硅碳化物(SiC)。源极/漏极图案SD的形成还可以包括在SEG工艺期间或之后用掺杂剂掺杂源极/漏极图案SD。掺杂剂可用于帮助改善包括源极/漏极图案SD的晶体管的电特性。当该晶体管是NMOSFET时，掺杂剂可以包括例如磷(P)。当该晶体管是PMOSFET时，掺杂剂可以包括例如硼(B)。
层间绝缘层120可以在其上具有源极/漏极图案SD的衬底100上形成。层间绝缘层120的形成可以包括在衬底100上形成覆盖源极/漏极图案SD和牺牲栅极结构SGS的绝缘层、以及平坦化该绝缘层直到牺牲栅极图案162被暴露。掩模图案164可以通过平坦化工艺被去除。在一实现方式中，层间绝缘层120可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层或低k电介质层。
参照图1和11，牺牲栅极图案162和蚀刻停止图案160可以被去除以在层间绝缘层120中形成间隙区域170。间隙区域170可以是由栅极间隔物GSP限定的空区域。间隙区域170可以暴露有源图案AP。间隙区域170的形成可以包括通过执行相对于栅极间隔物GSP、层间绝缘层120和蚀刻停止图案160具有蚀刻选择性的蚀刻工艺而蚀刻牺牲栅极图案162、以及去除蚀刻停止图案160以暴露半导体图案104和牺牲图案154。在俯视图中间隙区域170可以具有在第二方向D2上延伸的线形形状，并且还可以暴露器件隔离图案ST的顶表面。
暴露的牺牲图案154可以被选择性地去除。例如，当牺牲图案154包括掺杂有杂质的硅锗(SiGe)并且半导体图案104包括硅(Si)时，牺牲图案154可以通过执行使用过乙酸作为蚀刻源的湿蚀刻工艺被选择性地去除。在选择性去除工艺期间，源极/漏极图案SD可以由层间绝缘层120和间隔物图案110保护。牺牲图案154可以被选择性地去除，并且空区域172可以在半导体图案104之间以及基底有源图案102与半导体图案104中最下面的一个之间形成。空区域172可以连接到间隙区域170。
再次参照图1和2，栅极绝缘图案GI和栅电极GE可以被形成以填充间隙区域170和空区域172。栅极绝缘图案GI和栅电极GE的形成可以包括形成共形地覆盖间隙区域170和空区域172的内表面的栅极绝缘层、形成填充间隙区域170和空区域172的剩余部分的栅极导电层、以及通过对栅极导电层和栅极绝缘层执行平坦化工艺直到层间绝缘层120被暴露而在间隙区域170和空区域172中局部地形成栅极绝缘图案GI和栅电极GE。在一实现方式中，栅极绝缘层可以由例如硅氧化物层、硅氮化物层、硅氮氧化物层或高k电介质层形成，栅极导电层可以由例如掺杂半导体材料、导电金属氮化物或金属形成。栅电极GE可以与半导体图案104和基底有源图案102间隔开且栅极绝缘图案GI介于其间，并且可以与源极/漏极图案SD间隔开且间隔物图案110介于其间。
栅极绝缘图案GI和栅电极GE的上部可以凹入以在栅极间隔物GSP之间形成凹槽区域。栅极盖图案CAP可以在凹槽区域中形成。栅极盖图案CAP的形成可以包括在层间绝缘层120上形成填充凹槽区域的栅极盖层、以及平坦化该栅极盖层直到层间绝缘层120被暴露。在一实现方式中，栅极盖层可以包括例如硅氧化物层、硅氮化物层或硅氮氧化物层。
栅极绝缘图案GI、栅电极GE、栅极盖图案CAP和栅极间隔物GSP可以构成栅极结构GS。半导体图案104可以构成沟道图案CH。源极/漏极图案SD可以在第一方向D1上彼此间隔开且沟道图案CH介于其间，并且源极/漏极图案SD可以与沟道图案CH接触。沟道图案CH和源极/漏极图案SD可以构成提供在基底有源图案102上的有源结构AS。有源结构AS和栅电极GE可以构成环绕栅极型场效应晶体管。
在一实现方式中，上绝缘层可以在层间绝缘层120上形成。第一接触插塞可以被形成以穿透上绝缘层和层间绝缘层120，并且可以电连接到源极/漏极图案SD。第二接触插塞可以被形成以穿透上绝缘层和栅极盖图案CAP，并且可以电连接到栅电极GE。互连线可以在上绝缘层上形成从而连接到第一接触插塞和第二接触插塞。第一接触插塞和第二接触插塞以及互连线可以由导电材料形成。
在一实现方式中，间隔物图案110可以对应于通过氧化每个牺牲图案154的部分而形成的第一间隔物图案154r。牺牲图案154可以包括包含杂质的第一半导体材料，并且在氧化工艺期间，第一间隔物图案154r可以形成为比第二间隔物图案104r厚。例如，在这种情况下，具有相对厚的厚度110T的间隔物图案110可以被容易地形成，因而可以易于防止栅电极GE与源极/漏极图案SD之间的电短路。
此外，第一间隔物图案154r的厚度t1可以通过调节牺牲图案154在氧化工艺期间的氧化速率而被容易地调节。因此，具有期望厚度110T的间隔物图案110可以可再现地形成。此外，第一间隔物图案154r可以用作间隔物图案110，并且可以简化用于形成间隔物图案110的制造工艺。因此，可以易于可再现地形成间隔物图案110。
图13和14示出与图1的线I-I'和II-II'对应的剖视图，以显示根据一些实施方式的制造半导体器件的方法中的阶段。图15A和15B示出图13的部分“C”的放大图。在下文中，为了说明的容易和方便，将主要描述本实施方式与图4至11、12A和12B的实施方式之间的差异。
如参照图1和图4至7所述，牺牲层150和半导体层152可以在衬底100上交替地且重复地堆叠。牺牲层150可以包括包含杂质的第一半导体材料，并且半导体层152可以包括与第一半导体材料不同的第二半导体材料。半导体层152、牺牲层150以及衬底100的上部可以被顺序地图案化以形成限定初始有源图案PAP和基底有源图案102的沟槽T。初始有源图案PAP可以包括分别通过图案化牺牲层150和半导体层152而形成的初始牺牲图案150P和初始半导体图案152P。基底有源图案102可以通过图案化衬底100的上部而形成。器件隔离图案ST可以被形成以分别填充沟槽T。牺牲栅极结构SGS可以被形成以交叉初始有源图案PAP。初始有源图案PAP的设置在牺牲栅极结构SGS两侧的部分可以被去除，以在牺牲栅极结构SGS下方形成有源图案AP。有源图案AP可以包括交替地且重复地堆叠在基底有源图案102上的牺牲图案154和半导体图案104。牺牲图案154可以通过图案化初始牺牲图案150P而形成，半导体图案104可以通过图案化初始半导体图案152P而形成。有源图案AP可以包括在第一方向D1上彼此相反的第一侧壁S1以及在第二方向D2上彼此相反的第二侧壁S2。有源图案AP的第二侧壁S2可以被牺牲栅极结构SGS覆盖，并且有源图案AP的第一侧壁S1可以不被牺牲栅极结构SGS覆盖而是可以被暴露。可以对衬底100执行氧化工艺以氧化有源图案AP的第一侧壁S1。因此，第一间隔物图案154r可以在每个牺牲图案154的两侧形成，同时，第二间隔物图案104r可以在每个半导体图案104的两侧形成。第一间隔物图案154r可以是每个牺牲图案154的氧化部分，并且可以包括包含杂质的氧化物。第二间隔物图案104r可以是每个半导体图案104的氧化部分，并且可以包括第二半导体材料的氧化物。
参照图1和13，第一间隔物图案154r和第二间隔物图案104r可以被去除。在一实现方式中，如参照图1和8所述，在第二间隔物图案104r被选择性地去除之后，第一间隔物图案154r可以被去除。第一间隔物图案154r可以通过执行相对于半导体图案104和牺牲图案154具有蚀刻选择性的蚀刻工艺而被去除。此外，该蚀刻工艺还可以相对于掩模图案164、栅极间隔物GSP和基底有源图案102具有蚀刻选择性。例如，在蚀刻工艺期间，第一间隔物图案154r的蚀刻速率可以大于半导体图案104、牺牲图案154、掩模图案164、栅极间隔物GSP和基底有源图案102的蚀刻速率。例如，该蚀刻工艺可以是使用硫酸(H2SO4)作为蚀刻源的湿蚀刻工艺。第一间隔物图案154r可以被去除，并且凹陷区域R可以被形成以分别暴露每个牺牲图案154的两侧壁。每个凹陷区域R可以形成在垂直相邻的半导体图案104之间或者在基底有源图案102与半导体图案104中最下面的一个之间。每个凹陷区域R可以暴露每个牺牲图案154的一个侧壁。
在一实现方式中，在第一间隔物图案154r被选择性地去除之后，第二间隔物图案104r可以被去除。在这种情况下，第一间隔物图案154r可以如上所述被选择性地去除，并且第二间隔物图案104r可以如参照图1和8所述被选择性地去除。
在一实现方式中，第一间隔物图案154r和第二间隔物图案104r可以被同时去除。在这种情况下，第一间隔物图案154r和第二间隔物图案104r可以通过执行相对于半导体图案104、牺牲图案154、掩模图案164、栅极间隔物GSP和基底有源图案102具有蚀刻选择性的蚀刻工艺而被去除。例如，该蚀刻工艺可以是使用氯化氢(HCl)作为蚀刻气体的干蚀刻工艺。
参照图15A和15B，每个凹陷区域R的内表面可以具有与每个第一间隔物图案154r的外表面对应的形状。在一实现方式中，如参照图12A所述，每个第一间隔物图案154r可以具有基本上四边形的形状(例如矩形或正方形)。在这种情况下，如图15A所示，每个凹陷区域R的内表面可以具有与该四边形形状对应的形状。例如，每个牺牲图案154的由每个凹陷区域R暴露的一个侧壁可以是基本上平直的。在一实现方式中，如参照图12B所述，每个第一间隔物图案154r的一部分可以具有基本上半圆形的形状。在这种情况下，如图15B所示，每个凹陷区域R的内表面可以具有与该半圆形形状对应的形状。例如，每个牺牲图案154的由每个凹陷区域R暴露的一个侧壁可以朝向每个牺牲图案154的内侧被圆化。每个凹陷区域R可以形成为具有与每个第一间隔物图案154r的厚度t1对应的深度DP。
参照图1和14，间隔物图案110可以分别在凹陷区域R中形成。间隔物图案110的形成可以包括在衬底100上共形地形成填充凹陷区域R的间隔物层、以及各向异性地蚀刻该间隔物层以分别在凹陷区域R中局部地形成间隔物图案110。在一实现方式中，间隔物图案110可以包括低k电介质材料(例如硅氮化物)。在一实现方式中，间隔物图案110可以包括例如SiN、SiCN、SiOCN、SiBCN或SiBN。
后续工艺可以与参照图1、2、10和11所述基本相同。
根据本实施方式，凹陷区域R可以通过去除通过氧化每个牺牲图案154的部分而形成的第一间隔物图案154r而形成。牺牲图案154可以包括包含杂质的第一半导体材料，并且第一间隔物图案154r可以通过氧化工艺形成为具有相对厚的厚度t1。因此，每个凹陷区域R可以形成为具有与每个第一间隔物图案154r的厚度t1对应的深度DP。间隔物图案110可以使用沉积在凹陷区域R中的额外间隔物层而形成。在这种情况下，可以容易地形成具有相对厚的厚度110T并包括具有相对低的介电常数的材料的间隔物图案110。因此，可以改善包括栅电极GE和有源结构AS的晶体管的电特性。
此外，第一间隔物图案154r的厚度t1可以通过调节牺牲图案154在氧化工艺期间的氧化速率而被容易地调节。因此，具有期望厚度110T的间隔物图案110可以可再现地形成。
根据一实施方式，每个牺牲图案154的部分可以被氧化以形成第一间隔物图案154r。牺牲图案154可以包括包含杂质的第一半导体材料，并且可以易于可再现地形成具有相对厚的厚度的第一间隔物图案154r。此外，当第一间隔物图案154r用作间隔物图案110时，可以简化用于形成间隔物图案110的制造工艺。结果，可以提供或实现能改善电特性并且能可再现地形成间隔物图案110的半导体器件以及制造该半导体器件的方法。
本领域中惯常的是，实施方式在功能块、单元和/或模块方面被描述并在附图中示出。本领域技术人员将理解，这些块、单元和/或模块通过可使用基于半导体的制造技术或其它制造技术形成的诸如逻辑电路、分立部件、微处理器、硬连线电路、存储元件、布线连接等的电子(或光学)电路物理地实现。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可以使用软件(例如微代码)进行编程以执行在此讨论的各种功能，并且可以由固件和/或软件可选地驱动。或者，每个块、单元和/或模块可以通过专用硬件实现、或者作为执行某些功能的专用硬件和执行其它功能的处理器(例如一个或更多个编程的微处理器和相关电路)的组合来实现。而且，实施方式的每个块、单元和/或模块可以物理地分成两个或更多个交互且离散的块、单元和/或模块，而不脱离本文的范围。此外，实施方式的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块而不脱离本文的范围。
通过总结和回顾，半导体器件的操作特性会通过MOSFET的尺寸减小而恶化。可以考虑能够克服根据半导体器件的高集成密度的限制并且能够改善半导体器件的性能的半导体器件。
实施方式可以提供具有改善的电特性的半导体器件。
实施方式可以提供能够容易地实现图案的可再现形成的制造半导体器件的方法。
已经在此公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情形下，在本申请的提交时对本领域普通技术人员将明显的是，结合具体实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变而不背离如所附权利要求中阐明的本发明的精神和范围。
2017年9月13日向韩国知识产权局提交的题为“半导体器件和制造其的方法”的韩国专利申请第10-2017-0117398号通过引用全文合并于此。

Claims (24)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成有源图案，使得所述有源图案包括交替地且重复地堆叠在所述衬底上的牺牲图案和半导体图案；以及
通过执行氧化工艺，在每个所述牺牲图案的两侧形成第一间隔物图案，
通过执行所述氧化工艺，在每个所述半导体图案的两侧形成第二间隔物图案；
其中所述第一间隔物图案对应于每个所述牺牲图案的氧化部分，所述第二间隔物图案对应于每个所述半导体图案的氧化部分，
其中所述牺牲图案包括包含杂质的第一半导体材料，
其中所述半导体图案包括与所述第一半导体材料不同的第二半导体材料，
其中所述杂质包括与所述第一半导体材料和所述第二半导体材料的半导体元素不同的元素，以及
其中所述第一间隔物图案包括所述杂质。
2.如权利要求1所述的方法，其中所述第一间隔物图案包括包含所述杂质的氧化物。
3.如权利要求1所述的方法，其中：
每个所述第一间隔物图案具有在平行于所述衬底的顶表面的方向上的厚度，以及
每个所述第二间隔物图案具有在平行于所述衬底的所述顶表面的所述方向上的厚度，以及
所述第一间隔物图案的厚度大于所述第二间隔物图案的厚度。
4.如权利要求3所述的方法，还包括：
选择性地去除所述第二间隔物图案；
去除所述牺牲图案以形成空区域，使得每个空区域被限定在彼此横向地间隔开的第一间隔物图案之间；以及
在所述空区域中形成栅电极。
5.如权利要求3所述的方法，还包括：
去除所述第一间隔物图案和所述第二间隔物图案以形成分别暴露每个所述牺牲图案的两侧壁的凹陷区域；以及
分别在所述凹陷区域中形成间隔物图案，
其中每个所述凹陷区域暴露每个所述牺牲图案的一个侧壁以及所述半导体图案中的相邻半导体图案的每个的顶表面或底表面。
6.如权利要求5所述的方法，其中形成所述间隔物图案包括：
在所述衬底上形成填充所述凹陷区域的间隔物层；以及
各向异性地蚀刻所述间隔物层以分别在所述凹陷区域中局部地形成所述间隔物图案。
7.如权利要求6所述的方法，还包括：
去除所述牺牲图案以形成空区域，使得每个空区域被限定在彼此横向地间隔开的所述间隔物图案之间；以及
在所述空区域中形成栅电极。
8.如权利要求1所述的方法，其中：
所述有源图案包括在第一方向上彼此相反的第一侧壁以及在交叉所述第一方向的第二方向上彼此相反的第二侧壁，所述第一方向和所述第二方向平行于所述衬底的顶表面，
所述方法还包括：
形成在所述衬底上并且覆盖所述有源图案的所述第二侧壁和顶表面的牺牲栅极图案；以及
分别在所述牺牲栅极图案的两侧在所述有源图案的所述第一侧壁上形成源极/漏极图案，以及
在所述牺牲栅极图案的形成之后且在所述源极/漏极图案的形成之前，执行所述氧化工艺。
9.如权利要求1所述的方法，其中所述杂质包括铝(Al)、镓(Ga)、锑(Sb)、砷(As)、铟(In)、锆(Zr)、铪(Hf)或钽(Ta)。
10.一种制造半导体器件的方法，所述方法包括：
在衬底上形成在第一方向上延伸的初始有源图案，使得所述初始有源图案包括交替地且重复地堆叠在所述衬底上的初始牺牲图案和初始半导体图案；
在所述衬底上形成牺牲栅极图案，使得所述牺牲栅极图案在交叉所述第一方向的第二方向上延伸以交叉所述初始有源图案；
去除所述初始有源图案的在所述牺牲栅极图案两侧的部分，以在所述牺牲栅极图案下方形成有源图案，使得所述有源图案包括交替地且重复地堆叠的牺牲图案和半导体图案；以及
氧化所述有源图案的两个侧壁，以在每个所述牺牲图案的两侧形成第一间隔物图案同时在每个所述半导体图案的两侧形成第二间隔物图案，
其中所述第一间隔物图案对应于每个所述牺牲图案的氧化部分，所述第二间隔物图案对应于每个所述半导体图案的氧化部分，
其中所述初始牺牲图案和所述牺牲图案包括包含杂质的第一半导体材料，
其中所述初始半导体图案和所述半导体图案包括与所述第一半导体材料不同的第二半导体材料，以及
其中所述杂质包括与所述第一半导体材料和所述第二半导体材料的半导体元素不同的元素。
11.如权利要求10所述的方法，其中：
所述有源图案包括在所述第一方向上彼此相反的第一侧壁以及在所述第二方向上彼此相反的第二侧壁，
所述牺牲栅极图案覆盖所述有源图案的所述第二侧壁和顶表面，以及
所述第一间隔物图案和所述第二间隔物图案通过氧化所述第一侧壁而形成。
12.如权利要求10所述的方法，其中：
所述第一间隔物图案包括包含所述杂质的氧化物。
13.如权利要求12所述的方法，其中：
每个所述第一间隔物图案具有在所述第一方向上的厚度，
每个所述第二间隔物图案具有在所述第一方向上的厚度，以及
所述第一间隔物图案的厚度大于所述第二间隔物图案的厚度。
14.如权利要求10所述的方法，其中：
所述第一半导体材料包括硅(Si)、硅锗(SiGe)或锗(Ge)，
所述第二半导体材料包括硅(Si)、硅锗(SiGe)或锗(Ge)，以及
所述杂质包括铝(Al)、镓(Ga)、锑(Sb)、砷(As)、铟(In)、锆(Zr)、铪(Hf)或钽(Ta)。
15.如权利要求10所述的方法，还包括：
选择性地去除所述第二间隔物图案；以及
在所述第二间隔物图案的所述选择性去除之后，在所述牺牲栅极图案的两侧形成源极/漏极图案。
16.如权利要求15所述的方法，还包括：
去除所述第一间隔物图案与所述牺牲栅极图案之间的每个牺牲图案以形成空区域；以及
在所述空区域中形成栅电极。
17.如权利要求10所述的方法，还包括：
去除所述第一间隔物图案和所述第二间隔物图案；
在每个所述牺牲图案的两侧形成间隔物图案；以及
在所述间隔物图案的形成之后，在所述牺牲栅极图案的两侧形成源极/漏极图案。
18.如权利要求17所述的方法，其中所述间隔物图案包括硅氮化物。
19.如权利要求17所述的方法，还包括：
去除所述间隔物图案与所述牺牲栅极图案之间的每个牺牲图案以形成空区域；以及
在所述空区域中形成栅电极。
20.一种半导体器件，包括：
在衬底上的沟道图案，所述沟道图案包括在垂直于所述衬底的顶表面的方向上彼此间隔开的多个半导体图案；
源极/漏极图案，在所述衬底上彼此间隔开且所述沟道图案介于其间；
栅电极，覆盖所述沟道图案的最顶表面并且夹置在所述半导体图案之间；以及
间隔物图案，提供在所述多个半导体图案的每个下方，并且彼此间隔开且所述栅电极介于其间，
其中每个所述间隔物图案设置在每个所述源极/漏极图案与所述栅电极之间，
其中所述间隔物图案包括包含杂质的氧化物，以及
每个所述间隔物图案具有与所述栅电极相邻的一个表面，以及
每个所述间隔物图案的所述一个表面朝向所述栅电极被圆化。
21.如权利要求20所述的半导体器件，其中每个所述源极/漏极图案与所述多个半导体图案和每个所述间隔物图案接触。
22.如权利要求20所述的半导体器件，还包括分别提供在所述栅电极的两侧壁上的栅极间隔物，其中所述间隔物图案与所述栅极间隔物间隔开。
23.如权利要求20所述的半导体器件，其中所述间隔物图案包括铝氧化物。
24.如权利要求20所述的半导体器件，其中：
其中所述杂质包括铝(Al)、镓(Ga)、锑(Sb)、砷(As)、铟(In)、锆(Zr)、铪(Hf)或钽(Ta)。
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