CN104078467A - 半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括：柱体；以及多个导电层，所述多个导电层被层叠同时包围所述柱体，且包括多个第一区和多个第二区，所述第一区包括非导电材料层，所述第二区包括导电材料层，其中所述第一区和所述第二区交替布置。

Description

半导体器件
相关申请的交叉引用
本申请要求2013年3月26日向韩国知识产权局提交的韩国专利申请No.10-2013-0032372的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例一般地涉及一种电子器件，且更具体而言，涉及一种三维半导体器件及其制造方法。
背景技术
非易失性存储器件即使在中断电源或阻断电源时也可以保持数据。近来，随着被配置成将存储器单元以单层制造在硅衬底上的二维存储器件的集成度提高达到极限，提出了具有存储器单元垂直层叠在硅衬底之上的三维结构的非易失性存储器件。
三维非易失性存储器件包括：交替层叠的层间绝缘层和字线，以及穿通所述层间绝缘层和字线的沟道层。存储器单元沿着所述沟道层而层叠。另外，当制造三维非易失性存储器件时，交替层叠多个氧化物层和多个氮化物层并且所述多个氮化物层被多个导电层代替，以形成层叠字线。
然而，在利用多个导电层代替多个氮化物层的工艺中存在困难。具体来说，在利用导电层代替氮化物层的工艺中，氮化物层周围的层可能受到损伤。结果，存储器件的特性可能会恶化。
发明内容
各种实施例涉及半导体器件。
根据本发明一个实施例，一种半导体器件可以包括：柱体；以及多个导电层，所述多个导电层被层叠同时包围所述柱体，且具有多个第一区和多个第二区，所述第一区包括非导电材料层，所述第二区包括导电材料层，其中所述第一区和所述第二区交替布置。
根据一个实施例，一种半导体器件可以包括：柱体；所述柱体之间的第一缝隙；以及多个导电图案，所述多个导电图案被层叠同时包围所述柱体，所述导电图案通过所述第一缝隙而被图案化，其中所述导电图案具有包括非导电材料层的中心区和包括导电材料的侧部区。
根据一个实施例，一种半导体器件可以包括：柱体；以及多个导电层，所述多个导电层被层叠同时包围所述柱体，且具有多个第一区和多个第二区，所述第一区包括气隙，所述第二区包括导电材料层，其中所述第一区和所述第二区交替布置。
根据一个实施例，一种半导体器件可以包括：柱体；以及多个导电层，所述多个导电层被层叠同时包围所述柱体，且具有多个第一区和多个第二区，所述第一区包括阻挡层，所述第二区包括金属层，其中所述第一区和所述第二区交替布置。
根据一个实施例，一种半导体器件可以包括：柱体；以及多个导电层，所述多个导电层包括多个第一区和多个第二区，所述第一区具有第一导电材料层，所述第二区具有第二和第三导电材料层，其中所述第一区和所述第二区交替布置，且其中所述第一导电材料层完全填充所述第一区且包括阻挡层。
根据本发明一个实施例，一种半导体器件可以包括：管；以及多个导电层，所述多个导电层具有多个第一区和多个第二区，所述第一区包括非导电材料层，所述第二区包括导电材料层，其中所述第一区和所述第二区交替布置。
附图说明
图1A和图1B是示出根据一个实施例的导电层的布局图；
图1C至图1G是示出根据一个实施例的导电图案的立体图；
图2A和图2B示出根据一个实施例的半导体器件的结构；
图3A至3G是示出根据一个实施例的制造半导体器件的方法的工艺流程图；
图4A至4C是示出根据一个实施例的制造半导体器件的方法的工艺流程图；
图5A至5C示出根据一个实施例的制造半导体器件的方法；
图6A至6C示出根据一个实施例的半导体器件及其方法；
图7A至7C示出根据一个实施例的半导体器件及其方法；
图8A至8C示出根据一个实施例的半导体器件及其方法；
图9是示出根据一个实施例的半导体器件的立体图；
图10是示出根据一个实施例的存储系统的框图；以及
图11是示出根据一个实施例的计算系统的框图。
具体实施方式
在下文中，将结合附图详细描述本发明的实施例。提供附图以使本领域技术人员可以理解本公开的实施例的范围。在可能的情况下，在附图中使用相同的附图标记来表示相同或相似的部件。然而，本发明可以实施成不同形式，并且本发明不局限于本文所描述的实施例。确切地说，提供这些实施例使得本公开可以充分、完整且完全地将本发明的范围传递给本领域技术人员。
图1A和图1B是示出根据一个实施例的导电层的布局图。如图1A和1B所示，根据一个实施例的半导体器件可以包括柱体以及层叠的同时包围所述柱体的多个导电层CP。
柱体P可以被布置在第一方向I-I’和与第一方向I-I’交叉的第二方向II-II’上。这里，布置在第二方向II-II’上的柱体P可以形成柱体行。柱体P可以布置成规则间隔的矩阵形式、柱体P的中心偏移的交错形式、或者是以上方式的任意组合的形状。另外，当两个或更多个柱体通过耦接图案耦接时，耦接图案可以布置在与第一方向I-I’平行的方向上（参见图2B）或布置在与第一方向I-I’成预定角度的方向上。在图1A和1B中，柱体P布置成交错形式。这里，柱体P可以是沟道层。
每个导电层CP可以通过多个第一区R1和多个第二区R2来限定，所述第一区和第二彼此交替。第一区R1和第二区R2可以具有相同或不同的宽度。另外，在第一区R1和第二区R2中可以形成不同的材料。因而，第一区R1和第二区R2可以具有不同的结构。例如，第二区R2可以由比第一区R1具有更低电阻的材料形成。
半导体器件还可以包括穿通每个导电层CP的第二区R2的多个第一缝隙SL1。每个导电层CP可以通过第一缝隙SL1被图案化，且被分成多个导电图案CP1至CP3。每个导电图案CP1至CP3可以被图案化成线形。这里，导电图案CP1至CP3中的每个可以包括侧部区和中心区。侧部区位于导电图案CP1至CP3的两个边缘处，而中心区位于侧部区之间。导电图案CP1至CP3中的每个的侧部区和中心区可以由不同材料形成。另外，虽然在图中没有示出，但是导电图案CP1至CP3中的一些可以在端部相互耦接。
例如，导电层CP可以用作字线、漏极选择线、源极选择线、上选择线、下选择线等。由于导电层CP的第二区R2可以具有比第一区R1低的电阻，所以电流将主要在第二区中流动。
第二区R2可以与所述多个柱体中的至少一些重叠。例如，第二区R2可以与多个柱体行中的至少一些重叠，另外，第二区R2可以重叠成使得重叠的柱体的外表面被完全或部分地包围。图1A示出了与柱体P重叠的第二区R2。如图1A所示，第二区R2可以与导电图案CP1至CP3中的每个的最外区域处的柱体线重叠。另外，图1B示出了不与柱体P重叠的第二区R2。如图1B所示，第二区R2可以不与导电图案CP1至CP3中的每个的最外区域处的柱体线重叠。
图1C至图1G是示出根据一个实施例的导电图案的立体图。此后，将参考每个附图来解释导电图案的结构和材料，但是本发明不限于此，导电图案也可以通过组合图1C至1G的实施例来形成。在图1C至1G中，示出了柱体P。
如图1C所示，第一区R1可以包括第一导电层11和第一导电层11中的非导电材料层12。第二区R2可以包括第二导电层13和第二导电层13中的第三导电层14。第二导电层13可以包围第三导电层14的上表面和下表面，且可以设置在第一导电层11和非导电材料层12与第三导电层14之间。虽然在图中没有示出，导电图案CP1至CP3还可以包括形成在非导电材料层12中的气隙。另外，第二导电层13可以至少部分地形成在气隙中。即，可以将第二导电层13形成为延伸至气隙的内部。
第一导电层11和第二导电层13可以是阻挡层。例如，阻挡层可以包括钛层、氮化钛层、钽层或氮化钽层中的至少一种。非导电材料12可以包括氧化物层、氮化物层、氧化硅层、氮化硅层、未掺杂的多晶硅层、锗层或硅锗层中的至少一种。第三导电层14可以是低阻金属层。第三导电层14例如可以包括钨层或氮化钨层中的至少一种。
如图1D所示，第一区R1可以包括第一导电层11和第一导电层11中的非导电层12。第二区R2可以包括第一导电层11和第一导电层11中的第三导电层14。第一导电层11可以形成在第一区R1和第二区R2中。虽然在图中没有示出，导电图案CP1至CP3还可以包括形成在非导电材料层12中的气隙。
如图1E所示，第一区R1可以包括第一导电层11和位于第一导电层11中的第四导电层15。第二区R2可以包括第二导电层13和第二导电层13中的第三导电层14。第四导电层15可以是掺杂的多晶硅层。虽然在图中没有示出，导电图案CP1至CP3还可以包括形成在第四导电层15中的气隙。
如图1F所示，第一区R1可以包括第一导电层11，第二区R2可以包括第二导电层13和第二导电层13中的第三导电层14。可以将第一导电层11形成为完全填充第一区R1。另外，第一导电层11可以是阻挡层。
如图1G所示，第一区R1可以包括第一导电层11和第一导电层11内的气隙。第二区R2可以包括第二导电层13和第二导电层13中的第三导电层14。虽然在图中没有示出，第二导电层13的一部分可以形成在第一导电层11中。这里，气隙可以设置在第一区R1的第二导电层13中。
图2A是示出根据一个实施例的半导体器件的立体图。
如图2A所示，根据本实施例的半导体器件可以包括层叠在衬底SUB之上的管道栅PG、多个漏极侧字线D_WL、多个源极侧字线S_WL、至少一个漏极选择线DSL以及至少一个源极选择线SSL。
半导体器件还可以包括U形沟道层CH。沟道层CH可以包括形成在管道栅PG中的管道沟道层P_CH以及耦接到管道沟道层P_CH的源极侧沟道层S_CH和漏极侧沟道层D_CH。该图示出管道沟道层P_CH布置成规则间隔的矩阵形式且与第一方向I-I’平行。
所述多个源极侧字线S_WL和至少一个源极侧选择线SSL可以层叠，同时包围所述沟道层S_CH，所述多个漏极侧字线D_WL和至少一个漏极选择线DSL可以层叠，同时包围漏极侧沟道层D_CH。另外，漏极侧沟道层D_CH可以与位线BL耦接，源极侧沟道层S_CH可以与源级线SL耦接。
另外，半导体器件还可以包括第一存储层（未示出）或第二存储层（未示出）中的至少一个，所述第一存储层位于沟道层CH与字线D_WL和S_WL之间且包围沟道层CH，所述第二存储层位于字线D_WL和S_WL与第一存储层（未示出）之间且包围所述字线D_WL和S_WL。
在源极侧沟道层S_CH和源极选择线SSL彼此交叉的位置处，可以形成源极选择晶体管。在源极侧沟道层S_CH和源极侧字线S_WL彼此交叉的位置处，可以形成源极侧存储器单元。在管道沟道层P_CH和管道栅PG彼此交叉的位置处，可以形成管道晶体管。在漏极侧沟道层D_CH和漏极选择线DSL彼此交叉的位置处，可以形成漏极选择晶体管。在漏极侧沟道层D_CH和漏极侧字线D_WL彼此交叉的位置处，可以形成漏极侧存储器单元。
因而，串联耦接的至少一个漏极选择晶体管、多个漏极侧存储器单元、管道晶体管、多个源极侧存储器单元和至少一个源极选择晶体管形成一个存储串，且所述存储串布置成U形。
图2B是示出包括在根据一个实施例的半导体器件中的导电层的布局图。该图也可以是示出源极侧字线S_WL、漏极侧字线D_WL和源极选择线SSL或漏极选择线DSL的布局图。
如图2B所示，导电层通过多个第一区R1和多个第二区R2来限定，第一区R1和第二区R2彼此交替。另外，导电层可以通过穿通导电层的多个第一缝隙SL1来图案化。
例如，关于源极侧字线S_WL和漏极侧字线D_WL，第一缝隙SL1可以布置成z字形图案，使得第一缝隙SL1的端部彼此耦接。在这种情况下，形成在相同水平处的源极侧字线S_WL可以在一个端部彼此耦接，而形成在相同水平处的漏极侧字线D_WL可以在另一个端部耦接。在其他例子中，关于源极选择线SSL和漏极选择线DSL，导电层可以通过第一缝隙被图案化成线形。
第一缝隙SL1可以穿通导电层的第二区R2。具体来说，第一缝隙SL1可以设置在形成一个存储串ST的源极侧沟道层S_CH和漏极侧沟道层D_CH之间。即，第一缝隙SL1可以设置在通过一个管道沟道层P_CH耦接的源极侧沟道层S_CH和漏极侧沟道层D_CH之间。
另外，半导体器件还可以包括设置在相邻的存储块MB之间的多个第二缝隙SL2。第二缝隙SL2可以穿通导电层的第一区R1且将导电层图案化。第二缝隙SL2可以设置在相邻的存储串ST之间。
该图示出了当沟道层CH的中心已经偏移时的沟道层CH。
图3A至3G是示出制造以上参考图2A和2B描述的半导体器件的方法的截面图。
如图3A所示，在衬底20之上形成层间绝缘层21之后，在层间绝缘层21之上可以形成用于管道栅的导电层22。在导电层22中形成沟槽T之后，可以在沟槽T中形成牺牲层（未示出）。还可以在形成有牺牲层的导电层22之上形成保护层23。保护层23可以由导电材料层形成。
可以在保护层23之上交替形成多个第一材料层25和多个第二材料层24。第一材料层25和第二材料层24可以由相对于彼此具有较大刻蚀选择性的材料形成。第一材料层25可以由诸如氮化物层等的牺牲层形成，而第二材料层24可以由诸如氧化物层等的绝缘层形成。另外，第一材料层25可以由第一牺牲层形成，第二材料层24可以由第二牺牲层形成。在本实施例中，第一材料层25由牺牲层形成，第二材料层24由绝缘层形成。
可以形成穿通多个第一材料层25和第二材料层24的多个孔H。可以形成孔H，使得孔H耦接到沟槽T。例如，对于一个沟槽T，可以有与所述一个沟槽T耦接的一对孔H，因而可以形成所述多个孔H。
在通过孔H去除牺牲层之后，可以形成位于沟槽Ｔ中的耦接图案和位于孔Ｈ中的柱体。可以形成柱体，使得柱体具有开放或填充至中心的中心区，或者柱体可以形成上述结构的任意组合。当柱体包括开放的中心区时，绝缘层28可以形成在开放的中心区中。
在一个实施例中，第一存储层26和沟道层27可以顺序形成在沟槽T和孔H中。第一存储层26可以包括电荷阻挡层、数据储存层或隧道绝缘层中的至少一种。数据储存层可以包括保存电荷的诸如多晶硅层等的浮栅、俘获电荷的诸如氮化物层的电荷俘获层或纳米点中的至少一种。另外，沟道层27可以包括管道沟道层、源极侧沟道层和漏极侧沟道层，其中源极侧沟道层和漏极侧沟道层与管道沟道层耦接。可以形成沟道层27使得沟道层27具有开放的或填充至中心的中心区，或者沟道层27可以形成为上述结构的任意组合。当沟道层27包括开放的中心区时，绝缘层28可以形成在开放的中心区中。
在其他的实施例中，可以在沟槽T和孔H中顺序形成栅绝缘层、沟道层和相变材料层。可以形成相变材料层使得相变材料层具有开放的或填充至中心的中心区，或者相变材料层可以形成为上述结构的任意组合。当相变材料层包括开放的中心区时，绝缘层可以形成在开放的中心区中。
如图3B所示，可以形成穿通多个第一材料层25和多个第二材料层24的多个第一缝隙SL1。第一缝隙SL1可以设置在通过一个耦接图案耦接的柱体之间。另外，可以通过使用保护层23作为刻蚀停止层的刻蚀工艺来形成第一缝隙SL1。
通过选择性去除暴露在第一缝隙SL1中的第一材料层25来形成凹陷区RC。
在形成第一缝隙SL1之前，还可以执行形成设置在相邻存储块的边界处的多个第二缝隙SL2（参见图2B）的工艺。可以在第二缝隙SL2中形成绝缘层。在这种情况下，由于第二缝隙SL2中的绝缘层可以在形成凹陷区RC时用作支撑件，所以可以防止剩余的第二材料层24倾斜或倒塌。
如图3C所示，在通过第一缝隙SL1在凹陷区RC中形成第一导电层30之后，可以在第一导电层30中形成非导电材料层31。第一导电层30和非导电材料层31可以顺序地形成在凹陷区RC中。这里，通过调节非导电材料层31的沉积厚度，可以用非导电材料层31来完全填充凹陷区RC，或者可以在非导电材料层31中形成气隙。区域与第一缝隙SL1隔的越开，则非导电材料层31越容易不完全地填充在凹陷区RC中，于是形成气隙。
反应气体可以部分地保留在用来形成非导电材料层31的气隙中。反应气体由于材料特性不会损伤外围层。因此，即使反应气体保留在气隙中，也不会恶化器件特性。
由于使用沉积方法的工艺可以在凹陷区RC中形成第一导电层30、非导电材料层31等，所以可以在第一缝隙SL1中形成第一导电层30、非导电材料层31等。
虽然在图中没有示出，还可以在形成第一导电层30之前形成第二存储层。第二存储层可以包括隧道绝缘层、数据储存层或电荷阻挡层中的至少一种。数据储存层可以包括储存电荷的诸如多晶硅层等的浮栅、俘获电荷的诸如氮化物层等的电荷俘获层或纳米点中的至少一种。
如图3D所示，可以选择性去除形成在第一缝隙SL1中的非导电材料层31。例如，可以使用刻蚀工艺来刻蚀非导电材料层31。
如图3E所示，可以选择性去除暴露在第一缝隙SL1中的第一导电层30。这里，通过调节刻蚀工艺条件，可以调节要将第一导电层30刻蚀的多深。根据第一导电层30的刻蚀深度，可以暴露或不暴露第一存储层26。
去除了第一导电层30的区域可以定义为第二区R2，如以上参考图2B所描述的那样。通过第一区R1来限定保留有第一导电层30的区域。虽然第二区R2中的非导电材料层31在图中被示出为浮置在空气中，但是第二区R2的非导电材料层31可以通过孔H之间的空间而与第一区R1的非导电材料层31耦接。
如图3F所示，可以选择性去除第一缝隙SL1中暴露的非导电材料层31。这里，通过调节刻蚀工艺条件，可以调节要将非导电层31刻蚀的多深。例如，可以使用湿法刻蚀工艺来刻蚀非导电材料层31。相对于保留的第一导电层30而言突出的非导电材料层31可以被刻蚀。
如果非导电材料层31由相对于第二材料层24具有大的刻蚀选择性的材料形成，可以使用两种材料之间的刻蚀选择性来选择性刻蚀非导电材料层31。如果非导电材料层31和第二材料层24之间的刻蚀选择性不是足够大，则可以在第二材料层24受第二存储层保护的状态下来选择性刻蚀非导电材料层31。
因而，可以全部去除第二区R2中的非导电材料层31和第一导电层30，形成空的空间。
如图3G所示，在第二区R2中形成第二导电层32之后，可以在第二导电层32中形成第三导电层33。
当第二和第三导电层32和33形成在第一缝隙SL1中时，通过去除形成在第一缝隙SL1中的第二和第三导电层32和33，每层的导电层被分隔开。由此，可以在交替布置了第一区R1和第二区R2的位置形成多个导电层。具体来说，以上结合图1C描述的每个导电层可以包括多个第一区R1和多个第二区R2，所述多个第一区包括第一导电层30和非导电材料层31，所述多个第二区包括第二和第三导电层32和33。
虽然在图中没有示出，在第一缝隙SL1中形成绝缘层。这里，可以通过调节绝缘层的沉积条件来在第一缝隙SL中形成气隙。
另外，当第一材料层25利用第一牺牲层来形成而第二材料层24利用第二牺牲层来形成时，可以通过去除暴露在第一缝隙SL1中的第二材料层24来额外地形成凹陷区，可以额外地执行用于刻蚀暴露在凹陷区中的第一存储层26的工艺。可以通过将层叠的存储器单元的数据储存层分隔开，来提高保持特性。这种相应的工艺可以在去除第一材料层25之前执行，或者可以在第一缝隙SL1中形成绝缘层之前执行。
可以部分地修改上述的制造方法，结果可以形成具有各种结构的导电图案。例如，代替在第一导电层30中形成非导电材料层31，可以形成第四导电层诸如掺杂的多晶硅层等。在这种情况下，可以形成图1E所示的导电图案。另外，代替在第一导电层30中形成非导电材料层31，可以用第一导电层30来完全填充凹陷区RC。在这种情况下，可以形成具有图1F所示的结构的导电图案。
图4A至4C示出了制造以上结合图2A和图2B描述的半导体器件的方法。
图4A对应于上述的图3C，可以采用与上述实施例相同的方式，来执行进行到形成第一导电层30和非导电材料层31的工艺。
如图4B所示，可以选择性去除暴露在第一缝隙SL1中的非导电材料层31。这里，可以刻蚀形成在第一缝隙SL1和与第一缝隙SL1相邻的凹陷区中的非导电材料层31。
去除了非导电材料层31的区域被定义为以上结合图2B描述的第二区R2。另外，保留有非导电材料层31的区域被定义为第一区R1。
如图4C所示，可以在第二区R2中形成第三导电层33。当第一导电层30和第三导电层33形成在第一缝隙SL1中时，通过去除形成在第一缝隙SL1中的第一导电层30和第三导电层33来将每层上的导电层分隔开。可以在第一区R1和第二区R2交替布置的位置形成多个导电层。具体来说，如以上参考图1D描述的，每个导电层可以包括多个第一区R1和多个第二区R2，所述第一区R1包括第一导电层30和非导电材料层31，所述第二区R2包括第一导电层30和第三导电层33。
图5A至5C示出了制造以上结合图2A和2B描述的半导体器件的方法。
图5A对应于上述的图3E。在这个实施例中，牺牲层31’代替非导电材料层31形成在第一导电层30中。这里，牺牲层31’由相对于第一导电层30具有较大刻蚀选择性的材料形成。直到用于选择性去除暴露在第一缝隙SL1中的第一导电层30的所有其他工艺都以与上述实施例相同的方式来执行。
如图5B所示，可以选择性去除暴露在第一缝隙SL1中的牺牲层31’。通过调节刻蚀工艺条件诸如处理时间、刻蚀剂浓度等，可以调节牺牲层31’要被刻蚀多深。例如，可以使用湿法刻蚀工艺来刻蚀牺牲层31’，使得不仅去除形成在第二区R2中的牺牲层31’还可以去除形成在第一区R1中的牺牲层31’。因而，可以在第一区R1的第一导电层30中形成气隙AG。
如图5C所示，在第二区R2中形成第二导电层32。第一区R1的气隙AG被隔离，因为沟道层27之间的空间被第二导电层32填充。在第二区R2中形成第二导电层32的工艺中，第二导电层32的一部分可以形成在气隙AG中。此后，可以在第二导电层32中形成第三导电层33。
可以在第一区R1和第二区R2交替布置的位置处形成多个导电层。具体来说，如以上参考图1G描述的，每个导电层可以包括多个第一区R1和多个第二区R2，所述第一区R1包括第一导电层30和气隙AG，所述第二区R2包括第二导电层32和第三导电层33。
图6A是示出根据一个实施例的半导体器件的立体图。如图6A所示，根据本实施例的半导体器件可以包括从衬底SUB突出的沟道层CH。该图示出以规则间隔布置成矩阵形式的沟道层CH。
半导体器件还包括在包围沟道层CH的同时层叠的至少一个下选择线LSL、多个字线WL和至少一个上选择线USL。例如，上选择线USL可以形成为包围一行柱体，而多个字线WL和下选择线LSL可以形成为包围至少两行柱体。该图示出包围四行柱体的多个字线和下选择线LSL。
半导体器件还包括与沟道层CH的上部耦接的位线BL和与沟道层CH的下部耦接的源极层（未示出）。这里，可以通过将杂质掺杂到衬底SUB中来形成源极层。
另外，半导体器件还可以包括位于沟道层CH与字线WL之间的第一存储层（未示出）以及位于字线WL与第一存储层（未示出）之间的同时包围字线WL的第二存储层（未示出）中的至少一个。
在这种结构中，在沟道层CH和下选择线LSL彼此交叉的位置处形成下选择晶体管，在沟道层CH和字线WL彼此交叉的位置处形成存储器单元，且在沟道层CH和上选择线USL彼此交叉的位置处形成上选择晶体管。因而，串联耦接的至少一个下选择晶体管、多个存储器单元和至少一个上选择晶体管形成一个存储串，且所述存储串垂直布置。
图6B是示出包括在根据一个实施例的半导体器件中的导电层的布局图。该图也可以是例如下选择线LSL、字线WL或上选择线USL（见图6A）的布局图。
如图6B所示，可以通过多个第一区R1和多个第二区R2来限定导电层，所述第一区R1和所述第二区R2相互交替。另外，通过穿通导电层的至少一个第一缝隙SL1来将导电层图案化。第一缝隙SL1穿通第二区R2。例如，字线WL通过第一缝隙SL1被图案化成以存储块为单位，同时包围两行或更多行的柱体。
半导体器件还可以包括位于相邻的柱体行之间的多个第二缝隙SL2。第二缝隙SL2用于将位于顶部部分的至少一层导电层——例如上选择线USL——图案化成线形。第二缝隙SL2可以设置在相邻柱体行之间的所有位置处或者相邻柱体行之间的一些位置处。该图示出了当沟道层CH的中心已经偏移时的沟道层CH。在这种情况下，由于相邻柱体行可以共享上选择线USL，第二缝隙SL2可以设置在相邻柱体行之间的一些位置处。然而，如图6A所示，如果沟道层CH以规则间隔布置成矩阵形式，第二缝隙SL2可以位于相邻柱体行之间的所有位置处。
虽然在图中没有示出，半导体器件还可以包括设置在相邻存储块MB之间的多个第三缝隙。
图6C是示出根据一个实施例的半导体器件的截面图，反映了图6A中的上述布局。在图中，为了清楚示出了中心已经偏移的沟道层CH。下文将结合图6C简要解释制造半导体器件的方法，且将省略重复的描述。
可以在包括源极层（未示出）的衬底50之上交替形成多个第一材料层（未示出）和多个第二材料层52。此后，可以形成穿通所述多个第一材料层和第二材料层52的多个孔H。这里，可以将孔H形成为具有暴露出源极层的深度。此后，在孔H中形成第一存储层53和沟道层54之后，可以在沟道层54中形成绝缘层55。并且，可以通过穿通多个第一材料层和第二材料层52来形成暴露出衬底50的源极层的多个第一缝隙SL1。此后，可以形成将顶部部分的至少一层的导电层图案化成线形的多个第二缝隙SL2。可以采用与上述方式相同的方式执行形成第一导电层56、非导电材料层57、第二导电层58和第三导电层59的工艺。
图7A是示出根据一个实施例的半导体器件的立体图，图7B是布局图而图7C是截面图。
如图7A至7C所示，根据本实施例的半导体器件可以是包括衬底SUB之上的至少一个下选择线LSL、多个字线WL和至少一个上选择线USL的层叠结构。图7A还示出了位线BL。
这里，下选择线LSL、字线WL和上选择线USL可以通过第一缝隙SL1被图案化成线形且同时包围柱体行。所有的其他结构和制造方法与以上结合图6A至6C描述的方法相同。
在图7B和7C中，示出了在第一区R1中形成第一导电层56和第一导电层56中的非导电材料层57，在第二区R2中形成第二导电层58和第二导电层58中的第三导电层59，然而，这也可以参考上述的各个实施例进行改变。例如，在去除第二区R2的非导电材料层57的工艺中，也可以一起去除第一区R1的非导电材料层57，而第二导电层58可以形成在第一区R1的去除了非导电材料层57的区域。
图8A是示出根据一个实施例的半导体器件的立体图。如图8A所示，根据本实施例的半导体器件可以包括顺序层叠的源极层S1至S3、至少一个下选择线LSL、多个字线WL和至少一个上选择线USL。
这里，源极层S1至S3可以包括第一源极层S1、第一源极层S1中的第三源极层S3、位于第一源极层S1和第三源极层S3之间且包围第三源极层S3的第二源极层S2。另外，第三源极层S3通过穿通第二源极层S2而与第一源极层S1耦接。这里，第一源极层S1和第二源极层S2可以包括多晶硅层，第三源极层S3可以包括诸如钨等的金属层。
半导体器件还可以包括从第二源极层S2的上表面突出的多个沟道层CH。至少一个下选择线LSL、多个字线WL和至少一个上选择线USL可以层叠，同时包围所述多个沟道层CH。这里，沟道层CH可以与第二源极层S2形成为一体。另外，沟道层CH的上部可以与位线BL耦接。
半导体器件还可以包括沟道层CH与字线WL之间的存储层M。这里，存储层M可以形成为，使得存储层M包围沟道层CH的外表面和第二源极层S2的外表面。
在此结构中，串联耦接的至少一个下选择晶体管、多个存储器单元和至少一个上选择晶体管可以形成一个存储串，且存储串可以布置成垂直形状。
图8B是示出根据实施例的包括在半导体器件中的导电层的布局图。该图可以是例如下选择线LSL、字线WL或上选择线USL的布局图。
如图8B所示，导电层可以通过多个第一区R1和多个第二区R2来限定，第一区R1和第二区R2彼此交替。另外，可以通过穿通导电层的多个第一缝隙SL1和第二缝隙SL2来图案化导电层。多个第一缝隙SL1可以设置在第二区R2中且穿通导电层，多个第二缝隙SL2可以设置在第一区R1中且穿通导电层。另外，第三源极层S3可以设置在沟道层CH（参见虚线）之下。
图8C是示出根据实施例的半导体器件的横截面图。参见图8C，可以查阅制造半导体器件的方法。为了简便，省略了重复的描述。
在衬底60之上形成层间绝缘层61之后，可以在层间绝缘层61之上形成第一源极层62。在第一源极层62中形成多个沟槽Ｔ之后，可以在沟槽T中形成牺牲层（未示出）。在形成有牺牲层的第一源极层62之上可以交替形成多个第一材料层（未示出）和多个第二材料层64。可以形成穿通所述多个第一材料层和第二材料层64的多个孔Ｈ。孔H可以与沟槽T耦接。在经由孔H从沟槽T中去除牺牲层之后，可以在沟槽T和孔H中形成存储层65。可以在存储层65之上形成半导体层。可以形成具有以下厚度的半导体层，其中沟槽T内部没有被完全填充而沟槽T和孔H的耦接部分被完全填充。通过穿通所述多个第一材料层和第二材料层64以及沟槽T，可以形成具有延伸到第一源极层62的深度的第二缝隙SL2。经由第二缝隙SL2将杂质掺杂到半导体层的水平区域，可以形成第二源极层66A。没有掺杂杂质的半导体层的垂直区域可以是沟道层66B。可以在沟道层66B或第二源极层66A内形成绝缘层67，如图8C所示。可以在第二缝隙SL2下面和沟槽T中形成第三源极层68。第三源极层68可以由诸如钨层等的金属层形成。可以在第二缝隙SL2的剩余区域中形成绝缘层69。在形成穿通所述多个第一材料层和第二材料层64的所述多个第一缝隙SL1之后，可以去除暴露在第一缝隙SL1中的第一材料层以形成凹陷区RC。用于形成第一导电层70、非导电材料层71、第二导电层72和第三导电层73的工艺可以采用与上述方式相同的方式来执行。
图9是示出根据一个实施例的半导体器件的立体图。
如图9所示，根据本实施例的半导体器件可以包括顺序层叠的层间绝缘层IIL、至少一个下选择线LSL、多个字线WL和至少一个上选择线USL，且可以包括形成在层间绝缘层IIL中的第一源极层S1和形成在第一源极层S1中的第二源极层S2。
这些实施例的特征在于形成在层间绝缘层IIL中的第一源极层S1和第二源极层S2。所有的其他结构与以上结合图8A至8C描述的内容相似。尽管该图示出了第一源极层S1完全包围第二源极层S2的下表面，但是第二源极层S2的下表面的一部分也可以突出且穿通第一源极层S1。
使用以上结合图8C描述的制造方法可以制造根据本实施例的半导体器件。例如，在形成层间绝缘层IIL来代替第一源极层62之后，可以在层间绝缘层IIL中形成沟槽。图8C中的第二源极层66A和第三源极层66B对应于图9中的第一源极层S1和第二源极层S2，所以将省略重复的描述。
图10是示出根据一个实施例的半导体系统的框图。
如图10所示，根据本发明的本实施例的存储系统100可以包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120包括是上述的结构。另外，非易失性存储器件120可以是具有多个快闪存储芯片的多芯片封装。
存储器控制器110可以被配置为控制非易失性存储器件120，并且可以包括SRAM111、CPU112、主机接口113、ECC114和存储器接口115。SRAM111可以用作CPU112的操作存储器，CPU112可以执行用于存储器控制器110的数据交换的各种控制操作，并且主机接口113可以包括访问存储器系统100的主机的数据交换协议。另外，ECC114可以检测并校正包括在从非易失性存储器件120读取的数据中的错误，存储器接口115可以执行与非易失性存储器件120的接口。存储器控制器110还可以包括用于储存与主机接口的码数据的ROM等。
具有上述配置的存储器系统100可以是耦接了存储器件120和控制器110的存储卡或固态盘SSD。例如，如果存储器系统100是SSD，存储器控制器110可以经由诸如USB、MMC、PCIE、SATA、PATA、SCSI、ESDI、IDE等的各种接口协议中的一种与外部设备（例如，主机）通信。
图11是示出根据一个实施例的计算系统的框图。
如图11所示，根据本实施例的计算系统200可以包括与系统总线260耦接的CPU220、RAM230、用户接口240、调制解调器250以及存储系统210。另外，系统总线260可以电连接至输入和输出设备（未示出），例如但不限于：便携式电子设备情况下的自包含的显示器、物理键盘或虚拟键盘、轨迹球、触摸板或其他光标控制设备等。另外，如果计算系统200是移动设备，还可以包括用于向计算系统200提供操作电压的电池。并且还可以包括应用芯片组、照相机图像处理器CIS、移动D-RAM等。
以上结合图10描述的存储系统210可以包括非易失性存储器件212和存储器控制器211。
通过回顾和总结，根据本发明的一个实施例的半导体器件可以包括柱体和具有多个第一区和多个第二区的多个导电层，所述第一区包括非导电材料层且所述第二区包括导电材料层，其中所述多个第一区和所述多个第二区交替布置。
形成了包括非导电材料层的多个第一区和包括导电材料层的多个第二区，其中所述第一区和所述第二区交替布置。因而，减少了制造工艺的难度，且可以防止外围层的损伤。
本文已经公开了实施例的各种示例，虽然采用了特定术语，但是这些特定术语是用来且旨在用来仅限于一般和说明性的解释，而不是用来构成限制。在一些例子中，如本领域技术人员将显然认识到的那样，除非另有提及，结合特定实施例描述的特征、特性和/或元件可以单个使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因而，本领域技术人员将理解的是，可以在不脱离权利要求中所阐明的本发明的主旨和范围的情况下实施各种形式和细节的改变。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
柱体；以及
多个导电层，所述多个导电层被层叠同时包围所述柱体，且包括多个第一区和多个第二区，所述第一区具有非导电材料层，所述第二区具有导电材料层，其中所述第一区和所述第二区交替布置。
技术方案2.根据技术方案1所述的半导体器件，其中，所述非导电材料层中的每个包括氧化物层、氮化物层、氧化硅层、氮化硅层、多晶硅层、锗层和硅锗层中的至少一种。
技术方案3.根据技术方案1所述的半导体器件，其中每个导电层的第一区包括第一导电层和在所述第一导电层中的非导电材料层，每个导电层的第二区包括第二导电层和在所述第二导电层中的第三导电层。
技术方案4.根据技术方案3所述的半导体器件，还包括在所述非导电材料层中的气隙。
技术方案5.根据技术方案4所述的半导体器件，其中所述第二导电层延伸到所述气隙的内部。
技术方案6.根据技术方案3所述的半导体器件，其中所述第一导电层和所述第二导电层是阻挡层，所述第三导电层包括金属层。
技术方案7.根据技术方案6所述的半导体器件，其中，所述阻挡层包括钛层、氮化钛层、钽层和氮化钽层中的至少一种，所述金属层包括钨层和氮化钨层中的至少一种。
技术方案8.根据技术方案1所述的半导体器件，其中每个导电层的第一区包括第一导电层和在所述第一导电层中的非导电材料层，第二区包括第一导电层和在所述第一导电层中的第三导电层。
技术方案9.根据技术方案8所述的半导体器件，还包括在所述非导电材料层中的气隙。
技术方案10.根据技术方案8所述的半导体器件，其中所述第一导电层是阻挡层，所述第三导电层包括金属层。
技术方案11.根据技术方案10所述的半导体器件，其中所述阻挡层包括钛层、氮化钛层、钽层和氮化钽层中的至少一种，所述金属层包括钨层和氮化钨层中的至少一种。
技术方案12.根据技术方案1所述的半导体器件，其中所述第二区没有与所述柱体重叠。
技术方案13.根据技术方案1所述的半导体器件，其中所述第二区与所述柱体中的一些重叠。
技术方案14.根据技术方案13所述的半导体器件，其中所述第二区完全地包围重叠的柱体的外表面。
技术方案15.根据技术方案13所述的半导体器件，其中所述第二区部分地包围重叠的柱体的外表面。
技术方案16.根据技术方案1所述的半导体器件，还包括穿通所述导电层的第二区的多个第一缝隙。
技术方案17.根据技术方案16所述的半导体器件，还包括耦接至少两个柱体的管道沟道层，其中所述第一缝隙位于通过所述管道沟道层耦接的所述至少两个柱体之间。
技术方案18.根据技术方案16所述的半导体器件，还包括与所述柱体耦接的源极层，其中所述第一缝隙位于所述源极层之间。
技术方案19.根据技术方案1所述的半导体器件，还包括位于相邻的存储块之间且穿通所述导电层的第一区的多个第二缝隙。
技术方案20.一种半导体器件，包括：
柱体；
所述柱体之间的第一缝隙；以及
多个导电图案，所述多个导电图案包围所述柱体，其中所述导电图案通过所述第一缝隙而被图案化，且包括具有非导电材料层的中心区和具有导电材料的侧部区。
技术方案21.根据技术方案20所述的半导体器件，其中每个导电图案的中心区包括第一导电层和位于所述第一导电层中的非导电材料层，每个导电图案的侧部区包括第二导电层和位于所述第二导电层中的第三导电层。
技术方案22.根据技术方案21所述的半导体器件，其中每个导电图案的中心区包括第一导电层和位于所述第一导电层中的非导电材料层，每个导电图案的侧部区包括第一导电层和位于所述第一导电层中的第三导电层。
技术方案23.根据技术方案20所述的半导体器件，还包括所述非导电材料层中的气隙。
技术方案24.一种半导体器件，包括：
柱体；以及
多个导电层，所述多个导电层被层叠同时包围所述柱体，且包括多个第一区和多个第二区，所述第一区具有气隙，所述第二区具有导电材料层，其中所述第一区和所述第二区交替布置。
技术方案25.根据技术方案24所述的半导体器件，其中每个导电层的第一区包括第一导电层和在所述第一导电层中的气隙，每个导电层的第二区包括第二导电层和在所述第二导电层中的第三导电层。
技术方案26.根据技术方案24所述的半导体器件，其中每个导电层的第一区包括第一导电层和在所述第一导电层中的气隙，每个导电层的第二区包括第一导电层和在所述第一导电层中的第三导电层。
技术方案27.根据技术方案24所述的半导体器件，还包括在所述气隙中的第四导电层。
技术方案28.根据技术方案27所述的半导体器件，其中所述第一导电层和所述第二导电层是阻挡层，所述第三导电层包括金属层，所述第四导电层包括掺杂的多晶硅层。
技术方案29.一种半导体器件，包括：
柱体；以及
多个导电层，所述多个导电层被层叠同时包围所述柱体，且包括多个第一区和多个第二区，所述第一区具有阻挡层，所述第二区具有金属层，
其中所述第一区和所述第二区交替布置。
技术方案30.根据技术方案29所述的半导体器件，其中每个导电层的第一区被所述阻挡层完全填充，每个导电层的第二区包括阻挡层和在所述阻挡层中的金属层。

Claims (10)

1.一种半导体器件，包括：
柱体；以及
多个导电层，所述多个导电层被层叠同时包围所述柱体，且包括多个第一区和多个第二区，所述第一区具有非导电材料层，所述第二区具有导电材料层，其中所述第一区和所述第二区交替布置。
2.根据权利要求1所述的半导体器件，其中，所述非导电材料层中的每个包括氧化物层、氮化物层、氧化硅层、氮化硅层、多晶硅层、锗层和硅锗层中的至少一种。
3.根据权利要求1所述的半导体器件，其中每个导电层的第一区包括第一导电层和在所述第一导电层中的非导电材料层，每个导电层的第二区包括第二导电层和在所述第二导电层中的第三导电层。
4.根据权利要求3所述的半导体器件，还包括在所述非导电材料层中的气隙。
5.根据权利要求4所述的半导体器件，其中所述第二导电层延伸到所述气隙的内部。
6.根据权利要求3所述的半导体器件，其中所述第一导电层和所述第二导电层是阻挡层，所述第三导电层包括金属层。
7.根据权利要求6所述的半导体器件，其中，所述阻挡层包括钛层、氮化钛层、钽层和氮化钽层中的至少一种，所述金属层包括钨层和氮化钨层中的至少一种。
8.根据权利要求1所述的半导体器件，其中每个导电层的第一区包括第一导电层和在所述第一导电层中的非导电材料层，第二区包括第一导电层和在所述第一导电层中的第三导电层。
9.根据权利要求8所述的半导体器件，还包括在所述非导电材料层中的气隙。
10.根据权利要求8所述的半导体器件，其中所述第一导电层是阻挡层，所述第三导电层包括金属层。
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