CN114784011A - 三维存储器及其制作方法以及存储器系统 - Google Patents

三维存储器及其制作方法以及存储器系统 Download PDF

Info

Publication number
CN114784011A
CN114784011A CN202210202193.3A CN202210202193A CN114784011A CN 114784011 A CN114784011 A CN 114784011A CN 202210202193 A CN202210202193 A CN 202210202193A CN 114784011 A CN114784011 A CN 114784011A
Authority
CN
China
Prior art keywords
channel
gate
memory
stacked
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210202193.3A
Other languages
English (en)
Inventor
王均保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210202193.3A priority Critical patent/CN114784011A/zh
Publication of CN114784011A publication Critical patent/CN114784011A/zh
Priority to CN202380008592.9A priority patent/CN117016049A/zh
Priority to PCT/CN2023/077398 priority patent/WO2023165379A1/en
Priority to US18/119,998 priority patent/US20230282281A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开实施例公开了一种三维存储器及其制作方法，所述三维存储器包括：衬底；沿垂直于衬底的方向层叠设置的至少两个存储阵列；每个存储阵列包括：堆叠结构，堆叠结构包括顶部选择栅，顶部选择栅位于堆叠结构相对远离衬底的一侧；贯穿堆叠结构的多个沟道柱；隔断顶部选择栅的顶部选择栅切线；其中，沿平行于衬底的方向，顶部选择栅切线位于相邻两个沟道柱之间；其中，至少两个存储阵列中的相互层叠设置的沟道柱电连接。

Description

三维存储器及其制作方法以及存储器系统
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种三维存储器及其制作方法以及存储器系统。
背景技术
随着5G、互联网的飞速发展，万物互联已成为未来的趋势，社会对于大存储容量的需求日益增加。3D NAND存储器因其较高的存储单元集成度，成为目前主流的存储器件。
3D NAND存储器包括阵列区和外围电路区，阵列区包括具有存储单元的核心区域。随着阵列区的堆叠结构层数的不断增加，存储层数增加，形成贯穿该堆叠结构的深孔(该深孔后续用于形成存储单元)蚀刻工艺难度越来越大，因此，可采用先后形成堆叠设置的多个层数较少的子堆叠结构，每个子堆叠结构中对应的存储单元彼此互连，以此来降低形成存储单元的难度。
然而，对于包括多个子堆叠结构的存储器，编程干扰(Program Disturb)较为严重。因此，如何减少存储器内部的编程干扰，成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种三维存储器及其制作方法以及存储器系统。
根据本公开实施例的第一方面，提供一种三维存储器，包括：
衬底；
沿垂直于衬底的方向层叠设置的至少两个存储阵列；
每个所述存储阵列包括：
堆叠结构，所述堆叠结构包括导电的顶部选择栅，所述顶部选择栅位于所述堆叠结构相对远离所述衬底的一侧；
贯穿所述堆叠结构的多个沟道柱；
隔断所述顶部选择栅的顶部选择栅切线；其中，沿平行于所述衬底的方向，所述顶部选择栅切线位于相邻两个所述沟道柱之间；
其中，所述至少两个存储阵列中的相互层叠设置的所述沟道柱电连接。
根据本公开实施例的第二方面，提供一种三维存储器，包括：
衬底；
第一堆叠结构，包括第一顶部选择栅；所述第一顶部选择栅位于所述第一堆叠结构相对远离所述衬底的一侧；
贯穿所述第一堆叠结构的多个第一沟道柱；
隔断所述第一顶部选择栅的第一顶部选择栅切线；其中，沿平行于所述衬底的方向，所述第一顶部选择栅切线位于相邻两个所述第一沟道柱之间；
第二堆叠结构，包括第二顶部选择栅；所述第二顶部选择栅位于所述第二堆叠结构相对远离所述衬底的一侧；
贯穿所述第二堆叠结构的多个第二沟道柱；
隔断所述第二顶部选择栅的第二顶部选择栅切线；其中，沿平行于所述衬底的方向，所述第二顶部选择栅切线位于相邻两个所述第二沟道柱之间；
所述第一堆叠结构和所述第二堆叠结构沿垂直于衬底的方向层叠设置；其中，层叠设置的所述第一沟道柱与所述第二沟道柱电连接。
根据本公开实施例的第三方面，提供一种存储器系统，包括：
存储器，包括上述的三维存储器；
存储器控制器，耦合到所述存储器并且被配置为控制所述存储器。
根据本公开实施例的第四方面，提供一种三维存储器的制作方法，包括：
在衬底上形成具有顶部选择栅牺牲层的第一个叠层结构；其中，所述顶部选择栅牺牲层形成于所述第一个叠层结构相对远离所述衬底的一侧；
在所述第一个叠层结构中，形成隔断所述顶部选择栅牺牲层的第一个顶部选择栅切线；
形成贯穿所述第一个叠层结构的多个沟道柱；
沿垂直于所述衬底的方向，形成覆盖所述第一个叠层结构的第二个所述叠层结构；
在所述第二个叠层结构中，形成第二个所述顶部选择栅切线；
形成贯穿所述第二个叠层结构、且与所述第一个叠层结构中的所述沟道柱电连接的沟道柱。
相关技术中，采用多个阵列堆叠来增加存储容量。在增加存储层数的同时，带来内部电阻升高的问题，需要提高读写擦除的操作电压来达到操作要求。如此，存储块之间的编程干扰会因操作电压的升高而增大，无法实现对各个存储块进行精确的控制，降低器件稳定性。
本公开实施例，采用多个存储阵列堆叠以增加存储层数，并在每一存储阵列中设置至少一条顶部选择栅切线，将每一个存储阵列分为相互绝缘的至少两个存储块。
相较于相关技术，本公开实施例在实现增加总的存储层数的同时，可以实现对每一个存储阵列的单独读写和擦除，有利于实现对存储器更为精确的控制，提高操作效率。并且，通过减少每一个存储阵列中存储块的存储层数，来降低存储块之间的编程干扰，减少存储单元执行擦除和读写操作时的被编程次数，提高器件的使用寿命，提高器件稳定性。
附图说明
图1a和图1b是根据一示例性实施例示出的一种三维存储器的结构示意图；
图2a至图2f是根据本公开实施例示出的一种三维存储器的结构示意图；
图3是根据本公实施例示出的一种包括有存储器的系统块图；
图4a是根据本公开实施例示出的一种包括有存储器的存储器卡的示意图；
图4b是根据本公开实施例示出的一种包括有存储器的固态驱动器(SSD)的示意图；
图5是根据本公开实施例示出的一种包括有外围电路的存储器的示意图；
图6是根据本公开实施例示出的一种包括有外围电路的存储器的块图；
图7是根据本公开实施例示出的一种三维存储器的制作方法的流程示意图；
图8a至图8f是根据本公开实施例示出的一种三维存储器的制作方法的示意图。
具体实施方式
以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。
需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
图1a和图1b是根据一示例性实施例示出的一种三维存储器的结构示意图。参照图1a所示，三维存储器包括：
衬底100；
沿垂直于衬底100的方向层叠设置的第一堆叠结构110a和第二堆叠结构110b，第二堆叠结构110b还包括导电的顶部选择栅111，顶部选择栅111位于第二堆叠结构110b相对远离衬底100的一侧；
贯穿第一堆叠结构110a的第一沟道柱130a，贯穿第二堆叠结构110b的第二沟道柱130b，第一沟道柱130a与第二沟道柱130b电连接；
隔断顶部选择栅111的顶部选择栅切线120。
参照图1b所示，三维存储器可以包括多个堆叠结构，例如第三堆叠结构、第四堆叠结构、第n堆叠结构，n为自然数。第n堆叠结构为相对远离衬底100的堆叠结构，导电的顶部选择栅111位于第n堆叠结构中。类似的，三维存储器可以包括第三沟道柱、第四沟道柱、第n沟道柱，n为自然数。
以n的取值是三为例，参照图1b所示，相互层叠设置的第一沟道柱130a、第二沟道柱130b以及第三沟道柱130c相互电连接，并且只在第三堆叠结构110c中设置绝缘的顶部选择栅切线120，在第一堆叠结构110a和第二堆叠结构110b中均未设置顶部选择栅切线。可以理解的是，绝缘的顶部选择栅切线120，通过贯穿顶部选择栅111将存储器分为不同的存储块。相互层叠设置且电连接的第一沟道柱130a、第二沟道柱130b以及第三沟道柱130c位于同一个存储块中。
然而，当对一个存储块进行逐层读写和擦除操作时，需要对位于同一个存储块且层叠设置的三个沟道柱进行操作。虽然存储块中的存储层数得以增加，但是会带来内部电阻升高的问题，需要提高读写擦除的操作电压来达到操作要求。如此，存储块之间的编程干扰会因操作电压的升高而增大，无法实现对各个存储块进行精确的控制，降低器件稳定性。
基于此，本公开实施例提供一种三维存储器及其制作方法。
图2a是根据本公开实施例示出的一种三维存储器的结构示意图。参照图2a所示，三维存储器包括：
衬底100；
沿垂直于衬底100的方向层叠设置的至少两个存储阵列；
每个存储阵列包括：
堆叠结构110，堆叠结构110包括顶部选择栅111，顶部选择栅111位于堆叠结构110相对远离衬底100的一侧；
贯穿堆叠结构110的多个沟道柱130；
隔断顶部选择栅111的顶部选择栅切线120；其中，沿平行于衬底100的方向，顶部选择栅切线120位于相邻两个沟道柱130之间；
其中，至少两个存储阵列中的相互层叠设置的沟道柱130电连接。
示例性的，衬底100的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
示例性的，顶部选择栅111的组成材料包括但不限于：钨、钴、镍、钛或者多晶硅等。
示例性的，顶部选择栅切线120的组成材料包括但不限于：氧化硅、氮化硅或者氮氧化硅等。
可以理解的是，本公开实施例中的存储阵列不局限于图2a中所示出的3个，根据设计以及工艺的要求可以设置不同数量的存储阵列的堆叠。在每一个存储阵列中，堆叠结构可以包括交替堆叠设置的栅极层和绝缘层，栅极层作为存储阵列的字线，通过施加不同的控制电压，实现存储器的读写和擦除操作。堆叠结构中的栅极层层数包括8层、16层、32层、64层、96层、128层等，本公开实施例不做具体限制。
在每一个存储阵列的堆叠结构110中都具有顶部选择栅111，顶部选择栅111可以是与衬底100平面平行的导电层，多个沟道柱130共用相同的顶部选择栅111。顶部选择栅111作为顶部选择晶体管的控制栅，通过控制顶部选择栅111的电压来实现顶部选择晶体管的导通或关断，从而实现对沟道柱130的控制，以实现读取、写入或者擦除操作。通过设置贯穿顶部选择栅111的绝缘的顶部选择栅切线120，将顶部选择栅111隔断为彼此电绝缘的两个区域，以此将每一个存储阵列分为互相电隔离的两个存储块210。
参照图2b所示，每一个存储块210可以包括一个或者多个沟道柱130。本公开实施例并不限于图2b所示出的，在每一个存储阵列中仅有一个顶部选择栅切线120。根据设计以及工艺要求可以设置多个顶部选择栅切线120，将每一个存储阵列分为多个存储块。在此本公开实施例对顶部选择栅切线的数量不做具体限制。
参照图2a所示，存储阵列在Z方向上层叠设置，相邻存储阵列中的沟道柱130在Z方向上层叠设置。在Z方向上，相邻的、层叠设置的沟道柱130一一对应电连接。可以理解的是，电连接的方式可包括沿Z方向两个相邻沟道柱130之间直接接触形成电连接。或者，电连接的方式也可包括在沿Z方向相邻的两个沟道柱130之间设置导电结构(例如导电部140)，该导电结构分别与该相邻的两个沟道柱130直接接触。
需要强调的是，存储阵列在垂直于衬底的方向上层叠，在每一个存储阵列中都设置有顶部选择栅切线，将每一个存储阵列中的顶部选择栅分为相互绝缘的多个区域。通过控制存储阵列中顶部选择晶体管的导通与关断，可以实现对每一个存储阵列中的存储块进行单独控制。例如相邻的第n存储阵列和第n+1存储阵列，当对第n存储阵列中的存储块进行读写和擦除操作时，第n+1存储阵列中的存储块可以不用执行读写和擦除操作。
如此，在增加存储层数的同时，可以在垂直于衬底的方向上增加存储块的数量，使得在同一衬底上可以定义出更多的存储块，以获得对存储器更为精细的控制。相比于相关技术中，互相层叠设置的沟道柱构成一个存储块，本公开实施例减少了每一个存储块中的存储层数，以此减少存储块内部电阻，减少存储块之间的编程干扰。并且，当对存储块进行读写和擦除操作时，更少的存储层数，还可以减少存储单元被执行操作的次数，提高器件使用寿命。
本公开实施例，采用多个存储阵列堆叠以增加存储层数，并在每一存储阵列中设置顶部选择栅切线，将每一个存储阵列分为相互绝缘的存储块。
相较于相关技术，本公开实施例在实现增加总的存储层数的同时，可以实现对堆叠设置的存储阵列中每一个存储阵列包括的存储块的单独读写和擦除，有利于实现对存储器更为精确的控制，提高操作效率。并且，通过减少每一个存储阵列中存储块的存储层数，来降低存储块之间的编程干扰，减少存储单元执行擦除和读写操作时的被编程次数，提高器件的使用寿命，提高器件稳定性。
在一些实施例中，参照图2a所示，三维存储器还包括：
导电部140，位于相邻的两个存储阵列之间，用于电连接层叠设置的两个沟道柱130。
在Z方向上，导电部140设置于相邻的两个沟道柱130之间，并与一个沟道柱130的顶部和一个沟道柱130的底部相接触，以实现两个沟道柱130的电连接。
示例性的，分别位于导电部140上下两端的两个沟道柱130之间无需完全对齐，同一个沟道柱130顶部和底部的关键尺寸(直径)也无需完全一致，只需满足与导电部140接触即可形成两个沟道柱130的电连接。如此，导电部140的设置除了增加电连接面积以外，还可降低层叠设置的两个沟道柱130之间的对准工艺难度，扩大沟道柱130的制作工艺窗口。
示例性的，导电部140的组成材料包括但不限于：钨、钴、镍、钛或者多晶硅等。
参照图2a所示，沟道柱130中的沟道层132的组成材料可以为多晶硅，本公开实施例优选导电部140的组成材料为与沟道层132相同的多晶硅材料，可以增加导电部140与沟道柱130中沟道层的黏附力，减少接触电阻以提高电连接性能。
在一些实施例中，还可通过离子注入的方式对多晶硅材料进行离子掺杂，以增加导电部140载流子密度，增强导电性。例如对导电部140的多晶硅进行N型掺杂。
在一些实施例中，参照图2a所示，沿垂直于衬底100的方向，至少两个存储阵列中的顶部选择栅切线120的投影重叠。
每一个顶部选择栅切线120将顶部选择栅111隔断，以将每一个存储阵列分为两个存储块，以实现对于每一个存储阵列包括的存储块进行单独的读写或者擦除操作。所以，每一个存储阵列中的顶部选择栅切线120的位置可不受限于其他存储阵列中顶部选择栅切线120的位置。
本公开实施例中，每一个存储阵列中的顶部选择栅切线120的投影重叠，可使每一存储阵列中的顶部选择栅切线120的形成位置相同，减少顶部选择栅切线120的制作成本。例如，在形成不同的存储阵列的顶部选择栅切线120的过程中，会利用光刻显影技术，来确定顶部选择栅切线120的位置，相同位置的顶部选择栅切线120可适用同一张光刻掩膜版，有利于制作成本的降低。
在一些实施例中，参照图2a所示，堆叠结构110还包括交替堆叠设置的栅极层112和绝缘层113；其中，绝缘层113电隔离顶部选择栅111与相邻的栅极层112；
存储阵列还包括虚拟沟道柱150，贯穿交替设置的栅极层112和绝缘层113，且位于顶部选择栅切线120下方。
示例性的，栅极层组成材料包括但不限于：钨、钴、镍、钛或者多晶硅等。
示例性的，绝缘层组成材料包括但不限于：氧化硅、氮化硅或者氮氧化硅等。
虚拟沟道柱150位于顶部选择栅切线120下方，相邻的存储阵列中的虚拟沟道柱150被顶部选择栅切线120电隔离，不执行读写擦除操作，用以对堆叠结构110的支撑作用。虚拟沟道柱150可以与沟道柱130具有相同的结构，并与沟道柱130同时形成，以简化工艺步骤，降低制作成本。
在一些实施例中，参照图2a所示，在相邻的存储阵列之间设置有虚拟导电部180。在垂直于衬底100的Z方向上，虚拟导电部180位于相邻的顶部选择栅切线120和虚拟沟道柱150之间。在垂直于衬底100的Z方向上，虚拟导电部180的投影可与顶部选择栅切线120的投影重叠。虚拟导电部180不用作虚拟沟道柱150的电连接，而用以对虚拟沟道柱150的支撑。虚拟导电部180可以与导电部140同时形成，以简化制作工艺，降低制作成本。
在一些实施例中，参照图2c所示，因为虚拟沟道柱150和虚拟导电部180用于三维存储器的支撑，而无需起到电连接的作用，所以，三维存储器中可不设置虚拟导电部180，仅用虚拟沟道柱150提供支撑，用以减少制作成本。
继续参照图2c所示，将在Z方向上层叠设置的多个堆叠结构用不同标号表示，以区别多个堆叠结构之间的位置关系，例如堆叠结构110a、堆叠结构110b和堆叠结构110c。其中，堆叠结构110a、堆叠结构110b和堆叠结构110c的结构可相同，只是位置不同。
虚拟沟道柱150的底部可直接与顶部选择栅切线120接触，虚拟沟道柱150的底部也可仅延伸至两个相邻堆叠结构之间的绝缘层中，不与顶部选择栅切线120接触。例如，在图2c中，位于堆叠结构110b中的虚拟沟道柱150的底部直接与堆叠结构110a中的顶部选择栅切线120接触。还例如，在图2c中，位于堆叠结构110c中的虚拟沟道柱150的底部可仅延伸至堆叠结构110c与堆叠结构110b之间的绝缘层中。
在一些实施例中，参照图2d所示，三维存储器依靠栅极层112和绝缘层113进行支撑，可省去图2a和图2c中所示的虚拟沟道柱150和虚拟导电部180，以降低制作成本。
结合图8a所示，在堆叠结构110的制作工艺中，可以先形成由栅极牺牲层172以及绝缘层173交替层叠的叠层结构170a，然后将叠层结构170a中的栅极牺牲层172去除，在相邻的绝缘层173之间形成空隙，随后以导电材料填充该空隙以形成栅极层112，形成如图2a至图2d所示的堆叠结构110，即采用后栅工艺形成堆叠结构110。因此，在去除栅极牺牲层172时，为减少绝缘层173(即图2c以及图2d中的绝缘层113)的坍塌、变形，增加图2a和图2c所示的虚拟沟道柱150以加强对三维存储器的支撑，减少坍塌、变形现象的发生，提高器件良率。
在本实施例中，采取直接形成交替层叠的栅极层112和绝缘层113来构成堆叠结构110，而无需形成栅极牺牲层172和绝缘层173交替层叠的叠层结构170a，及本公开实施例中可采用先栅工艺形成堆叠结构110a。相较于先形成栅极牺牲层172和绝缘层173交替层叠的叠层结构170a的制作工艺，本实施例无需执行去除牺牲层172的步骤，以减少坍塌和变形缺陷的产生。因此，本实施例可省略图2c中虚拟沟道柱150的设置，依靠堆叠结构110中的栅极层112和绝缘层113进行支撑，以降低制作成本。
在一些实施例中，参照图2b所示，存储阵列还包括：
至少两个栅缝隙结构160，至少两个栅缝隙结构160平行设置，每个栅缝隙结构160均贯穿堆叠结构，相邻的两个栅缝隙结构160之间设置有至少一个顶部选择栅切线120；其中，栅缝隙结构160与顶部选择栅切线120之间设置有沟道柱130。
在一些实施例中，每一个存储阵列中包括至少两个贯穿堆叠结构110的栅缝隙结构160。在垂直于衬底100的Z方向上，相邻的两个存储阵列中的栅缝隙结构160的投影相互重叠。
在一些实施例中，多个层叠的存储阵列共用多个栅缝隙结构160。在此，用一个栅缝隙结构160举例说明，即在垂直于衬底100的方向上，设置栅缝隙结构160贯穿所有层叠设置的堆叠结构110。
在一些实施例中，贯穿堆叠结构110的栅缝隙结构160将存储阵列分为不同的存储区域，两条栅缝隙结构160中间的沟道柱130共同组成一个存储区域。栅缝隙结构160可作为绝缘的隔离结构，起到隔离和支撑的作用，栅缝隙结构160也可包括导电的芯部，用作共源极的供电线，用以沟道柱130的供电。
在相邻的两条栅缝隙结构160之间设置顶部选择栅切线120，将存储区域进一步分为不同的子阵列，每一个子阵列为一个存储块210，每一个存储块210可以单独进行读写和擦除。
可以理解的是，本公开实施例示出的栅缝隙结构160和顶部选择栅切线120的个数仅为方便直观的解释说明，根据不同存储量的存储器的设计要求和制作工艺，可以设置不同数量的栅缝隙结构160以及顶部选择栅切线120将存储阵列划分为多个存储块，每个存储块可以包括一个或者多个沟道柱130。
存储块的划分与单独控制，可以实现对存储器更为精细的编程控制，提高操作效率，并且减少同时控制的沟道柱的数量，减少存储器内部的编程干扰，提高器件稳定性。
在一些实施例中，参照图2b所示，相邻两个栅缝隙结构160之间的沟道柱130以阵列方式周期排列；
顶部选择栅切线120与栅缝隙结构160将阵列均分成子阵列，每个子阵列具有相同排数的沟道柱130。
相邻的两个栅缝隙结构160之间的沟道柱130以阵列方式周期排列，可以增大沟道柱130的布置密度，也有利于位线与沟道柱130顶部的对准和接触。
参照图2b所示，在平行于衬底的X方向上，顶部选择栅切线120与栅缝隙结构160将存储阵列分为不同的子阵列，每一个子阵列具有相同排数的沟道柱130，例如4排，8排等。每一个子阵列设置相同排数的沟道柱130，有利于平衡每一个子阵列的操作电压，便于读写擦除操作，提高器件稳定性。其中，沿着顶部选择栅切线120和栅缝隙结构160的延伸方向排列的多个沟道柱130，组成一排沟道柱130。例如在图2b中，可以将沿着Y方向并列排列的多个沟道柱130，称为一排沟道柱130，例如图中虚线框所示。图2b中所示的，每一个子阵列包括4排沟道柱130。
在一些实施例中，参照图2a所示，沟道柱130包括沟道层131以及环绕沟道层131的功能层132；其中，相邻的两个存储阵列中相互层叠设置的沟道层131，通过导电部140电连接；多个导电部140在平行于衬底100方向上相互电隔离。
在垂直于衬底100的Z方向上，相邻的相互层叠设置的沟道层131通过导电部140电连接，实现每一个沟道层131的通电导通。导电部140可以包括经过离子掺杂的多晶硅，掺杂类型包括N型掺杂，以增加导电部140的载流子密度，增强导电性能。
图2e示出的是本公开实施例形成沟道柱130的结构示意图。参照图2e所示，沿着沟道柱130的径向，功能层132包括阻挡子层135、存储子层134和隧穿子层133。其中阻挡子层135可以包括氧化硅、氮氧化硅、高介电质或其任何组合。存储子层134可以包括氮化硅、氮氧化硅、硅或其任意组合。隧穿子层133可以包括氧化硅、氮氧化硅或其任意组合。在本公开实施例中，功能层132的组合为氧化硅/氮化硅/氧化硅(ONO)的复合层。
在一些实施例中，隧穿子层133位于沟道层131和存储子层134之间。存储子层134又称为电荷俘获子层，电荷俘获子层中的电荷的存储或是移除决定了半导体通道的开关状态。电荷在存储子层134和沟道层之间通过隧穿子层133的隧穿效应进行移动实现沟道层131的导通与否，再通过编程实现存储与擦除。而且，存储子层134可以存储电荷，当存储器断电后，电子被存储在存储子层134中而不会丢失。阻挡子层135位于存储子层134与栅极层之间，起到绝缘隔离作用，在存储器断电时，阻挡存储子层134中的电荷向栅极层运动，防止数据丢失。
在一些实施例中，参照图2f所示，三维存储器包括：
衬底100；
第一堆叠结构110a，包括第一顶部选择栅111a；第一顶部选择栅111a位于第一堆叠结构110a相对远离衬底100的一侧；
贯穿第一堆叠结构110a的多个第一沟道柱130a；
隔断第一顶部选择栅111a的第一顶部选择栅切线120a；其中，沿平行于衬底的方向，第一顶部选择栅切线120a位于相邻两个第一沟道柱130a之间；
第二堆叠结构110b，包括第二顶部选择栅111b；第二顶部选择栅111b位于第二堆叠结构110b相对远离衬底100的一侧；
贯穿第二堆叠结构110b的多个第二沟道柱130b；
隔断第二顶部选择栅111b的第二顶部选择栅切线120b；其中，沿平行于衬底的方向，第二顶部选择栅切线120b位于相邻两个第二沟道柱130b之间；
第一堆叠结构110a和第二堆叠结构110b沿垂直于衬底的方向层叠设置；其中，层叠设置的第一沟道柱130a与第二沟道柱130b电连接。
具体的，参照图2f所示，在垂直于衬底100的Z方向上，第二堆叠结构110b可位于第一堆叠结构110a上方。图2f展示的第一堆叠结构110a与第二堆叠结构110b仅为了更加直观的解释说明本公开，该三维存储器还可包括更多的堆叠结构，例如在Z方向上，可在第二堆叠结构110b上层叠设置第三堆叠结构，在第三堆叠结构上层叠设置第四堆叠结构等。本公开对堆叠结构的数量不作限制。
继续参照图2f所示，在Z方向上，层叠设置的、相邻的第一沟道柱130a和第二沟道柱130b一一对应电连接。可以理解的是，第一沟道柱130a与第二沟道柱130b可以通过直接接触形成电连接，例如第一沟道柱130a和第二沟道柱130b中的沟道层接触电连接。或者，电连接的方式也可包括在沿Z方向相邻的第一沟道柱130a和第二沟道柱130b之间设置导电结构(例如导电部140)，该导电结构分别与该相邻的第一沟道柱130a和第二沟道柱130b直接接触。
需要强调的是，第一沟道柱130a和第二沟道柱130b均为沟道柱，结构可以相同或者不同，设置的位置不同。
在一些实施例中，参照图2f所示，三维存储器还包括：
导电部140，位于第一堆叠结构110a和第二堆叠结构110b之间，用于电连接第一沟道柱130a和第二沟道柱130b。
参照图2f所示，在Z方向上，导电部140形成于层叠设置的、相邻的第一沟道柱130a和第二沟道柱130b之间，并与第一沟道柱130a的顶部和第二沟道柱130b的底部相接触，以实现第一沟道柱130a和第二沟道柱130b的电连接。
导电部140可增加第一沟道柱130a和第二沟道柱130b的电连接面积，减少第一沟道柱130a和第二沟道柱130b的对准难度，有利于第一沟道柱130a和第二沟道柱130b形成工艺窗口的扩大。
在一些实施例中，参照图2f所示，沿垂直于衬底100的方向，第一顶部选择栅切线120a与第二顶部选择栅切线120b的投影重叠。
第一顶部选择栅切线120a在第一堆叠结构110a中的形成位置，可与第二顶部选择栅切线120b在第二堆叠结构170b中的形成位置相同，以使第一顶部选择栅切线120a与第二顶部选择栅切线120b在Z方向上的投影重叠。因此，在第一顶部选择栅切线120a和第二顶部选择栅切线120b的光刻显影工艺中，可适用同一张光刻掩膜版，有利于制作成本的降低。
在一些实施例中，三维存储器还包括：
第一虚拟沟道柱150a，贯穿第一堆叠结构110a，且位于第一顶部选择栅切线120a下方；
第二虚拟沟道柱150b，贯穿第二堆叠结构110b，且位于第二顶部选择栅切线120b下方。
第一虚拟沟道柱150a和第二虚拟沟道柱150b不用于数据存储，而用于对三维存储器的支撑，提高存储器的结构稳定性，减少第一堆叠结构110a和第二堆叠结构110b坍塌和变形情况的发生，提高器件稳定性。
图3是根据本公开实施例示出的一种包括有存储器的系统300块图。
参照图3所示，一种存储器系统302，包括：
存储器304，包括上述实施例中的三维存储器；
存储器控制器306，耦合到存储器304并且被配置为控制存储器304。
具体的，系统300可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。
如图3中所示，系统300可以包括主机308和存储器系统302，存储器系统302具有一个或多个存储器304和存储器控制器306。主机308可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机308可以被配置为将数据发送到存储器304或从存储器304接收数据。
存储器304可以包括本公开中的三维存储器。如下文详细说明的，存储器304(例如，NAND闪存存储器(例如，三维(3D)NAND闪存存储器))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
在一些实施例中，存储器控制器306耦合到存储器304和主机308，并且被配置为控制存储器304。存储器控制器306可以管理存储在存储器304中的数据，并且与主机308通信。
在一些实施例中，存储器控制器306被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。
在一些实施例中，存储器控制器306被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储器阵列。存储器控制器306可以被配置为控制存储器304的操作，例如读取、擦除和编程操作。存储器控制器306还可以被配置为管理关于存储在或要存储在存储器304中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。
在一些实施例中，存储器控制器306还被配置为处理关于从存储器304读取的或者被写入到存储器304的数据的纠错码(ECC)。存储器控制器306还可以执行任何其他合适的功能，例如，格式化存储器304。存储器控制器306可以根据特定通信协议与外部设备(例如，主机308)通信。例如，存储器控制器306可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器306和一个或多个存储器304可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统302可以实施并且封装到不同类型的终端电子产品中。
参照图4a所示，在一些实施例中，存储器控制器306和单个存储器304可以集成到存储器卡402中。存储器卡402可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡402还可以包括将存储器卡402与主机(例如，图3中的主机308)耦合的存储器卡连接器404。
参照图4b所示，在一些实施例中，存储器控制器306和多个存储器304可以集成到SSD 406中。SSD 406还可以包括将SSD 406与主机(例如，图3中的主机308)耦合的SSD连接器408。
在一些实施例中，SSD 406的存储容量和/或操作速度可大于存储器卡402的存储容量和/或操作速度。
图5是根据本公开实施例示出的一种包括有外围电路的存储器500的示意电路图。存储器500可以是图3中的存储器304的示例。参照图5所示，存储器500可以包括存储阵列501和耦合到存储阵列501的外围电路502。存储阵列501可以是NAND闪存存储阵列，其中，存储单元506以NAND存储串508的阵列的形式提供，每个NAND存储串508在衬底(未示出)上方垂直地延伸。
在一些实施例中，每个NAND存储串508包括串联耦合并且垂直地堆叠的多个存储单元506。每个存储单元506可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元506的区域内捕获的电子的数量。每个存储单元506可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。
结合图2a和图2e所示，图5中的存储串508可包括图2a中贯穿堆叠结构130的任意一个沟道柱130。或者，存储串508也可包括在Z方向上，相邻的、层叠设置的且一一对应电连接的多个沟道柱130。
一个存储单元506可包括，在X方向上，一个栅极层112对应的沟道柱130的部分沟道层131和部分功能层132。栅极层112的层数(即图5中的字线518)可确定存储单元506的数量。
在一些实施例中，每个存储单元506是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。
在一些实施例中，每个存储单元506是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
参照图5所示，每个NAND存储串508可以包括在其源极端处的源极选择栅极(SSG)510和在其漏极端处的漏极选择栅极(DSG)512。SSG 510和DSG512可以被配置为在读取和编程操作期间激活选定的NAND存储串508(存储阵列的列)。
在一些实施例中，同一块504中的NAND存储串508的源极通过同一源极线(SL)514(例如，公共SL)耦合。同一块504中的所有NAND存储串508可具有阵列公共源极(ACS)。
在一些实施例中，每个NAND存储串508的DSG 512耦合到相应的位线516，可以经由输出总线(未示出)从位线516读取或写入数据。
在一些实施例中，每个NAND存储串508被配置为通过经由一个或多个DSG线513将选择电压(例如，高于具有DSG 512的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 512和/或通过经由一个或多个SSG线515将选择电压(例如，高于具有SSG 510的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 510而被选择或被取消选择。
参照图5所示，NAND存储串508可以被组织为多个块504，多个块504的每一个可以具有公共源极线514(例如，耦合到地)。多个块504可以包括本公开的三维存储器中的多个存储块210。
在一些实施例中，每个块504可以是用于擦除操作的基本数据单位，即，同一块504上的所有存储单元506可同时被擦除。为了擦除选定块504a中的存储单元506，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块504a以及与选定块504a在同一面中的未选定块504b的源极线514。
可以理解的是，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储串508的存储单元506可以通过字线518耦合，字线518选择存储单元506的哪一行受读取和编程操作的影响。
在一些实施例中，每个字线518耦合到存储单元506的页520，页520可以是用于编程操作的基本数据单位。以位为单位的一页520的大小可以与一个块504中由字线518耦合的NAND存储串508的数量相关。每个字线518可以包括在相应页520中的每个存储单元506处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
继续参照图5所示，外围电路502可以通过位线516、字线518、源极线514、SSG线515和DSG线513耦合到存储阵列501。外围电路502可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线516、字线518、源极线514、SSG线515和DSG线513将电压信号和/或电流信号施加到每个目标存储单元506以及从每个目标存储单元506感测电压信号和/或电流信号来促进存储阵列501的操作。外围电路502可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。
例如，图6示出了一些示例性外围电路，外围电路502可包括页缓冲器/感测放大器604、列解码器/位线驱动器606、行解码器/字线驱动器608、电压发生器610、控制逻辑单元612、寄存器614、接口616和数据总线618。可以理解的是，在一些实施例中，还可以包括图6中未示出的附加外围电路。
结合图5和图6所示，页缓冲器/感测放大器604可以被配置为根据来自控制逻辑单元612的控制信号从存储阵列501读取数据以及向存储阵列501编程(写入)数据。
在一些实施例中，页缓冲器/感测放大器604可以存储要被编程到存储阵列501的一个页520中的一页编程数据(写入数据)。在另外一些实施例中，页缓冲器/感测放大器604可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线518的存储单元506中。在又一些实施例中，页缓冲器/感测放大器604还可以感测来自位线516的表示存储在存储单元506中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器606可以被配置为由控制逻辑单元612控制，并且通过施加从电压发生器610生成的位线电压来选择一个或多个NAND存储串508。
行解码器/字线驱动器608可以被配置为由控制逻辑单元612控制，并且选择/取消选择存储阵列501的块504并且选择/取消选择块504的字线518。行解码器/字线驱动器608还可以被配置为使用从电压发生器610生成的字线电压来驱动字线518。
在一些实施例中，行解码器/字线驱动器608还可以选择/取消选择并且驱动SSG线515和DSG线513。如下文详细描述的，行解码器/字线驱动器608被配置为对耦合到(一个或多个)选定字线518的存储单元506执行擦除操作。电压发生器610可以被配置为由控制逻辑单元612控制，并且生成要被供应到存储阵列501的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑单元612可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器614可以耦合到控制逻辑单元612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口616可以耦合到控制逻辑单元612，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元612，以及缓冲从控制逻辑单元612接收的状态信息并且将其中继到主机。接口616还可以经由数据总线618耦合到列解码器/位线驱动器606，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储阵列501或从存储阵列501中继或缓冲数据。
图7是根据本公开实施例示出的一种三维存储器的制作方法的流程示意图，图8a至图8f是根据本公开实施例示出的一种三维存储器的制作方法的示意图。参照图7、图8a至图8e所示，所述方法包括以下步骤：
S100：参照图8a所示，在衬底100上形成具有顶部选择栅牺牲层171的第一个叠层结构170a；其中，顶部选择栅牺牲层171形成于第一个叠层结构170a相对远离衬底100的一侧；
S200：参照图8b所示，在第一个叠层结构170a中，形成隔断顶部选择栅牺牲层171的第一个顶部选择栅切线120；
S300：参照图8c所示，形成贯穿第一个叠层结构170a的多个沟道柱130；
S400：参照图8c所示，沿垂直于衬底100的方向，形成覆盖第一个叠层结构170a的第二个叠层结构170b；
S500：参照图8d所示，在第二个叠层结构170b中，形成第二个顶部选择栅切线120；
S600：参照图8e所示，形成贯穿第二个叠层结构170b、且与第一个叠层结构中的沟道柱电连接的多个沟道柱130。
示例性的，顶部选择栅牺牲层171的组成材料包括但不限于：氧化硅、氮化硅、氮氧化硅、单晶硅或者多晶硅等。
参照图8e所示，本公开实施例具体示出了第一个叠层结构170a，第二个叠层结构170b，并在每一个叠层结构中形成顶部选择栅切线120、沟道柱130以及导电部140来构成三维存储器。顶部选择栅切线120将每一个叠层结构中的沟道柱130划分为互相绝缘的存储块，可以对存储块进行单独的读写和擦除操作。
需要强调的是，在Z方向上，第一个叠层结构170a中的沟道柱130与第二个叠层结构170b中的沟道柱130相互层叠设置。在Z方向上，相邻的、层叠设置的沟道柱130之间一一对应电连接。电连接的方式可包括沟道柱130之间直接接触形成电连接，例如两个沟道柱130中的沟道层接触电连接。或者，电连接的方式也可包括在沿Z方向相邻的两个沟道柱130之间设置导电结构(例如导电部140)，该导电结构分别与该相邻的两个沟道柱130直接接触。
在一些实施例中，参照图8e所示，叠层结构包括交替层叠的栅极牺牲层172和绝缘层173。将叠层结构的栅极牺牲层172替换成栅极层112，形成如图2a所示的堆叠结构110。
可以理解的是，本公开实施例中的第一个叠层结构170a与第二个叠层结构170b仅为了区分类似的对象，不仅仅局限于两个叠层结构，还可以具有第三个叠层结构，第四个叠层结构，第n个叠层结构，n为不小于2的自然数。每一个叠层结构中，堆叠的层数包括8层、16层、32层、64层、96层、128层等，本公开实施例不做具体限制。
根据设计以及工艺要求，在本公开实施例基础上，重复步骤S400、步骤S500和步骤S600，可以堆叠更多的叠层结构，在每一个叠层结构中形成顶部选择栅切线120和沟道柱130，以增加三维存储器的存储密度。
在步骤S200和步骤S500中，在每一个叠层结构中还可设置多条顶部选择栅切线120，将顶部选择栅牺牲层171分为互相绝缘的多个区域，从而得到更多可以单独读写擦除操作的存储块。
需要强调的是，在垂直于衬底100的Z方向上，互相堆叠的叠层结构中的存储块，可以单独进行读写和擦除操作，不受上下相邻存储块的干扰。例如，在对第一个叠层结构170a的存储块进行读写和擦除操作时，可以不对第二个叠层结构170b中的存储块以及第三个叠层结构170c中的存储块进行读写和擦除操作。如此，可以实现对存储器实现更为精细的控制，提高操作效率，减少存储块之间的编程干扰，提高存储器稳定性。
在一些实施例中，参照图8e所示，沿垂直于衬底100的方向，第二个顶部选择栅切线120与第一个顶部选择栅切线120的投影重叠。
在形成顶部选择栅切线120的工艺中，通常会利用光刻显影技术，来确定顶部选择栅切线120的位置，再执行蚀刻工艺和沉积工艺形成顶部选择栅切线120。
第二个顶部选择栅切线120在第二个叠层结构170a中的形成位置，可与第二顶部选择栅切线120在第二个叠层结构170b中的形成位置相同，以使第二个顶部选择栅切线120与第一个顶部选择栅切线120在Z方向上的投影重叠。如此，第一个顶部选择栅切线120和第二个顶部选择栅切线120在执行光刻显影工艺时，可适用同一张光刻掩膜版，有利于制作成本的降低。
在一些实施例中，参照图8b和8d所示，步骤S200和步骤S500中，形成顶部选择栅切线120的方法包括：参照图8f所示，在叠层结构中，形成贯穿顶部选择栅牺牲层171的第一沟槽121；
利用介质材料填充第一沟槽121，形成顶部选择栅切线120。
示例性的，介质材料包括但不限于：氧化硅、氮化硅或者氮氧化硅等绝缘材料。
示例性的，形成第一沟槽的工艺包括：干法蚀刻、湿法蚀刻或者其任意组合。
需要强调的是，顶部选择栅牺牲层171可以是单层的材料层，也可以包括多个顶部选择栅子层，用以增加第一沟槽121的深度，增强形成的顶部选择栅切线120的隔断、绝缘能力。
参照图8f所示，本公开实施例具体示出了在第一叠层结构170a中形成第一沟槽121，再填充第一沟槽121形成如图8b和8d所示的绝缘的顶部选择栅切线120。
可以理解的是，在第二叠层结构170b，在第三叠层结构170c，以及在第n叠层结构中形成顶部选择栅切线120的方法可以与第一叠层结构170a的顶部选择栅切线120的形成方法相同。
在一些实施例中，利用介质材料填充第一沟槽，形成顶部选择栅切线后，可能会存在介质材料逸出第一沟槽，导致叠层结构表面平整度不同，可以使用化学机械研磨工艺来进行表面处理来提高平整度。
在一些实施例中，结合图8c和至8e所示，在执行步骤S400之前，所述方法还包括：
在第一个叠层结构170a上形成多个导电部140；其中，导电部140与第一个叠层结构170a中的沟道柱130电连接；
在形成第二个叠层结构170b之后，导电部电连接第一个叠层结构170a和第二个叠层结构170b中层叠设置的两个沟道柱130。
参照图8e所示，在Z方向上，导电部140形成于层叠设置的、相邻的两个沟道柱130之间，并与一个沟道柱130的顶部和一个沟道柱130的底部相接触，以实现两个沟道柱130的电连接。
导电部140可增加两个沟道柱130的电连接面积，减少两个沟道柱130的对准难度，有利于沟道柱130形成工艺窗口的扩大。
导电部140的组成材料包括但不限于：钨、钴、镍、钛或者多晶硅等。本公开实施例优选多晶硅材料，还可通过离子注入的方式对多晶硅材料进行离子掺杂，以增加导电部140载流子密度，增强导电性。例如对导电部140的多晶硅进行N型掺杂，形成N型多晶硅半导体，掺杂离子包括但不限于：磷、砷或者锑等。
在一些实施例中，参照图8c和图8e所示，沟道柱130包括：沟道层131，以及环绕沟道层131设置的功能层132；
步骤S300和步骤S600中，形成沟道柱130的方法包括：
形成贯穿叠层结构的沟道孔；
形成覆盖沟道孔侧壁的功能层132；
形成覆盖功能层132的沟道层131；
其中，两个叠层结构中相互层叠设置的沟道层131，通过导电部140电连接。
示例性的，形成沟道孔的工艺包括：干法蚀刻、湿法蚀刻或者其任意组合。
示例性的，形成功能层132和沟道层131的工艺可以是采用本领域技术人员所知的任何工艺，例如低温化学气相沉积(Low Temperature ChemicalVapor Deposition，LTCVD)工艺、低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)工艺、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)工艺、原子层沉积(Atomics Layer Deposition，ALD)工艺或者等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition，PECVD)工艺等。
在垂直于衬底100的Z方向上，相邻的相互层叠设置的沟道层131通过导电部140电连接，可以实现每一个沟道层131的通电导通。
在一些实施例中，在形成导电部140之前，所述方法还包括：
形成覆盖第一个叠层结构170a和顶部选择栅切线120的隔离层174；
在第一个叠层结构170a上形成多个导电部140，包括：
在隔离层174中形成多个导电部140；其中，多个导电部140在平行于衬底100的方向上相互电隔离。
示例性的，隔离层的组成材料包括但不限于：氧化硅、氮化硅或者氮氧化硅等绝缘材料。
在第一个叠层结构170a和顶部选择栅切线120顶部形成绝缘的隔离层174，在隔离层174中形成多个导电部140，以使多个导电部140在平行于衬底100的X方向上通过隔离层174互相电隔离，减少导电部140之间的编程干扰。可以先在隔离层174中，蚀刻形成凹槽，再以导电材料填充凹槽以形成导电部140。
并且隔离层174可以提供更加平整的接触表面，有利于材料层的沉积，使得在隔离层174上形成的第二个叠层结构170b的形貌更加规整，有利于更多的叠层结构形成，增加存储层数。在一些实施例中，参照图8a和8e所示，步骤S100和步骤S400中，形成叠层结构的方法包括：
在衬底100上形成交替堆叠的栅极牺牲层172和绝缘层173；
在叠层结构相对远离衬底100的一侧，形成顶部选择栅牺牲层171；其中，绝缘层173电隔离顶部选择栅牺牲层171与相邻的栅极牺牲层172；
参照图8c和8e所示，所述方法还包括：
在顶部选择栅切线120下方，形成贯穿交替设置的栅极牺牲层172和绝缘层173的虚拟沟道孔；
形成覆盖虚拟沟道孔侧壁的虚拟功能层152；
形成覆盖虚拟功能层152的虚拟沟道层151。
在顶部选择栅牺牲层171与栅极牺牲层172之间形成一层绝缘层173，形成电隔离，可以防止顶部选择栅切线120的形成过程中，对顶部选择栅牺牲层171造成过度蚀刻，延伸到栅极牺牲层172中，破坏栅极牺牲层172，影响器件稳定性。
虚拟沟道柱150形成于顶部选择栅切线120下方，相邻的存储阵列中的虚拟沟道柱150被顶部选择栅切线120电隔离，不执行读写擦除操作，用以对叠层结构的支撑作用。虚拟沟道柱150可以与步骤S300和步骤S600的沟道柱130采用相同的制作工艺同时形成，并可以形成相同的结构，以简化工艺步骤，降低制作成本。
叠层结构叠层结构在一些实施例中，在执行完步骤S600，形成贯穿每一个叠层结构的第二沟槽，第二沟槽可延伸至衬底中，基于第二沟槽去除栅极牺牲层172以及顶部选择栅牺牲层171，在相邻的绝缘层173之间形成间隙，再用导电材料填充间隙形成如图2b所示的栅极层112和顶部选择栅111。栅极层112作为字线，通过施加不同的操作电压，执行沟道层的导通或者存储单元的读写。顶部选择栅111作为顶部选择晶体管的控制栅，通过施加不同的操作电压，实现沟道层的导通与关闭，实现对不同存储块的读写擦除操作。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种三维存储器，其特征在于，包括：
衬底；
沿垂直于衬底的方向层叠设置的至少两个存储阵列；
每个所述存储阵列包括：
堆叠结构，所述堆叠结构包括顶部选择栅，所述顶部选择栅位于所述堆叠结构相对远离所述衬底的一侧；
贯穿所述堆叠结构的多个沟道柱；
隔断所述顶部选择栅的顶部选择栅切线；其中，沿平行于所述衬底的方向，所述顶部选择栅切线位于相邻两个所述沟道柱之间；
其中，所述至少两个存储阵列中的相互层叠设置的所述沟道柱电连接。
2.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括：
导电部，位于相邻的两个所述存储阵列之间，用于电连接层叠设置的两个所述沟道柱。
3.根据权利要求1所述的三维存储器，其特征在于，沿垂直于所述衬底的方向，所述至少两个存储阵列中的顶部选择栅切线的投影重叠。
4.根据权利要求1所述的三维存储器，其特征在于，
所述堆叠结构还包括交替堆叠设置的栅极层和绝缘层；其中，所述绝缘层电隔离所述顶部选择栅与相邻的所述栅极层；
所述存储阵列还包括虚拟沟道柱，贯穿所述交替设置的栅极层和绝缘层，且位于所述顶部选择栅切线下方。
5.根据权利要求1所述的三维存储器，其特征在于，所述存储阵列还包括：
至少两个栅缝隙结构，所述至少两个栅缝隙结构平行设置，每个所述栅缝隙结构均贯穿所述堆叠结构，相邻的两个所述栅缝隙结构之间设置有至少一个所述顶部选择栅切线；其中，所述栅缝隙结构与所述顶部选择栅切线之间设置有所述沟道柱。
6.根据权利要求5所述的三维存储器，其特征在于，
相邻两个所述栅缝隙结构之间的所述沟道柱以阵列方式周期排列；
所述顶部选择栅切线与所述栅缝隙结构将所述阵列均分成子阵列，每个所述子阵列具有相同排数的沟道柱。
7.根据权利要求2所述的三维存储器，其特征在于，所述沟道柱包括沟道层以及环绕沟道层的功能层；其中，相邻的两个所述存储阵列中相互层叠设置的沟道层，通过所述导电部电连接；多个所述导电部在平行于衬底方向上相互电隔离。
8.一种三维存储器，其特征在于，包括：
衬底；
第一堆叠结构，包括第一顶部选择栅；所述第一顶部选择栅位于所述第一堆叠结构相对远离所述衬底的一侧；
贯穿所述第一堆叠结构的多个第一沟道柱；
隔断所述第一顶部选择栅的第一顶部选择栅切线；其中，沿平行于所述衬底的方向，所述第一顶部选择栅切线位于相邻两个所述第一沟道柱之间；
第二堆叠结构，包括第二顶部选择栅；所述第二顶部选择栅位于所述第二堆叠结构相对远离所述衬底的一侧；
贯穿所述第二堆叠结构的多个第二沟道柱；
隔断所述第二顶部选择栅的第二顶部选择栅切线；其中，沿平行于所述衬底的方向，所述第二顶部选择栅切线位于相邻两个所述第二沟道柱之间；
所述第一堆叠结构和所述第二堆叠结构沿垂直于衬底的方向层叠设置；其中，层叠设置的所述第一沟道柱与所述第二沟道柱电连接。
9.根据权利要求8所述的三维存储器，其特征在于，所述三维存储器还包括：
导电部，位于所述第一堆叠结构和所述第二堆叠结构之间，用于电连接所述第一沟道柱和所述第二沟道柱。
10.根据权利要求8所述的三维存储器，其特征在于，沿垂直于所述衬底的方向，所述第一顶部选择栅切线与所述第二顶部选择栅切线的投影重叠。
11.根据权利要求8所述的三维存储器，其特征在于，所述三维存储器还包括：
第一虚拟沟道柱，贯穿所述第一堆叠结构，且位于所述第一顶部选择栅切线下方；
第二虚拟沟道柱，贯穿所述第二堆叠结构，且位于所述第二顶部选择栅切线下方。
12.一种存储器系统，其特征在于，包括：
存储器，包括权利要求1至11任一项所述的三维存储器；
存储器控制器，耦合到所述存储器并且被配置为控制所述存储器。
13.一种三维存储器的制作方法，其特征在于，所述方法包括：
在衬底上形成具有顶部选择栅牺牲层的第一个叠层结构；其中，所述顶部选择栅牺牲层形成于所述第一个叠层结构相对远离所述衬底的一侧；
在所述第一个叠层结构中，形成隔断所述顶部选择栅牺牲层的第一个顶部选择栅切线；
形成贯穿所述第一个叠层结构的多个沟道柱；
沿垂直于所述衬底的方向，形成覆盖所述第一个叠层结构的第二个所述叠层结构；
在所述第二个叠层结构中，形成第二个所述顶部选择栅切线；
形成贯穿所述第二个叠层结构、且与所述第一个叠层结构中的所述沟道柱电连接的沟道柱。
14.根据权利要求13所述的方法，其特征在于，沿垂直于所述衬底的方向，第二个所述顶部选择栅切线与第一个所述顶部选择栅切线的投影重叠。
15.根据权利要求13所述的方法，其特征在于，形成所述顶部选择栅切线的方法包括：
在所述叠层结构中，形成贯穿所述顶部选择栅牺牲层的第一沟槽；
利用介质材料填充所述第一沟槽，形成所述顶部选择栅切线。
16.根据权利要求13所述的方法，其特征在于，在形成所述第二个叠层结构之前，所述方法还包括：
在所述第一个叠层结构上形成多个导电部；其中，所述导电部与所述第一个叠层结构中的所述沟道柱电连接；
在形成所述第二个叠层结构之后，所述导电部电连接所述第一个叠层结构和所述第二个叠层结构中层叠设置的两个所述沟道柱。
17.根据权利要求16所述的方法，其特征在于，所述沟道柱包括：沟道层，以及环绕所述沟道层设置的功能层；形成所述沟道柱的方法包括：
形成贯穿所述叠层结构的沟道孔；
形成覆盖所述沟道孔侧壁的功能层；
形成覆盖所述功能层的沟道层；
其中，两个所述叠层结构中相互层叠设置的沟道层，通过所述导电部电连接。
18.根据权利要求16所述的方法，其特征在于，在形成所述导电部前，所述方法还包括：
形成覆盖所述第一个叠层结构和所述顶部选择栅切线的隔离层；
所述在所述第一个叠层结构上形成多个导电部，包括：
在所述隔离层中形成多个所述导电部；其中，多个所述导电部在平行于所述衬底的方向上相互电隔离。
19.根据权利要求13所述的方法，其特征在于，形成所述叠层结构的方法包括：
在所述衬底上形成交替堆叠的栅极牺牲层和绝缘层；
在所述叠层结构相对远离所述衬底的一侧，形成顶部选择栅牺牲层；其中，所述绝缘层电隔离所述顶部选择栅牺牲层与相邻的所述栅极牺牲层；
所述方法还包括：
在所述顶部选择栅切线下方，形成贯穿所述交替设置的栅极牺牲层和绝缘层的虚拟沟道孔；
形成覆盖所述虚拟沟道孔侧壁的虚拟功能层；
形成覆盖所述虚拟功能层的虚拟沟道层。
CN202210202193.3A 2022-03-03 2022-03-03 三维存储器及其制作方法以及存储器系统 Pending CN114784011A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202210202193.3A CN114784011A (zh) 2022-03-03 2022-03-03 三维存储器及其制作方法以及存储器系统
CN202380008592.9A CN117016049A (zh) 2022-03-03 2023-02-21 三维存储装置及其形成方法
PCT/CN2023/077398 WO2023165379A1 (en) 2022-03-03 2023-02-21 Three-dimensional memory device and method for forming the same
US18/119,998 US20230282281A1 (en) 2022-03-03 2023-03-10 Three-dimensional memory device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210202193.3A CN114784011A (zh) 2022-03-03 2022-03-03 三维存储器及其制作方法以及存储器系统

Publications (1)

Publication Number Publication Date
CN114784011A true CN114784011A (zh) 2022-07-22

Family

ID=82423274

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210202193.3A Pending CN114784011A (zh) 2022-03-03 2022-03-03 三维存储器及其制作方法以及存储器系统

Country Status (2)

Country Link
CN (1) CN114784011A (zh)
WO (1) WO2023165379A1 (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112259543A (zh) * 2020-10-13 2021-01-22 长江存储科技有限责任公司 一种三维存储器件及其制造方法

Also Published As

Publication number Publication date
WO2023165379A1 (en) 2023-09-07

Similar Documents

Publication Publication Date Title
US20160329340A1 (en) Nonvolatile memory device
US20220367505A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same
US20210134825A1 (en) Driver placement in memories having stacked memory arrays
KR20150035224A (ko) 반도체 장치 및 그 제조 방법
US20220367503A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same
US20220367504A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same
TW202213718A (zh) 記憶體裝置以及該記憶體裝置的製造方法
US20230005865A1 (en) Three-dimensional memory devices, systems, and methods for forming the same
WO2023273302A1 (en) Three-dimensional memory devices, systems, and methods
US20220336488A1 (en) Semiconductor memory device and method of manufacturing the same
KR101642929B1 (ko) 비휘발성 메모리 장치
CN116261333A (zh) 存储器装置及制造存储器装置的方法
US20230110729A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005545A1 (en) Three-dimensional memory devices and methods for forming the same
US20230005543A1 (en) Three-dimensional memory devices and methods for forming the same
CN114784011A (zh) 三维存储器及其制作方法以及存储器系统
US20230282281A1 (en) Three-dimensional memory device and method for forming the same
US20240170389A1 (en) Three-dimensional memory devices and system having the same
US11989091B2 (en) Memory system for performing recovery operation, memory device, and method of operating the same
US20240040789A1 (en) Three-dimensional memory devices, systems, and methods for forming the same
US20220367394A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same
US11217523B2 (en) Semiconductor memory device and manufacturing method thereof
WO2024108427A1 (en) Three-dimensional memory devices and fabricating methods thereof
WO2022236946A1 (en) Memory peripheral circuit having three-dimensional transistors and method for forming the same
US20240081060A1 (en) Semiconductor memory device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination