CN116261333A - 存储器装置及制造存储器装置的方法 - Google Patents

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Abstract

本申请涉及存储器装置及制造存储器装置的方法。本公开包括存储器装置，其包括：第一垂直插塞和第二垂直插塞，其被布置为彼此相邻；第一选择线，其接触第一垂直插塞；第二选择线，其与第一选择线在同一层上方并且接触第二垂直插塞；以及隔离图案，其与第一垂直插塞的一部分和第二垂直插塞的一部分交叠并且将第一选择线与第二选择线分离。

Description

存储器装置及制造存储器装置的方法
技术领域
各种实施方式总体上涉及存储器装置和制造存储器装置的方法，并且更具体地，涉及具有三维结构的存储器装置和制造该存储器装置的方法。
背景技术
存储器装置可以分为当电源被断开时丢失所存储的数据的易失性存储器装置和即使在电源被断开时仍保持所存储的数据的非易失性存储器装置。
非易失性存储器装置可以包括NAND闪存、NOR闪存、电阻式随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)和自旋转移力矩随机存取存储器(STT-RAM)。
在以上存储器当中，包括在NAND闪存中的存储器单元可以包括在联接在位线和源极线之间的串中。串可以包括联接在位线和源极线之间的第一选择晶体管、存储器单元和第二选择晶体管。第一选择晶体管的栅极可以联接到第一选择线。存储器单元的栅极可以联接到字线。第二选择晶体管的栅极可以联接到第二选择线。
发明内容
根据实施方式，一种存储器装置可以包括：第一垂直插塞和第二垂直插塞，其被布置为彼此相邻；第一选择线，其接触第一垂直插塞；第二选择线，其与第一选择线在同一层上方并接触第二垂直插塞；以及隔离图案，其与第一垂直插塞的一部分和第二垂直插塞的一部分交叠并且将第一选择线与第二选择线分离。
根据实施方式，一种存储器装置可以包括：层叠在基板上方的源极线、第一选择线、字线和第二选择线；垂直穿过第一选择线、字线和第二选择线并且彼此间隔开的第一垂直插塞和第二垂直插塞；以及隔离图案，其在第一垂直插塞和第二垂直插塞之间，与第一垂直插塞的一部分和第二垂直插塞的一部分交叠并且在垂直方向上将第一选择线分离。
根据实施方式，一种存储器装置可以包括：外围电路结构，其在基板上方；单元结构，其通过接合焊盘接触外围电路结构，并且包括位线、第一选择线、字线、第二选择线和源极线；第一垂直插塞和第二垂直插塞，其贯穿单元结构并且彼此间隔开；第一隔离图案，其在第一垂直插塞和第二垂直插塞下方与第一垂直插塞的一部分和第二垂直插塞的一部分交叠，并且在垂直方向上将每条第一选择线分离；以及第二隔离图案，其在第一垂直插塞和第二垂直插塞上方与第一垂直插塞的一部分和第二垂直插塞的一部分交叠，并且将在垂直方向上与第一选择线在不同平面上的每条第二选择线分离。
根据实施方式，一种制造存储器装置的方法可以包括：形成层叠结构，在层叠结构中第一选择线、字线和第二选择线层叠在源极线上；形成垂直穿过第一选择线、字线和第二选择线并且彼此间隔开的第一垂直插塞和第二垂直插塞；形成与第一垂直插塞的一部分和第二垂直插塞的一部分交叠并且将第一选择线与第二选择线分离的沟槽；以及在沟槽中形成隔离图案。
根据实施方式，一种制造存储器装置的方法可以包括：在第一基板上形成外围电路结构，在外围电路结构中暴露出第一接合焊盘；在第二基板上形成单元结构，在单元结构中层叠有第一选择线、字线、第二选择线和第二接合焊盘；形成垂直穿过单元结构中包括的第一选择线、字线和第二选择线的第一垂直插塞和第二垂直插塞，第一垂直插塞和第二垂直插塞彼此间隔开；形成与第一垂直插塞的一部分和第二垂直插塞的一部分交叠并将第二选择线分离的第一沟槽；在第一沟槽中形成第一隔离图案；将单元结构和第二基板翻转，并且将包括在单元结构中的第二接合焊盘接合到包括在外围电路结构中的第一接合焊盘；去除第二基板；形成与第一垂直插塞的一部分和第二垂直插塞的一部分交叠并将第一选择线分离的第二沟槽；以及在第二沟槽中形成第二隔离图案。
附图说明
图1是例示根据本公开的实施方式的存储器装置的图；
图2是例示存储器单元阵列的图；
图3是例示根据本公开的第一实施方式的存储块的电路图；
图4是根据本公开的第一实施方式的串的截面图；
图5是例示根据本公开的第一实施方式的第一隔离图案的平面图；
图6A和图6B是根据本公开的第一实施方式的存储器装置的结构的截面图；
图7是例示与第一隔离图案交叠的垂直插塞的结构的立体图；
图8A至图8E是例示根据本公开的第一实施方式的制造存储器装置的方法的图；
图9是根据本公开的第二实施方式的存储块的电路图；
图10是例示根据本公开的第二实施方式的存储器单元阵列和外围电路的布置的立体图；
图11是例示根据本公开的第二实施方式的第一隔离图案和第二隔离图案的平面图；
图12A至图12H是例示根据本公开的第二实施方式的制造存储器装置的方法的图；
图13是例示根据第三实施方式的存储器装置的图；
图14是例示应用了根据本公开的存储器装置的存储卡系统的图；以及
图15是例示应用了根据本公开的存储器装置的固态驱动器(SSD)系统的图。
具体实施方式
根据本说明书中公开的构思的实施方式的示例的具体结构或功能描述仅是为了描述根据构思的实施方式的示例而例示的，并且可以通过各种形式执行根据构思的实施方式的示例，但描述不限于本说明书中描述的实施方式的示例。
各种实施方式涉及其中形成有用于分离选择线的隔离图案而不引起垂直插塞的损失的存储器装置及制造该存储器装置的方法。
图1是例示根据本公开的实施方式的存储器装置1100的图。
参照图1，存储器装置1100可以包括存储数据的存储器单元阵列110和执行编程操作、读取操作或擦除操作的外围电路120至170。
存储器单元阵列110可以包括存储数据的多个存储块。每个存储块可以包括存储器单元。存储器单元可以在基板上方沿垂直方向层叠以限定三维结构。
外围电路120至170可以包括行解码器120、电压发生器130、页缓冲器组140、列解码器150、输入/输出电路160和控制逻辑电路170。
行解码器120可以响应于行地址RADD而在存储器单元阵列110中所包括的存储块当中选择一个存储块，并且可以向被选存储块传送操作电压Vop。
电压发生器130可以响应于操作码OPCD而生成并输出用于各种操作的操作电压Vop。例如，电压发生器130可以生成编程电压、读取电压、擦除电压、通过电压、导通电压和接地电压，并且可以响应于操作码OPCD而选择性地输出所生成的电压。
页缓冲器组140可以通过位线联接到存储器单元阵列110。例如，页缓冲器组140可以包括分别联接到位线的页缓冲器。页缓冲器可以在编程操作、读取操作或验证操作期间响应于页缓冲器控制信号PBSIG而同时操作并且可以临时存储数据。页缓冲器可以感测位线中的依据存储器单元的阈值电压而变化的电流。
列解码器150可以响应于列地址CADD而在输入/输出电路160和页缓冲器组140之间传送数据DATA。
输入/输出电路160可以通过输入/输出线IO联接到外部装置。例如，外部装置可以是向存储器装置1100发送命令CMD、地址ADD或数据DATA的控制器。输入/输出电路160可以通过输入/输出线IO输入和输出命令CMD、地址ADD和数据DATA。例如，输入/输出电路160可以将通过输入/输出线IO从外部装置接收到的命令CMD和地址ADD传送给控制逻辑电路170，并且可以将通过输入/输出线IO从外部装置接收到的数据DATA传送给列解码器150。输入/输出电路160可以向外部装置输出从列解码器150接收到的数据DATA。
控制逻辑电路170可以响应于命令CMD和地址ADD而输出操作码OPCD、行地址RADD、页缓冲器控制信号PBSIG和列地址CADD。例如，控制逻辑电路170可以包括用于响应于命令CMD而执行算法的软件和被配置为输出地址ADD和各种控制信号的硬件。
图2是例示存储器单元阵列110的图。
参照图2，存储器单元阵列110可以包括第一存储块1BLK至第k存储块kBLK，其中k是正整数。第一存储块1BLK至第k存储块kBLK中的每一个可以包括从基板沿垂直方向层叠的多个存储器单元。第一存储块1BLK至第k存储块kBLK可以布置在源极线SL与第一位线BL1至第n位线BLn之间。例如，当第一位线BL1至第n位线BLn在第一方向(X方向)上彼此间隔开并在垂直于第一方向(X方向)的第二方向(Y方向)上延伸时，第一存储块1BLK至第k存储块kBLK可以在第二方向(Y方向)上彼此间隔开。因此，第一存储块1BLK至第k存储块kBLK中包括的存储器单元可以在垂直于第一方向和第二方向(X方向和Y方向)的第三方向(Z方向)上层叠。
图3是例示根据本公开的第一实施方式的存储块的图。
参照图3，由于如图2所示的第一存储块1BLK至第k存储块kBLK具有相同的构造，因此可以示出第k存储块kBLK作为示例。
第k存储块kBLK可以包括联接在第一位线BL1至第n位线BLn与源极线SL之间的串ST。第一位线BL1至第n位线BLn可以在第二方向(Y方向)上延伸并且在第一方向(X方向)上彼此间隔开。串ST可以在第一方向和第二方向(X方向和Y方向)上彼此间隔开。例如，串ST可以联接在第一位线BL1和源极线SL之间并且布置在第二位线BL2和源极线SL之间。以此方式，串ST可以布置在第n位线BLn和源极线SL之间。串ST可以在第三方向(Z方向)上延伸。
例如，串ST中联接至第n位线BLn的一个串可以包括第一源极选择晶体管SST1至第三源极选择晶体管SST3、第一存储器单元MC1至第i存储器单元MCi、以及第一漏极选择晶体管DST1至第三漏极选择晶体管DST3。图3示出了用于例示存储块的结构的第k存储块kBLK。然而，串ST中包括的源极选择晶体管的数量、存储器单元的数量和漏极选择晶体管的数量可以依据相应存储器装置而变化。
不同串中包括的第一源极选择晶体管SST1至第三源极选择晶体管SST3的栅极可以联接到第一源极选择线SSL1至第三源极选择线SSL3。第一存储器单元MC1至第i存储器单元MCi的栅极可以联接到第一字线WL1至第i字线WLi。第一漏极选择晶体管DST1至第三漏极选择晶体管DST3的栅极可以联接到第11漏极选择线DSL11、第12漏极选择线DSL12、第21漏极选择线DSL21、第22漏极选择线DSL22、第31漏极选择线DSL31和第32漏极选择线DSL32。
例如，第一源极选择线SSL1可以共同联接到布置在距基板相同距离处的第一源极选择晶体管SST1。换句话说，形成在同一层上的第一源极选择晶体管SST1可以共同联接到第一源极选择线SSL1。以此方式，形成在与第一源极选择晶体管SST1的层不同的层上的第二源极选择晶体管SST2可以共同联接到第二源极选择线SSL2。形成在与第二源极选择晶体管SST2的层不同的层上的第三源极选择晶体管SST3可以共同联接到第三源极选择线SSL3。第一源极选择线SSL1至第三源极选择线SSL3可以形成在不同的层上。
以如上所述的方式，形成在同一层上的第i存储器单元MCi可以共同联接到第i字线WLi，并且第一字线WL1至第i字线WLi可以形成在不同的层上。不同串ST中包括的并且联接到相同字线的一组存储器单元可以构成页PG。
不同串ST中包括的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以联接到彼此分离的漏极选择线。更具体地，布置在第一方向(X方向)上的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以联接到相同漏极选择线，并且布置在第二方向(Y方向)上的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以联接到彼此分离的漏极选择线。例如，第一漏极选择晶体管DST1中的一些可以联接到第11漏极选择线DSL11，而其它第一漏极选择晶体管DST1可以联接到第12漏极选择线DSL12。第12漏极选择线DSL12可以与第11漏极选择线DSL11分离。因此，施加到第11漏极选择线DSL11的电压可以不同于施加到第12漏极选择线DSL12的电压。以此方式，第二漏极选择晶体管DST2中的一些可以联接到第21漏极选择线DSL21，而其它第二漏极选择晶体管DST2可以联接到第22漏极选择线DSL22。第三漏极选择晶体管DST3中的一些可以联接到第31漏极选择线DSL31，而其它第三漏极选择晶体管DST3可以联接到第32漏极选择线DSL32。
尽管图3中未示出，但是可以在漏极选择线和字线之间以及在源极选择线和字线之间布置虚设线。
图4是根据本公开的第一实施方式的串的截面图。
参照图4，可以示出如图3所示的串ST之一。
源极线SL、绝缘层IS和第一导电层CDa可以形成在基板SB上。如图4所示，源极线SL可以形成在基板SB上。然而，可以在基板SB和源极线SL之间形成外围电路。源极线SL可以包括导电材料。
绝缘层IS和第一导电层CDa可以彼此交替层叠。每个绝缘层IS可以包括氧化物层或氧化硅层。第一导电层CDa可以包括诸如钨(W)、钼(Mo)、钴(Co)和镍(Ni)之类的金属材料，或者诸如硅(Si)或多晶硅(Poly-Si)之类的半导体材料。然而，本公开不限于此。第一导电层CDa中的一些可以用作第11源极选择线SSL11至第31源极选择线SSL31、第一字线WL1至第i字线WLi、或者第11漏极选择线DSL11至第31漏极选择线DSL31。另外，第一导电层CDa中的一些可以用作第一虚设线1DL至第四虚设线4DL。第一虚设线1DL至第四虚设线4DL可以联接到垂直插塞VPL中包括的虚设单元的栅极。虚设单元可以是指存储块中实质上不使用的单元。例如，虚设单元可以存储虚设数据。可以设置第一虚设线1DL至第四虚设线4DL和虚设单元以防止在存储块的制造工艺期间损坏正常线。
在包括虚设单元的存储块中，第11源极选择线SSL11至第31源极选择线SSL31、第一虚设线1DL和第二虚设线2DL、第一字线WL1至第i字线WLi、第三虚设线3DL和第四虚设线4DL、第11漏极选择线DSL11至第31漏极选择线DSL31可以依次彼此间隔开并层叠在彼此之上。绝缘层IS可以形成在第11源极选择线SSL11至第31源极选择线SSL31、第一虚设线1DL和第二虚设线2DL、第一字线WL1至第i字线WLi、第三虚设线3DL和第四虚设线4DL、以及第11漏极选择线DSL11至第31漏极选择线DSL31之间。
源极选择晶体管、虚设单元、存储器单元和漏极选择晶体管可以形成在垂直插塞VPL中。垂直插塞VPL可以垂直穿过绝缘层IS和第一导电层CDa。垂直插塞VPL可以具有圆柱形状。例如，存储器层ML可以形成在垂直插塞VPL的最外边缘，并且沟道层CH和芯柱CP可以依次形成在存储器层ML内部。芯柱CP可以具有圆柱形状。沟道层CH可以具有围绕芯柱CP的侧表面的圆柱形状。存储器层ML可以具有围绕沟道层CH的侧表面的圆柱形状。芯柱CP可以包括绝缘材料，诸如氧化物层(例如氧化硅层)。沟道层CH可以包括硅层或多晶硅层。根据存储器装置，可以不形成芯柱CP。在没有形成芯柱CP的结构中，沟道层CH可以类似柱地成形。
存储器层ML可以包括隧道隔离层TO、电荷捕获层CT和阻挡层BX。隧道隔离层TO可以包括氧化物层或氧化硅层并且具有围绕沟道层CH的侧表面的圆柱形状。电荷捕获层CT可以包括氮化物层并且具有围绕隧道隔离层TO的侧表面的圆柱形状。阻挡层BX可以包括氧化物层或氧化硅层并且具有围绕电荷捕获层CT的侧表面的圆柱形状。对应于附图标记“41”的图可以对应于存储器单元的结构在第一方向和第二方向(X方向和Y方向)上的平面图。如平面图(41)所示，存储器单元可以包括依次围绕芯柱CP的沟道层CH、隧道隔离层TO、电荷捕获层CT和阻挡层BX。
在绝缘层IS当中形成在顶部的第一上绝缘层1ISu可以比形成在第一上绝缘层1ISu下方的任何其它绝缘层IS具有更大的厚度。第二导电层CDb可以在与形成有第一上绝缘层1ISu的层相对应的位置形成在芯柱CP的上部分。第二导电层CDb可以形成以降低沟道层CH在形成漏极选择晶体管的区域中的电阻。第二导电层CDb可以包括多晶硅层。
图4是根据本公开的实施方式的串ST的结构的截面图。然而，线(SSL11至DSL31)的数量可以不限于图4所示的数量。
图5是例示根据本公开的第一实施方式的第一隔离图案1SP的平面图。
参照图5，可以提供第一隔离图案1SP以将形成在同一层上的漏极选择线分离。例如，当假设第31漏极选择线DSL31和第32漏极选择线DSL32形成在同一层上时，第31漏极选择线DSL31和第32漏极选择线DSL32可以包括形成在同一层上的相同的第一导电层，并且可以通过第一隔离图案1SP彼此电绝缘。因此，可以向第31漏极选择线DSL31和第32漏极选择线DSL32施加不同的电压。
多个垂直插塞可以联接到第31漏极选择线DSL31和第32漏极选择线DSL32。第一隔离图案1SP可以形成为与联接到第31漏极选择线DSL31的垂直插塞当中的与第32漏极选择线DSL32相邻的垂直插塞以及联接到第32漏极选择线DSL32的垂直插塞当中的与第31漏极选择线DSL31相邻的垂直插塞交叠。例如，联接到第31漏极选择线DSL31的垂直插塞当中的与第32漏极选择线DSL32相邻的垂直插塞可以被定义为第一垂直插塞组1GVPL，并且联接到第32漏极选择线DSL32的垂直插塞当中的与第31漏极选择线DSL31相邻的垂直插塞可以定义为第二垂直插塞组2GVPL。第一隔离图案1SP可以具有与第一垂直插塞组1GVPL的一部分和第二垂直插塞组2GVPL的一部分交叠的线形状。沟道层可以保留在第一垂直插塞组1GVPL中所包括的垂直插塞的与第一隔离图案1SP不交叠的部分。因此，晶体管的导通或截止操作可以由剩余的沟道层来执行。
与本实施方式不同，当第一隔离图案1SP与布置在第一方向(X方向)上的垂直插塞的整体交叠时，可以从第一隔离图案1SP与垂直插塞的整体交叠的层去除沟道层。结果，可能无法执行晶体管的导通或截止操作。未使用的垂直插塞可以成为虚设插塞。
根据本实施方式，由于第一隔离图案1SP仅与垂直插塞的部分交叠，而不是与布置在预定区域中的垂直插塞的整体交叠，所以沟道层的部分可以保留在其中形成有漏极选择线的所有层中。因此，根据实施方式，即使当形成第一隔离图案1SP时，所有垂直插塞也可以用作正常插塞。
当第一垂直插塞组1GVPL中包括的垂直插塞和第二垂直插塞组2GVPL中包括的垂直插塞以Z字图案布置时，垂直插塞的不同区域可以与第一隔离图案1SP交叠。下面将参照沿着A-A′和B-B′截取的截面描述相应区域的结构。
图6A和图6B是例示根据本公开的第一实施方式的存储器装置的结构的截面图。图6A是沿着图5的A-A′截取的截面图。图6B是沿着图5的B-B′截取的截面图。
参照图6A，在A-A′截面中，第一隔离图案1SP可以与第一垂直插塞组1GVPL中所包括的垂直插塞的一部分交叠。在图6A中，由虚线指示的垂直插塞可以是指未出现在A-A′截面中的其它垂直插塞。第一隔离图案1SP可以将联接到垂直插塞的漏极选择线分离并且可以不分离字线。例如，第11漏极选择线DSL11、第21漏极选择线DSL21和第31漏极选择线DSL31可以位于第一隔离图案1SP的左侧，并且第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32可以位于第一隔离图案1SP的右侧。
第一隔离图案1SP的最下端可以位于层叠的漏极选择线当中的最下的漏极选择线的底部与字线之间。例如，第一隔离图案1SP的最下端可以足够深以使所有漏极选择线分离、使漏极选择线和第四虚设线4DL分离、或者使漏极选择线以及第三虚设线3DL和第四虚设线4DL分离。然而，第一隔离图案1SP可以不接触最上的字线。
第一隔离图案1SP可以形成在第一垂直插塞组1GVPL中包括的垂直插塞的中央的右侧。因此，沟道层CH可以保留在与形成有第一隔离图案1SP的第一垂直插塞组1GVPL的右上部分相对的第一垂直插塞组1GVPL的左上部分。垂直插塞中的与第一隔离图案1SP不交叠的部分可以被第11漏极选择线DSL11、第21漏极选择线DSL11和第31漏极选择线DSL31围绕。因此，依据施加到第11漏极选择线DSL11、第21漏极选择线DSL21和第31漏极选择线DSL31的电压，在沟道层CH中可以形成或可以不形成沟道。结果，联接到第11漏极选择线DSL11、21漏极选择线DSL21和31漏极选择线DSL31的漏极选择晶体管当中的与第一隔离图案1SP交叠的漏极选择晶体管可以执行正常的开关操作。例如，当0V电压或作为负电压的截止电压施加到第11漏极选择线DSL11、第21漏极选择线DSL21和第31漏极选择线DSL31时，可以从保留在第一隔离图案1SP左侧的沟道层CH阻断电流路径。因此，漏极选择晶体管可以截止。当作为大于0V的正电压的导通电压施加至第11漏极选择线DSL11、第21漏极选择线DSL21和第31漏极选择线DSL31时，可以在保留在第一隔离图案1SP的左侧的沟道层CH上形成电流路径。因此，漏极选择晶体管可以导通。
参照图6B，在B-B′截面中，第一隔离图案1SP可以与第二垂直插塞组2GVPL中包括的垂直插塞的部分交叠。在图6B中，由虚线指示的垂直插塞可以是指未出现在B-B′截面中的其它垂直插塞。第一隔离图案1SP可以使联接到垂直插塞的漏极选择线分离并且可以不分离字线。例如，第11漏极选择线DSL11、第21漏极选择线DSL21和第31漏极选择线DSL31可以位于第一隔离图案1SP的左侧，并且第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32可以位于第一隔离图案1SP的右侧。
第一隔离图案1SP的最下端可以位于层叠的漏极选择线当中的最下的漏极选择线的底部与字线之间。例如，第一隔离图案1SP的最下端可以足够深以使所有漏极选择线分离、使漏极选择线和第四虚设线4DL分离、或者使漏极选择线以及第三虚设线3DL和第四虚设线4DL分离。然而，第一隔离图案1SP可以不接触最上的字线。
第一隔离图案1SP可以是与图6A所示的第一隔离图案1SP相同的图案，并且可以形成在第二垂直插塞组2GVPL中所包括的垂直插塞的中央的左侧。因此，沟道层CH可以保留在与形成有第一隔离图案1SP的第二垂直插塞组2GVPL的左上部分相对的第二垂直插塞组2GVPL的右上部分。垂直插塞中的与第一隔离图案1SP不交叠的部分可以被第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32围绕。因此，依据施加到第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32的电压，在沟道层CH中可以形成或可以不形成沟道。因此，在联接到第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32的漏极选择晶体管当中的与第一隔离图案1SP交叠的的漏极选择晶体管可以执行正常开关操作。例如，当0V的电压或作为小于0V的负电压的截止电压施加至第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32时，可以从保留在第一隔离图案1SP的右侧的沟道层CH阻断电流路径。因此，漏极选择晶体管可以截止。当作为大于0V的正电压的导通电压施加到第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32时，可以在保留在第一隔离图案1SP的右侧的沟道层CH上形成电流路径。因此，漏极选择晶体管可以导通。
图7是例示与第一隔离图案1SP交叠的垂直插塞的结构的立体图。
参照图7，即使当第一隔离图案1SP与第一垂直插塞组1GVPL中包括的垂直插塞VPL的一部分交叠时，如果沟道层CH保留在垂直插塞VPL的与第一隔离图案1SP不交叠的部分中，可以通过使用剩余的沟道层CH来操作晶体管。另外，可以进一步将杂质注入到垂直插塞VPL的针对第一隔离图案1SP被切割的部分的表面SF中，从而防止生成在切割部分的表面SF处可能发生的漏电流。
下面描述根据上述第一实施方式的制造存储器装置的方法。
图8A至图8E是例示根据本公开的第一实施方式的制造存储器装置的方法的图。
参照图8A，第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL和第二虚设线2DL、第一字线WL1至第i字线WLi、第三虚设线3DL和第四虚设线4DL、以及第一漏极选择线DSL1至第三漏极选择线DSL3可以彼此间隔开并层叠在源极线SL上，并且垂直插塞VPL可以垂直穿过第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL和第二虚设线2DL、第一字线WL1至第i字线WLi、第三虚设线3DL和第四虚设线4DL、以及第一漏极选择线DSL1至第三漏极选择线DSL3。绝缘层IS可以形成在第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL和第二虚设线2DL、第一字线WL1至第i字线WLi、第三虚设线3DL和第四虚设线4DL、以及第一漏极选择线DSL1至第三漏极选择线DSL3之间。第一源极选择线SSL1至第三源极选择线SSL3、第一字线WL1至第i字线WLi以及第一漏极选择线DSL1至第三漏极选择线DSL3可以包括但不限于诸如钨(W)、钼(Mo)、钴(Co)和镍(Ni)之类的金属材料，或者诸如硅(Si)或多晶硅(Poly-Si)之类的半导体材料。每个绝缘层IS可以包括氧化物层或氧化硅层。
垂直插塞VPL可以形成在垂直孔中，该垂直孔垂直穿过第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL和第二虚设线2DL、第一字线WL1至第i字线WLi、第三虚设线3DL和第四虚设线4DL、以及第一漏极选择线DSL1至第三漏极选择线DSL3。每个垂直插塞VPL可以包括具有柱形状的芯柱CP，以及依次围绕芯柱CP的侧表面的沟道层CH、隧道隔离层TO、电荷捕获层CT和阻挡层BX。隧道隔离层TO、电荷捕获层CT和阻挡层BX可以形成存储器层ML。第二导电层CDb可以形成在芯柱CP的顶部上。芯柱CP可以包括绝缘材料，诸如氧化物层(例如氧化硅层)。沟道层CH可以包括硅层或多晶硅层。根据存储器装置，可以不形成芯柱CP。在不形成芯柱CP的结构中，沟道层CH可以类似柱地成形。存储器层ML可以包括隧道隔离层TO、电荷捕获层CT和阻挡层BX。隧道隔离层TO可以包括氧化物层或氧化硅层。电荷捕获层CT可以包括氮化物层。阻挡层BX可以包括氧化物层或氧化硅层。如图5所示，垂直插塞VPL可以在沿第一方向和第二方向(X方向和Y方向)定义的平面中以Z字图案布置。
参照图8B，第一沟槽1Tc可以与在彼此相邻的垂直插塞当中的第一垂直插塞组1GVPL和第二垂直插塞组2GVPL中包括的垂直插塞的部分交叠。例如，第一沟槽1Tc可以与第一垂直插塞组1GVPL中包括的垂直插塞的一部分和第二垂直插塞组2GVPL中包括的垂直插塞的一部分交叠。可以通过依次蚀刻垂直插塞的上结构来形成第一沟槽1Tc。可以执行用于形成第一沟槽1Tc的蚀刻工艺，直到第三漏极选择线DSL3至第一漏极选择线DSL1在第二方向(Y方向)上分离，并且可以从顶部保留垂直插塞中包括的沟道层CH的一部分。第一沟槽1Tc可以形成为将直到第四虚设线4DL或第三虚设线3DL的虚设线分离，使得第三漏极选择线DSL3至第一漏极选择线DSL1可以被第一沟槽1Tc在第二方向(Y方向)上完全分离。当在漏极选择线和字线之间形成有虚设线时，虚设线可以防止在用于形成第一沟槽1Tc的蚀刻工艺期间暴露字线。
当从垂直插塞的顶部到漏极选择线的底部的深度被定义为最小深度DEn，并且从垂直插塞的顶部到虚设线的底部的深度被定义为最大深度DEm时，第一沟槽1Tc的深度DE可以大于最小深度DEn并且小于最大深度DEm。图8B例示了将第一漏极选择线DSL1至第三漏极选择线DSL3以及第四虚设线4DL分离的第一沟槽1Tc的实施方式。
可以通过局部地蚀刻垂直插塞来形成第一沟槽1Tc。第二导电层CDb、芯柱CP、沟道层CH、隧道隔离层TO、电荷捕获层CT和阻挡层BX可以通过第一沟槽1Tc的侧表面被局部暴露。
第一沟槽1Tc可以将第三漏极选择线DSL3分离成第31漏极选择线DSL31和第32漏极选择线DSL32，可以将第二漏极选择线DSL2分离成第21漏极选择线DSL21和第22漏极选择线DSL22，并且可以将第一漏极选择线DSL1分离成第11漏极选择线DSL11和第12漏极选择线DSL12。第四虚设线4DL可以被分离成布置在第一沟槽1Tc的左侧和右侧的虚设线。第31漏极选择线DSL31、第21漏极选择线DSL21和第11漏极选择线DSL11可以联接到第一垂直插塞组1GVPL中包括的垂直插塞。第32漏极选择线DSL32、第22漏极选择线DSL22和第12漏极选择线DSL12可以联接到第二垂直插塞组2GVPL中包括的垂直插塞。
参照图8C，可以对第一沟槽1Tc的内表面执行杂质(DP)注入工艺。可以执行杂质(DP)注入工艺以减少由形成有第一沟槽1Tc的垂直插塞中所包括的漏极选择晶体管引起的漏电流。例如，杂质DP可以是磷离子、硼离子、氩离子或砷离子。然而，除了这些离子之外，还可以使用各种离子来防止漏电流。如图7所示，可以通过形成有第一隔离图案1SP的第一沟槽1Tc的表面SF暴露出沟道层CH。因此，可以通过倾斜方法来执行杂质(DP)注入工艺。在通过倾斜方法的杂质(DP)注入工艺中，注入杂质DP的入射角可以不限于相对于基板的90度。例如，可以以小于或大于90度的入射角将杂质DP注入目标层。因此，杂质DP可以均匀地注入到通过第一沟槽1Tc的侧表面和底表面暴露出的沟道层CH中。
参照图8D，第一隔离图案1SP可以形成在具有被注入杂质DP的表面的第一沟槽1Tc中。第一隔离图案1SP可以包括绝缘材料，诸如氧化物层或氧化硅层。例如，在包括第一沟槽1Tc的整个结构上方涂覆绝缘材料之后，可以对其执行平坦化工艺直到暴露出垂直插塞VPL的顶表面，使得可以形成保留在第一沟槽1Tc中的第一隔离图案1SP。
参照图8E，可以在包括第一隔离图案1SP的整个结构上方形成层间绝缘层1ITL。层间绝缘层1ITL可以包括氧化物层或氧化硅层。随后，可以形成接触孔以暴露出垂直插塞中所包括的沟道层CH，并且可以在接触孔中形成包括导电材料的位线接触件BCT。位线BL可以形成在位线接触件BCT和层间绝缘层1ITL上方。部分与第一隔离图案1SP交叠的垂直插塞的沟道层CH可以通过位线接触件BCT电联接到位线BL。结果，部分与第一隔离图案1SP交叠的垂直插塞以及与第一隔离图案1SP不交叠的垂直插塞可以用作正常插塞。
图9是例示根据本公开的第二实施方式的存储块的电路图。
参照图9，在根据第二实施方式的存储块中，除了源极选择线之间的连接之外，所有电路的连接与图3所示的电路的连接相同。因此，省略了与图3所示相同的电路连接的描述，并且下面将描述源极选择线的连接。
在根据第二实施方式的存储块中，每条源极选择线可以以与每条漏极选择线被分离成多个部分相同的方式在第二方向(Y方向)上被分离成多个部分。例如，不同串ST中包括的第一源极选择晶体管SST1至第三源极选择晶体管SST3可以联接到由第二隔离图案分离成多个部分的源极选择线。更具体地，布置在第一方向(X方向)上的第一源极选择晶体管SST1至第三源极选择晶体管SST3可以联接到相同的源极选择线，并且布置在第二方向(Y方向)上的第一源极选择晶体管SST1至第三源极选择晶体管SST3可以联接到被分离成多个部分的源极选择线。例如，第一源极选择晶体管SST1中的一些可以联接到第11源极选择线SSL11，而其它第一源极选择晶体管SST1可以联接到第12源极选择线SSL12。第12源极选择线SSL12可以与第11源极选择线SSL11间隔开。因此，施加到第11源极选择线SSL11的电压可以不同于施加到第12源极选择线SSL12的电压。以此方式，第二漏极选择晶体管SST2中的一些可以联接到第21源极选择线SSL21，而其它第二漏极选择晶体管SST2可以联接到第22源极选择线SSL22。第三源极选择晶体管SST3中的一些可以联接到第31源极选择线SSL31，而其它第三源极选择晶体管SST3可以联接到第32源极选择线SSL32。
尽管图9中未示出，但是可以在漏极选择线和字线之间以及在源极选择线和字线之间布置虚设线。
图10是例示根据本公开的第二实施方式的存储器单元阵列110和外围电路的布置的立体图。
参照图10，存储器单元阵列110可以位于外围电路结构PERI之上。外围电路结构PERI可以形成在基板上。存储器单元阵列110可以从外围电路结构PERI在第三方向(Z方向)上形成。换句话说，存储器单元阵列110可以层叠在外围电路结构PERI的顶部上。例如，位于存储器单元阵列110下方的外围电路结构PERI可以包括页缓冲器组或行解码器。
图11是例示根据本公开的第二实施方式的第一隔离图案和第二隔离图案的图。
参照图11，形成在同一层上的第11漏极选择线DSL11、第12漏极选择线DSL12、第13漏极选择线DSL13和第14漏极选择线DSL14可以通过第一隔离图案1SP彼此间隔开，并且形成在同一层上的第11源极选择线SSL11和第12源极选择线SSL12可以通过第二隔离图案2SP彼此间隔开。例如，第一隔离图案1SP和第二隔离图案2SP可以形成为在第一方向(X方向)上延伸并且可以在第二方向(Y方向)上彼此间隔开的线形状。
存储块中的垂直插塞VPL可以在沿第一方向和第二方向(X方向和Y方向)定义的平面中以Z字图案布置。第一隔离图案1SP和第二隔离图案2SP可以与在第一方向(X方向)上彼此相邻的垂直插塞中的一些交叠。
图12A至图12H是例示根据本公开的第二实施方式的制造存储器装置的方法的图。
参照图12A，外围电路结构PERI可以形成在第一基板1SB上。例如，外围电路结构PERI可以包括晶体管TR，以及被配置为将晶体管TR电联接到单元结构(例如，存储块)的第一外围接触件1PCT至第三外围接触件3PCT、第一外围线1PML和第二外围线2PML、以及第一接合焊盘1BPA。外围电路结构PERI的晶体管TR可以将各种电压发送到存储器单元阵列中所包括的存储器单元，或者可以接收由存储器单元改变的电压或电流。例如，可以在第一基板1SB中形成结区域JC，并且可以在结区域JC之间的第一基板1SB上形成栅极绝缘层GIS和栅极导电图案GPT。结区域JC、栅极绝缘层GIS和栅极导电图案GPT可以构成晶体管TR。第一外围接触件1PCT或第二外围接触件2PCT可以形成在晶体管TR中所包括的结区域JC上方。第一外围线1PML可以形成在第一外围接触件1PCT上方，并且第二外围线2PML可以形成在第二外围接触件2PCT上方。第一外围线1PML可以联接到被配置为向单元结构供电的电压发生器。晶体管TR、第一外围接触件1PCT和第二外围接触件2PCT以及第一外围线1PML可以形成在第二层间绝缘层2ITL中。接触第二外围接触件2PCT的第二外围线2PML可以形成在第二层间绝缘层2ITL上方。第三层间绝缘层3ITL可以形成在第二外围线2PML上方。第三外围接触件3PCT和第一接合焊盘1BPA可以形成在第三层间绝缘层3ITL中。例如，第三外围接触件3PCT可以形成在第二外围线2PML上方，并且第一接合焊盘1BPA可以形成在第三外围接触件3PCT的顶部上。可以提供第一接合焊盘1BPA以使单元结构与外围电路结构PERI接触。第一接合焊盘1BPA可以包括可起电的高介电材料或导电粘合剂材料。导电粘合剂材料的示例可以包括粘度由诸如丙酮或醇之类的溶剂控制的可流动材料，环氧树脂，或包括银纳米颗粒、氮化硼和环氧树脂的复合物。
除了如图12A所示的结构之外，外围电路结构PERI可以包括外围电路中所包括的各种结构。
参照图12B，可以在第二基板2SB上形成包括垂直柱VPL和第一隔离图案1SP的单元结构STK。可以在第二基板2SB和单元结构STK之间形成隔离图案DPA。隔离图案DPA可以包括用于容易地将第二基板2SB与单元结构STK分离的层。
单元结构STK可以包括彼此间隔开并且层叠在隔离图案DPA上的第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL、第一字线WL1至第i字线WLi、第二虚设线2DL以及第一漏极选择线DSL1至第三漏极选择线DSL3、以及垂直穿过第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL、第一字线WL1至第i字线WLi、第二虚设线2DL和第一漏极选择线DSL1至第三漏极选择线DSL3的垂直插塞VPL。绝缘层IS可以形成在第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL、第一字线WL1至第i字线WLi、第二虚设线2DL以及第一漏极选择线DSL1至第三漏极选择线DSL3之间。第一源极选择线SSL1至第三源极选择线SSL3、第一虚设线1DL、第一字线WL1至第i字线WLi、第二虚设线2DL以及第一漏极选择线DSL1至第三漏极选择线DSL3可以包括但不限于诸如钨(W)、钼(Mo)、钴(Co)和镍(Ni)之类的金属材料、或者诸如硅(Si)或多晶硅(Poly-Si)之类的半导体材料。每个绝缘层IS可以包括氧化物层或氧化硅层。
第四层间绝缘层4ITL和第一位线接触件1BCT可以形成在作为绝缘层IS当中最上的绝缘层的第一上绝缘层1ISu和垂直插塞VPL上方。例如，第一位线接触件1BCT可以接触垂直插塞VPL中所包括的沟道层CH。位线BL可以形成在第四层间绝缘层4ITL和第一位线接触件1BCT上方。第五层间绝缘层5ITL、第二位线接触件2BCT和第二接合焊盘2BPA可以形成在位线BL上方。例如，第二位线接触件2BCT可以形成在位线BL上方，并且第二接合焊盘2BPA可以形成在第二位线接触件2BCT上方。
参照图12C，单元结构STK、隔离图案DPA和第二基板2SB可以翻转。然后可以将倒置的单元结构STK接合到外围电路结构PERI。更具体地，第二接合焊盘2BPA可以暴露于倒置的单元结构STK的最下的底部，并且第一接合焊盘1BPA可以暴露于外围电路结构PERI的最上的部分。例如，通过将第一接合焊盘1BPA和第二接合焊盘2BPA彼此接合，单元结构STK和外围电路结构PERI可以彼此接合。
参照图12D，位于单元结构STK的顶部上的第二基板2SB和隔离图案DPA可以从单元结构STK分离。例如，可以去除第二基板2SB，并且可以通过执行清洁或蚀刻工艺去除保留在单元结构STK的顶部的隔离图案DPA。
参照图12E，第二沟槽2Tc可以与彼此相邻的垂直插塞当中的第一垂直插塞组1GVPL和第二垂直插塞组2GVPL中包括的垂直插塞的部分交叠。例如，第二沟槽2Tc可以与第一垂直插塞组1GVPL中包括的垂直插塞的一部分和第二垂直插塞组2GVPL中包括的垂直插塞的一部分交叠。可以通过依次蚀刻形成在垂直插塞的上部中的结构来形成第二沟槽2Tc。可以执行形成第二沟槽2Tc的蚀刻工艺，直到第一源极选择线SSL1至第三源极选择线SSL3在第二方向(Y方向)上分离，使得可以从顶部保留垂直插塞中所包括的沟道层CH的一部分。可以通过局部蚀刻垂直插塞来形成第二沟槽2Tc。芯柱CP、沟道层CH、隧道隔离层TO、电荷捕获层CT和阻挡层BX可以通过第二沟槽2Tc的侧表面局部地暴露。另选地，可以执行形成第二沟槽2Tc的蚀刻工艺，直到将第一虚设线1DL分离。
第二沟槽2Tc可以将第一源极选择线SSL1分离成第11源极选择线SSL11和第12源极选择线SSL12，可以将第二源极选择线SSL2分离成第21源极选择线SSL21和第22源极选择线SSL22，并且可以将第三源极选择线SSL3分离成第31源极选择线SSL31和第32源极选择线SSL32。第11源极选择线SSL11、第21源极选择线SSL21和第31源极选择线SSL31可以联接到第一垂直插塞组1GVPL中所包括的垂直插塞。第12源极选择线SSL12、第22源极选择线SSL22和第32源极选择线SSL32可以联接到第二垂直插塞组2GVPL中所包括的垂直插塞。
参照图12F，可以对第二沟槽2Tc的内表面执行杂质(DP)注入工艺。可以执行杂质(DP)注入工艺以减少在形成有第二沟槽2Tc的垂直插塞中所包括的源极选择晶体管中可能发生的漏电流。例如，杂质DP可以是磷离子、硼离子、氩离子或砷离子。除了这些离子之外，还可以使用各种离子来防止漏电流。可以通过倾斜方法来执行杂质(DP)注入工艺，以将杂质DP均匀地注入到第二沟槽2Tc的内表面中。在通过倾斜方法的杂质(DP)注入工艺中，注入杂质DP的入射角可以不限于相对于基板为90度。可以以大于或小于90度的入射角将杂质DP注入目标层。因此，杂质DP可以均匀地注入到通过第二沟槽2Tc的侧表面和底表面暴露出的沟道层CH中。
参照图12G，第二隔离图案2SP可以形成在具有注入有杂质DP的表面的第二沟槽2Tc中。第二隔离图案2SP可以包括绝缘材料，诸如氧化物层或氧化硅层。例如，在包括第二沟槽2Tc的整个结构上方涂覆绝缘材料之后，可以执行平坦化工艺，直到暴露出垂直插塞VPL的顶表面，使得可以形成保留在第二沟槽2Tc中的第二隔离图案2SP。
参照图12H，源极线SL可以形成在包括第二隔离图案2SP的整个结构上方。源极线SL可以包括导电层或金属层。
具有与第二隔离图案2SP交叠的部分的垂直插塞的沟道层CH可以电联接到源极线SL。因此，具有与第二隔离图案2SP交叠的部分的垂直插塞以及与第二隔离图案2SP不交叠的垂直插塞可以用作正常插塞。
图13是例示根据本公开的第三实施方式的存储器装置的图。
参照图13，外围电路结构PERI和单元结构STK彼此接触所通过的第一接合焊盘1BPA和第二接合焊盘2BPA可以与第三外围接触件3PCT和第二位线接触件2BCT间隔开。例如，第一接合焊盘1BPA可以与第三层间绝缘层3ITL中的第三外围接触件3PCT间隔开，并且第二接合焊盘2BPA可以与第五层间绝缘层5ITL中的第二位线接触件2BCT间隔开。当外围电路结构PERI中所包括的第一接合焊盘1BPA和单元结构STK中所包括的第二接合焊盘2BPA彼此接触时，外围电路结构PERI中所包括的第三外围接触件3PCT可以接触单元结构STK中所包括的第二位线接触件2BCT。
参照图13，第一隔离图案1SP可以将第11漏极选择线DSL11、第21漏极选择线DSL21和第31漏极选择线DSL31分别与第12漏极选择线DSL12、第22漏极选择线DSL22和第32漏极选择线DSL32分离。此外，第二隔离图案2SP可以将第11源极选择线SSL11、第21源极选择线SSL21和第31源极选择线SSL31分别与第12源极选择线SSL12、第22源极选择线SSL22和第32源极选择线SSL32分离。
图14是例示根据本公开的实施方式的存储卡系统3000的框图。
参照图14，存储卡系统3000可以包括控制器3100、存储器装置3200和连接器3300。
控制器3100可以联接到存储器装置3200。控制器3100可以访问存储器装置3200。例如，控制器3100可以控制存储器装置3200的读取操作、编程操作、擦除操作和后台操作。控制器3100可以被配置为提供存储器装置3200和主机之间的接口。控制器3100可以被配置为驱动用于控制存储器装置3200的固件。在实施方式中，控制器3100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、闪存接口和ECC电路之类的组件。
控制器3100可以通过连接器3300与外部装置通信。控制器3100可以基于特定通信协议与外部装置(例如，主机)通信。在实施方式中，控制器3100可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、Firewire(火线)、通用闪存(UFS)、WiFi、Bluetooth(蓝牙)和快速非易失性存储器(NVMe)协议之类的各种通信协议中的至少一种与外部装置进行通信。在实施方式中，连接器3300可以由上述各种通信协议中的至少一种来定义。
存储器装置3200可以包括多个存储器单元并且具有与如图1所示的存储器装置1100相同的构造。
控制器3100和存储器装置3200可以集成到单个半导体装置中以形成存储卡。例如，控制器3100和存储器装置3200可以集成到单个半导体装置中以形成诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪存(UFS)等的存储卡。
图15是例示根据本公开的实施方式的固态驱动器(SSD)系统4000的框图。
参照图15，SSD系统4000可以包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号，并且可以通过电力连接器4002接收电力。SSD 4200可以包括控制器4210、多个闪存4221至422n、辅助电源4230和缓冲存储器4240。
控制器4210可以响应于从主机4100接收到的信号而控制多个闪存4221至422n。在实施方式中，信号可以是基于主机4100和SSD 4200的接口的。例如，信号可以由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、Firewire(火线)、通用闪存(UFS)、WiFi、Bluetooth(蓝牙)和快速非易失性存储器(NVMe)接口之类的各种接口中的至少一种定义。
多个存储器装置4221至422n可以包括被配置为存储数据的多个存储器单元。多个存储器装置4221至422n中的每一个可以以与如图1所示的存储器装置1100相同的方式构造。多个存储器装置4221至422n可以通过通道CH1至CHn与控制器4210通信。
辅助电源4230可以通过电力连接器4002联接到主机4100。辅助电源4230可以被供应并充电有来自主机4100的电力。辅助电源4230可以当不能从主机4100平稳地供电时为SSD 4200供应电力。在实施方式中，辅助电源4230可以位于SSD 4200的内部或外部。例如，辅助电源4230可以设置在主板中并为SSD 4200供应辅助电力。
缓冲存储器4240可以用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可以临时存储从主机4100接收的数据或从多个闪存4221至422n接收的数据，或者可以临时存储闪存4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM之类的易失性存储器，或诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
根据本公开，可以形成选择线的隔离图案而不会导致垂直插塞的损失，使得无损失的垂直插塞可以防止存储器装置的尺寸增加。
对于本领域技术人员将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的任何上述实施方式做出各种修改。因此，本发明旨在覆盖所有这些修改，只要它们落入所附权利要求及其等同物的范围内。
相关申请的交叉引用
本申请要求于2021年12月8日在韩国知识产权局提交的韩国专利申请No.10-2021-0175082的优先权，其全部公开内容通过引用并入本文中。

Claims (27)

1.一种存储器装置，所述存储器装置包括：
第一垂直插塞和第二垂直插塞，所述第一垂直插塞和所述第二垂直插塞被布置为彼此相邻；
第一选择线，所述第一选择线接触所述第一垂直插塞；
第二选择线，所述第二选择线与所述第一选择线在同一层上方并且接触所述第二垂直插塞；以及
隔离图案，所述隔离图案与所述第一垂直插塞的一部分和所述第二垂直插塞的一部分交叠并且将所述第一选择线与所述第二选择线分离。
2.根据权利要求1所述的存储器装置，其中，所述第一垂直插塞和所述第二垂直插塞中的每一个包括选择晶体管和存储器单元。
3.根据权利要求1所述的存储器装置，其中，所述第一垂直插塞和所述第二垂直插塞中的每一个包括：
芯柱，所述芯柱垂直穿过所述第一选择线和所述第二选择线；
沟道层，所述沟道层围绕所述芯柱的侧表面；
隧道隔离层，所述隧道隔离层围绕所述沟道层的侧表面；
电荷捕获层，所述电荷捕获层围绕所述隧道隔离层的侧表面；以及
阻挡层，所述阻挡层围绕所述电荷捕获层的侧表面。
4.根据权利要求3所述的存储器装置，其中，所述沟道层的一部分由于所述隔离图案而被去除，并且
其中，所述沟道层的与去除的部分在同一层上的剩余部分保留在与所述隔离图案不交叠的部分处。
5.根据权利要求1所述的存储器装置，所述存储器装置还包括：
字线，所述字线接触所述第一垂直插塞和所述第二垂直插塞，所述字线被层叠并彼此分离；以及
虚设线，所述虚设线形成在所述字线和所述第一选择线之间或者形成在所述字线和所述第二选择线之间。
6.根据权利要求5所述的存储器装置，其中，在同一层上方的所述字线彼此电联接。
7.根据权利要求5所述的存储器装置，其中，在同一层上方的所述虚设线通过所述隔离图案被分离成多个部分。
8.根据权利要求1所述的存储器装置，其中，所述隔离图案包括绝缘材料。
9.根据权利要求1所述的存储器装置，所述存储器装置还包括：杂质，所述杂质被注入到所述第一垂直插塞和所述第二垂直插塞与所述隔离图案接触的部分中。
10.一种存储器装置，所述存储器装置包括：
源极线、第一选择线、字线和第二选择线，所述源极线、所述第一选择线、所述字线和所述第二选择线层叠在基板上方；
第一垂直插塞和第二垂直插塞，所述第一垂直插塞和所述第二垂直插塞垂直穿过所述第一选择线、所述字线和所述第二选择线，并且彼此间隔开；以及
隔离图案，所述隔离图案在所述第一垂直插塞和所述第二垂直插塞之间，与所述第一垂直插塞的一部分和所述第二垂直插塞的一部分交叠并且在垂直方向上将所述第一选择线分离。
11.根据权利要求10所述的存储器装置，其中，所述第一垂直插塞和所述第二垂直插塞中的每一个包括：
芯柱，所述芯柱具有柱形状；
沟道层，所述沟道层具有围绕所述芯柱的侧表面的圆柱形状；
隧道隔离层，所述隧道隔离层具有围绕所述沟道层的外侧表面的圆柱形状；
电荷捕获层，所述电荷捕获层具有围绕所述隧道隔离层的外侧表面的圆柱形状；以及
阻挡层，所述阻挡层具有围绕所述电荷捕获层的外侧表面的圆柱形状。
12.根据权利要求11所述的存储器装置，
其中，所述第一垂直插塞和所述第二垂直插塞的所述芯柱、所述沟道层、所述隧道隔离层、所述电荷捕获层和所述阻挡层被去除与所述隔离图案交叠的部分，并且
其中，所述第一垂直插塞和所述第二垂直插塞的所述芯柱、所述沟道层、所述隧道隔离层、所述电荷捕获层和所述阻挡层的与去除的部分在同一层上方的剩余部分保留在与所述隔离图案不交叠的部分处。
13.根据权利要求12所述的存储器装置，所述存储器装置还包括：
位线接触件，所述位线接触件设置在所述沟道层的所述剩余部分上方；以及
位线，所述位线设置在所述位线接触件上方。
14.根据权利要求10所述的存储器装置，其中，所述字线和所述第二选择线共同联接到所述第一垂直插塞和所述第二垂直插塞。
15.根据权利要求10所述的存储器装置，其中，由所述隔离图案分离的所述第一选择线彼此电绝缘。
16.一种存储器装置，所述存储器装置包括：
外围电路结构，所述外围电路结构在基板上方；
单元结构，所述单元结构通过接合焊盘接触所述外围电路结构，并且包括位线、第一选择线、字线、第二选择线和源极线；
第一垂直插塞和第二垂直插塞，所述第一垂直插塞和所述第二垂直插塞垂直贯穿所述单元结构并且彼此间隔开；
第一隔离图案，所述第一隔离图案在所述第一垂直插塞和所述第二垂直插塞下方与所述第一垂直插塞的一部分和所述第二垂直插塞的一部分交叠，并且在垂直方向上将每条所述第一选择线分离；以及
第二隔离图案，所述第二隔离图案在所述第一垂直插塞和所述第二垂直插塞上方与所述第一垂直插塞的一部分和所述第二垂直插塞的一部分交叠，并且将在垂直方向上与所述第一选择线在不同平面上的每条所述第二选择线分离。
17.根据权利要求16所述的存储器装置，其中，所述第一垂直插塞和所述第二垂直插塞中的每一个包括：
芯柱，所述芯柱具有圆柱形状；
沟道层，所述沟道层具有围绕所述芯柱的侧表面的圆柱形状；
隧道隔离层，所述隧道隔离层具有围绕所述沟道层的外侧表面的圆柱形状；
电荷捕获层，所述电荷捕获层具有围绕所述隧道隔离层的外侧表面的圆柱形状；以及
阻挡层，所述阻挡层具有围绕所述电荷捕获层的外侧表面的圆柱形状。
18.根据权利要求17所述的存储器装置，
其中，所述沟道层的与所述第一隔离图案相邻的部分电联接到所述位线，并且
其中，所述沟道层的与所述第二隔离图案相邻的部分电联接到所述源极线。
19.根据权利要求16所述的存储器装置，其中，所述第一隔离图案和所述第二隔离图案包括绝缘材料。
20.根据权利要求16所述的存储器装置，其中，所述字线共同联接到所述第一垂直插塞和所述第二垂直插塞。
21.根据权利要求16所述的存储器装置，所述存储器装置还包括：杂质，所述杂质被注入到所述第一垂直插塞和所述第二垂直插塞接触所述第一隔离图案或所述第二隔离图案的表面中。
22.一种制造存储器装置的方法，所述方法包括以下步骤：
形成层叠结构，在所述层叠结构中第一选择线、字线和第二选择线层叠在源极线上；
形成垂直穿过所述第一选择线、所述字线和所述第二选择线并且彼此间隔开的第一垂直插塞和第二垂直插塞；
形成与所述第一垂直插塞的一部分和所述第二垂直插塞的一部分交叠并且将所述第一选择线与所述第二选择线分离的沟槽；以及
在所述沟槽中形成隔离图案。
23.根据权利要求22所述的方法，其中，形成所述第一垂直插塞和所述第二垂直插塞的步骤包括以下步骤：
形成穿过所述第一选择线、所述字线和所述第二选择线的第一垂直孔和第二垂直孔；以及
沿着所述第一垂直孔和所述第二垂直孔中的每一个的内表面形成阻挡层、电荷捕获层、隧道隔离层、沟道层和芯柱。
24.根据权利要求23所述的方法，其中，形成所述沟槽的步骤是通过用于从所述第一垂直插塞和所述第二垂直插塞去除所述阻挡层、所述电荷捕获层、所述隧道隔离层、所述沟道层和所述芯柱的彼此相邻的部分以及所述第二选择线的一部分的蚀刻工艺来执行的。
25.根据权利要求22所述的方法，所述方法还包括以下步骤：在所述沟槽中形成所述隔离图案之前，将杂质注入到所述沟槽的内表面中。
26.根据权利要求25所述的方法，其中，通过控制所述杂质的入射角来执行注入所述杂质的步骤。
27.一种制造存储器装置的方法，所述方法包括以下步骤：
在第一基板上形成暴露出第一接合焊盘的外围电路结构；
在第二基板上形成单元结构，在所述单元结构中层叠有第一选择线、字线、第二选择线和第二接合焊盘；
形成垂直穿过所述单元结构中包括的所述第一选择线、所述字线和所述第二选择线的第一垂直插塞和第二垂直插塞，所述第一垂直插塞和所述第二垂直插塞彼此间隔开；
形成与所述第一垂直插塞的一部分和所述第二垂直插塞的一部分交叠并且将所述第二选择线分离的第一沟槽；
在所述第一沟槽中形成第一隔离图案；
将所述单元结构和所述第二基板翻转，并且将所述单元结构中包括的所述第二接合焊盘接合到所述外围电路结构中包括的所述第一接合焊盘；
去除所述第二基板；
形成与所述第一垂直插塞的一部分和所述第二垂直插塞的一部分交叠并且将所述第一选择线分离的第二沟槽；以及
在所述第二沟槽中形成第二隔离图案。
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