CN117641931A - 存储器装置及其制造方法 - Google Patents

Abstract

本申请涉及一种存储器装置及其制造方法。该存储器装置可包括：层叠结构，其包括依次层叠的漏极选择线、字线和源极选择线；主插塞，其在层叠结构的垂直方向上延伸，并且在该主插塞的上区域的中央部分中包括子源极层孔；分离图案，其被配置为在垂直方向上分离主插塞；以及源极线，其层叠在层叠结构上并且被配置为填充子源极层孔。

Description

存储器装置及其制造方法

技术领域

本公开的各种实施方式涉及存储器装置和制造该存储器装置的方法，更具体地，涉及一种三维(3D)存储器装置和制造该3D存储器装置的方法。

背景技术

存储器装置可被分类为当供电中断时丢失所存储的数据的易失性存储器装置以及即使当供电中断时也保留所存储的数据的非易失性存储器装置。

非易失性存储器装置的示例可包括NAND闪存、NOR闪存、电阻存储器(或电阻随机存取存储器：ReRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。

在非易失性存储器装置的示例当中，NAND闪存系统可包括存储数据的存储器装置和控制存储器装置的控制器。存储器装置可包括存储数据的存储器单元阵列以及响应于从控制器发送的命令而执行编程操作、读操作或擦除操作的外围电路。

存储器单元阵列可包括多个存储块，各个存储块可包括多个存储器单元。

随着存储器装置的集成度增加，需要能够存储大量数据的存储器装置，并且需要简化制造工艺以便降低制造成本。

发明内容

本公开的各种实施方式涉及一种使得能够改进集成度的存储器装置和制造该存储器装置的方法。

本公开的一个实施方式可提供一种存储器装置。该存储器装置可包括：层叠结构，其包括依次层叠的漏极选择线、字线和源极选择线；主插塞，其在层叠结构的垂直方向上延伸，并且在主插塞的上区域的中央部分中包括子源极层孔；分离图案，其被配置为在垂直方向上分离主插塞；以及源极线，其层叠在层叠结构上，并且被配置为填充子源极层孔。

本公开的另一实施方式可提供一种制造存储器装置的方法。该方法可包括以下步骤：形成第一层叠结构，在该第一层叠结构中，漏极选择线、字线和源极选择线依次形成在第一源极层上；通过蚀刻第一层叠结构来形成主插塞；形成被配置为分离主插塞的分离图案；通过翻转第一层叠结构，使得源极选择线设置在上部并且漏极选择线设置在下部来形成第二层叠结构；在第二层叠结构的顶表面上形成与主插塞交叠的子源极层孔；以及形成层叠在第二层叠结构的顶表面上并被配置为填充子源极层孔的源极线。

本公开的另一实施方式可提供一种存储器装置。该存储器装置可包括：层叠结构，其包括依次层叠的漏极选择线、字线和源极选择线；主插塞，其在层叠结构的垂直方向上延伸，并且在主插塞的上区域的中央部分中包括子源极层孔；分离图案，其被配置为在垂直方向上分离主插塞；源极线，其层叠在层叠结构上，并且包括填充子源极层孔的子源极层；以及阻挡层、电荷捕获层、隧道绝缘层和沟道层，其与子源极层孔相邻设置并且在垂直方向上远离子源极层延伸，其中，子源极层靠近分离图案的底部在横向方向上突出并且直接接触沟道层。

附图说明

图1是示出根据本公开的实施方式的存储器装置的图。

图2是示出存储器单元阵列和外围电路的布置结构的图。

图3是示出存储器单元阵列的结构的图。

图4是示出根据本公开的另一实施方式的存储器装置的布局的示图。

图5是示出根据本公开的另一实施方式的存储块的结构的横截面图。

图6A和图6B示出用于说明根据本公开的另一实施方式的主插塞Pm的结构的布局。

图7A至图7K是示出根据本公开的一个实施方式的存储器装置的制造方法的横截面图。

图8是示出本公开的另一实施方式的横截面图。

图9是示出应用根据本公开的另一实施方式的存储器装置的固态驱动器(SSD)系统的图。

图10是示出应用根据本公开的另一实施方式的存储器装置的存储卡系统的图。

具体实施方式

本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述作为示例提供以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式实践，不应被解释为限于本说明书或申请中描述的实施方式。

图1是示出根据本公开的一个实施方式的存储器装置的图。

参照图1，存储器装置100可包括外围电路190和存储器单元阵列110。

外围电路190可执行将数据存储在存储器单元阵列110中的编程操作和验证操作，执行输出存储在存储器单元阵列110中的数据的读操作，和/或执行擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路190可包括电压发生电路130、行解码器120、源极线驱动器140、控制电路150、页缓冲器160、列解码器170和输入-输出电路180。

存储器单元阵列110可包括存储数据的多个存储器单元。在实施方式中，存储器单元阵列110可包括三维(3D)存储器单元阵列。多个存储器单元中的每一个可根据编程方案存储单比特数据或者两比特或更多比特的多比特数据。多个存储器单元可形成多个串。包括在各个串中的存储器单元可通过沟道彼此电连接。包括在串中的沟道可通过位线BL联接到页缓冲器160。

电压发生电路130可响应于操作信号OP_S而生成要用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生电路130可选择性地生成和输出包括编程电压、验证电压、通过电压、读电压、擦除电压等的操作电压Vop。

行解码器120可通过多条漏极选择线DSL、多条字线WL和多条源极选择线SSL联接到存储器单元阵列110。行解码器120可响应于行地址RADD而向多条漏极选择线DSL、多条字线WL和多条源极选择线SSL传送操作电压Vop。

源极线驱动器140可响应于源极线控制信号SL_S而向存储器单元阵列110发送源极电压Vsl。例如，源极电压Vsl可被传送至联接到存储器单元阵列110的源极线。

控制电路150可响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。

页缓冲器160可通过位线BL联接到存储器单元阵列110。页缓冲器160可响应于页缓冲器控制信号PB_S而暂时存储通过多条位线BL接收的数据DATA。页缓冲器160可在读操作期间感测多条位线BL的电压或电流。

列解码器170可响应于列地址CADD而将从输入-输出电路180接收的数据DATA发送至页缓冲器160或者将存储在页缓冲器160中的数据DATA发送至输入-输出电路180。列解码器170可通过列线CLL与输入-输出电路180交换数据DATA，并且可通过数据线DTL与页缓冲器160交换数据DATA。

输入-输出电路180可将从联接到存储器装置100的外部装置(例如，控制器)接收的命令CMD和地址ADD传送至控制电路150，并且可将从列解码器170接收的数据输出至外部装置。

图2是示出存储器单元阵列和外围电路的布置结构的图。

参照图2，存储器单元阵列110可层叠在外围电路190上。例如，当基板沿着X-Y平面形成时，外围电路190可从基板在Z方向上层叠，并且存储器单元阵列110可层叠在外围电路190上。

图3是示出存储器单元阵列的结构的图。

参照图3，存储器单元阵列110可包括第一存储块BLK1至第i存储块BLKi(其中i是正整数)。第一存储块BLK1至第i存储块BLKi可被布置为在Y方向上彼此间隔开，并且可共同联接到第一位线BL1至第j位线BLj。例如，第一位线BL1至第j位线BLj可在Y方向上延伸，并且可被布置为在X方向上彼此间隔开。第一存储块BLK1至第i存储块BLKi可通过狭缝SLT彼此分离。

图4是示出根据本公开的另一实施方式的存储器装置的布局的示图。

图4是示出在形成源极线之前存储器装置的布局的图。

参照图4，包括在存储器装置中的第(n-1)存储块BLK(n-1)、第n存储块BLKn和第(n+1)存储块BLK(n+1)可被布置为在Y方向上彼此间隔开。第(n-1)存储块BLK(n-1)、第n存储块BLKn和第(n+1)存储块BLK(n+1)可具有相同的组件和结构，并且可通过狭缝SLT彼此分离。

各个狭缝SLT可包括狭缝隔离层IS和源极触点SC。狭缝隔离层IS可将存储块电隔离。源极触点SC可接触形成在存储块的下部的源极线，并且可将电压发生电路130所生成的源极线电压传送至源极线。

因为第(n-1)存储块BLK(n-1)、第n存储块BLKn和第(n+1)存储块BLK(n+1)可按相同的方式配置，所以作为示例将详细描述第n存储块BLKn。

第n存储块BLKn可包括多个主插塞Pm。

参照图4的布局，多个主插塞Pm可布置成多行，并且布置成多行的主插塞Pm可包括布置在第一行中的主插塞以及布置在设置为在Y方向上与第一行间隔开的第二行中的主插塞Pm。布置在第二行中的主插塞Pm可在对角方向上与布置在第一行中的主插塞Pm间隔开。

第n存储块BLKn可包括多个分离图案SP。分离图案SP可与主插塞Pm交叠。各个主插塞Pm可被对应分离图案SP分离成多个子插塞Ps，并且各个子插塞Ps可包括存储器单元。主插塞Pm可形成为使得两个主插塞成对，并且一对两个主块被一个分离图案SP分离成四个子插塞Ps。因此，分离图案SP可形成为具有X方向上的长轴和Y方向上的短轴的形状，以分离布置在X方向上的多个主插塞Pm。然而，由于分离图案SP也可形成为分离一个主插塞Pm，所以各个分离图案SP的形状不限于具有X方向上的长轴的形状。分离图案SP的形状不限于图中所示。例如，各个分离图案SP可形成为圆形形状、椭圆形形状或矩形形状。

由于分离图案SP旨在分离布置成多行的多个主插塞Pm，所以分离图案SP也可布置成在Y方向上彼此间隔开的多行。因为第二行中的主插塞Pm可被设置为在对角方向上与第一行中的主插塞间隔开的同时与第一行中的主插塞Pm邻近，所以第二行中的分离图案SP可被设置为在对角方向上与第一行中的分离图案SP间隔开的同时与第一行中的分离图案邻近。

尽管在图4中，彼此间隔开的两个主插塞Pm被示出为通过一个分离图案SP分离成四个子插塞Ps，但是通过一个分离图案SP分离的主插塞Pm的数量不限于图中所示。例如，一个主插塞Pm可被一个分离图案SP分离成两个子插塞Ps，三个主插塞Pm可被一个分离图案SP分离成六个子插塞Ps。在下面将描述的另一实施方式中，说明两个主插塞Pm被一个分离图案SP分离成四个子插塞Ps的结构。

子插塞Ps可包括第一子插塞1Ps和第二子插塞2Ps。在图4中，为了描述方便，示出存储器装置的多条位线当中的第一至第四位线BL1、BL2、BL3和BL4，并且省略布置在第一至第四位线BL1、BL2、BL3和BL4两侧的一些位线的例示。第一至第四位线BL1、BL2、BL3和BL4可分别联接到包括在第一列和第二列中的主插塞Pm中的子插塞Ps。各个子插塞Ps可通过位线触点BLC联接到多条位线当中的与其对应的位线。例如，主插塞Pm当中的布置在Y方向上并且位于第一列中的主插塞Pm中所包括的第一子插塞1Ps和第二子插塞2Ps可通过位线触点BLC联接到第一位线BL1和第二位线BL2。另外，设置成与位于第一列中的主插塞邻近并且在对角方向上与其间隔开的设置在第二列中的主插塞Pm中所包括的第一子插塞1Ps和第二子插塞2Ps可通过对应位线触点BLC联接到第三位线BL3和第四位线BL4。

第n存储块BLKn可包括层叠的源极选择线、字线和漏极选择线。例如，字线可形成在源极选择线上，并且漏极选择线可形成在字线上。由于第(n-1)存储块BLK(n-1)至第(n+1)存储块BLK(n+1)可通过狭缝SLT彼此区分，所以包括在不同存储块中的栅极线可通过狭缝SLT彼此分离。例如，包括在第(n-1)存储块BLK(n-1)中的栅极线可通过对应狭缝SLT与包括在第n存储块BLKn中的栅极线分离。

下面将详细描述主插塞Pm和分离图案SP的结构。

图5是示出根据本公开的一个实施方式的存储块的结构的横截面图。

参照图5，根据本公开的该实施方式的存储块可包括分离图案SP、主插塞Pm、第一材料层1M、第三材料层3M和源极线SL。主插塞Pm和源极线SL可被设置为使得主插塞Pm在层叠结构STK的垂直方向(例如，Z方向)上与源极线SL交叠。

子源极层孔SSH(填充有子源极层SS)可形成在主插塞Pm更靠近源极线SL的方向(例如，Z方向)上与主插塞Pm交叠的区域中。子源极层孔SSH的侧壁可形成为接触主插塞Pm的沟道层CH的内壁。另外，子源极层孔SSH的底表面可形成为接触芯柱CP的顶表面和分离图案SP的顶表面。子源极层孔SSH可被设置成与第一源极层1S间隔开，主插塞Pm的沟道层CH、隧道绝缘层TO、电荷捕获层CT和阻挡层BX的部分插置在子源极层孔SSH与第一源极层1S之间。

源极线SL可包括第一源极层1S和第二源极层S2。第一源极层1S可在与第二源极层2S邻近的同时形成在第二源极层2S下方。第一源极层1S可在Z方向上与主插塞Pm的沟道层CH、隧道绝缘层TO、电荷捕获层CT和阻挡层BX在Z方向上接触第二源极层2S的部分相同的高度处在Z方向上接触第二源极层2S。例如，第一源极层1S可形成为使得主插塞Pm在Z方向(层叠结构STK的垂直方向)上接触第二源极层2S，并且使得第一源极层1S的内壁接触主插塞Pm的外壁。因此，第一源极层1S可被设置成在Y方向上与第二源极层2S间隔开，主插塞Pm的沟道层CH、隧道绝缘层TO、电荷捕获层CT和阻挡层BX插置在第一源极层1S与第二源极层2S之间。

在本实施方式中，第二源极层2S的部分当中的填充子源极层孔SSH的部分可被定义为子源极层SS。因为子源极层SS填充子源极层孔SSH，所以其可形成为在Z方向上突出的形状，即从第二源极层2S到主插塞Pm的覆盖层CAP。因此，子源极层SS的厚度可等于子源极层孔SSH的高度，并且子源极层SS的宽度可等于子源极层孔SSH的直径。子源极层SS的外壁可接触主插塞Pm的沟道层CH的内壁，并且子源极层SS的底表面可形成为接触主插塞Pm的芯柱CP的顶表面和分离图案SP的顶表面。子源极层SS可被设置成在Y方向上与第一源极层1S间隔开，主插塞Pm的沟道层CH、隧道绝缘层TO、电荷捕获层CT和阻挡层BX的部分插置在子源极层SS与第一源极层1S之间。

第一材料层1M和第三材料层3M可在Z方向上层叠并且彼此相邻地交替设置在第一源极层1S下方。第一材料层1M可设置在第一材料层1M和第三材料层3M层叠的结构的最下部和最上部。因为各个第一材料层1M用作绝缘层，所以其可由绝缘材料形成。例如，各个第一材料层1M可由氧化物层或氧化硅层形成。因为第三材料层3M用作栅极线，所以各个第三材料层3M可由导电材料形成。例如，各个第三材料层3M可由多晶硅层形成。

主插塞Pm可包括覆盖层CAP、芯柱CP、沟道层CH、隧道绝缘层TO、电荷捕获层CT和阻挡层BX。覆盖层CAP可在从基板在垂直方向上形成的主插塞Pm的第一方向(例如，Z方向)上并且在远离源极线SL的方向上形成在芯柱CP下方，并且可用于改进漏极选择晶体管的电特性。例如，覆盖层CAP可由导电材料形成。例如，覆盖层CAP可由掺杂多晶硅层形成。芯柱CP可形成在覆盖层CAP上。例如，芯柱CP可由绝缘材料或导电材料形成。沟道层CH可形成为包围覆盖层CAP和芯柱CP，并且可由半导体材料制成。例如，沟道层CH可由多晶硅层形成。隧道绝缘层TO可形成为包围沟道层CH，并且可由绝缘材料制成。例如，隧道绝缘层TO可由氧化物层或氧化硅层形成。电荷捕获层CT可形成为包围隧道绝缘层TO，并且可由能够捕获电荷的材料制成。例如，电荷捕获层CT可由氮化物层形成。阻挡层BX可形成为包围电荷捕获层CT，并且可由绝缘材料制成。例如，阻挡层BX可由氧化物层或氧化硅层形成。

主插塞Pm可被分离图案SP分离成子插塞1Ps和2Ps。第一子插塞1Ps和第二子插塞2Ps可被设置成彼此间隔开，分离图案SP插置在它们之间。第一子插塞1Ps和第二子插塞2Ps以及分离图案SP可形成为沿着层叠结构STK的垂直方向延伸，因此在垂直方向(例如，Z方向)上接触源极线SL。例如，除了子源极层SS之外，主插塞Pm的阻挡层BX、电荷捕获层CT、隧道绝缘层TO和沟道层CH可接触第二源极层2S。主插塞Pm的芯柱CP可在垂直方向上接触子源极层SS，并且分离图案SP可在垂直方向上接触子源极层SS。

因为沟道层CH的内表面通过子源极层SS接触源极线SL，所以沟道层CH接触源极线SL的面积可增加，因此源极电阻可减小。

图6A和图6B示出用于说明根据本公开的一个实施方式的主插塞Pm的结构的布局。

图6A示出在方向B1-B2上图5的布局，图6B示出在方向C1-C2上图5的布局。

参照图5和图6A，根据本公开的此实施方式，第一主插塞1Pm和第二主插塞2Pm以及分离图案SP可形成在存储块的下区域中。第一主插塞1Pm和第二主插塞2Pm可布置在X方向上以彼此间隔开，并且分离图案SP可被配置为在X方向上延伸。通过分离图案SP，第一主插塞1Pm可被分离成第一子插塞1Ps和第二子插塞2Ps，并且第二主插塞2Pm可被分离成第三子插塞3Ps和第四子插塞4Ps。第一子插塞1Ps和第三子插塞3Ps可形成为具有相同的结构，第二子插塞2Ps和第四子插塞4Ps可形成为具有相同的结构。第一子插塞1Ps的结构可相对于分离图案SP与第二子插塞2Ps的结构对称，第三子插塞3Ps的结构可相对于分离图案SP与第四子插塞4Ps的结构对称。第一至第四子插塞1Ps、2Ps、3Ps和4Ps中的每一个可包括阻挡层BX、电荷捕获层CT、隧道绝缘层TO、沟道层CH和芯柱CP。第一材料层1M可设置在第一主插塞1Pm和第二主插塞2Pm外侧。

参照图5和图6B，子源极层孔SSH可形成为与第一主插塞1Pm和第二主插塞2Pm交叠。子源极层孔SSH可形成为具有与分离图案SP相同的宽度和面积，但是子源极层孔SSH的一部分可形成为由第一主插塞1Pm和第二主插塞2Pm的沟道层CH的部分包围。因此，子源极层孔SSH可形成为突出结构以接触第一主插塞1Pm和第二主插塞2Pm的沟道层CH。例如，子源极层孔SSH可形成为与分离图案SP的宽度相比向第一子插塞1Ps和第二子插塞2Ps的沟道层CH突出，以接触沟道层CH。因此，在两个主插塞1Pm和2Pm通过一个分离图案SP分离的结构中，如本实施方式的情况中一样，四个子插塞1Ps至4Ps包括子源极层孔SSH的各个突起，因此子源极层孔SSH可具有总共四个突起。子源极层SS可沿着子源极层孔SSH的内侧形成。

通过子源极层SS，第一主插塞1Pm可被分离成第一子插塞1Ps和第二子插塞2Ps，并且第二主插塞2Pm可被分离成第三子插塞3Ps和第四子插塞4Ps。第一子插塞1Ps和第三子插塞3Ps可形成为具有相同的结构，第二子插塞2Ps和第四子插塞4Ps可形成为具有相同的结构。第一子插塞1Ps的结构可相对于子源极层SS与第二子插塞2Ps的结构对称，第三子插塞3Ps的结构可相对于子源极层SS与第四子插塞4Ps的结构对称。

因为第一至第四子插塞1Ps、2Ps、3Ps和4Ps的结构形成为彼此相似，所以下面作为示例描述多个子插塞当中的第一子插塞1Ps的结构。第一子插塞1Ps可形成为使得第一子插塞1Ps的沟道层CH包围子源极层SS的突起，隧道绝缘层TO包围沟道层CH，电荷捕获层CT包围隧道绝缘层TO，阻挡层BX包围电荷捕获层CT。第一源极层1S可设置在第一主插塞1Pm和第二主插塞2Pm外侧。

图7A至图7K是示出根据本公开的另一实施方式的存储器装置的制造方法的横截面图。

参照图7A，可在下结构上层叠第一源极层1S。下结构可以是包括外围电路的基板或结构。因为第一源极层1S是用作源极线的层，所以其可由导电材料形成。例如，第一源极层1S可由诸如多晶硅、钨或镍的导电材料形成。

参照图7B，可在第一源极层1S上交替地层叠第一材料层1M和第二材料层2M。例如，当第一材料层1M形成在第一源极层1S上时，第二材料层2M可形成在第一材料层1M上，并且第一材料层1M可再形成在第二材料层2M上。各个第一材料层1M可由绝缘材料形成。例如，各个第一材料层1M可由氧化物层或氧化硅层形成。各个第二材料层2M可由在后续工艺中可选择性地去除的材料形成。因此，第二材料层2M可由蚀刻选择性不同于第一材料层1M的蚀刻选择性的材料形成。例如，各个第二材料层2M可由氮化物层形成。在第一材料层1M和第二材料层2M层叠的结构中，第一材料层1M可形成在结构的最下部分和最上部分中。因此，可形成第一层叠结构1STK。

参照图7C，可形成用于暴露第一源极层1S的垂直孔VH。垂直孔VH可如图7C所示渐缩。例如，可执行去除第一材料层1M和第二材料层2M的部分的蚀刻工艺以及去除第一源极层1S的一部分的蚀刻工艺。蚀刻工艺可作为干法蚀刻工艺执行，以使得在垂直于基板的方向上形成垂直孔VH。垂直孔VH可形成在要形成主插塞的区域中。垂直孔VH的长轴平行于Y方向，其短轴平行于X方向。当形成垂直孔VH的蚀刻工艺终止时，第一源极层1S可通过垂直孔VH的底表面暴露，并且第一源极层1S以及第一材料层1M和第二材料层2M可通过垂直孔VH的侧表面暴露。

参照图7D，可在垂直孔VH中形成主插塞。主插塞可包括阻挡层BX、电荷捕获层CT、隧道绝缘层TO、沟道层CH、芯柱CP和覆盖层CAP。例如，阻挡层BX可沿着垂直孔VH的内表面形成。因为阻挡层BX没有填充垂直孔VH，所以阻挡层BX可形成为圆柱形状。随后，可沿着阻挡层BX的内表面形成电荷捕获层CT，并且可沿着电荷捕获层CT的内表面形成隧道绝缘层TO。可沿着隧道绝缘层TO的内表面形成沟道层CH，并且可利用芯柱CP填充由沟道层CH包围的内部空间。在形成芯柱CP之后，可执行去除芯柱CP的上区域的一部分的蚀刻工艺，并且可在芯柱CP被去除的区域中形成覆盖层CAP。

参照图7E，为了在Y方向上分离主插塞，可通过在Z方向上蚀刻第一层叠结构1STK来形成分离图案孔SPH，使得第一源极层1S通过分离图案孔SPH的底表面暴露，并且可在分离图案孔SPH中形成分离图案SP。分离图案SP可由绝缘材料形成，以使得第一子插塞1Ps和第二子插塞2Ps的沟道层CH彼此电隔离。例如，分离图案SP可由氧化物层或氧化硅层形成。当执行沿着分离图案孔SPH的内侧形成分离图案SP的工艺时，分离图案孔SPH未被绝缘材料完全填充，因此可形成气隙GP。

参照图7F，可去除图7E的第二材料层(即，图7E的2M)，并且可在第二材料层(例如，图7E的2M)被去除的区域中形成第三材料层3M。详细地，可通过沟槽型狭缝执行去除第二材料层(例如，图7E的2M)的蚀刻工艺。蚀刻工艺可使用蚀刻剂作为湿法蚀刻工艺来执行，其允许第一材料层1M保留并且选择性地去除第二材料层(即，图7E的2M)。在第二材料层(图7E的2M)被去除的区域中，可形成第三材料层3M。例如，可通过沟槽型狭缝在第一材料层1M之间形成第三材料层3M。因为第三材料层3M用作栅极线，所以其可由导电材料制成。例如，各个第三材料层3M可由钨(W)、钴(Co)、镍(Ni)、钼(Mo)、硅(Si)、多晶硅(poly-Si)等制成。

参照图7G，可执行将图7F的第一层叠结构(例如，图7F的1STK)倒置的工艺。以下，倒置的第一层叠结构可被定义为第二层叠结构2STK。因为通过将第一层叠结构倒置而获得的结构是第二层叠结构2STK，所以第二层叠结构2STK中的第一源极层1S可设置在第二层叠结构2STK的最上部，并且第一材料层1M可设置在第二层叠结构2STK的最下部。此外，外围电路结构可设置在第一源极层1S上。因为第一源极层1S设置在第二层叠结构2STK上，所以在第二层叠结构2STK的上部还可包括第一源极层1S接触主插塞Pm和分离图案SP的部分。设置在分离图案SP中的气隙GP也可设置在第二层叠结构2STK的上部。

参照图7H，可执行通过去除第一源极层1S的一部分来暴露沟道层CH和分离图案SP中的气隙GP的蚀刻工艺。当在第一源极层1S上形成外围电路结构时，可在对应外围电路结构被去除之后蚀刻第一源极层1S。例如，蚀刻工艺可作为用于暴露第一源极层1S和分离图案SP中的气隙GP的化学机械平坦化(CMP)工艺来执行。当执行平坦化CMP时，第一源极层1S的一部分以及主插塞Pm和分离图案SP的上区域的与第一源极层1S交叠的部分可被去除，并且分离图案SP中的气隙GP可暴露。当执行平坦化工艺时，包括在主插塞Pm中的阻挡层BX、电荷捕获层CT、隧道绝缘层TO、沟道层CH和芯柱CP可通过第二层叠结构2STK的蚀刻顶表面暴露。此外，分离图案SP和分离图案SP中的气隙GP可通过第二层叠结构2STK的蚀刻顶表面暴露。

参照图7I，可执行利用间隙填充层GF填充暴露的气隙GP的内部的氧化工艺。在利用间隙填充层GF填充气隙GP的内部的氧化工艺中，间隙填充层GF也可形成在第二层叠结构2STK的顶表面上。间隙填充层GF可由与分离图案SP相同的材料形成，以使得第一子插塞1Ps和第二子插塞2Ps的沟道层CH彼此电隔离。例如，当分离图案SP由绝缘材料所制成的氧化硅层或氧化物层形成时，间隙填充层GF也可由氧化物层或氧化硅层形成。

参照图7J，可执行去除设置在第二层叠结构2STK的上部的主插塞Pm的芯柱CP的一部分和分离图案SP的一部分以及间隙填充层GF的一部分的蚀刻工艺。例如，蚀刻工艺可作为能够选择性地去除氧化物层的回蚀工艺来执行。可执行回蚀工艺，直至间隙填充层GF、芯柱CP和分离图案SP被去除至特定深度。在这种情况下，尽管由氧化物制成的阻挡层BX和隧道绝缘层TO的上部可被部分地去除，但是通过回蚀工艺暴露的区域比设置在主插塞Pm的中央的芯柱CP和分离图案SP暴露的区域窄，因此即使阻挡层BX和隧道绝缘层TO的部分上部被去除，去除量也可能非常小。芯柱CP和分离图案SP的部分被去除，因此可在由沟道层CH包围的区域中形成子源极层孔SSH。例如，子源极层孔SSH的外表面可由沟道层CH包围，间隙填充层GF、分离图案SP和芯柱CP可通过子源极层孔SSH的底表面暴露。

参照图7K，可在第二层叠结构2STK上形成第二源极层2S。在本实施方式中，第二源极层2S的部分当中的填充子源极层孔SSH的部分可被定义为子源极层SS。子源极层SS的厚度可等于子源极层孔SSH的高度，并且子源极层SS的宽度可等于子源极层孔SSH的直径。形成第二源极层2S，因此可形成包括第一源极层1S和第二源极层2S以及子源极层SS的源极线SL。

因为沟道层CH的内表面通过子源极层SS接触源极线SL，所以沟道层CH接触源极线SL的面积可增加，因此源极电阻可减小。

图8是示出本公开的另一实施方式的横截面图。

参照图7G至图8，当气隙GP(图7G的GP)的大小小于图7H的平坦化工艺(图7H的CMP)的目标深度时，或者当图7G的气隙(图7G的GP)的位置被设置为高于图7H的平坦化工艺(图7H的CMP)的目标深度时，可在图7H的平坦化工艺(图7H的CMP)中去除图7H的气隙(图7H的GP)。在这种情况下，可跳过上面参照图7I描述的形成间隙填充层(图7I的GF)的工艺。即，可选择性地执行形成图7I的间隙填充层(图7I的GF)的工艺。例如，参照图7G和图7J，在去除第一源极层1S的一部分并暴露第一源极层1S和分离图案SP中的图7G的气隙(图7G的GP)的蚀刻工艺之后，可立即执行形成图7J的子源极层孔(图7J的SSH)的蚀刻工艺，因此可形成图8的第二层叠结构2STK。

图9是示出应用根据本公开的存储器装置的固态驱动器(SSD)系统的图。

参照图9，SSD系统4000可包括主机4100和SSD 4200。SSD 4200可通过信号连接器4001与主机4100交换信号，并且可通过电源连接器4002接收电力。SSD 4200可包括控制器4210、多个存储器装置4221至422n、辅助电源4230和缓冲存储器4240。

控制器4210可响应于从主机4100接收的信号而控制多个存储器装置4221至422n。在一个实施方式中，可基于主机4100和SSD 4200的接口来发送信号。例如，信号可由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、Firewire、通用闪存(UFS)、WiFi、蓝牙和高速非易失性存储器(NVMe)的各种接口中的至少一种来定义。

多个存储器装置4221至422n中的每一个可包括被配置为存储数据的多个存储器单元。存储器装置4221至422n中的每一个可按照与图1所示的存储器装置100相同的方式配置。多个存储器装置4221至422n可通过通道CH1至CHn与控制器4210通信。

辅助电源4230可通过电源连接器4002联接到主机4100。辅助电源4230可被供应有来自主机4100的电源电压，并且可被充电。当来自主机4100的电力供应没有顺畅地执行时，辅助电源4230可提供SSD 4200的电源电压。在一个实施方式中，辅助电源4230可位于SSD4200内部或位于SSD 4200外部。例如，辅助电源4230可位于主板中，并且还可向SSD 4200提供辅助电力。

缓冲存储器4240可用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可暂时存储从主机4100接收的数据或从多个存储器装置4221至422n接收的数据，或者可暂时存储存储器装置4221至422n的元数据(例如，映射表)。缓冲存储器4240可包括诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM和低功率DDR(LPDDR)SDRAM的易失性存储器或者诸如铁电RAM(FRAM)、电阻RAM(ReRAM)、自旋转移矩磁性RAM(STT-MRAM)和相变RAM(PRAM)的非易失性存储器。

图10是示出应用根据本公开的存储器装置的存储卡系统的图。

参照图10，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。

存储器装置1100可按照与图1所示的存储器装置100相同的方式配置。

控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。在一个实施方式中，卡接口7100可以是(但不限于)安全数字(SD)卡接口或多媒体卡(MMC)接口。

卡接口7100可根据主机60000的协议对主机60000和控制器1200之间的数据交换进行接口。在一个实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口7100可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或信号传输方法。

当存储器系统70000联接到诸如PC、平板PC、数字相机、数字音频播放器、移动电话、视频游戏机硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器(μP)6100的控制下通过卡接口7100和控制器1200与存储器装置1100执行数据通信。

根据本公开，存储器装置的集成度可改进。

相关申请的交叉引用

本申请要求2022年9月1日提交于韩国知识产权局的韩国专利申请号10-2022-0110871的优先权，其完整公开通过引用并入本文。

Claims (22)

1.一种存储器装置，该存储器装置包括：

层叠结构，该层叠结构包括依次层叠的漏极选择线、字线和源极选择线；

主插塞，该主插塞在所述层叠结构的垂直方向上延伸，并且在该主插塞的上区域的中央部分中包括子源极层孔；

分离图案，该分离图案在垂直方向上分离所述主插塞；以及

源极线，该源极线层叠在所述层叠结构上，并且填充所述子源极层孔。

2.根据权利要求1所述的存储器装置，其中，

所述漏极选择线设置在所述层叠结构的下部，并且

所述源极选择线设置在所述层叠结构的上部。

3.根据权利要求1所述的存储器装置，其中，所述主插塞包括在所述垂直方向上延伸的阻挡层、电荷捕获层、隧道绝缘层、沟道层、芯柱和覆盖层。

4.根据权利要求3所述的存储器装置，其中，所述子源极层孔的底表面接触所述主插塞的所述芯柱和所述分离图案。

5.根据权利要求3所述的存储器装置，其中，所述子源极层孔的侧表面接触所述沟道层的内表面。

6.根据权利要求3所述的存储器装置，其中，所述主插塞的所述阻挡层由所述源极线包围。

7.根据权利要求1所述的存储器装置，其中，所述主插塞被所述分离图案分离成第一子插塞和第二子插塞。

8.根据权利要求7所述的存储器装置，其中，所述第一子插塞和所述第二子插塞具有相对于所述分离图案彼此对称的结构。

9.根据权利要求1所述的存储器装置，其中，所述分离图案由绝缘材料形成。

10.根据权利要求1所述的存储器装置，该存储器装置还包括：

气隙，该气隙形成在所述分离图案中；以及

间隙填充层，该间隙填充层填充所述气隙。

11.根据权利要求10所述的存储器装置，其中，所述间隙填充层由与所述分离图案的材料相同的材料形成。

12.一种制造存储器装置的方法，该方法包括以下步骤：

形成第一层叠结构，在该第一层叠结构中，漏极选择线、字线和源极选择线依次形成在第一源极层上；

通过蚀刻所述第一层叠结构来形成主插塞；

形成分离所述主插塞的分离图案；

通过翻转所述第一层叠结构，使得所述源极选择线设置在上部并且所述漏极选择线设置在下部来形成第二层叠结构；

在所述第二层叠结构的顶表面上形成与所述主插塞交叠的子源极层孔；以及

形成层叠在所述第二层叠结构的顶表面上并且填充所述子源极层孔的源极线。

13.根据权利要求12所述的方法，其中，形成所述主插塞的步骤包括以下步骤：

通过蚀刻所述第一层叠结构来形成垂直孔；以及

沿着所述垂直孔的内侧壁形成阻挡层、电荷捕获层、隧道绝缘层、沟道层、芯柱和覆盖层。

14.根据权利要求12所述的方法，其中，形成所述分离图案的步骤包括以下步骤：

形成分离所述主插塞的分离孔；以及

沿着所述分离孔的内壁形成绝缘材料。

15.根据权利要求12所述的方法，该方法还包括以下步骤：

在所述分离图案中形成间隙填充层。

16.根据权利要求15所述的方法，其中，形成所述间隙填充层的步骤包括以下步骤：

通过蚀刻所述第二层叠结构的所述第一源极层来暴露气隙；以及

利用间隙填充材料来填充所述第一源极层被蚀刻的所述第二层叠结构的顶表面以及所述气隙的内部。

17.根据权利要求16所述的方法，其中，所述间隙填充材料是绝缘材料。

18.根据权利要求12所述的方法，其中，形成所述子源极层孔的步骤包括以下步骤：

通过蚀刻所述第二层叠结构的第一源极层来暴露所述主插塞的内部；以及

蚀刻所述主插塞的暴露的内部和所述分离图案。

19.根据权利要求18所述的方法，其中，蚀刻工艺是回蚀工艺。

20.根据权利要求18所述的方法，其中，通过蚀刻工艺，去除所述主插塞的芯柱的一部分和所述分离图案的一部分。

21.根据权利要求12所述的方法，其中，所述源极线由导电材料形成。

22.一种存储器装置，该存储器装置包括：

层叠结构，该层叠结构包括依次层叠的漏极选择线、字线和源极选择线；

主插塞，该主插塞在所述层叠结构的垂直方向上延伸，并且在该主插塞的上区域的中央部分中包括子源极层孔；

分离图案，该分离图案在垂直方向上分离所述主插塞；

源极线，该源极线层叠在所述层叠结构上，并且包括填充所述子源极层孔的子源极层；以及

阻挡层、电荷捕获层、隧道绝缘层和沟道层，所述阻挡层、所述电荷捕获层、所述隧道绝缘层和所述沟道层被设置为与所述子源极层孔相邻并且在所述垂直方向上远离所述子源极层延伸，

其中，所述子源极层在靠近所述分离图案的底部的方向上突出并且直接接触所述沟道层。