CN115548025A - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

本申请涉及半导体存储器装置及其制造方法。一种半导体存储器装置及其制造方法，该半导体存储器装置包括：在基板上的栅极层叠物，该栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案；沟道结构，其穿过栅极层叠物并且具有突出到栅极层叠物上方的上端部；存储器层，其围绕沟道结构的侧壁；以及源极层，其形成在栅极层叠物上。沟道结构包括在沟道结构的中央区域中在垂直方向上延伸的芯绝缘层以及围绕芯绝缘层的侧壁的沟道层，沟道层形成为在垂直方向上低于芯绝缘层和存储器层。

Description

半导体存储器装置及其制造方法
技术领域
本公开涉及电子装置，并且更具体地，涉及垂直沟道结构的半导体存储器装置及其制造方法。
背景技术
近来，计算机环境的范式已转变为无处不在的计算标准，由此几乎可以随时随地使用计算机系统。因此，诸如移动电话、数码相机和笔记本计算机之类的便携式电子装置的使用迅速增加。这种便携式电子装置通常使用半导体存储器系统，该半导体存储器系统使用存储器装置，即，数据储存装置。数据储存装置可以用作便携式电子装置的主储存装置或辅助储存装置。
使用半导体存储器装置的数据储存装置的优点在于：稳定性和耐久性优异，因为没有机械驱动器，信息的访问速度非常快，并且功耗低。作为具有这些优点的存储器系统的示例，数据储存装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
半导体存储器装置通常被分类为易失性存储器装置或非易失性存储器装置。
非易失性存储器装置的读取速度和写入速度相对较慢，然而非易失性存储器装置即使在供电被切断时也可以保持所存储的数据。因此，非易失性存储器装置用于存储不管供电如何都要保持的数据。非易失性存储器装置可以包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。闪存通常被分类为NOR型或NAND型。
发明内容
本公开的实施方式提供一种能够更均匀地形成用于连接垂直沟道结构的沟道层和源极层的工艺结区域(process junction region)的半导体存储器装置及其制造方法。
根据本公开的实施方式，一种半导体存储器装置包括：在基板上的栅极层叠物，该栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案；沟道结构，其穿过栅极层叠物并且具有突出到栅极层叠物上方的上端部；存储器层，其围绕沟道结构的侧壁；以及源极层，其形成在栅极层叠物上。沟道结构包括在沟道结构的中央区域中在垂直方向上延伸的芯绝缘层以及围绕芯绝缘层的侧壁的沟道层，沟道层在垂直方向上低于芯绝缘层和存储器层。
根据本公开的实施方式，一种制造半导体存储器装置的方法包括：在基板上形成存储器单元阵列，使得存储器单元阵列包括栅极层叠物、芯绝缘层、沟道层和存储器层，栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案，芯绝缘层穿过栅极层叠物并且具有延伸到基板中的端部，沟道层围绕芯绝缘层的侧壁和端部，并且存储器层从沟道层和栅极层叠物之间的区域延伸到沟道层的端部和基板之间的区域。该方法还包括：去除基板以暴露存储器层。该方法附加地包括：通过蚀刻暴露的存储器层和沟道层来暴露芯绝缘层，并且通过蚀刻暴露的存储器层和沟道层以使得沟道层的上表面高度低于栅极层叠物的上表面高度来在存储器层的上端部和芯绝缘层的上端部之间形成开口。该方法还包括：形成第一源极层以围绕芯绝缘层的突起和栅极层叠物的上表面并且填充开口。
根据本公开的实施方式，一种制造半导体存储器装置的方法包括：在基板上形成存储器单元阵列，使得存储器单元阵列包括栅极层叠物、芯绝缘层、沟道层和存储器层，栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案，芯绝缘层穿过栅极层叠物并且具有延伸到基板中的端部，沟道层围绕芯绝缘层的侧壁和端部，并且存储器层从沟道层和栅极层叠物之间的区域延伸到沟道层的端部和基板之间的区域。该方法还包括：去除基板以暴露存储器层，并且通过蚀刻暴露的存储器层和沟道层来暴露芯绝缘层。该方法附加地包括：在包括芯绝缘层的整个结构上形成第一源极层和缓冲层，然后执行平坦化工艺以使得最上表面变得均匀。该方法还包括通过对沟道层的上端部执行离子注入工艺来形成结区域，并且在去除缓冲层之后对第一源极层和结区域执行热处理工艺。
根据本技术的实施方式，在用于连接垂直沟道结构的沟道层和源极层的工艺期间，可以通过蚀刻沟道层来形成开口，并且源极层可以填充在开口中以电连接沟道层和源极层。此外，通过在源极层上形成用于离子注入工艺的缓冲层并然后执行离子注入工艺，结区域可以形成为在沟道层中形成具有均匀的深度。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示图1的存储器单元阵列的电路图。
图3是例示根据本公开的实施方式的半导体存储器装置的立体图。
图4是例示图1的存储器单元阵列的截面图。
图5A至图5F、图6、图7和图8A至图8F是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图。
图9是例示根据本公开的实施方式的存储器系统的配置的框图。
图10是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
在本说明书或本申请中公开的根据本公开的构思的实施方式的具体结构性描述或功能性描述仅被例示以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式施行并且不应被解释为限于本说明书或本申请中描述的实施方式。
在下文中，将参照附图描述本公开的实施方式，以便进行足够详细的描述以允许本领域普通技术人员实现本公开的技术思想。
图1是例示根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10包括外围电路PC和存储器单元阵列20。
外围电路PC可以被配置为控制用于在存储器单元阵列20中存储数据的编程操作、用于输出存储在存储器单元阵列20中的数据的读取操作以及用于擦除存储在存储器单元阵列20中的数据的擦除操作。
在实施方式中，外围电路PC可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列20可以包括多个存储块。存储器单元阵列20可以通过字线WL连接到行解码器33，并且可以通过位线BL连接到页缓冲器组37。
控制电路35可以响应于命令CMD和地址ADD而控制电压发生器31、行解码器33和页缓冲器组37。
电压发生器31可以响应于控制电路35的控制而产生诸如用于编程操作、读取操作和擦除操作的擦除电压、接地电压、编程电压、验证电压、通过电压和读取电压之类的各种操作电压。
行解码器33可以响应于控制电路35的控制而选择存储块。行解码器33可以被配置为向连接到被选存储块的字线WL施加操作电压。
页缓冲器组37可以通过位线BL连接到存储器单元阵列20。页缓冲器组37可以响应于控制电路35的控制而在编程操作期间临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可以响应于控制电路35的控制而在读取操作或验证操作期间感测位线BL的电压或电流。页缓冲器组37可以响应于控制电路35的控制而选择位线BL。
在结构上，存储器单元阵列20可以与外围电路PC的一部分交叠。
图2是例示图1的存储器单元阵列20的电路图。
参照图2，存储器单元阵列20可以包括连接在源极线SL与多条位线BL之间的多个单元串CS1和CS2。多个单元串CS1和CS2可以共同连接到多条字线WL1至WLn。
多个单元串CS1和CS2中的每一个可以包括连接到源极线SL的至少一个源极选择晶体管SST、连接到位线BL的至少一个漏极选择晶体管DST以及串联连接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储器单元MC1至MCn。
多个存储器单元MC1至MCn的栅极可以分别连接到彼此间隔开并层叠的多条字线WL1至WLn。多条字线WL1至WLn可以设置在源极选择线SSL与两条或更多条漏极选择线DSL1和DSL2之间。两条或更多条漏极选择线DSL1和DSL2可以在同一高度上彼此间隔开。
源极选择晶体管SST的栅极可以连接到源极选择线SSL。漏极选择晶体管DST的栅极可以连接到与漏极选择晶体管DST的栅极对应的漏极选择线。
源极线SL可以连接到源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可以连接到与漏极选择晶体管DST的漏极对应的位线。
多个单元串CS1和CS2可以被分成分别连接到两条或更多条漏极选择线DSL1和DSL2的串组。连接到同一位线的单元串可以由不同的漏极选择线独立地控制。此外，连接到同一漏极选择线的单元串可以由不同的位线独立地控制。
在实施方式中，两条或更多条漏极选择线DSL1和DSL2可以包括第一漏极选择线DSL1和第二漏极选择线DSL2。多个单元串CS1和CS2可以包括连接到第一漏极选择线DSL1的第一串组的第一单元串CS1和连接到第二漏极选择线DSL2的第二串组的第二串CS2。
图3是示意性地例示根据本公开的实施方式的半导体存储器装置10的立体图。
参照图3，半导体存储器装置10可以包括设置在基板SUB上的外围电路PC和与外围电路PC交叠的栅极层叠物GST。
每个栅极层叠物GST可以包括源极选择线SSL、多条字线WL1至WLn、以及通过分离结构DSM在同一高度上彼此分离的两条或更多条漏选择线DSL1和DSL2。
源极选择线SSL和多条字线WL1至WLn可以在第一方向X和第二方向Y上延伸，并且可以形成为平行于基板SUB的上表面的平板形状。第一方向X可以是XYZ笛卡尔坐标系的X轴指向的方向，并且第二方向Y可以是XYZ笛卡尔坐标系的Y轴指向的方向。
多条字线WL1至WLn可以彼此间隔开并且在第三方向Z上层叠物。第三方向Z可以是XYZ笛卡尔坐标系的Z轴指向的方向。多条字线WL1至WLn可以设置在两条或更多条漏极选择线DSL1和DSL2与源极选择线SSL之间。
栅极层叠物GST可以通过狭缝SI彼此分离开。分离结构DSM可以形成为在第三方向Z上比狭缝SI短并且可以与多条字线WL1至WLn交叠。
分离结构DSM和狭缝SI中的每一个可以以直线形状、锯齿形状或波浪形状延伸。分离结构DSM和狭缝SI中的每一个的宽度可以根据设计规则而不同地改变。
根据实施方式的源极选择线SSL可以设置为比两条或更多条漏极选择线DSL1和DSL2更靠近外围电路PC。
半导体存储器装置10可以包括设置在栅极层叠物GST与外围电路PC之间的源极线SL，其中多条位线BL比源极线SL与外围电路PC间隔得更远。栅极层叠物GST可以设置在多条位线BL与源极线SL之间。
图4是例示图1的存储器单元阵列20的截面图。
参照图4，在存储器单元阵列20中，下部结构U和上部结构T可以彼此接合，并且源极线结构SL可以设置在上部结构T上。
上部结构T可以包括由狭缝SI分离开的栅极层叠物GST、穿过栅极层叠物GST的沟道结构CH、沿着每个沟道结构CH的侧壁延伸的存储器层ML、设置在栅极层叠物GST下方的位线41、以及第一连接结构C1。
栅极层叠物GST可以包括在垂直方向上交替层叠的层间绝缘层ILD和导电图案CP1至CPn。导电图案CP1至CPn中的每一个可以包括各种导电材料，诸如掺杂硅层、金属层、金属硅化物层和屏障层，并且可以包括两种或更多种类型的导电材料。例如，导电图案CP1至CPn中的每一个可以包括钨和围绕钨的表面的氮化钛层(TiN)。钨是低电阻金属并且可以降低导电图案CP1至CPn的电阻。氮化钛层TiN可以是屏障层并且可以防止钨和层间绝缘层ILD之间的直接接触。
在导电图案CP1至CPn当中，与位线41相邻的第一导电图案CP1可以用作漏极选择线DSL。在另一实施方式中，与位线41相邻并且连续层叠的两个或更多个导电图案可以用作漏极选择线。在导电图案CP1至CPn当中，与第一源极层SL1和第二源极层SL2相邻的第n导电图案CPn可以用作源极选择线SSL。在另一实施方式中，与第一源极层SL1和第二源极层SL2相邻并且顺序地层叠的两个或更多个导电图案可以用作源极选择线。在垂直方向上彼此相邻并设置在漏极选择线和源极选择线之间的导电图案(例如，CP2至CPn-1)可以用作上面参照图2描述的字线WL1至WLn。
沟道结构CH可以在垂直方向上穿过栅极层叠物GST，并且沟道结构CH的一个端部可以形成为突出超过栅极层叠物GST的顶部。沟道结构CH可以形成为中空型。沟道结构CH可以包括填充沟道结构CH的中央区域的芯绝缘层11、位于芯绝缘层11的下端的掺杂半导体层13、以及围绕芯绝缘层11和掺杂半导体层13的表面的沟道层15。沟道层15用作与其对应的单元串的沟道区域。沟道层15可以由半导体材料形成。在实施方式中，沟道层15可以包括硅层。掺杂剂可以通过离子注入工艺注入到沟道层15的最上部，即，沟道层的与源极选择晶体管对应的部分。沟道结构CH可以形成为突出超过设置在栅极层叠物GST的最上部上的层间绝缘层ILD。沟道结构CH的突出超过设置在栅极层叠物GST的最上部上的层间绝缘层ILD的端部可以仅由芯绝缘层11形成。例如，沟道层15可以形成为具有低于设置在栅极层叠物GST的最上部上的层间绝缘层ILD的高度。例如，沟道层15可以形成为具有低于设置在栅极层叠物GST的最上部上的层间绝缘层ILD并且等于或高于用作源极选择线的导电图案的高度。
存储器层ML可以形成为围绕沟道结构CH的表面。存储器层ML可以包括围绕沟道结构CH的沟道层15的隧道绝缘层TI、围绕隧道绝缘层TI的数据储存层DS和围绕数据储存层DS的阻挡绝缘层BI。存储器层ML可以在垂直方向上延伸，并且可以延伸为比沟道层15长。也就是说，存储器层ML可以形成为具有比沟道层15高的高度。也就是说，沟道层15可以设置在存储器层ML和芯绝缘层11之间，并且可以具有低于存储器层ML和芯绝缘层11的高度。因此，可以通过沟道层15的高度来在芯绝缘层11和存储器层ML的最上部处形成开口，并且第一源极层SL1可以填充在开口中。存储器层ML可以形成为具有与设置在栅极层叠物GST的最上部上的层间绝缘层ILD相同的高度。存储器层ML可以被定义为包括在沟道结构CH中的组件。
位线41可以设置在栅极层叠物GST下方。位线41可以通过穿过多个绝缘层21、25和27的接触插塞31连接到沟道结构CH。位线41可以通过第一绝缘结构51和第二绝缘结构81与基板SUB间隔开。
第一连接结构1st_CS可以包括第一绝缘结构51和形成在第一绝缘结构51内部的第一连接结构C1。第一连接结构C1可以包括各种导电图案63、65和67。第一绝缘结构51可以包括层叠在位线41和第二绝缘结构81之间的两个或更多个绝缘层51A至51D。
下部结构U可以包括互补金属氧化物半导体(CMOS)电路结构CMOS以及形成在CMOS电路结构CMOS上的第二连接结构2nd_CS，CMOS包括形成在基板SUB上的多个晶体管TR。
第二连接结构2nd_CS可以包括形成在基板SUB上的第二绝缘结构81和形成在第二绝缘结构81内部的第二连接结构C2。每个第二连接结构C2可以包括掩埋在第二绝缘结构81中的各种导电图案83、85、87、89和91。第二绝缘结构81可以包括顺序地层叠的两个或更多个绝缘层81A至81D。
上部结构T和下部结构U可以通过接合工艺彼此接合。例如，上部结构T的第一连接结构1nd_CS的暴露的导电图案67和下部结构U的第二连接结构2nd_CS的暴露的导电图案91可以设置为彼此面对并且可以彼此粘附。导电图案67和导电图案91可以被定义为接合金属。
源极线结构SL可以设置在上部结构T上。源极线结构SL可以包括第一源极层SL1和第二源极层SL2。第一源极层SL1可以由掺杂的多晶硅层形成。可以沿着设置在最上部上的层间绝缘层ILD、存储器层ML和芯绝缘层11的表面形成第一源极层SL1。第一源极层SL1可以形成为填充通过沟道层15的高度形成的存储器层ML的上部和芯绝缘层11的上部之间的开口。第一源极层SL1可以形成为与沟道层15的最上端表面接触。第二源极层SL2可以形成在第一源极层SL1上并且可以由具有低电阻的金属材料形成。例如，第二源极层SL2可以由氮化钛(TiN)或钨(W)形成以降低源极线结构的电阻。此外，第二源极层SL2可以使用铜(Cu)形成，并且还可以包括在第二源极层SL2的上表面和下表面上的钽(Ta)或氮化钽(TaN)作为屏障层。
源极线结构SL可以用作图2的源极线SL。
图5A至图5F、图6、图7和图8A至图8F是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图。
图5A至图5F是例示在第一基板上形成存储器单元阵列、第一线阵列和第一连接结构的步骤的截面图。
参照图5A，第一材料层111和第二材料层113可以逐层地交替层叠在第一基板101上。
第一基板101可以由具有与第一材料层111和第二材料层113的蚀刻速率不同的蚀刻速率的材料形成。例如，基板101可以包括硅。
在实施方式中，第一材料层111可以是用于上面参照图4描述的层间绝缘层ILD的绝缘材料。第二材料层113可以由蚀刻速率不同于第一材料层111的蚀刻速率的材料形成。例如，第一材料层111可以包括氧化硅，并且第二材料层113可以包括氮化硅。以下附图示出了第一材料层111由绝缘材料形成并且第二材料层113由牺牲层形成的实施方式，但本公开不限于此。第一材料层111和第二材料层113的物理特性可以以各种方式改变。例如，第一材料层111可以是用于上面参照图4描述的层间绝缘层ILD的绝缘材料，并且第二材料层113可以是用于上面参照图4描述的导电图案CP1至CPn的导电材料。
参照图5B，可以在第一材料层111和第二材料层113的层叠结构上形成包括第一开口125的第一掩模图案121。此后，可以通过第一掩模图案121的第一开口125形成穿过第一材料层111和第二材料层113的沟道孔115。沟道孔115可以向内延伸至第一基板101的部分深度。根据用于形成沟道孔115的蚀刻剂，沟道孔115可以形成为各种形状。
在实施方式中，可以使用第一蚀刻剂形成沟道孔115。第一材料层111和第二材料层113相对于第一蚀刻剂的蚀刻速度可以比第一基板101相对于第一蚀刻剂的蚀刻速度快。结果，沟道孔115的延伸到第一基板101中的端部的宽度可以形成为比穿过第一材料层111和第二材料层113的沟道孔115的宽度窄。
参照图5C，可以在沟道孔115中形成存储器层137和沟道结构147。沟道结构147的侧壁和沟道结构147的延伸到第一基板101中的端部可以被存储器层137围绕。
形成存储器层137可以包括在沟道孔115的表面上顺序地层叠阻挡绝缘层135、数据储存层133和隧道绝缘层131。阻挡绝缘层135、数据储存层133，隧道绝缘层131可以包括与上面参照图4描述的阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI相同的材料。存储器层137可以形成为线形状，并且沟道孔115的中央区域可以由存储器层137限定。
此后，可以在存储器层137的表面上形成沟道层141以形成沟道结构147。沟道层141可以包括用作沟道区域的半导体层。例如，沟道层141可以包括未掺杂的多晶硅。
在实施方式中，沟道层141可以形成为线形状，并且沟道孔115的中央区域可以包括未用沟道层141填充的部分。当沟道层141形成为线形状时，形成沟道结构147可以包括用芯绝缘层143填充沟道层141上的沟道孔115的中央区域，蚀刻芯绝缘层143的一部分以在沟道孔115的中央区域的一部分中限定凹陷区域，并用掺杂半导体层145填充凹陷区域。芯绝缘层143可以包括氧化物，并且掺杂半导体层145可以包括导电掺杂剂。导电掺杂剂可以包括用于结的n型掺杂剂。导电掺杂剂可以包括反向掺杂的p型掺杂剂。
在另一实施方式中，沟道层141可以形成为填充沟道孔115的中央区域，并且可以省略芯绝缘层143和掺杂半导体层145。当省略芯绝缘层143和掺杂半导体层145时，形成沟道结构147还可以包括将导电掺杂剂掺杂到沟道层141中。
参照图5D，在去除图5C所示的第一掩模图案121之后，可以形成第一绝缘层151。
随后，可以形成狭缝153。狭缝153可以穿过第一绝缘层151并且穿过第一材料层111和第二材料层113的层叠结构。狭缝153可以对应于图4所示的狭缝SI。随后，可以通过选择性地去除通过狭缝153暴露的第二材料层113来限定水平空间155。水平空间155可以被限定于在垂直方向上相邻的第一材料层111之间。
参照图5E，通过缝隙153用第三材料层157分别填充图5D所示的水平空间155。第三材料层157可以是上面参照图4描述的导电图案CP1至CPn。第三材料层157可以填充水平空间155以围绕沟道结构147和存储器层137。
如上所述，可以通过用作为导电图案的第三材料层157替换作为牺牲层的第二材料层113来在第一基板101上形成栅极层叠物150。栅极层叠物150可以包括其中作为层间绝缘层的第一材料层111和作为导电图案的第三材料层157交替层叠的结构。沟道结构147可以穿过栅极层叠物150并且延伸到第一基板101中。存储器层137可以从沟道结构147和栅极层叠物150之间的区域延伸到沟道结构147的端部和第一基板101之间的区域。
包括上面参照图2描述的多个单元串CS1和CS2的存储块可以通过上面参照图5A至图5E描述的工艺而形成在第一基板101上。每个单元串可以包括串联连接的漏极选择晶体管DST和存储器单元MC1至MCn，如上面参照图3所述。上面参照图3描述的漏极选择晶体管DST和存储器单元MC1至MCn可以被限定在图5E所示的沟道结构147和作为导电图案的第三材料层157的交叉处，并且可以通过沟道结构147串联连接。
随后，可以形成侧壁绝缘层161以覆盖栅极层叠物150的侧壁。此后，可以形成延伸以填充狭缝153的内部并且覆盖侧壁绝缘层161和第一绝缘层151的第二绝缘层163。
参照图5F，可以在第二绝缘层163上形成第三绝缘层171。随后，可以形成穿过第三绝缘层171或穿过第三绝缘层171和第二绝缘层163的接触插塞173。接触塞173可以延伸以与沟道结构147接触。
随后，可以形成第一线阵列175。第一线阵列175可以是连接到接触插塞173的位线。此后，可以形成覆盖第一线阵列175的第一绝缘结构181。第一绝缘结构181可以包括两个或更多个绝缘层181A、181B、181C和181D。第一连接结构185、189、191和193可以掩埋在第一绝缘结构181中，并且第一连接结构185、189、191和193可以通过接触插塞(未示出)电连接。
第一连接结构185、189、191和193可以包括具有暴露于第一绝缘结构181的外部的表面的第一接合金属。
图6是例示在第二基板上形成CMOS电路和第二连接结构的步骤的截面图。
参照图6，该方法可以包括在第二基板201上形成构成CMOS电路的多个晶体管200。
第二基板201可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延层。
每个晶体管200可以形成在由隔离层203隔开的第二基板201的有源区域中。每个晶体管200可以包括层叠在与其对应的有源区域上的栅极绝缘层207和栅电极209，以及在栅电极209的两侧上形成于有源区域中的结205a和205b。结205a和205b可以包括用于实现与其对应的晶体管的导电掺杂剂。结205a和205b可以包括n型掺杂剂和p型掺杂剂中的至少一种。
在形成多个晶体管200之后，可以形成连接到构成CMOS电路的晶体管200的第二连接结构220，以及覆盖第二连接结构220和晶体管200的第二绝缘结构211。
第二绝缘结构211可以包括两个或更多个绝缘层211A、211B、211C和211D。第二连接结构220可以掩埋在第二绝缘结构211中。每个第二连接结构220可以包括多个导电图案213、215、217、219、221和223。第二绝缘结构211和第二连接结构220不限于图中所示的示例并且可以以各种方式改变。
导电图案213、215、217、219、221和223表示第二连接结构220并且可以包括具有暴露于第二绝缘结构211的外部的表面的第二接合金属。
图7是例示将第一连接结构和第二连接结构彼此接合的步骤的截面图。
参照图7，第一基板101和第二基板201对齐，使得第一基板101上的第一连接结构193的第一接合金属和第二基板201上的第二连接结构223的第二接合金属可以彼此接触。第一接合金属和第二接合金属可以包括各种金属，并且可以包括例如铜。
此后，第一连接结构193的第一接合金属和第二连接结构223的第二接合金属彼此粘附。为此，在对第一接合金属和第二接合金属施加热之后，可以使第一接合金属和第二接合金属硬化。本公开不限于此，并且可以引入用于连接第一连接结构193和第二连接结构223的各种工艺。
图8A至图8F是例示在栅极层叠物150上形成连接到多个单元串的源极线结构的截面图。
参照图8A，可以去除图7所示的第一基板101。当去除第一基板101时，存储器层137可以用作蚀刻停止层。因此，突出超过栅极层叠物150的沟道结构147可以被存储器层137保护。
参照图8B，可以去除突出到栅极层叠物150上方的存储器层137以暴露沟道层141。暴露的沟道层141可以突出到栅极层叠物150上方。存储器层137的上表面高度可以等于或低于栅极层叠物150的上表面高度。
此后，参照图8B中指示的区域A的放大图来描述工艺步骤。
参照图8C，通过蚀刻存储器层137而暴露的沟道层141被蚀刻以暴露芯绝缘层143的突起。此时，通过控制蚀刻工艺以蚀刻隧道绝缘层131和芯绝缘层143之间的沟道层的上端部来形成开口OP。也就是说，可以执行蚀刻工艺以蚀刻暴露的沟道层141，并且沟道层141可以被蚀刻以使得沟道层141的高度与用作位于最上部分的源极选择线的导电图案的高度类似。
参照图8D，沿着包括芯绝缘层143的暴露表面的整个结构的上表面形成第一源极层177。此时，形成第一源极层177以填充图8C所示的开口OP。因此，第一源极层177与沟道层141的最上部分直接接触。第一源极层177可以由掺杂的多晶硅层形成。
参照图8E，缓冲层178形成在第一源极层177上，并且执行平坦化工艺以使得缓冲层178的上部高度是均匀的。缓冲层178可以由氧化物层形成。
此后，执行离子注入工艺以将掺杂剂注入到用作源极选择晶体管的沟道的沟道层141中以形成结区域。因为在离子注入工艺期间通过缓冲层178使离子注入深度变得均匀，所以可以控制离子注入区域。
参照图8F，在去除图8E所示的缓冲层178之后，执行使用激光的局部热处理工艺以激活结区域。热处理工艺的目标区域可以包括第一源极层177和沟道层141当中的其中注入有掺杂剂的结区域。
此后，第二源极层179形成在第一源极层177上。第二源极层179可以形成在第一源极层177上，并且可以由具有低电阻的金属材料形成。例如，第二源极层179可以由氮化钛(TiN)或钨(W)形成以降低源极线结构的电阻。此外，第二源极层179可以使用铜(Cu)形成，并且还可以包括在第二源极层179的上表面和下表面上的钽(Ta)或氮化钽(TaN)作为屏障层。
如上所述，根据本公开的实施方式，在通过蚀刻沟道层形成开口之后，可以用第一源极层填充开口以直接连接沟道层和源极层。另外，在形成缓冲层之后，可以执行离子注入工艺以均匀地形成结区域。此外，可以通过执行使用激光的局部热处理工艺来激活结区域。
图9是例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图9，存储器系统1100包括半导体存储器装置1120和存储器控制器1110。
半导体存储器装置1120可以是由多个闪存芯片构成的多芯片封装件。半导体存储器装置1120可以是参照图1至图4描述的半导体存储器装置。
存储器控制器1110可以被配置为控制半导体存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114、以及存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。此外，纠错块1114检测并纠正从半导体存储器装置1120读取的数据中包括的错误，并且存储器接口1115执行与半导体存储器装置1120的接口连接。此外，存储器控制器1110还可以包括存储用于与主机接口连接的代码数据的只读存储器(ROM)。
上述存储器系统1100可以是存储卡或固态盘(SSD)，其中组合了半导体存储器装置1120和存储器控制器1110。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)之类的各种接口协议中的一个与外部装置(例如，主机)通信。
图10是例示根据本公开的实施方式的计算系统1200的配置的框图。
参照图10，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
尽管本公开的详细描述描述了具体实施方式，但是在不脱离本公开的范围和技术精神的情况下，各种改变和修改是可能的。因此，本公开的范围不应限于上述实施方式，而应由所附权利要求及其等同物来确定。
相关申请的交叉引用
本申请要求于2021年6月14日提交的韩国专利申请No.10-2021-0076987的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
在基板上的栅极层叠物，所述栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案；
沟道结构，所述沟道结构穿过所述栅极层叠物并且具有突出到所述栅极层叠物上方的上端部；
存储器层，所述存储器层围绕所述沟道结构的侧壁；以及
源极层，所述源极层形成在所述栅极层叠物上，
其中，所述沟道结构包括：
芯绝缘层，所述芯绝缘层在所述沟道结构的中央区域中在所述垂直方向上延伸；以及
沟道层，所述沟道层围绕所述芯绝缘层的侧壁，所述沟道层在所述垂直方向上比所述芯绝缘层和所述存储器层低。
2.根据权利要求1所述的半导体存储器装置，其中，所述源极层包括：
第一源极层，所述第一源极层沿着所述沟道结构的突出的上端部以及所述栅极层叠物的上部的表面形成；以及
第二源极层，所述第二源极层形成在所述第一源极层上。
3.根据权利要求2所述的半导体存储器装置，其中，所述第一源极层填充在所述存储器层的上端部和所述芯绝缘层的上端部之间的空间。
4.根据权利要求2所述的半导体存储器装置，其中，所述第一源极层直接连接到所述沟道层的上端部。
5.根据权利要求1所述的半导体存储器装置，其中，所述沟道层包括未掺杂的多晶硅层。
6.根据权利要求2所述的半导体存储器装置，其中，所述第一源极层包括掺杂的多晶硅层。
7.根据权利要求6所述的半导体存储器装置，其中，所述第二源极层包括金属材料。
8.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的上表面高度低于所述栅极层叠物的上表面高度。
9.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的上表面高度低于所述存储器层的上表面高度。
10.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的上表面高度等于或高于所述导电图案当中用作选择线的最上的导电图案。
11.根据权利要求1所述的半导体存储器装置，其中，所述存储器层的上表面高度等于或低于所述栅极层叠物的上表面高度。
12.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
在基板上形成存储器单元阵列，使得所述存储器单元阵列包括栅极层叠物、芯绝缘层、沟道层和存储器层，所述栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案，所述芯绝缘层穿过所述栅极层叠物并且具有延伸到所述基板中的端部，所述沟道层围绕所述芯绝缘层的侧壁和所述端部，并且所述存储器层从所述沟道层和所述栅极层叠物之间的区域延伸到所述沟道层的端部和所述基板之间的区域；
去除所述基板以暴露所述存储器层；
通过蚀刻暴露的所述存储器层和所述沟道层来暴露所述芯绝缘层，并且通过蚀刻暴露的所述存储器层和所述沟道层以使得所述沟道层的上表面高度低于所述栅极层叠物的上表面高度来在所述存储器层的上端部和所述芯绝缘层的上端部之间形成开口；以及
形成第一源极层以围绕所述芯绝缘层的突起和所述栅极层叠物的上表面且填充所述开口。
13.根据权利要求12所述的方法，所述方法还包括以下步骤：
在所述第一源极层上形成缓冲层；
执行平坦化工艺，使得所述缓冲层的上部高度变得均匀；以及
通过执行离子注入工艺来在所述沟道层的上端部形成结。
14.根据权利要求13所述的方法，所述方法还包括以下步骤：
去除所述缓冲层；
对所述第一源极层和所述沟道层的上端部执行热处理工艺；以及
在所述第一源极层上形成第二源极层。
15.根据权利要求14所述的方法，其中，所述第一源极层由掺杂的多晶硅层形成。
16.根据权利要求14所述的方法，其中，所述第二源极层由金属材料形成。
17.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
在基板上形成存储器单元阵列，使得所述存储器单元阵列包括栅极层叠物、芯绝缘层、沟道层和存储器层，所述栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案，所述芯绝缘层穿过所述栅极层叠物并且具有延伸到所述基板中的端部，所述沟道层围绕所述芯绝缘层的侧壁和所述端部，并且所述存储器层从所述沟道层和所述栅极层叠物之间的区域延伸到所述沟道层的端部和所述基板之间的区域；
去除所述基板以暴露所述存储器层；
通过蚀刻暴露的所述存储器层和所述沟道层来暴露所述芯绝缘层；
在包括所述芯绝缘层的整个结构上形成第一源极层和缓冲层，然后执行平坦化工艺以使得最上表面变得均匀；
通过对所述沟道层的上端部执行离子注入工艺来形成结区域；以及
在去除所述缓冲层之后对所述第一源极层和所述结区域执行热处理工艺。
18.根据权利要求17所述的方法，其中，暴露所述芯绝缘层的步骤包括：通过执行蚀刻以使得所述沟道层的上表面高度低于所述栅极层叠物的上表面高度来在所述存储器层的上端部和所述芯绝缘层的上端部之间形成开口。
19.根据权利要求18所述的方法，其中，形成所述第一源极层和所述缓冲层的步骤包括以下步骤：
形成所述第一源极层以围绕所述芯绝缘层的突起和所述栅极层叠物的上表面且填充所述开口；以及
在所述第一源极层上形成包括氧化物层的所述缓冲层。
20.根据权利要求17所述的方法，所述方法还包括以下步骤：
在执行所述热处理工艺之后，在所述第一源极层上形成由金属材料形成的第二源极层。
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