TW202412283A - 半導體記憶體裝置及其製造方法 - Google Patents

半導體記憶體裝置及其製造方法 Download PDF

Info

Publication number
TW202412283A
TW202412283A TW112126542A TW112126542A TW202412283A TW 202412283 A TW202412283 A TW 202412283A TW 112126542 A TW112126542 A TW 112126542A TW 112126542 A TW112126542 A TW 112126542A TW 202412283 A TW202412283 A TW 202412283A
Authority
TW
Taiwan
Prior art keywords
layer
forming
back gate
source
stack
Prior art date
Application number
TW112126542A
Other languages
English (en)
Inventor
昶漢 金
姜仁求
金東協
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW202412283A publication Critical patent/TW202412283A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申請涉及一種半導體記憶體裝置及其製造方法。所述半導體記憶體裝置包括：閘極堆疊物，其包括在單元區域中彼此交替地堆疊的多個閘極圖案和多個層間絕緣層；源極線，其設置在閘極堆疊物上；以及通道插塞，其在垂直方向上穿過閘極堆疊物和源極線。通道插塞包括背閘、圍繞背閘的側壁的背閘絕緣層、圍繞背閘的側壁的通道層和圍繞通道層的側壁的記憶體層。背閘絕緣層在背閘和源極線之間延伸。

Description

半導體記憶體裝置及其製造方法
本揭示內容涉及電子裝置，更具體地，涉及一種垂直通道結構的半導體記憶體裝置及其製造方法。 相關申請的交叉引用
本申請案主張2022年9月1日提交於韓國知識產權局的韓國專利申請號10-2022-0110436的優先權，其完整揭示內容通過引用併入本文。
最近，計算機環境的範式已轉變為普適計算，這使得計算機系統幾乎能夠隨時隨地使用。因此，諸如移動電話、數位相機和筆記型計算機的便攜式電子裝置的使用正快速增加。這種便攜式電子裝置通常使用半導體記憶體系統（其使用記憶體裝置），即，數據存儲裝置。數據存儲裝置用作便攜式電子裝置的主存儲裝置或輔助存儲裝置。
使用半導體記憶體裝置的數據存儲裝置的優點在於穩定性和耐久性優異，因為不存在機械驅動器，資訊存取速度非常快，並且功耗低。作為具有這些優點的記憶體系統的示例，數據存儲裝置包括通用串列匯流排（universal serial bus；USB）記憶體裝置、具有各種介面的記憶卡、固態驅動器（solid state drive；SSD）等。
半導體記憶體裝置通常被分類為揮發性記憶體裝置或非揮發性記憶體裝置。
然而，非揮發性記憶體裝置的寫入速度和讀取速度相對慢，即使電源被切斷，非揮發性記憶體裝置也維持存儲數據。因此，非揮發性記憶體裝置用於存儲不管電源如何均要維持的數據。非揮發性記憶體裝置包括唯讀記憶體（ROM）、遮罩ROM（MROM）、可編程ROM（PROM）、可擦除可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）、快閃記憶體、相變隨機存取記憶體（PRAM）、磁性RAM（MRAM）、電阻RAM（RRAM）、鐵電RAM（FRAM）等。快閃記憶體通常被分類為NOR型或NAND型。
半導體記憶體裝置包括能夠存儲數據的記憶體單元。為了改進記憶體單元的整合度，已提出了三維半導體記憶體裝置。
三維半導體記憶體裝置包括三維佈置的記憶體單元。隨著記憶體單元的堆疊數量增加，三維半導體記憶體裝置的整合度可改進。隨著記憶體單元的堆疊數量增加，需要能夠改進三維半導體記憶體裝置的結構穩定性的技術。
本揭示內容的實施方式提供了一種具有高垂直高度並具有改進的電特性的半導體記憶體裝置及其製造方法。
根據本揭示內容的實施方式，一種半導體記憶體裝置包括：閘極堆疊物，其包括在單元區域中彼此交替地堆疊的多個閘極圖案和多個層間絕緣層；設置在閘極堆疊物上的源極線；以及在垂直方向上穿過閘極堆疊物和源極線的通道插塞。通道插塞包括背閘、圍繞背閘的側壁的背閘絕緣層、圍繞背閘的側壁的通道層和圍繞通道層的側壁的記憶體層。背閘絕緣層在背閘和源極線之間延伸。
根據本揭示內容，一種製造半導體記憶體裝置的方法包括以下步驟：在第一基板的單元區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層；在第二源極層上形成多個第一材料層和多個第二材料層交替地堆疊的堆疊物；形成穿過堆疊物、第二源極層和犧牲層的初步通道插塞；形成穿過堆疊物和第二源極層的溝槽以暴露犧牲層；通過去除暴露的犧牲層來暴露初步通道插塞的側壁的一部分；在犧牲層被去除的空間中形成第三源極層；以及去除通過溝槽暴露的多個第二材料層，並且在多個第二材料層被去除的空間中形成多個閘極圖案。形成初步通道插塞的步驟包括以下步驟：形成穿過堆疊物、第二源極層和犧牲層的孔；以及沿著孔的側壁和底表面依次形成記憶體層和通道層，然後在孔的中央區域中形成背閘犧牲層。
根據本揭示內容，一種製造半導體記憶體裝置的方法包括以下步驟：在第一基板的單元區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層；在第二源極層上形成多個第一材料層和多個第二材料層交替地堆疊的堆疊物；形成穿過堆疊物、第二源極層和犧牲層的通道插塞；形成穿過堆疊物和第二源極層的溝槽以暴露犧牲層；通過去除暴露的犧牲層來暴露通道插塞的側壁的一部分；在犧牲層被去除的空間中形成第三源極層；以及去除通過溝槽暴露的多個材料層，並且在多個材料層被去除的空間中形成多個閘極圖案。形成通道插塞的步驟包括以下步驟：形成穿過堆疊物、第二源極層和犧牲層的孔；以及沿著孔的側壁和底表面依次形成記憶體層、通道層和第一背閘絕緣層，然後在孔的中央區域中形成背閘。
根據本揭示內容的實施方式，一種半導體記憶體裝置包括：閘極堆疊物，其包括在單元區域和減薄區域中彼此交替地堆疊的多個閘極圖案和多個層間絕緣層；源極線，其設置在單元區域的閘極堆疊物上；犧牲圖案，其包括設置在減薄區域的閘極堆疊物上的第一源極層、犧牲層和第二源極層；分離圖案，其在單元區域和減薄區域之間的邊界區域中將源極線與犧牲圖案分離；以及穿過單元區域的閘極堆疊物的通道插塞和穿過減薄區域的閘極堆疊物的背閘連接結構。
根據本揭示內容，一種製造半導體記憶體裝置的方法包括以下步驟：在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層；在單元區域和減薄區域之間的邊界處形成穿過第一源極層、犧牲層和第二源極層的隔離結構；在第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物；形成穿過單元區域的堆疊物、第二源極層和犧牲層的初步通道插塞，並且形成穿過減薄區域的堆疊物、第二源極層和犧牲層的虛設通道插塞；形成穿過單元區域的堆疊物和第二源極層的溝槽以暴露犧牲層；通過去除暴露的犧牲層來暴露初步通道插塞的側壁的一部分；在犧牲層被去除的空間中形成第三源極層；以及去除通過溝槽暴露的多個第二材料層，並且在多個第二材料層被去除的空間中形成多個閘極圖案。形成初步通道插塞和虛設通道插塞的步驟包括以下步驟：形成穿過單元區域和減薄區域的堆疊物、第二源極層和犧牲層的孔和虛設孔；以及沿著孔和虛設孔的側壁和底表面依次形成記憶體層和通道層，然後在孔的中央區域中形成背閘犧牲層。
根據本揭示內容，一種製造半導體記憶體裝置的方法包括以下步驟：在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層；在單元區域和減薄區域之間的邊界處形成穿過第一源極層、犧牲層和第二源極層的隔離結構；在第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物；形成穿過單元區域的堆疊物、第二源極層和犧牲層的初步通道插塞，並且形成穿過減薄區域的堆疊物、第二源極層和犧牲層的虛設通道插塞；形成穿過單元區域的堆疊物和第二源極層的溝槽以暴露犧牲層，並且形成穿過減薄區域的堆疊物和第二源極層的虛設溝槽以暴露犧牲層；通過去除單元區域的通過溝槽暴露的犧牲層和減薄區域的通過虛設溝槽暴露的犧牲層來暴露初步通道插塞的側壁的一部分和虛設通道插塞的側壁的一部分；通過在犧牲層被去除的空間中形成第三源極層來在單元區域中形成源極線並且在減薄區域中形成虛設源極線；以及去除通過溝槽和虛設溝槽暴露的多個第二材料層，並且在多個第二材料層被去除的空間中形成多個閘極圖案。形成初步通道插塞和虛設通道插塞的步驟包括以下步驟：形成穿過單元區域和減薄區域的堆疊物、第二源極層和犧牲層的孔和虛設孔；以及沿著孔和虛設孔的側壁和底表面依次形成記憶體層和通道層，然後在孔的中央區域中形成背閘犧牲層。
根據本揭示內容，一種製造半導體記憶體裝置的方法包括以下步驟：在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層；在單元區域和減薄區域之間的邊界處形成穿過第一源極層、犧牲層和第二源極層的隔離結構；在第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物；形成穿過單元區域的堆疊物、第二源極層和犧牲層的通道插塞，並且形成穿過減薄區域的堆疊物、第二源極層和犧牲層的虛設通道插塞；形成穿過單元區域的堆疊物和第二源極層的溝槽以暴露犧牲層，並且形成穿過減薄區域的堆疊物和第二源極層的虛設溝槽以暴露犧牲層；通過去除單元區域的通過溝槽暴露的犧牲層和減薄區域的通過虛設溝槽暴露的犧牲層來暴露通道插塞的側壁的一部分和虛設通道插塞的側壁的一部分；通過在犧牲層被去除的空間中形成第三源極層來在單元區域中形成源極線並且在減薄區域中形成虛設源極線；以及去除通過溝槽和虛設溝槽暴露的多個第二材料層，並且在多個第二材料層被去除的空間中形成多個閘極圖案。形成通道插塞和虛設通道插塞的步驟包括以下步驟：形成穿過單元區域和減薄區域的堆疊物、第二源極層和犧牲層的孔和虛設孔；以及沿著孔和虛設孔的側壁和底表面依次形成記憶體層、通道層和第一背閘絕緣層，然後在孔的中央區域中形成背閘。
根據本揭示內容，一種製造半導體記憶體裝置的方法包括以下步驟：在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層；在單元區域和減薄區域之間的邊界處形成穿過第一源極層、犧牲層和第二源極層的隔離結構；在第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物；形成穿過單元區域的堆疊物、第二源極層和犧牲層的初步通道插塞，並且形成穿過減薄區域的堆疊物、第二源極層和犧牲層的虛設通道插塞；形成穿過單元區域的堆疊物和第二源極層的溝槽以暴露犧牲層；通過去除通過溝槽暴露的單元區域的犧牲層和減薄區域的犧牲層來暴露初步通道插塞的側壁的一部分和虛設通道插塞的側壁的一部分；通過在犧牲層被去除的空間中形成第三源極層來在單元區域中形成源極線並且在減薄區域中形成虛設源極線；去除通過溝槽暴露的多個第二材料層，並且在多個第二材料層被去除的空間中形成多個閘極圖案；以及形成通過穿過虛設通道插塞來連接到第一源極層的接觸插塞。形成初步通道插塞和虛設通道插塞的步驟包括以下步驟：形成穿過單元區域和減薄區域的堆疊物、第二源極層和犧牲層的孔和虛設孔；以及沿著孔和虛設孔的側壁和底表面依次形成記憶體層和通道層，然後在孔的中央區域中形成背閘犧牲層。
根據本揭示內容，一種製造半導體記憶體裝置的方法包括以下步驟：在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層；在單元區域和減薄區域之間的邊界處形成穿過第一源極層、犧牲層和第二源極層的隔離結構；在第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物；形成穿過單元區域的堆疊物、第二源極層和犧牲層的通道插塞，並且形成穿過減薄區域的堆疊物、第二源極層和犧牲層的虛設通道插塞；形成穿過單元區域的堆疊物和第二源極層的溝槽以暴露犧牲層；通過去除單元區域的通過溝槽暴露的犧牲層來暴露通道插塞的側壁的一部分；通過在犧牲層被去除的空間中形成第三源極層來在單元區域中形成源極線；去除通過溝槽暴露的多個第二材料層，並且在多個第二材料層被去除的空間中形成多個閘極圖案；以及形成通過穿過虛設通道插塞而連接到第一源極層的接觸插塞。形成通道插塞和虛設通道插塞的步驟包括以下步驟：形成穿過單元區域和減薄區域的堆疊物、第二源極層和犧牲層的孔和虛設孔；以及沿著孔和虛設孔的側壁和底表面依次形成記憶體層、通道層和第一背閘絕緣層，然後在孔的中央區域中形成背閘。
根據本技術，可形成具有高垂直高度並具有改進的電特性的半導體記憶體裝置。另外，可穩定地形成連接到設置在垂直通道結構的中央區域中的背閘的背閘線。
本說明書或申請案中揭示的根據本揭示內容的概念的實施方式的具體結構或功能描述僅是為了描述根據本揭示內容的概念的實施方式而示出。根據本揭示內容的概念的實施方式可按各種形式實現，不應被解釋為限於本說明書或申請中描述的實施方式。
以下，將參照附圖描述本揭示內容的實施方式，以足夠詳細地描述以允許本領域普通技術人員實現本揭示內容的技術構思。
圖1是示出根據本揭示內容的實施方式的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置10包括周邊電路PC和記憶體單元陣列20。
周邊電路PC可被配置為控制用於將數據存儲在記憶體單元陣列20中的編程操作、用於輸出存儲在記憶體單元陣列20中的數據的讀取操作以及用於擦除存儲在記憶體單元陣列20中的數據的擦除操作。
作為實施方式，周邊電路PC可包括電壓產生器31、列解碼器33、控制電路35和頁緩衝器組37。
記憶體單元陣列20可包括多個記憶塊。記憶體單元陣列20可通過字線WL連接到列解碼器33，並且可通過位元線BL連接到頁緩衝器組37。
控制電路35可響應於命令CMD和位址ADD而控制電壓產生器31、列解碼器33和頁緩衝器組37。
電壓產生器31可響應於控制電路35的控制而生成用於編程操作、讀取操作和擦除操作的各種操作電壓，例如擦除電壓、接地電壓、編程電壓、驗證電壓、通過電壓和讀取電壓。
列解碼器33可響應於控制電路35的控制而選擇記憶塊。列解碼器33可被配置為向連接到所選記憶塊的字線WL施加操作電壓。
頁緩衝器組37可通過位元線BL連接到記憶體單元陣列20。頁緩衝器組37可響應於控制電路35的控制而暫時存儲在編程操作期間從輸入/輸出電路（未示出）接收的數據。頁緩衝器組37可響應於控制電路35的控制而在讀取操作或驗證操作期間感測位元線BL的電壓或電流。頁緩衝器組37可響應於控制電路35的控制而選擇位元線BL。
結構上，記憶體單元陣列20可與周邊電路PC的一部分重疊。
圖2是示出圖1的記憶體單元陣列的方塊圖。
參照圖2，記憶體單元陣列20可包括多個記憶塊BLK1至BLKn。
記憶塊BLK1至BLKn中的每一個可包括源極線、位元線、電連接到源極線和位元線的記憶體單元串、電連接到記憶體單元串的字線以及電連接到記憶體單元串的選擇線。各個記憶體單元串可包括通過通道圖案串聯連接的記憶體單元和選擇電晶體。選擇線和字線可用作選擇電晶體和記憶體單元的閘極電極。
圖3是示出圖2的記憶塊的等效電路圖。
參照圖3，記憶塊BLK1可包括記憶體單元串MCS11至MCS33、字線WL1至WL8、汲極選擇線DSL1至DSL3、源極選擇線SSL1至SSL3和公共源極線CSL。
記憶體單元串MCS11、MCS21和MCS31設置在第一位元線BL1、第一背閘線BGL1和公共源極線CSL之間，記憶體單元串MCS12、MCS22和MCS32設置在第二位元線BL2、第二背閘線BGL2和公共源極線CSL之間，記憶體單元串MCS13、MCS23和MCS33設置在第三位元線BL3、第三背閘線BGL3和公共源極線CSL之間。各個記憶體單元串（例如，MCS11）可包括串聯連接的汲極選擇電晶體DST、多個記憶體單元MCT1至MCT8和源極選擇電晶體SST。
汲極選擇電晶體DST連接到對應的汲極選擇線DSL1至DSL3。多個記憶體單元MCT1至MCT8分別連接到對應的字線WL1至WL8。源極選擇電晶體SST連接到對應的源極選擇線SSL1至SSL3。汲極選擇電晶體DST連接到對應的位元線BL1至BL3，並且源極選擇電晶體SST連接到公共源極線CSL。
在本實施方式中，相同高度的字線（例如，WL1）彼此共同連接，汲極選擇線DSL1至DSL3彼此分離，源極選擇線SSL1至SSL3也彼此分離。
圖3所示的記憶體單元串的操作描述如下。
在第一步，為了改進除了所選記憶體單元串（例如，MCS11）之外的未選記憶體單元串的升壓效率，源極選擇電晶體SST和公共源極線CSL可被浮置。
在第二步，除了與要編程的記憶體單元（例如，MCT1）對應的字線WL1之外的剩餘字線WL2至WL8可被浮置。此時，編程電壓可施加到與要編程的記憶體單元（例如，MCT1）對應的字線WL1。
在第三步，可通過將用於編程操作的電壓施加到與所選記憶體單元串MCS11對應的第一背閘線BGL1來對目標記憶體單元MCT1執行編程操作。更詳細地，目標記憶體單元MCT1可通過施加到與要編程的記憶體單元（例如，MCT1）對應的字線WL1的編程電壓、施加到所選記憶體單元串MCS11的位元線BL1的編程允許電壓或編程禁止電壓以及施加到第一背閘線BGL1的通過電壓來選擇性地編程。
在上述編程操作中，由於編程操作基於通過電壓施加到背閘線而非未選字線的方法，所以可防止由於施加到未選字線的通過電壓而引起的擾動現象。另外，由於防止了擾動現象，所以編程操作特性可改進。因此，單元特性和可靠性可改進，並且在所選記憶體單元串的通道層中形成通道的速度可改進。
圖4A至圖4E、圖5、圖6和圖7A至圖7D是示出根據本揭示內容的半導體記憶體裝置的製造方法的橫截面圖。
圖4A至圖4E是示出在第一基板上形成記憶體單元陣列、第一佈線陣列和第一連接結構的步驟的橫截面圖。
參照圖4A，在由單元區域Cell_R和接觸區域Contact_R限定的第一基板100上形成保護層101。保護層101可由氮化物層或氧化物層形成。第一基板100可以是犧牲基板。單元區域Cell_R可以是形成有記憶體單元的區域，接觸區域Contact_R可被限定為形成有接觸插塞的區域。
此後，在保護層101上形成第一源極層103、源極犧牲層105、107和109以及第二源極層111。第一源極層103和第二源極層111可包括多晶矽層。第一源極層103和第二源極層111可包括N型或P型雜質。源極犧牲層105、107和109可包括第一源極犧牲層105、第二源極犧牲層107和第三源極犧牲層109。作為另一示例，與所示不同，源極犧牲層可由單層配置。以下，源極犧牲層被描述為包括第一至第三源極犧牲層105、107和109，但是源極犧牲層的結構可能不限於此。例如，第一源極犧牲層105可包括氧化物或高介電常數（高k）材料。例如，高介電常數材料可包括Al 2O 3。例如，第二源極犧牲層107可包括多晶矽。例如，第三源極犧牲層109可包括氧化物或高介電常數（高k）材料。
此後，在去除形成在接觸區域Contact_R中的源極犧牲層105、107和109之後，可在源極犧牲層105、107和109被去除的區域中形成緩衝絕緣層113。緩衝絕緣層113可由氧化物層形成。
此後，在單元區域Cell_R的源極犧牲層105、107和109和接觸區域Contact_R的緩衝絕緣層113上形成堆疊物ST。堆疊物ST可包括交替地堆疊的第一材料層115和第二材料層117。第二材料層117可用於形成記憶體單元、選擇電晶體等的閘極電極，第一材料層115可用於將堆疊的閘極電極彼此絕緣。第二材料層117由相對於第一材料層115具有高蝕刻選擇性的材料形成。例如，第一材料層115可以是包括氧化物等的絕緣層，第二材料層117可以是包括氮化物等的犧牲層。作為另一示例，第一材料層115可以是包括氧化物的絕緣層，第二材料層117可以是包括多晶矽、鎢等的導電層。
參照圖4B，形成通過穿過單元區域Cell_R的堆疊物ST而延伸到第一源極層103中的孔H。例如，孔H可通過穿過單元區域Cell_R中的堆疊物ST、第二源極層111和源極犧牲層105、107和109而延伸到第一源極層103中。
此後，在孔H的側壁和底表面上形成記憶體層119。記憶體層119可包括隧穿層、數據存儲層和阻擋層中的至少一個。數據存儲層可包括浮閘、電荷捕獲材料、多晶矽、氮化物、可變電阻材料、奈米結構或其組合。此後，沿著記憶體層119的表面形成通道層121。通道層121可包括諸如矽或鍺的半導體材料。此後，可形成背閘犧牲層123，以使得孔H的中央區域被完全掩埋。背閘犧牲層123可由氧化物層形成。此後，通過蝕刻背閘犧牲層123的上端的一部分來形成凹陷區域，並且在凹陷區域中形成封蓋層125。封蓋層125可包括導電材料，並且可直接連接到通道層121。封蓋層125的下表面高度可等於或低於設置在多個第二材料層117的最上部的第二材料層117的上表面的高度。記憶體層119、通道層121、背閘犧牲層123和封蓋層125可被限定為初步通道插塞。
參照圖4C，通過形成穿過單元區域Cell_R的堆疊物ST和第二源極層111的溝槽TR來暴露源極犧牲層，並且在溝槽TR的側壁上形成犧牲間隔物127。此後，去除通過溝槽TR暴露的源極犧牲層。記憶體層119的一部分通過源極犧牲層被去除的空間而暴露。此後，通過蝕刻暴露的記憶體層119的一部分來暴露通道層121a的一部分。
此後，在源極犧牲層被去除的空間中形成第三源極層129。第三源極層129可由摻雜有摻雜劑的多晶矽形成。因此，形成連接到通道層121的部分側壁的源極線SL 103、111和129。
參照圖4D，通過去除圖4C的犧牲間隔物127來暴露圖4C的第二材料層117的側壁。此後，通過去除通過溝槽TR暴露的單元區域Cell_R的圖4C的第二材料層117來形成凹陷區域，並且通過利用導電材料填充凹陷區域來形成閘極圖案131。此時，接觸區域Contact_R的第二材料層117可保留而不被去除。此後，在溝槽TR的側壁上形成間隔物層133之後，通過利用導電材料填充溝槽TR來形成連接到源極線SL 103、111和129的佈線135。多個閘極圖案131和多個第一材料層115可被限定為閘極堆疊物。第一材料層115也可被稱為層間絕緣層。
此後，在接觸區域Contact_R中形成穿過第一材料層115、第二材料層117、緩衝絕緣層113和保護層101的接觸孔CH。接觸孔CH可延伸到第一基板100中。
此後，在接觸孔CH中形成接觸插塞137。接觸插塞可包括諸如鎢的金屬材料。
參照圖4E，在單元區域Cell_R和接觸區域Contact_R上形成絕緣層139，並且形成通過穿過絕緣層139而分別連接到佈線135、封蓋層125和接觸插塞137的接點141。
可在單元區域Cell_R的絕緣層139上形成第一佈線陣列143。第一佈線陣列143可包括連接到接點141的位元線和源極線佈線。可在接觸區域Contact_R的絕緣層139上形成第二佈線陣列143，並且第二佈線陣列143可電連接到接觸插塞137。此後，可形成覆蓋第一佈線陣列和第二佈線陣列143的第一絕緣結構151。第一絕緣結構151可包括兩個或更多個絕緣層151A至151D。第一連接結構147、153和157可被掩埋在第一絕緣結構151中，並且第一連接結構147、153和157可通過接點（例如，145、149、155）電連接。
第一連接結構147、153和157可包括具有暴露於第一絕緣結構151的外部的表面的第一接合金屬157。
圖5是示出在第二基板上形成互補金屬氧化物半導體（CMOS）電路和第二連接結構的步驟的橫截面圖。
參照圖5，可形成在第二基板201上配置CMOS電路的多個電晶體200。
第二基板201可以是塊狀矽基板、絕緣體上矽基板、鍺基板、絕緣體上鍺基板、矽鍺基板或通過選擇性磊晶生長方法形成的磊晶層。
各個電晶體200可形成在通過隔離層203分隔的第二基板201的主動區域中。
在形成多個電晶體200之後，可形成連接到配置CMOS電路的電晶體200的第二連接結構220以及覆蓋第二連接結構220和電晶體200的第二絕緣結構211。
第二絕緣結構211可包括兩個或更多個絕緣層211A至211D。第二連接結構220可被掩埋在第二絕緣結構211中。各個第二連接結構220可包括多個導電圖案213、215、217、219、221和223。第二絕緣結構211和第二連接結構220不限於圖中所示的示例，可不同地改變。
包括在各個第二連接結構220中的導電圖案213、215、217、219、221和223可包括具有暴露於第二絕緣結構211的外部的表面的第二接合金屬223。
圖6是示出將第一連接結構和第二連接結構彼此接合的步驟的橫截面圖。
參照圖6，將第一基板100和第二基板201對準，以使得第一基板100上的第一接合金屬157和第二基板201上的第二接合金屬223可彼此接觸。第一接合金屬157和第二接合金屬223可包括各種金屬，並且可包括例如銅。
此後，第一接合金屬157和第二接合金屬223彼此接合。為此，在對第一接合金屬157和第二接合金屬223施加熱之後，第一接合金屬157和第二接合金屬223可硬化。本揭示內容不限於此，可引入用於連接第一接合金屬157和第二接合金屬223的各種製程。
圖7A至圖7D是示出形成由單元區域Cell_R的通道層121圍繞的背閘和連接到背閘的背閘線結構的步驟的橫截面圖。
參照圖7A，去除圖6所示的第一基板100。因此，保護層101可暴露，並且形成在接觸區域Contact_R中的接觸插塞137可通過穿過保護層101而突出。
參照圖7B，通過使用遮罩執行蝕刻製程來形成通過穿過保護層101和第一源極層103而暴露記憶體層119的上表面的背閘孔BH。背閘孔BH可形成為與包括記憶體層119和通道層121的初步通道插塞重疊。
此後，通過依次蝕刻通過背閘孔BH暴露的記憶體層119和通道層121來暴露圖4D的背閘犧牲層123，並且去除暴露的背閘犧牲層。
參照圖7C，形成背閘絕緣層251，其覆蓋包括通過去除背閘犧牲層而暴露的通道層121的表面、第一源極層103的暴露的表面和記憶體層119的暴露的表面的背閘孔BH。背閘絕緣層251可由氧化物層形成。
此後，通過在背閘孔BH內和整個結構上形成導電材料來形成背閘結構層253。背閘結構層253可由摻雜多晶矽層或金屬材料層形成。記憶體層119、通道層121、背閘絕緣層251和背閘結構層253可被限定為通道插塞。背閘絕緣層251將背閘結構層253與通道層121電分離和物理分離。背閘絕緣層251將背閘結構層253與記憶體層119電分離和物理分離。另外，背閘絕緣層251將背閘結構層253與第一源極層103電分離和物理分離。
參照圖7D，執行用於將形成在單元區域Cell_R上的背閘結構層253和形成在接觸區域Contact_R上的背閘結構層253彼此電分離和物理分離的圖案化製程。通過圖案化製程將形成在單元區域Cell_R上的背閘結構層253與接觸區域Contact_R的接觸插塞137電隔離。背閘結構層253可包括形成在通道插塞內的背閘和與之連接的背閘線。
根據上述本揭示內容的實施方式，形成在通道插塞內的背閘結構層253通過穿過源極線SL而形成，並且通過圖案化製程與形成在接觸區域Contact_R中的接觸插塞137電分離和物理分離。另外，通過利用相同的材料形成通道插塞內形成的背閘和用於連接其的線，簡化了製程。
圖8A至圖8C是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
圖8A至圖8C是示出參照圖7A至圖7D描述的形成背閘和連接到背閘的背閘線的製程的圖。
參照圖8A，依次去除圖6所示的第一基板100和保護層101。因此，接觸區域Contact_R的緩衝絕緣層113和單元區域Cell_R的第一源極層103暴露。形成在接觸區域Contact_R中的接觸插塞137可通過穿過緩衝絕緣層113而突出。
參照圖8B，通過執行蝕刻製程將第一源極層103蝕刻特定厚度。因此，與第一源極層103相比，初步通道插塞的一部分可突出。例如，與第一源極層103相比，記憶體層119、通道層121和背閘犧牲層123可形成為突出。
另外，緩衝絕緣層113的上端面與第一源極層103的上端面加上蝕刻的第一源極層103的厚度一樣高。即，在緩衝絕緣層113和第一源極層103之間出現台階差。
此後，可通過依次蝕刻突出的記憶體層119和通道層121來暴露背閘犧牲層123。
參照圖8C，通過去除圖8B的暴露的背閘犧牲層123來形成背閘孔BH，並且沿著背閘孔BH的側壁和第一源極層103的上表面來形成背閘絕緣層251。此後，通過在背閘孔BH內和整個結構上形成導電材料來形成背閘結構層253。背閘結構層253可由摻雜多晶矽層或金屬材料層形成。記憶體層119、通道層121、背閘絕緣層251和背閘結構層253可被限定為通道插塞。背閘絕緣層251將背閘結構層253與通道層121電分離和物理分離。另外，背閘絕緣層251將背閘結構層253與第一源極層103電分離和物理分離。
此後，通過執行平坦化製程來去除形成在接觸區域Contact_R中的背閘結構層253，以暴露接觸區域Contact_R的緩衝絕緣層113。因此，背閘結構層253與接觸區域Contact_R的接觸插塞137電分離和物理分離。
圖9A至圖9E是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
圖9A至圖9E是示出在通道插塞中形成背閘之後在晶圓接合製程之後形成連接到背閘的背閘線的製造方法的圖。
在本實施方式中，在執行晶圓接合製程之前，可在第一基板上形成通道插塞，並且可在通道插塞中形成背閘。
例如，如圖4A所示，在限定為單元區域Cell_R和接觸區域Contact_R的第一基板100上形成保護層101，並且在保護層101上形成第一源極層103、源極犧牲層105、107和109以及第二源極層111。此後，在去除形成在接觸區域Contact_R中的源極犧牲層105、107和109之後，可在源極犧牲層105、107和109被去除的區域中形成緩衝絕緣層113。
此後，在單元區域Cell_R的源極犧牲層105、107和109以及接觸區域Contact_R的緩衝絕緣層113上形成堆疊物ST。
參照圖9A，形成通過穿過單元區域Cell_R的堆疊物ST而延伸到第一源極層103中的孔H。例如，孔H可通過穿過單元區域Cell_R中的堆疊物ST、第二源極層111和源極犧牲層105、107和109而延伸到第一源極層103中。
此後，在孔H的側壁和底表面上形成記憶體層119。記憶體層119可包括隧穿層、數據存儲層或阻擋層中的至少一個。數據存儲層可包括浮閘、電荷捕獲材料、多晶矽、氮化物、可變電阻材料、奈米結構或其組合。此後，沿著記憶體層119的表面形成通道層121。通道層121可包括諸如矽或鍺的半導體材料。此後，沿著通道層121的表面形成第一背閘絕緣層261。第一背閘絕緣層261可包括氧化物。此後，可形成背閘263，以使得孔H的中央區域被完全掩埋。背閘263可由諸如多晶矽層或鎢層的導電材料形成。此後，通過蝕刻第一背閘絕緣層261和背閘263的上端部的一部分來形成凹陷區域，並且形成第二背閘絕緣層265以覆蓋背閘263的上端部。此後，在第二背閘絕緣層265上形成填充凹陷區域的封蓋層125。封蓋層125可包括導電材料，並且可直接連接到通道層121。
此後，執行上面參照圖4C至圖4E描述的形成源極線SL的製程、形成接觸插塞137的製程和形成第一連接結構的製程，並且可執行參照圖5描述的在第二基板上形成CMOS電路和第二連接結構的製程以及參照圖6描述的將第一連接結構和第二連接結構接合的晶圓接合製程。省略其描述。
圖9B至圖9E是示出在圖6的晶圓接合製程步驟完成之後形成連接到形成在單元區域Cell_R的通道插塞中的背閘263的背閘線結構的步驟的橫截面圖。
參照圖9B，去除圖9A所示的第一基板100。因此，保護層101可暴露，並且形成在接觸區域Contact_R中的接觸插塞137可通過穿過保護層101而突出。
參照圖9C，通過使用遮罩執行蝕刻製程來形成通過穿過保護層101和第一源極層103而暴露記憶體層119的上表面的背閘孔BH。背閘孔BH可形成為與包括記憶體層119、通道層121、第一背閘絕緣層261和背閘263的通道插塞重疊。
此後，通過依次蝕刻通過背閘孔BH暴露的記憶體層119、通道層121和第一背閘絕緣層261來暴露背閘263。
參照圖9D，形成第三背閘絕緣層267以覆蓋通過圖9C的背閘孔BH的側壁暴露的第一源極層103的側壁、記憶體層119的側壁和通道層121的側壁。第三背閘絕緣層267可由氧化物層形成。
此後，在包括圖9C的背閘孔BH內部的整個結構上形成用於背閘線的導電層269。用於背閘線的導電層269可由摻雜多晶矽層或金屬材料層形成。第三背閘絕緣層267將用於背閘線的導電層269與第一源極層103電分離和物理分離。另外，第三背閘絕緣層267將用於背閘線的導電層269與通道層121和記憶體層119電分離和物理分離。
參照圖9E，執行用於將形成在單元區域Cell_R上的用於背閘線的導電層269與形成在接觸區域Contact_R上的用於背閘線的導電層269電分離和物理分離的圖案化製程。通過圖案化製程將形成在單元區域Cell_R上的用於背閘線的導電層269與接觸區域Contact_R的接觸插塞137電隔離。
根據上述實施方式，在形成包括背閘的通道插塞之後，可執行晶圓接合製程，並且可形成通過通道插塞的下端部連接到背閘的背閘線。
圖10A至圖10C是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
圖10A至圖10C是示出參照圖9B至圖9E描述的形成背閘和連接到背閘的背閘線的製程的圖。
參照圖10A，依次去除上述圖9A所示的第一基板100和保護層101。因此，接觸區域Contact_R的緩衝絕緣層113和單元區域Cell_R的第一源極層103暴露。
形成在接觸區域Contact_R中的接觸插塞137可通過穿過緩衝絕緣層113而突出。
參照圖10B，通過執行蝕刻製程將第一源極層103蝕刻特定厚度。因此，與第一源極層103相比，通道插塞的一部分可突出。例如，與第一源極層103相比，記憶體層119、通道層121、第一背閘絕緣層261和背閘263可形成為突出。
另外，緩衝絕緣層113的上端面與第一源極層103的上端面加上蝕刻的第一源極層103的厚度一樣高。即，在緩衝絕緣層113和第一源極層103之間出現台階差。
此後，可通過依次蝕刻突出的記憶體層119、通道層121和第一背閘絕緣層261來暴露背閘263。
參照圖10C，形成第三背閘絕緣層267以覆蓋第一源極層103的側壁、暴露的記憶體層119的側壁和暴露的通道層121的側壁。第三背閘絕緣層267可由氧化物層形成。第三背閘絕緣層267可形成為暴露背閘263的部分表面。第三背閘絕緣層267可與第一背閘絕緣層261接觸。
此後，在第三背閘絕緣層267上形成用於背閘線的導電層269。用於背閘線的導電層269可由摻雜多晶矽層或金屬材料層形成。用於背閘線的導電層269與背閘263接觸。第三背閘絕緣層267將用於背閘線的導電層269與第一源極層103電分離和物理分離。另外，第三背閘絕緣層267將用於背閘線的導電層269與通道層121和記憶體層119電分離和物理分離。
此後，通過執行平坦化製程來去除形成在接觸區域Contact_R中的用於背閘線的導電層269以暴露接觸區域Contact_R的緩衝絕緣層113。因此，用於背閘線的導電層269與接觸區域Contact_R的接觸插塞137電分離和物理分離。
圖11A至圖11E、圖12和圖13A至圖13C是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
圖11A至圖11E是示出在第一基板上形成記憶體單元陣列、第一佈線陣列和第一連接結構的步驟的橫截面圖。
參照圖11A，在限定為單元區域Cell_R和減薄區域Slim_R的第一基板300上形成保護層301。保護層301可由氮化物層或氧化物層形成。第一基板300可以是犧牲基板。單元區域Cell_R可以是形成有記憶體單元的區域，減薄區域Slim_R可以是與單元區域Cell_R相鄰設置的區域並且可被限定為連接到記憶體單元的閘極電極延伸並設置的區域。
此後，在保護層301上形成第一源極層303、源極犧牲層305、307和309以及第二源極層311。第一源極層303和第二源極層311可包括多晶矽層。第一源極層303和第二源極層311可包括N型或P型雜質。源極犧牲層305、307和309可包括第一源極犧牲層305、第二源極犧牲層307和第三源極犧牲層309。作為另一示例，與所示不同，源極犧牲層可由單層配置。以下，源極犧牲層被描述為包括第一至第三源極犧牲層305、307和309，但是源極犧牲層的結構可能不限於此。例如，第一源極犧牲層305可包括氧化物或高介電常數（高k）材料。例如，高介電常數材料可包括Al 2O 3。例如，第二源極犧牲層307可包括多晶矽。例如，第三源極犧牲層309可包括氧化物或高介電常數（高k）材料。
此後，形成隔離結構313，其穿過形成在單元區域Cell_R和減薄區域Slim_R之間的邊界上的第一源極層303、源極犧牲層305、307和309和第二源極層311。隔離結構313將單元區域Cell_R的第一源極層303和源極犧牲層305、307和309與減薄區域Slim_R的第一源極層303和源極犧牲層305、307和309彼此分離。隔離結構313可由諸如氧化物層或氮化物層的絕緣材料形成。
此後，在單元區域Cell_R的源極犧牲層305、307和309以及減薄區域Slim_R的源極犧牲層305、307和309上形成堆疊物ST。堆疊物ST可包括交替地堆疊的第一材料層315和第二材料層317。第二材料層317可用於形成記憶體單元、選擇電晶體等的閘極電極，並且第一材料層315可用於將堆疊的閘極電極彼此絕緣。第一材料層315也可被稱為層間絕緣層。第二材料層317由相對於第一材料層315具有高蝕刻選擇性的材料形成。例如，第一材料層315可以是包括氧化物等的絕緣層，第二材料層317可以是包括氮化物等的犧牲層。作為另一示例，第一材料層315可以是包括氧化物等的絕緣層。第二材料層317可以是包括多晶矽、鎢等的導電層。
參照圖11B，形成通過穿過單元區域Cell_R的堆疊物ST而延伸到第一源極層303中的孔H。例如，孔H可通過穿過單元區域Cell_R中的堆疊物ST、第二源極層311和源極犧牲層305、307和309而延伸到第一源極層303中。在形成孔H的製程期間，通過穿過減薄區域Slim_R的堆疊物ST而延伸到第一源極層303中的虛設孔DH可一起形成。
此後，在孔H和虛設孔DH的側壁和底表面上形成記憶體層319。記憶體層319可包括隧穿層、數據存儲層或阻擋層中的至少一個。數據存儲層可包括浮閘、電荷捕獲材料、多晶矽、氮化物、可變電阻材料、奈米結構或其組合。此後，沿著記憶體層319的表面形成通道層321。通道層321可包括諸如矽或鍺的半導體材料。此後，可形成背閘犧牲層323以完全填充孔H和虛設孔DH的中央區域。背閘犧牲層323可由氧化物層形成。此後，通過蝕刻背閘犧牲層323的上端部的一部分來形成凹陷區域，並且在凹陷區域中形成封蓋層325。封蓋層325可包括導電材料，並且可直接連接到通道層321。封蓋層325的下表面高度可等於或低於設置在多個第二材料層317的最上部的第二材料層317的上表面的高度。形成在單元區域Cell_R的孔H中的記憶體層319、通道層321、背閘犧牲層323和封蓋層325可被限定為初步通道插塞CP，形成在減薄區域Slim_R的虛設孔DH中的記憶體層319、通道層321、背閘犧牲層323和封蓋層325可被限定為虛設通道插塞DCP。虛設通道插塞DCP可用作防止堆疊物ST在後續製程中塌陷的支撐。
參照圖11C，通過形成穿過單元區域Cell_R的堆疊物ST和第二源極層311的溝槽TR來暴露源極犧牲層，並且在溝槽TR的側壁上形成犧牲間隔物327。此後，去除通過溝槽TR暴露的源極犧牲層。初步通道插塞CP的側壁（即，記憶體層319的一部分）通過源極犧牲層被去除的空間而暴露。此後，通過蝕刻暴露的記憶體層319的一部分來暴露通道層321的一部分。
此後，在源極犧牲層被去除的空間中形成第三源極層329。第三源極層329可由摻雜有摻雜劑的多晶矽形成。因此，形成連接到通道層321的部分側壁的源極線SL 303、311和329。
參照圖11D，通過去除圖11C的犧牲間隔物327來暴露圖11C的第二材料層317的側壁。此後，通過去除通過溝槽TR暴露的單元區域Cell_R和減薄區域Slim_R的圖11C的第二材料層317來形成凹陷區域，並且通過利用導電材料填充凹陷區域來形成閘極圖案331。此後，在溝槽TR的側壁上形成間隔物層333之後，通過利用導電材料填充溝槽TR來形成連接到源極線SL 303、311和329的佈線335。多個閘極圖案331和多個第一材料層315可被限定為閘極堆疊物。
參照圖11E，在單元區域Cell_R和減薄區域Slim_R上形成絕緣層337，並且形成通過穿過絕緣層337而分別連接到佈線335和封蓋層325的接點341。
可在單元區域Cell_R的絕緣層337上形成第一佈線陣列343。第一佈線陣列343可包括連接到接點341的位元線和源極線佈線。可在減薄區域Slim_R的絕緣層337上形成第二佈線陣列343，並且第二佈線陣列343可電連接到圖11C的虛設通道插塞DCP。此後，可形成覆蓋第一佈線陣列和第二佈線陣列343的第一絕緣結構351。第一絕緣結構351可包括兩個或更多個絕緣層351A至351D。第一連接結構347、353和357可被掩埋在第一絕緣結構351中，並且第一連接結構347、353和357可通過接點（例如，345、349和355）電連接。
第一連接結構347、353和357可包括具有暴露於第一絕緣結構351的外部的表面的第一接合金屬357。
圖12是示出將第一連接結構和第二連接結構彼此接合的步驟的橫截面圖。
參照圖12，將第一基板300和第二基板201對準，以使得第一基板300上的第一接合金屬357和形成有參照圖5描述的CMOS電路和第二連接結構的第二基板201的第二接合金屬223可彼此接觸。第一接合金屬357和第二接合金屬223可包括各種金屬，例如銅。
此後，將第一接合金屬357和第二接合金屬223彼此接合。為此，在對第一接合金屬357和第二接合金屬223施加熱之後，第一接合金屬357和第二接合金屬223可固化。本揭示內容不限於此，可引入用於將第一接合金屬357和第二接合金屬223連接的各種製程。
圖13A至圖13C是示出在單元區域Cell_R的初步通道插塞中形成背閘並且形成連接到背閘的背閘線結構的步驟的橫截面圖。
參照圖13A，去除圖12所示的第一基板300。因此，保護層301暴露。
參照圖13B，通過使用遮罩執行蝕刻製程來形成通過穿過單元區域Cell_R的保護層301和第一源極層303而暴露記憶體層319的上表面的背閘孔BH。背閘孔BH可形成為與包括記憶體層319、通道層321和背閘犧牲層的初步通道插塞重疊。
此後，通過依次蝕刻通過背閘孔BH暴露的記憶體層319和通道層321來暴露背閘犧牲層，並且去除暴露的背閘犧牲層。
參照圖13C，形成背閘絕緣層361，其覆蓋包括通過去除背閘犧牲層而暴露的通道層321的表面、第一源極層303的暴露的表面和記憶體層319的暴露的表面的背閘孔BH的側面。背閘絕緣層361可由氧化物層形成。
此後，通過在背閘孔BH內和整個結構上形成導電材料來形成背閘結構層363。背閘結構層363可由摻雜多晶矽層或金屬材料層形成。記憶體層319、通道層321、背閘絕緣層361和背閘結構層363可被限定為通道插塞。背閘絕緣層361將背閘結構層363與通道層321電分離和物理分離。背閘絕緣層361將背閘結構層363與記憶體層319電分離和物理分離。另外，背閘絕緣層361將背閘結構層363與第一源極層303電分離和物理分離。
此後，通過使用遮罩執行蝕刻製程來形成通過穿過減薄區域Slim_R的背閘結構層363、保護層301、第一源極層303和記憶體層319而暴露虛設通道插塞DCP的通道層321的上表面的互連孔IH。互連孔IH可形成為與虛設通道插塞DCP重疊。
此後，通過在互連孔IH內和整個結構上形成導電材料來形成背閘線層365。背閘線層365將背閘結構層363和虛設通道插塞DCP的通道層321電連接。虛設通道插塞DCP可用作背閘連接結構。
根據本揭示內容的上述實施方式，形成在通道插塞內的背閘結構層363通過穿過源極線SL來形成，並且背閘結構層363電連接到減薄區域Slim_R的虛設通道插塞DCP的通道層321。即，背閘結構層363可通過虛設通道插塞DCP的通道層321電連接到第一連接結構。
圖14A至圖14D是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
圖14A至圖14D分別是示出在單元區域Cell_R和減薄區域Slim_R中形成連接到初步通道插塞的源極線和連接到虛設通道插塞的虛設源極線之後，在晶圓接合製程之後製造背閘和背閘線的方法的示圖。
在本實施方式中，在執行晶圓接合製程之前，可在第一基板上形成初步通道插塞和虛設通道插塞，並且可形成連接到初步通道插塞的源極線和連接到虛設通道插塞的虛設源極線。
例如，如圖11A所示，在限定為單元區域Cell_R和減薄區域Slim_R的第一基板300上形成保護層301，並且在保護層301上形成第一源極層303、源極犧牲層305、307和309和第二源極層311。可在單元區域Cell_R和減薄區域Slim_R之間的邊界區域處形成穿過第一源極層303、源極犧牲層305、307和309和第二源極層311的隔離結構313。隔離結構313將單元區域Cell_R的第一源極層303和源極犧牲層305、307和309與減薄區域Slim_R的第一源極層303和源極犧牲層305、307和309分離。
此後，如圖11B所示，初步通道插塞CP通過穿過單元區域Cell_R的堆疊物ST而延伸到第一源極層303中，並且虛設通道插塞DCP通過穿過減薄區域Slim_R的堆疊物ST而延伸到第一源極層303中。
參照圖14A，通過形成穿過單元區域Cell_R的堆疊物ST和第二源極層311的溝槽TR來暴露源極犧牲層，並且在溝槽TR的側壁上形成犧牲間隔物327。在上述製程中，通過形成穿過減薄區域Slim_R的堆疊物ST和第二源極層311的虛設溝槽D_TR來暴露源極犧牲層並在虛設溝槽D_TR的側壁上形成犧牲間隔物327的製程可一起執行。
此後，去除通過溝槽TR暴露的源極犧牲層和通過虛設溝槽D_TR暴露的源極犧牲層。通過源極犧牲層被去除的空間暴露初步通道插塞CP的側壁和虛設通道插塞DCP的側壁（即，記憶體層319的一部分）。此後，通過蝕刻暴露的記憶體層319的一部分來暴露通道層321的一部分。
此後，在源極犧牲層被去除的空間中形成第三源極層329。第三源極層329可由摻雜有摻雜劑的多晶矽形成。因此，連接到通道層321的部分側壁的源極線SL 303、311和329形成在單元區域Cell_R中，並且連接到通道層321的部分側壁的虛設源極線D_SL 303、311和329形成在減薄區域Slim_R中。
此後，參照上述圖11D和圖11E執行形成佈線和第一連接結構的製程，並且可執行參照圖5描述的在第二基板上形成CMOS電路和第二連接結構的製程和參照圖12描述的將第一連接結構和第二連接結構彼此接合的晶圓接合製程。省略其描述。
圖14B至圖14D是示出在圖12的晶圓接合製程步驟完成之後，在單元區域Cell_R的初步通道插塞中形成背閘和連接到背閘的背閘線結構的步驟的橫截面圖。
參照圖14B，去除圖14A所示的第一基板300。因此，保護層301暴露。
參照圖14C，通過使用遮罩執行蝕刻製程來形成通過穿過單元區域Cell_R的保護層301和第一源極層303而暴露記憶體層319的上表面的背閘孔BH。背閘孔BH可形成為與包括記憶體層319、通道層321和背閘犧牲層的初步通道插塞重疊。
此後，通過依次蝕刻通過背閘孔BH暴露的記憶體層319和通道層321來暴露背閘犧牲層，並且去除暴露的背閘犧牲層。
此後，形成背閘絕緣層361，其覆蓋包括通過去除背閘犧牲層而暴露的通道層321的表面、第一源極層303的暴露的表面和記憶體層319的暴露的表面的背閘孔BH的側面。背閘絕緣層361可由氧化物層形成。
參照圖14D，通過在背閘孔BH內和整個結構上形成導電材料來形成背閘結構層363。背閘結構層363可由摻雜多晶矽層或金屬材料層形成。記憶體層319、通道層321、背閘絕緣層361和背閘結構層363可被限定為通道插塞。背閘絕緣層361將背閘結構層363與通道層321電分離和物理分離。背閘絕緣層361將背閘結構層363與記憶體層319電分離和物理分離。另外，背閘絕緣層361將背閘結構層363與第一源極層303電分離和物理分離。
此後，通過使用遮罩執行蝕刻製程來形成通過穿過減薄區域Slim_R的背閘結構層363和保護層301而暴露虛設源極線D_SL的互連孔IH。由於互連孔IH形成為暴露減薄區域Slim_R的虛設源極線D_SL的一部分，所以可確保製程餘量。
此後，通過在互連孔IH內和整個結構上形成導電材料來形成背閘線層365。背閘線層365將背閘結構層363和虛設通道插塞DCP的通道層321電連接。
根據本揭示內容的上述實施方式，形成在通道插塞內的背閘結構層363通過穿過源極線SL來形成，並且背閘結構層363電連接到減薄區域Slim_R的虛設源極線D_SL和通道層321。即，背閘結構層363可通過減薄區域Slim_R的虛設源極線D_SL和虛設通道插塞DCP的通道層321電連接到第一連接結構。
圖15A至圖15E是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
圖15A至圖15E是示出在通道插塞中形成背閘之後，在晶圓接合製程之後形成連接到背閘的背閘線的方法的示圖。
在本實施方式中，在執行晶圓接合製程之前，可在第一基板上形成通道插塞，並且可在通道插塞中形成背閘。
例如，如圖11A所示，在限定為單元區域Cell_R和減薄區域Slim_R的第一基板300上形成保護層301，並且在保護層301上形成第一源極層303、源極犧牲層305、307和309和第二源極層311。穿過第一源極層303、源極犧牲層305、307和309和第二源極層311的隔離結構313可形成在單元區域Cell_R和減薄區域Slim_R之間的邊界區域處。隔離結構313將單元區域Cell_R的第一源極層303和源極犧牲層305、307和309與減薄區域Slim_R的第一源極層303和源極犧牲層305、307和309分離。
參照圖15A，形成通過穿過單元區域Cell_R的堆疊物ST而延伸到第一源極層303中的孔H。例如，孔H可通過穿過單元區域Cell_R中的堆疊物ST、第二源極層311和源極犧牲層305、307和309來延伸到第一源極層303中。在形成孔H的製程期間，通過穿過減薄區域Slim_R的堆疊物ST而延伸到第一源極層303中的虛設孔DH可一起形成。
此後，在孔H和虛設孔DH的側壁和底表面上形成記憶體層319。記憶體層319可包括隧穿層、數據存儲層或阻擋層中的至少一個。數據存儲層可包括浮閘、電荷捕獲材料、多晶矽、氮化物、可變電阻材料、奈米結構或其組合。此後，沿著記憶體層319的表面形成通道層321。通道層321可包括諸如矽或鍺的半導體材料。此後，沿著通道層321的表面形成第一背閘絕緣層371。第一背閘絕緣層371可包括氧化物材料。此後，可形成背閘373以完全填充孔H和虛設孔DH的中央區域。背閘373可由諸如多晶矽層或鎢層的導電材料形成。此後，通過蝕刻背閘373和第一背閘絕緣層371的上端部的一部分來形成凹陷區域，並且形成第二背閘絕緣層375以覆蓋背閘373的上端部。此後，在第二背閘絕緣層375上形成填充凹陷區域的封蓋層325。封蓋層325可包括導電材料，並且可直接連接到通道層321。
形成在單元區域Cell_R的孔H中的記憶體層319、通道層321、第一背閘絕緣層371和第二背閘絕緣層375、背閘373和封蓋層325可被限定為通道插塞CP，形成在減薄區域Slim_R的虛設孔DH中的記憶體層319、通道層321、第一背閘絕緣層371和第二背閘絕緣層375、背閘373和封蓋層325可被限定為虛設通道插塞DCP。虛設通道插塞DCP可用作防止堆疊物ST在後續製程中塌陷的支撐。
參照圖15B，通過形成穿過單元區域Cell_R的堆疊物ST和第二源極層311的溝槽TR來暴露源極犧牲層，並且在溝槽TR的側壁上形成犧牲間隔物327。在上述製程中，通過形成穿過減薄區域Slim_R的堆疊物ST和第二源極層311的虛設溝槽D_TR來暴露源極犧牲層並且在虛設溝槽D_TR的側壁上形成犧牲間隔物327的製程可一起執行。
此後，去除通過溝槽TR暴露的源極犧牲層和通過虛設溝槽D_TR暴露的源極犧牲層。通過源極犧牲層被去除的空間來暴露通道插塞CP的側壁和虛設通道插塞DCP的側壁（即，記憶體層319的一部分）。此後，通過蝕刻暴露的記憶體層319的一部分來暴露通道層321的一部分。
此後，在源極犧牲層被去除的空間中形成第三源極層329。第三源極層329可由摻雜有摻雜劑的多晶矽形成。因此，連接到通道層321的部分側壁的源極線SL 303、311和329形成在單元區域Cell_R中，並且連接到通道層321的部分側壁的虛設源極線D_SL 303、311和329形成在減薄區域Slim_R中。
此後，參照上述圖11D和圖11E執行形成佈線和第一連接結構的製程，並且可執行參照圖5描述的在第二基板上形成CMOS電路和第二連接結構的製程以及參照圖12描述的將第一連接結構和第二連接結構彼此接合的晶圓接合製程。省略其描述。
參照圖15C，去除圖15B所示的第一基板300。因此，保護層301暴露。
參照圖15D，通過使用遮罩執行蝕刻製程來形成通過穿過單元區域Cell_R的保護層301和第一源極層303而暴露記憶體層319的上表面的背閘孔BH。背閘孔BH可形成為與包括記憶體層319、通道層321、第一背閘絕緣層371和背閘373的通道插塞CP重疊。
此後，通過依次蝕刻通過背閘孔BH暴露的記憶體層319、通道層321和第一背閘絕緣層371來暴露背閘373。
此後，形成第三背閘絕緣層381，其覆蓋包括第一源極層303的暴露的表面、記憶體層319的暴露的表面和通道層321的表面的背閘孔BH的側壁。第三背閘絕緣層381可由氧化物層形成。
參照圖15E，通過在背閘孔BH內和整個結構上形成導電材料來形成用於背閘線的第一導電層363。用於背閘線的第一導電層363可由摻雜多晶矽層或金屬材料層形成。第三背閘絕緣層381將用於背閘線的第一導電層363與通道層321電分離和物理分離。第三背閘絕緣層381將用於背閘線的第一導電層363與記憶體層319電分離和物理分離。另外，背閘絕緣層361將用於背閘線的第一導電層363與第一源極層303電分離和物理分離。
此後，通過使用遮罩執行蝕刻製程來形成通過穿過減薄區域Slim_R的用於背閘線的第一導電層363和保護層301而暴露虛設源極線D_SL的互連孔IH。由於互連孔IH形成為暴露減薄區域Slim_R的虛設源極線D_SL的一部分，所以可確保製程餘量。
此後，通過在互連孔IH內和整個結構上形成導電材料來形成用於背閘線的第二導電層365。用於背閘線的第二導電層365將用於背閘線的第一導電層363和虛設通道插塞DCP的通道層321電連接。
圖16A至圖16E、圖17和圖18A至圖18C是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
圖16A至圖16E是示出在第一基板上形成記憶體單元陣列、第一佈線陣列和第一連接結構的步驟的橫截面圖。
參照圖16A，在限定為單元區域Cell_R和減薄區域Slim_R的第一基板400上形成保護層401。保護層401可由氮化物層或氧化物層形成。第一基板400可以是犧牲基板。單元區域Cell_R可以是形成有記憶體單元的區域，減薄區域Slim_R可以是與單元區域Cell_R相鄰設置的區域，並且可被限定為連接到記憶體單元的閘極電極延伸並設置的區域。
此後，在保護層401上形成第一源極層403、源極犧牲層405、407和409和第二源極層411。第一源極層403和第二源極層411可包括多晶矽層。第一源極層403和第二源極層411可包括N型或P型雜質。源極犧牲層405、407和409可包括第一源極犧牲層405、第二源極犧牲層407和第三源極犧牲層409。作為另一示例，與所示不同，源極犧牲層可由單層配置。以下，源極犧牲層被描述為包括第一至第三源極犧牲層405、407和409，但是源極犧牲層的結構可能不限於此。例如，第一源極犧牲層405可包括氧化物或高介電常數（高k）材料。例如，高介電常數材料可包括Al 2O 3。例如，第二源極犧牲層407可包括多晶矽。例如，第三源極犧牲層409可包括氧化物或高介電常數（高k）材料。
此後，在單元區域Cell_R和減薄區域Slim_R之間的邊界上形成穿過第一源極層403、源極犧牲層405、407和409和第二源極層411的隔離結構413。隔離結構413將單元區域Cell_R的第一源極層403和源極犧牲層405、407和409與減薄區域Slim_R的第一源極層403和源極犧牲層405、407和409彼此分離。隔離結構413可由諸如氧化物層或氮化物層的絕緣材料形成。
此後，在單元區域Cell_R的源極犧牲層405、407和409以及減薄區域Slim_R的源極犧牲層405、407和409上形成堆疊物ST。堆疊物ST可包括交替地堆疊的第一材料層415和第二材料層417。第二材料層417可用於形成記憶體單元、選擇電晶體等的閘極電極，第一材料層415可用於將堆疊的閘極電極彼此絕緣。第二材料層417由相對於第一材料層415具有高蝕刻選擇性的材料形成。例如，第一材料層415可以是包括氧化物等的絕緣層，第二材料層417可以是包括氮化物等的犧牲層。作為另一示例，第一材料層415可以是包括氧化物等的絕緣層，第二材料層417可以是包括多晶矽、鎢等的導電層。
參照圖16B，形成通過穿過單元區域Cell_R的堆疊物ST而延伸到第一源極層403中的孔H。例如，孔H可通過穿過單元區域Cell_R中的堆疊物ST、第二源極層411和源極犧牲層405、407和409來延伸到第一源極層403中。在形成孔H的製程期間，通過穿過減薄區域Slim_R的堆疊物ST而延伸到第一源極層403中的虛設孔DH可一起形成。
此後，在孔H和虛設孔DH的側壁和底表面上形成記憶體層419。記憶體層419可包括隧穿層、數據存儲層或阻擋層中的至少一個。數據存儲層可包括浮閘、電荷捕獲材料、多晶矽、氮化物、可變電阻材料、奈米結構或其組合。此後，沿著記憶體層419的表面形成通道層421。通道層421可包括諸如矽或鍺的半導體材料。此後，可形成背閘犧牲層423以完全填充孔H和虛設孔DH的中央區域。背閘犧牲層423可由氧化物層形成。此後，通過蝕刻背閘犧牲層423的上端部的一部分來形成凹陷區域，並且在凹陷區域中形成封蓋層425。封蓋層425可包括導電材料，並且可直接連接到通道層421。封蓋層425的下表面高度可等於或低於設置在多個第二材料層417的最上部的第二材料層417的上表面的高度。形成在單元區域Cell_R的孔H中的記憶體層419、通道層421、背閘犧牲層423和封蓋層425可被限定為初步通道插塞CP，形成在減薄區域Slim_R的虛設孔DH中的記憶體層419、通道層421、背閘犧牲層423和封蓋層425可被限定為虛設通道插塞DCP。虛設通道插塞DCP可用作防止堆疊物ST在後續製程中塌陷的支撐。
參照圖16C，通過形成穿過單元區域Cell_R的堆疊物ST和第二源極層411的溝槽TR來暴露源極犧牲層，並且在溝槽TR的側壁上形成犧牲間隔物427。此後，去除通過溝槽TR暴露的源極犧牲層。通過源極犧牲層被去除的空間來暴露初步通道插塞CP的側壁（即，記憶體層419的一部分）。此後，通過蝕刻暴露的記憶體層419的一部分來暴露通道層421的一部分。
此後，在源極犧牲層被去除的空間中形成第三源極層429。第三源極層429可由摻雜有摻雜劑的多晶矽形成。因此，形成連接到通道層421的部分側壁的源極線SL 403、411和429。
參照圖16D，通過去除圖16C的犧牲間隔物427來暴露圖16C的第二材料層417的側壁。此後，通過去除通過溝槽TR暴露的單元區域Cell_R和減薄區域Slim_R的圖16C的第二材料層417來形成凹陷區域，並且通過利用導電材料填充凹陷區域來形成閘極圖案431。此後，在溝槽TR的側壁上形成間隔物層433之後，通過利用導電材料填充溝槽TR來形成連接到源極線SL 403、411和429的佈線435。多個閘極圖案431和多個第一材料層415可被限定為閘極堆疊物。
此後，形成穿過減薄區域Slim_R的圖16C的虛設通道插塞DCP的接觸孔CT_H。接觸孔CT_H可形成為通過穿過圖16C的虛設通道插塞DCP而延伸到第一源極層403中。
此後，可通過利用導電材料填充接觸孔CT_H的內部來形成接觸插塞437。當通道層421在接觸孔CT_H的側壁上暴露時，通道層421和接觸插塞437可被限定為接觸佈線CTP。接觸插塞437可形成為與第一源極層403接觸。
參照圖16E，在單元區域Cell_R和減薄區域Slim_R上形成絕緣層439，並且形成通過穿過絕緣層439分別連接到佈線435、封蓋層425和接觸插塞437的接點441。
可在單元區域Cell_R的絕緣層439上形成第一佈線陣列443。第一佈線陣列443可包括連接到接點441的位元線和源極線佈線。可在減薄區域Slim_R的絕緣層439上形成第二佈線陣列443，並且第二佈線陣列443可電連接到接觸插塞437。此後，可形成覆蓋第一佈線陣列和第二佈線陣列443的第一絕緣結構451。第一絕緣結構451可包括兩個或更多個絕緣層451A至451D。第一連接結構447、453和457可被掩埋在第一絕緣結構451中，並且第一連接結構447、453和457可通過接點（例如，445、449和455）電連接。
第一連接結構447、453和457可包括具有暴露於第一絕緣結構451外部的表面的第一接合金屬457。
圖17是示出將第一連接結構和第二連接結構彼此接合的步驟的橫截面圖。
參照圖17，將第一基板400和第二基板201對準，以使得第一基板400上的第一接合金屬457和形成有參照圖5描述的CMOS電路和第二連接結構的第二基板201的第二接合金屬223可彼此接觸。第一接合金屬457和第二接合金屬223可包括各種金屬，例如銅。
此後，將第一接合金屬457和第二接合金屬223彼此接合。為此，在對第一接合金屬457和第二接合金屬223施加熱之後，第一接合金屬457和第二接合金屬223可固化。本揭示內容不限於此，可引入用於將第一接合金屬457和第二接合金屬223連接的各種製程。
圖18A至圖18C是示出在單元區域Cell_R的初步通道插塞中形成背閘並且形成連接到背閘的背閘線結構的步驟的橫截面圖。
參照圖18A，去除圖17所示的第一基板400。因此，保護層401暴露。
參照圖18B，通過使用遮罩執行蝕刻製程來形成通過穿過單元區域Cell_R的保護層401和第一源極層403而暴露記憶體層419的上表面的背閘孔BH。背閘孔BH可形成為與包括記憶體層419、通道層421和背閘犧牲層的初步通道插塞重疊。
此後，通過依次蝕刻通過背閘孔BH暴露的記憶體層419和通道層421來暴露背閘犧牲層，並且去除暴露的背閘犧牲層。
形成背閘絕緣層461，其覆蓋包括通過去除背閘犧牲層而暴露的通道層421的表面、第一源極層403的暴露的表面和記憶體層419的暴露的表面的背閘孔BH的側面。背閘絕緣層461可由氧化物層形成。
參照圖18C，通過在背閘孔BH內和整個結構上形成導電材料來形成背閘結構層463。背閘結構層463可由摻雜多晶矽層或金屬材料層形成。記憶體層419、通道層421、背閘絕緣層461和背閘結構層463可被限定為通道插塞。背閘絕緣層461將背閘結構層463與通道層421電分離和物理分離。背閘絕緣層461將背閘結構層463與記憶體層419電分離和物理分離。另外，背閘絕緣層461將背閘結構層463與第一源極層403電分離和物理分離。
此後，通過使用遮罩執行蝕刻製程來形成通過穿過減薄區域Slim_R的背閘結構層463和保護層401而暴露第一源極層403的一部分的互連孔IH。
此後，通過在互連孔IH內和整個結構上形成導電材料來形成背閘線層465。背閘線層465和第一源極層403將背閘結構層463和接觸插塞437電連接。
圖19A和圖19B是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
參照圖19A，去除圖17所示的第一基板400，並且在保護層401上形成遮罩圖案MASK。遮罩圖案MASK可形成為使得與單元區域Cell_R的初步通道插塞CP重疊的區域敞開，並且減薄區域Slim_R的部分區域敞開。
此後，通過使用遮罩圖案MASK執行蝕刻製程來形成暴露單元區域Cell_R的背閘犧牲層423的背閘孔BH和暴露第一源極層403或接觸插塞437的互連孔IH。
參照圖19B，去除圖19A的遮罩圖案MASK和圖19A的背閘犧牲層423。形成背閘絕緣層461，其覆蓋包括通過去除背閘犧牲層而暴露的通道層421的表面、第一源極層403的暴露的表面和記憶體層419的暴露的表面的背閘孔BH的側面。背閘絕緣層461可由氧化物層形成。
此後，通過在背閘孔BH內、互連孔IH內和整個結構上形成導電材料來形成背閘結構層467。背閘結構層467可由摻雜多晶矽層或金屬材料層形成。記憶體層419、通道層421、背閘絕緣層461和背閘結構層467可被限定為通道插塞。背閘絕緣層461將背閘結構層467與通道層421電分離和物理分離。背閘絕緣層461將背閘結構層467與記憶體層419電分離和物理分離。另外，背閘絕緣層461將背閘結構層467與第一源極層403電分離和物理分離。
圖20是示出根據本揭示內容的實施方式的記憶體系統1100的配置的方塊圖。
參照圖20，記憶體系統1100包括半導體記憶體裝置1120和記憶體控制器1110。
半導體記憶體裝置1120可以是由多個快閃記憶體晶片配置的多晶片封裝。半導體記憶體裝置1120可以是參照圖1至圖3描述的半導體記憶體裝置。
記憶體控制器1110可被配置為控制半導體記憶體裝置1120，並且可包括靜態隨機存取記憶體（static random access memory；SRAM）1111、中央處理單元（central processing unit；CPU）1112、主機介面1113、錯誤校正塊1114和記憶體介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112針對記憶體控制器1110的數據交換執行總體控制操作，主機介面1113包括連接到記憶體系統1100的主機的數據交換協議。另外，錯誤校正塊1114檢測並校正從半導體記憶體裝置1120讀取的數據中所包括的錯誤，並且記憶體介面1115執行與半導體記憶體裝置1120的介面。另外，記憶體控制器1110還可包括存儲用於與主機介面的代碼數據的唯讀記憶體（read only memory；ROM）。
上述記憶體系統1100可以是記憶卡或固態磁碟（solid state disk；SSD），其中半導體記憶體裝置1120和記憶體控制器1110被組合。例如，當記憶體系統1100是SSD時，記憶體控制器1110可通過諸如通用串列匯流排（universal serial bus；USB）、多媒體卡（multi-media card；MMC）、高速周邊組件互連（peripheral component interconnection-express；PCI-E）、串列高級技術附件（serial advanced technology attachment；SATA）、平行高級技術附件（parallel advanced technology attachment；PATA）、小型計算機系統介面（small computer system interface；SCSI）、增強小型磁盤介面（enhanced small disk interface；ESD）和整合式驅動電子設備（integrated drive electronics；IDE）的各種介面協議之一來與外部（例如，主機）通信。
圖21是示出根據實施方式的計算系統的配置的方塊圖。
參照圖21，根據實施方式或本揭示內容的計算系統1200可包括電連接到系統匯流排1260的CPU 1220、隨機存取記憶體（random access memory；RAM）1230、使用者介面1240、調製解調器1250和記憶體系統1210。另外，當計算系統1200是移動裝置時，還可包括用於向計算系統1200供應操作電壓的電池，並且還可包括應用晶片組、相機圖像處理器（camera image processor；CIS）、移動DRAM等。
儘管本揭示內容的詳細描述描述了具體實施方式和方法，但是在不脫離本揭示內容的範圍和技術精神的情況下，可進行各種改變和修改。因此，本揭示內容的範圍不應限於上述實施方式和方法，應該由本揭示內容的申請專利範圍的等同物以及以下申請專利範圍確定。
10:半導體記憶體裝置 20:記憶體單元陣列 31:電壓產生器 33:列解碼器 35:控制電路 37:頁緩衝器組 100:第一基板 101:保護層 103:第一源極層 105:源極犧牲層 / 第一源極犧牲層 107:源極犧牲層 / 第二源極犧牲層 109:源極犧牲層 / 第三源極犧牲層 111:第二源極層 113:緩衝絕緣層 115:第一材料層 117:第二材料層 119:記憶體層 121:通道層 123:背閘犧牲層 125:封蓋層 127:犧牲間隔物 129:第三源極層 131:閘極圖案 133:間隔物層 135:佈線 137:接觸插塞 139:絕緣層 141:接點 143:第一佈線陣列 145:接點 147:第一連接結構 149:接點 151:第一絕緣結構 151A~151D:絕緣層 153:第一連接結構 155:接點 157:第一連接結構 / 第一接合金屬 200:電晶體 201:第二基板 203:隔離層 211:第二絕緣結構 211A~211D:絕緣層 213:導電圖案 215:導電圖案 217:導電圖案 219:導電圖案 220:第二連接結構 221:導電圖案 223:導電圖案 / 第二接合金屬 251:背閘絕緣層 253:背閘結構層 261:第一背閘絕緣層 263:背閘 265:第二背閘絕緣層 267:第三背閘絕緣層 269:導電層 300:第一基板 301:保護層 303:第一源極層 / 源極線 305:源極犧牲層 307:源極犧牲層 309:源極犧牲層 311:第二源極層 / 源極線 313:隔離結構 315:第一材料層 317:第二材料層 319:記憶體層 321:通道層 323:背閘犧牲層 325:封蓋層 327:犧牲間隔物 329:第三源極層 / 源極線 331:閘極圖案 333:間隔物層 335:佈線 337:絕緣層 341:接點 343:第一佈線陣列 / 第二佈線陣列 345:接點 347:第一連接結構 349:接點 351:第一絕緣結構 351A~351D:絕緣層 353:第一連接結構 355:接點 357:第一連接結構 / 第一接合金屬 361:背閘絕緣層 363:背閘結構層 365:背閘線層 371:第一背閘絕緣層 373:背閘 375:第二背閘絕緣層 381:第三背閘絕緣層 400:第一基板 401:保護層 403:第一源極層 / 源極線 405:源極犧牲層 / 第一源極犧牲層 407:源極犧牲層 / 第二源極犧牲層 409:源極犧牲層 / 第三源極犧牲層 411:第二源極層 / 源極線 413:隔離結構 415:第一材料層 417:第二材料層 419:記憶體層 421:通道層 423:背閘犧牲層 425:封蓋層 427:犧牲間隔物 429:第三源極層 / 源極線 431:閘極圖案 433:間隔物層 435:佈線 437:接觸插塞 439:絕緣層 441:接點 443:第一佈線陣列 445:接點 447:第一連接結構 449:接點 451:第一絕緣結構 451A~451D:絕緣層 453:第一連接結構 455:接點 457:第一連接結構 / 第一接合金屬 461:背閘絕緣層 463:背閘結構層 465:背閘線層 467:背閘結構層 1100:記憶體系統 1110:記憶體控制器 1111:靜態隨機存取記憶體 1112:中央處理單元 1113:主機介面 1114:錯誤校正塊 1115:記憶體介面 1120:半導體記憶體裝置 1200:計算系統 1210:記憶體系統 1211:記憶體控制器 1212:半導體記憶體裝置 1220:CPU 1230:隨機存取記憶體 1240:使用者介面 1250:調製解調器 1260:系統匯流排 ADD:位址 BGL1:第一背閘線 BGL2:第二背閘線 BGL3:第三背閘線 BH:背閘孔 BL:位元線 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 BLK1~BLKn:記憶塊 Cell_R:單元區域 CH:接觸孔 CP:初步通道插塞 CSL:公共源極線 CMD:命令 Contact_R:接觸區域 D_SL:虛設源極線 D_TR:虛設溝槽 DCP:虛設通道插塞 DH:虛設孔 DSL1~DSL3:汲極選擇線 DST:汲極選擇電晶體 H:孔 IH:互連孔 MASK:遮罩圖案 MCS11~MCS33:記憶體單元串 MCT1~MCT8:記憶體單元 PC:周邊電路 SL:源極線 Slim_R:減薄區域 SSL1~SSL3:源極選擇線 SST:源極選擇電晶體 ST:堆疊物 TR:溝槽 WL:字線 WL1~WL8:字線
[圖1]是示出根據本揭示內容的實施方式的半導體記憶體裝置的方塊圖。
[圖2]是示出圖1的記憶體單元陣列的方塊圖。
[圖3]是示出圖2的記憶塊的等效電路圖。
[圖4A]至[圖4E]、[圖5]、[圖6]和[圖7A]至[圖7D]是示出根據本揭示內容的半導體記憶體裝置的製造方法的橫截面圖。
[圖8A]至[圖8C]是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
[圖9A]至[圖9E]是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
[圖10A]至[圖10C]是示出根據本揭示內容的半導體記憶體裝置的製造方法的橫截面圖。
[圖11A]至[圖11E]、[圖12]和[圖13A]至[圖13C]是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
[圖14A]至[圖14D]是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
[圖15A]至[圖15E]是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
[圖16A]至[圖16E]、[圖17]和[圖18A]至[圖18C]是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
[圖19A]和[圖19B]是示出根據本揭示內容的半導體記憶體裝置的另一製造方法的橫截面圖。
[圖20]是示出根據本揭示內容的實施方式的記憶體系統的配置的方塊圖。
[圖21]是示出根據實施方式的計算系統的配置的方塊圖。
BGL1:第一背閘線
BGL2:第二背閘線
BGL3:第三背閘線
BL1:第一位元線
BL2:第二位元線
BL3:第三位元線
BLK1:記憶塊
CSL:公共源極線
DSL1~DSL3:汲極選擇線
DST:汲極選擇電晶體
MCS11~MCS33:記憶體單元串
MCT1~MCT8:記憶體單元
SSL1~SSL3:源極選擇線
SST:源極選擇電晶體
WL1~WL8:字線

Claims (43)

  1. 一種半導體記憶體裝置，該半導體記憶體裝置包括： 閘極堆疊物，該閘極堆疊物包括在單元區域中彼此交替地堆疊的多個閘極圖案和多個層間絕緣層； 源極線，該源極線設置在所述閘極堆疊物上；以及 通道插塞，該通道插塞在垂直方向上穿過所述閘極堆疊物和所述源極線， 其中，所述通道插塞包括： 背閘； 背閘絕緣層，該背閘絕緣層圍繞所述背閘的側壁； 通道層，該通道層圍繞所述背閘的側壁；以及 記憶體層，該記憶體層圍繞所述通道層的側壁，並且 其中，所述背閘絕緣層在所述背閘和所述源極線之間延伸。
  2. 根據請求項1所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 保護層，該保護層設置在所述源極線上；以及 背閘線結構，該背閘線結構設置在所述保護層上， 其中，所述背閘線結構電連接到所述背閘。
  3. 根據請求項1所述的半導體記憶體裝置，其中，所述源極線直接連接到所述通道層的側壁的一部分。
  4. 根據請求項1所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 佈線，該佈線穿過所述閘極堆疊物並且連接到所述源極線。
  5. 根據請求項2所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 堆疊物，該堆疊物包括在接觸區域中交替地堆疊的所述多個層間絕緣層和多個犧牲層； 緩衝絕緣層，該緩衝絕緣層設置在所述堆疊物上；以及 接觸插塞，該接觸插塞在所述垂直方向上穿過所述堆疊物和所述緩衝絕緣層。
  6. 根據請求項5所述的半導體記憶體裝置，其中，所述背閘線結構與所述接觸插塞電間隔開。
  7. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 在第一基板的單元區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層； 在所述第二源極層上形成多個第一材料層和多個第二材料層交替地堆疊的堆疊物； 形成穿過所述堆疊物、所述第二源極層和所述犧牲層的初步通道插塞； 形成穿過所述堆疊物和所述第二源極層的溝槽以暴露所述犧牲層； 通過去除所暴露的犧牲層來暴露所述初步通道插塞的側壁的一部分； 在所述犧牲層被去除的空間中形成第三源極層；以及 去除通過所述溝槽暴露的所述多個第二材料層，並且在所述多個第二材料層被去除的空間中形成多個閘極圖案， 其中，形成所述初步通道插塞的步驟包括以下步驟： 形成穿過所述堆疊物、所述第二源極層和所述犧牲層的孔；以及 沿著所述孔的側壁和底表面依次形成記憶體層和通道層，然後在所述孔的中央區域中形成背閘犧牲層。
  8. 根據請求項7所述的方法，該方法還包括以下步驟： 在所述堆疊物上形成第一連接結構； 在第二基板上形成互補金屬氧化物半導體電路； 在所述第二基板上形成連接到所述互補金屬氧化物半導體電路的第二連接結構；以及 將所述第一連接結構的第一接合金屬和所述第二連接結構的第二接合金屬彼此接合，以使得所述第一連接結構和所述第二連接結構彼此連接。
  9. 根據請求項8所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板； 通過形成穿過所述保護層、所述第一源極層、所述記憶體層和所述通道層的背閘孔來暴露所述背閘犧牲層； 通過去除所述背閘犧牲層來擴大所述背閘孔； 沿著所述通道層的側壁、所述記憶體層的側壁和所述第一源極層的側壁形成背閘絕緣層；以及 通過在所述背閘孔內和整個結構上形成導電材料來形成背閘結構層。
  10. 根據請求項9所述的方法，該方法還包括以下步驟： 在所述第一基板的接觸區域中形成所述保護層、緩衝絕緣層和所述堆疊物；以及 形成穿過所述堆疊物、所述緩衝絕緣層和所述保護層的接觸插塞。
  11. 根據請求項10所述的方法，該方法還包括以下步驟： 在形成所述背閘結構層之後，通過對所述背閘結構層進行圖案化來將所述單元區域的所述背閘結構層和所述接觸區域的所述背閘結構層彼此分離。
  12. 根據請求項8所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板和所述保護層； 蝕刻所述第一源極層，從而得到突出的初步通道插塞； 通過蝕刻所述突出的初步通道插塞的所述記憶體層和所述通道層來暴露所述背閘犧牲層，並且通過去除所暴露的背閘犧牲層來形成背閘孔； 沿著所述背閘孔的側壁和所述第一源極層的上表面形成背閘絕緣層；以及 通過在所述背閘孔內和整個結構上形成導電材料來形成背閘結構層。
  13. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 在第一基板的單元區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層； 在所述第二源極層上形成多個第一材料層和多個第二材料層交替地堆疊的堆疊物； 形成穿過所述堆疊物、所述第二源極層和所述犧牲層的通道插塞； 形成穿過所述堆疊物和所述第二源極層的溝槽以暴露所述犧牲層； 通過去除所暴露的犧牲層來暴露所述通道插塞的側壁的一部分； 在所述犧牲層被去除的空間中形成第三源極層；以及 去除通過所述溝槽暴露的多個材料層，並且在所述多個材料層被去除的空間中形成多個閘極圖案， 其中，形成所述通道插塞的步驟包括以下步驟： 形成穿過所述堆疊物、所述第二源極層和所述犧牲層的孔；以及 沿著所述孔的側壁和底表面依次形成記憶體層、通道層和第一背閘絕緣層，然後在所述孔的中央區域中形成背閘。
  14. 根據請求項13所述的方法，該方法還包括以下步驟： 在所述堆疊物上形成第一連接結構； 在第二基板上形成互補金屬氧化物半導體電路； 在所述第二基板上形成連接到所述互補金屬氧化物半導體電路的第二連接結構；以及 將所述第一連接結構的第一接合金屬和所述第二連接結構的第二接合金屬彼此接合，以使得所述第一連接結構和所述第二連接結構彼此連接。
  15. 根據請求項14所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板； 通過形成穿過所述保護層、所述第一源極層、所述記憶體層、所述通道層和所述第一背閘絕緣層的背閘孔來暴露所述背閘； 在所述背閘孔的側壁上形成第二背閘絕緣層；以及 通過在所述背閘孔內和整個結構上形成導電材料來形成背閘結構層。
  16. 根據請求項15所述的方法，該方法還包括以下步驟： 在所述第一基板的接觸區域中形成所述保護層、緩衝絕緣層和所述堆疊物；以及 形成穿過所述堆疊物、所述緩衝絕緣層和所述保護層的接觸插塞。
  17. 根據請求項16所述的方法，該方法還包括以下步驟： 在形成所述背閘結構層之後，通過對所述背閘結構層進行圖案化來將所述單元區域的所述背閘結構層和所述接觸區域的所述背閘結構層彼此分離。
  18. 根據請求項14所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板和所述保護層； 蝕刻所述第一源極層，從而得到突出的初步通道插塞； 通過蝕刻所述突出的初步通道插塞的所述記憶體層和所述通道層以及所述第一背閘絕緣層來暴露所述背閘； 沿著所述第一源極層、所述記憶體層和所述通道層的暴露的表面形成第二背閘絕緣層；以及 在所述第二背閘絕緣層上形成連接到所述背閘的背閘結構層。
  19. 一種半導體記憶體裝置，該半導體記憶體裝置包括： 閘極堆疊物，該閘極堆疊物包括在單元區域和減薄區域中彼此交替地堆疊的多個閘極圖案和多個層間絕緣層； 源極線，該源極線設置在所述單元區域的所述閘極堆疊物上； 犧牲圖案，該犧牲圖案包括設置在所述減薄區域的所述閘極堆疊物上的第一源極層、犧牲層和第二源極層； 分離圖案，該分離圖案在所述單元區域和所述減薄區域之間的邊界區域中將所述源極線與所述犧牲圖案分離；以及 通道插塞和背閘連接結構，所述通道插塞穿過所述單元區域的所述閘極堆疊物，所述背閘連接結構穿過所述減薄區域的所述閘極堆疊物。
  20. 根據請求項19所述的半導體記憶體裝置，其中，所述通道插塞包括： 背閘； 背閘絕緣層，該背閘絕緣層圍繞所述背閘的側壁； 通道層，該通道層圍繞所述背閘的側壁；以及 記憶體層，該記憶體層圍繞所述通道層的側壁，並且 所述背閘絕緣層在所述背閘和所述源極線之間延伸。
  21. 根據請求項20所述的半導體記憶體裝置，其中，所述背閘連接結構包括： 背閘犧牲層； 所述通道層，所述通道層圍繞所述背閘犧牲層的側壁；以及 所述記憶體層，所述記憶體層圍繞所述通道層的側壁。
  22. 根據請求項21所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 保護層，該保護層設置在所述源極線和所述犧牲圖案上；以及 背閘線結構，該背閘線結構設置在所述保護層上， 其中，所述背閘線結構將所述通道插塞的所述背閘和所述背閘連接結構的所述通道層電連接。
  23. 根據請求項20所述的半導體記憶體裝置，其中，所述源極線直接連接到所述通道插塞的所述通道層的側壁的一部分。
  24. 根據請求項19所述的半導體記憶體裝置，該半導體記憶體裝置還包括： 佈線，該佈線穿過所述閘極堆疊物並且連接到所述源極線。
  25. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層； 在所述單元區域和所述減薄區域之間的邊界處形成穿過所述第一源極層、所述犧牲層和所述第二源極層的隔離結構； 在所述第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物； 形成穿過所述單元區域的所述堆疊物、所述第二源極層和所述犧牲層的初步通道插塞，並且形成穿過所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的虛設通道插塞； 形成穿過所述單元區域的所述堆疊物和所述第二源極層的溝槽以暴露所述犧牲層； 通過去除所暴露的犧牲層來暴露所述初步通道插塞的側壁的一部分； 在所述犧牲層被去除的空間中形成第三源極層；以及 去除通過所述溝槽暴露的所述多個第二材料層，並且在所述多個第二材料層被去除的空間中形成多個閘極圖案， 其中，形成所述初步通道插塞和所述虛設通道插塞的步驟包括以下步驟： 形成穿過所述單元區域和所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的孔和虛設孔；以及 沿著所述孔和所述虛設孔的側壁和底表面依次形成記憶體層和通道層，然後在所述孔的中央區域中形成背閘犧牲層。
  26. 根據請求項25所述的方法，該方法還包括以下步驟： 在所述堆疊物上形成第一連接結構； 在第二基板上形成互補金屬氧化物半導體電路； 在所述第二基板上形成連接到所述互補金屬氧化物半導體電路的第二連接結構；以及 將所述第一連接結構的第一接合金屬和所述第二連接結構的第二接合金屬彼此接合，以使得所述第一連接結構和所述第二連接結構彼此連接。
  27. 根據請求項26所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板； 通過形成穿過所述單元區域的所述保護層、所述第一源極層、所述記憶體層和所述通道層的背閘孔來暴露所述背閘犧牲層； 通過去除所述背閘犧牲層來擴大所述背閘孔； 沿著所述通道層的側壁、所述記憶體層的側壁和所述第一源極層的側壁形成背閘絕緣層；以及 通過在所述背閘孔內和整個結構上形成導電材料來形成第一背閘結構層。
  28. 根據請求項27所述的方法，該方法還包括以下步驟： 通過蝕刻所述減薄區域的所述第一背閘結構層、所述保護層和所述記憶體層來形成暴露所述虛設通道插塞的所述通道層的互連孔；以及 通過利用導電材料填充所述互連孔來形成將所述第一背閘結構層和所述虛設通道插塞的所述通道層連接的第二背閘結構層。
  29. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層； 在所述單元區域和所述減薄區域之間的邊界處形成穿過所述第一源極層、所述犧牲層和所述第二源極層的隔離結構； 在所述第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物； 形成穿過所述單元區域的所述堆疊物、所述第二源極層和所述犧牲層的初步通道插塞，並且形成穿過所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的虛設通道插塞； 形成穿過所述單元區域的所述堆疊物和所述第二源極層的溝槽以暴露所述犧牲層，並且形成穿過所述減薄區域的所述堆疊物和所述第二源極層的虛設溝槽以暴露所述犧牲層； 通過去除所述單元區域的通過所述溝槽暴露的所述犧牲層和所述減薄區域的通過所述虛設溝槽暴露的所述犧牲層來暴露所述初步通道插塞的側壁的一部分和所述虛設通道插塞的側壁的一部分； 通過在所述犧牲層被去除的空間中形成第三源極層來在所述單元區域中形成源極線並且在所述減薄區域中形成虛設源極線；以及 去除通過所述溝槽和所述虛設溝槽暴露的所述多個第二材料層，並且在所述多個第二材料層被去除的空間中形成多個閘極圖案， 其中，形成所述初步通道插塞和所述虛設通道插塞的步驟包括以下步驟： 形成穿過所述單元區域和所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的孔和虛設孔；以及 沿著所述孔和所述虛設孔的側壁和底表面依次形成記憶體層和通道層，然後在所述孔的中央區域中形成背閘犧牲層。
  30. 根據請求項29所述的方法，該方法還包括以下步驟： 在所述堆疊物上形成第一連接結構； 在第二基板上形成互補金屬氧化物半導體電路； 在所述第二基板上形成連接到所述互補金屬氧化物半導體電路的第二連接結構；以及 將所述第一連接結構的第一接合金屬和所述第二連接結構的第二接合金屬彼此接合，以使得所述第一連接結構和所述第二連接結構彼此連接。
  31. 根據請求項30所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板； 通過形成穿過所述單元區域的所述保護層、所述第一源極層、所述記憶體層和所述通道層的背閘孔來暴露所述背閘犧牲層； 通過去除所述背閘犧牲層來擴大所述背閘孔； 沿著所述通道層的側壁、所述記憶體層的側壁和所述第一源極層的側壁形成背閘絕緣層；以及 通過在所述背閘孔內和整個結構上形成導電材料來形成第一背閘結構層。
  32. 根據請求項31所述的方法，該方法還包括以下步驟： 通過蝕刻所述減薄區域的所述第一背閘結構層和所述保護層來形成暴露所述第一源極層的互連孔；以及 通過利用導電材料填充所述互連孔來形成將所述第一背閘結構層和所述第一源極層連接的第二背閘結構層。
  33. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層； 在所述單元區域和所述減薄區域之間的邊界處形成穿過所述第一源極層、所述犧牲層和所述第二源極層的隔離結構； 在所述第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物； 形成穿過所述單元區域的所述堆疊物、所述第二源極層和所述犧牲層的通道插塞，並且形成穿過所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的虛設通道插塞； 形成穿過所述單元區域的所述堆疊物和所述第二源極層的溝槽以暴露所述犧牲層，並且形成穿過所述減薄區域的所述堆疊物和所述第二源極層的虛設溝槽以暴露所述犧牲層； 通過去除所述單元區域的通過所述溝槽暴露的所述犧牲層和所述減薄區域的通過所述虛設溝槽暴露的所述犧牲層來暴露所述通道插塞的側壁的一部分和所述虛設通道插塞的側壁的一部分； 通過在所述犧牲層被去除的空間中形成第三源極層來在所述單元區域中形成源極線並且在所述減薄區域中形成虛設源極線；以及 去除通過所述溝槽和所述虛設溝槽暴露的所述多個第二材料層，並且在所述多個第二材料層被去除的空間中形成多個閘極圖案， 其中，形成所述通道插塞和所述虛設通道插塞的步驟包括以下步驟： 形成穿過所述單元區域和所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的孔和虛設孔；以及 沿著所述孔和所述虛設孔的側壁和底表面依次形成記憶體層、通道層和第一背閘絕緣層，然後在所述孔的中央區域中形成背閘。
  34. 根據請求項33所述的方法，該方法還包括以下步驟： 在所述堆疊物上形成第一連接結構； 在第二基板上形成互補金屬氧化物半導體電路； 在所述第二基板上形成連接到所述互補金屬氧化物半導體電路的第二連接結構；以及 將所述第一連接結構的第一接合金屬和所述第二連接結構的第二接合金屬彼此接合，以使得所述第一連接結構和所述第二連接結構彼此連接。
  35. 根據請求項34所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板； 通過形成穿過所述單元區域的所述保護層、所述第一源極層、所述記憶體層、所述通道層和所述第一背閘絕緣層的背閘孔來暴露所述背閘； 在所述背閘孔的側壁上形成第二背閘絕緣層；以及 通過在所述背閘孔內和整個結構上形成導電材料來形成第一背閘結構層。
  36. 根據請求項35所述的方法，該方法還包括以下步驟： 通過蝕刻所述減薄區域的所述第一背閘結構層和所述保護層來形成暴露所述第一源極層的互連孔；以及 通過利用導電材料填充所述互連孔來形成將所述第一背閘結構層和所述第一源極層連接的第二背閘結構層。
  37. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層； 在所述單元區域和所述減薄區域之間的邊界處形成穿過所述第一源極層、所述犧牲層和所述第二源極層的隔離結構； 在所述第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物； 形成穿過所述單元區域的所述堆疊物、所述第二源極層和所述犧牲層的初步通道插塞，並且形成穿過所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的虛設通道插塞； 形成穿過所述單元區域的所述堆疊物和所述第二源極層的溝槽以暴露所述犧牲層； 通過去除通過所述溝槽暴露的所述單元區域的所述犧牲層和所述減薄區域的所述犧牲層來暴露所述初步通道插塞的側壁的一部分和所述虛設通道插塞的側壁的一部分； 通過在所述犧牲層被去除的空間中形成第三源極層來在所述單元區域中形成源極線並且在所述減薄區域中形成虛設源極線； 去除通過所述溝槽暴露的所述多個第二材料層，並且在所述多個第二材料層被去除的空間中形成多個閘極圖案；以及 形成通過穿過所述虛設通道插塞連接到所述第一源極層的接觸插塞， 其中，形成所述初步通道插塞和所述虛設通道插塞的步驟包括以下步驟： 形成穿過所述單元區域和所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的孔和虛設孔；以及 沿著所述孔和所述虛設孔的側壁和底表面依次形成記憶體層和通道層，然後在所述孔的中央區域中形成背閘犧牲層。
  38. 根據請求項37所述的方法，該方法還包括以下步驟： 在所述堆疊物上形成第一連接結構； 在第二基板上形成互補金屬氧化物半導體電路； 在所述第二基板上形成連接到所述互補金屬氧化物半導體電路的第二連接結構；以及 將所述第一連接結構的第一接合金屬和所述第二連接結構的第二接合金屬彼此接合，以使得所述第一連接結構和所述第二連接結構彼此連接。
  39. 根據請求項38所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板； 通過形成穿過所述單元區域的所述保護層、所述第一源極層、所述記憶體層和所述通道層的背閘孔來暴露所述背閘犧牲層； 通過去除所述背閘犧牲層來擴大所述背閘孔； 沿著所述通道層的側壁、所述記憶體層的側壁和所述第一源極層的側壁形成背閘絕緣層；以及 通過在所述背閘孔內和整個結構上形成導電材料來形成第一背閘結構層。
  40. 根據請求項39所述的方法，該方法還包括以下步驟： 通過蝕刻所述減薄區域的所述第一背閘結構層和所述保護層來形成暴露所述第一源極層的互連孔；以及 通過利用導電材料填充所述互連孔來形成將所述第一背閘結構層和所述第一源極層連接的第二背閘結構層。
  41. 一種製造半導體記憶體裝置的方法，該方法包括以下步驟： 在第一基板的單元區域和減薄區域中依次堆疊保護層、第一源極層、犧牲層和第二源極層； 在所述單元區域和所述減薄區域之間的邊界處形成穿過所述第一源極層、所述犧牲層和所述第二源極層的隔離結構； 在所述第二源極層上形成多個第一材料層和多個第二材料層彼此交替地堆疊的堆疊物； 形成穿過所述單元區域的所述堆疊物、所述第二源極層和所述犧牲層的通道插塞，並且形成穿過所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的虛設通道插塞； 形成穿過所述單元區域的所述堆疊物和所述第二源極層的溝槽以暴露所述犧牲層； 通過去除所述單元區域的通過所述溝槽暴露的所述犧牲層來暴露所述通道插塞的側壁的一部分； 通過在所述犧牲層被去除的空間中形成第三源極層來在所述單元區域中形成源極線； 去除通過所述溝槽暴露的所述多個第二材料層，並且在所述多個第二材料層被去除的空間中形成多個閘極圖案；以及 形成通過穿過所述虛設通道插塞連接到所述第一源極層的接觸插塞， 其中，形成所述通道插塞和所述虛設通道插塞的步驟包括以下步驟： 形成穿過所述單元區域和所述減薄區域的所述堆疊物、所述第二源極層和所述犧牲層的孔和虛設孔；以及 沿著所述孔和所述虛設孔的側壁和底表面依次形成記憶體層、通道層和第一背閘絕緣層，然後在所述孔的中央區域中形成背閘。
  42. 根據請求項41所述的方法，該方法還包括以下步驟： 在所述堆疊物上形成第一連接結構； 在第二基板上形成互補金屬氧化物半導體電路； 在所述第二基板上形成連接到所述互補金屬氧化物半導體電路的第二連接結構；以及 將所述第一連接結構的第一接合金屬和所述第二連接結構的第二接合金屬彼此接合，以使得所述第一連接結構和所述第二連接結構彼此連接。
  43. 根據請求項42所述的方法，該方法還包括以下步驟： 在將所述第一接合金屬和所述第二接合金屬彼此接合之後，去除所述第一基板； 形成穿過所述單元區域的所述保護層、所述第一源極層、所述記憶體層、所述通道層和所述第一背閘絕緣層的背閘孔以及穿過所述減薄區域的所述保護層和所述第一源極層的互連孔； 在所述背閘孔的側壁上形成第二背閘絕緣層；以及 通過在所述背閘孔內、所述互連孔內和整個結構上形成導電材料來形成背閘結構層。
TW112126542A 2022-09-01 2023-07-17 半導體記憶體裝置及其製造方法 TW202412283A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0110436 2022-09-01
KR1020220110436A KR20240031579A (ko) 2022-09-01 2022-09-01 반도체 메모리 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
TW202412283A true TW202412283A (zh) 2024-03-16

Family

ID=90025908

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112126542A TW202412283A (zh) 2022-09-01 2023-07-17 半導體記憶體裝置及其製造方法

Country Status (4)

Country Link
US (1) US20240081060A1 (zh)
KR (1) KR20240031579A (zh)
CN (1) CN117641914A (zh)
TW (1) TW202412283A (zh)

Also Published As

Publication number Publication date
US20240081060A1 (en) 2024-03-07
CN117641914A (zh) 2024-03-01
KR20240031579A (ko) 2024-03-08

Similar Documents

Publication Publication Date Title
US10680004B2 (en) Semiconductor memory device of three-dimensional structure
US12029035B2 (en) Memory device capable of minimizing bridge phenomenon of word lines and manufacturing method of the memory device
CN113629058B (zh) 半导体存储器装置和制造该半导体存储器装置的方法
US12048155B2 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
CN112786615B (zh) 半导体存储器装置
US20220336488A1 (en) Semiconductor memory device and method of manufacturing the same
US20220108999A1 (en) Three-dimensional memory device and manufacturing method thereof
CN112420106B (zh) 具有芯片到芯片接合结构的半导体存储器装置
TW202412283A (zh) 半導體記憶體裝置及其製造方法
US20230247832A1 (en) Semiconductor memory device and manufacturing method thereof
US20220399366A1 (en) Semiconductor memory device and method of manufacturing the same
US20230200068A1 (en) Semiconductor memory device and method of manufacturing the same
US20240324222A1 (en) Memory device and manufacturing method of the memory device
US20230200067A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US20240172440A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US20230067860A1 (en) Semiconductor memory device
US20230413553A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20240049465A1 (en) Semiconductor memory device and method of manufacturing the same
US20230282281A1 (en) Three-dimensional memory device and method for forming the same
CN114628396A (zh) 半导体存储器装置及该半导体存储器装置的制造方法
KR20230007880A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN115036322A (zh) 存储器装置及其制造方法
CN116782661A (zh) 包括选择线的存储器设备